KR101529052B1 - 풀 씨모스 에스 램 - Google Patents
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Abstract
풀 씨모스 에스램은 반도체 기판의 제1액티브 영역에 제1게이트 및 제1소오스 및 드레인 영역들을 구비하는 제1트랜지스터와, 반도체 기판의 제2액티브 영역에 제2게이트 및 제2소오스 및 드레인 영역들을 구비하는 제2트랜지스터와, 반도체 기판 상부의 제1층에 제3게이트 및 제3소오스 및 드레인 영역들을 구비하는 제3트랜지스터와, 제1층에 제4게이트 및 제4소오스 및 드레인 영역들을 구비하는 제4트랜지스터와, 제1층 상부의 제2층에 제5게이트 및 제5소오스 및 드레인 영역들을 구비하는 제5트랜지스터와, 제2층에 제6게이트 및 제6소오스 및 드레인 영역들을 구비하는 제6트랜지스터를 구비한다. 제1게이트와 제2게이트 사이 그리고 제3게이트 및 제4게이트 사이의 제2층상에 제1방향과 교차하는 제2방향으로 일직선으로 배열되는 워드 라인을 포함한다. 제3 및 제4게이트들은 제1 및 제2게이트와 오버랩되어 구성되고, 제5 및 제6게이트들이 제1 및 제2게이트 그리고 제3 및 제4게이트와 오버랩되지 않게 구성된다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 구체적으로는 셀 크기 축소가 용이한 레이아웃을 갖는 풀 씨모스 에스램(Full CMOS static random access memory device) 에 관한 것이다.
반도체 메모리 장치중 SRAM은 DRAM에 비하여 낮은 전력 소모 및 빠른 동작 특성을 가지며, 컴퓨터의 캐쉬 (cache) 메모리 소자 또는 휴대용 전자 제품에 널리 사용되고 있다. SRAM의 단위 메모리 셀은 부하소자로 고저항을 사용하는 SRAM 셀과 PMOS 트랜지스터를 사용하는 CMOS SRAM 셀로 분류된다. 한편, SRAM 의 단위 메모리 셀은 부하소자로 박막 트랜지스터를 사용하는 박막 트랜지스터 SRAM 셀과 부하소자로 벌크 트랜지스터를 사용하는 벌크 CMOS SRAM 셀로 분류된다.
상기 벌크 CMOS SRAM 셀은 1쌍의 구동 트랜지스터들, 1쌍의 부하 트랜지스터들 및 1쌍의 전송 트랜지스터들로 구성된다. 상기 1쌍의 구동 트랜지스터들 및 상기 1쌍의 전송 트랜지스터들은 NMOS 트랜지스터들로 구성되고, 상기 1쌍의 부하 트랜지스터들은 PMOS 트랜지스터로 구성된다. 상기 벌크 CMOS SRAM셀은 높은 셀 안정성을 갖는 반면에, 6개의 트랜지스터의 소오스 및 드레인 영역들과 채널영역들이 기판상에 평면적으로 배치되므로, 셀사이즈 증가에 따른 집적도 저하 및 래치 업 면역성이 취약하다.
스택형 에스램은 집적도 증가를 위해 3쌍의 트랜지스터들을 서로 다른 층에 적층한다. 상기 스택형 에스램은 최상층에 배열된 트랜지스터들에 연결되는 워드 라인이 사선을 갖는 지그재그 형상으로 배열되어, 셀 크기를 축소하는데 한계가 있다. 또한, 워드 라인의 사선 부분에 의해 이웃하는 비트 라인 콘택 노드와의 얼라인 마진이 취약하고 트랜지스터들의 전류 산포가 좋지 않다. 상기 워드 라인과 상기 비트라인 콘택 노드간의 상기 얼라인 마진은 집적도가 증가함에 따라 더욱 더 감소하게 되고, 상기 워드 라인에 대한 포토 공정에 어려움이 따르고 셀 크기를 축소하는 것이 용이하지 않다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 워드라인을 일직선으로 배열하여 워드라인과 콘택 노드간의 얼라인 마진을 개선하여, 셀 크기의 축소가 용이한 풀 씨모스 에스램을 제공하는 것이다.
또한, 본 발명의 일 견지에 따른 풀 씨모스 에스 램의 반도체기판은 서로 이격되어 배열되고 제1방향으로 확장되는 제1액티브 영역 및 제2액티브 영역을 구비한다. 제1트랜지스터가 상기 제1액티브 영역에 배열되어, 제1게이트 및 제1소오스 및 드레인 영역들을 구비한다. 제2트랜지스터가 상기 제2액티브 영역에 배열되어, 제2게이트 및 제2소오스 및 드레인 영역들을 구비한다. 제3트랜지스터가 상기 반도체 기판 상부의 제1층에 배열되어, 제3게이트 및 제3소오스 및 드레인 영역들을 구비한다. 제4트랜지스터가 상기 제1층에 배열되어, 제4게이트 및 제4소오스 및 드레인 영역들을 구비한다.
제5트랜지스터가 상기 제1층 상부의 제2층에 배열되어, 제5게이트 및 제5소오스 및 드레인 영역들을 구비한다. 제6트랜지스터가 상기 제2층에 배열되어, 제6게이트 및 제6소오스 및 드레인 영역들을 구비한다. 워드라인이 상기 제1게이트와 상기 제2게이트 사이 그리고 상기 제3게이트 및 제4게이트 사이의 상기 제2층상에 상기 제1방향과 교차하는 제2방향으로 일직선으로 배열된다.
제5트랜지스터가 상기 제1층 상부의 제2층에 배열되어, 제5게이트 및 제5소오스 및 드레인 영역들을 구비한다. 제6트랜지스터가 상기 제2층에 배열되어, 제6게이트 및 제6소오스 및 드레인 영역들을 구비한다. 워드라인이 상기 제1게이트와 상기 제2게이트 사이 그리고 상기 제3게이트 및 제4게이트 사이의 상기 제2층상에 상기 제1방향과 교차하는 제2방향으로 일직선으로 배열된다.
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상기 제3 및 제4게이트들은 상기 제1 및 제2게이트와 오버랩되어 구성되고, 상기 제5 및 제6게이트들이 상기 제1 및 제2게이트 그리고 상기 제3 및 제4게이트와 오버랩되지 않게 구성된다. 상기 제1드레인 영역, 상기 제3드레인 영역 및 상기 제5소오스 영역은 제1콘택 노드를 통해 서로 전기적으로 연결된다. 상기 제2드레인 영역, 상기 제4드레인 영역 및 상기 제6소오스 영역은 제2콘택 노드를 통해 서로 전기적으로 연결된다. 상기 워드 라인은 상기 제1콘택 노드와 상기 제2콘택 노드 사이에 상기 제2방향으로 일직선으로 배열된다.
상기 제1층은 상기 반도체 기판 상부에 배열되어 상기 제1 및 제2액티브 영역들과 오버랩되는 제1 및 제2반도체층을 포함할 수 있다. 상기 제2층은 상기 제1 및 제2반도체층들 상부에 배열되어 상기 제1 및 제2액티브 영역들 및 상기 제1 및 제2반도체층들과 오버랩되는 제3 및 제4반도체층들을 포함할 수 있다.
상기 제5게이트는 상기 워드 라인중 상기 제3반도체층과 오버랩되는 제1부분을 포함하고, 상기 제6게이트는 상기 워드 라인중 제4반도체층과 오버랩되는 제2부분을 포함할 수 있다. 상기 제1 및 제2게이트들은 상기 제1 및 제2액티브 영역들과 상기 제2방향에서 교차하고, 상기 제3 및 제4게이트들은 상기 제1 및 제2반도체층들과 상기 제2방향에서 교차할 수 있다. 상기 제1 및 제2게이트들은 상기 제3 및 제4게이트들과 오버랩되어 배열될 수 있다.
본 발명의 풀 씨모스 에스 램은 3쌍의 트랜지스터들을 서로 다른 층상에 배열하고, 최상부에 배열되는 1쌍의 트랜지스터들의 워드 라인을 일직선으로 배열하 여, 게이트들과 비트라인 콘택 노드들간의 얼라인 마진을 개선할 수 있으며, 이에 따라 셀 크기의 축소가 용이하다. 또한, 워드라인이 일직선으로 배열되어 워드라인의 포토 공정이 용이하며, 트랜지스터들의 전류 산포가 개선되어 소자의 수율이 향상된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 풀 씨모스 에스 램의 등가 회로도이다. 상기 SRAM 은 단위 SRAM 셀을 포함하거나 또는 다수의 단위 SRAM 셀들이 어레이형태로 배열된 셀 어레이를 포함할 수 있다.
도 1을 참조하면, SRAM는 1쌍의 비트 라인들(BL, /BL), 워드 라인(WL) 및 6개의 트랜지스터들, 예를 들어 1쌍의 전송 트랜지스터들(PG1, PG2), 1쌍의 부하 트랜지스터들(PU1, PU2) 및 1쌍의 구동 트랜지스터(PD1, PD2)를 구비한다. 상기 제1 및 제2부하 트랜지스터들(PU1, PU2)는 PMOS 트랜지스터들을 포함하고, 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)과 상기 제1 및 제2구동 트랜지스터들(PD1, PD2)은 NMOS 트랜지스터들을 포함할 수 있다.
상기 제1 및 제2전송 트랜지스터들(PG1, PG2)은 게이트들(G(PG1), G(PG2))이 상기 워드 라인(WL)에 연결되고 드레인들(D(PG1), D(PG2))이 상기 1쌍의 비트 라인들(BL, /BL)에 연결될 수 있다. 상기 제1 및 제2부하 트랜지스터들(PU1, PU2)의 소오스들(S(PU1), S(PU2))이 제1전원 라인(Vdd)에 연결되고 상기 제1 및 제2구동 트랜지스터들(PD1, PD2)의 소오스들(S(PD1), S(PD2))은 제2전원 라인(GND)에 연결될 수 있다. 상기 제1전원 라인(Vdd)은 파워 전원 라인을 포함하고, 상기 제2전원 라인(GND)은 접지 전원 라인을 포함할 수 있다.
상기 제1전송 트랜지스터(PG1)의 소오스(S(PG1), 상기 제1부하 트랜지스터(PU1)의 드레인(D(PU1)) 및 제1구동 트랜지스터(PD1)의 드레인(D(PD1))은 제1콘택 노드(N1)에 공통 연결될 수 있다. 상기 제2전송 트랜지스터(PG2)의 소오스(S(PG2), 상기 제2부하 트랜지스터(PU2)의 드레인(D(PU2)) 및 제2구동 트랜지스터(PD2)의 드레인(D(PD2))은 제2콘택 노드(N2)에 공통 연결될 수 있다. 상기 제1부하 트랜지스터(PU1)의 게이트(G(PU1))와 상기 제1구동 트랜지스터(PD1)의 게이트(G(PD1))는 상기 제2노드(N2)에 공통 연결되어 제1CMOS 인터버로 이루어진 제1래치를 구성할 수 있다. 상기 제2부하 트랜지스터(PU2)의 게이트(G(PU2))와 상기 제2구동 트랜지스터(PD2)의 게이트(G(PD2))는 상기 제1노드(N1)에 공통 연결되어 제2CMOS 인터버로 이루어진 제2래치를 구성할 수 있다.
상기 제1콘택 노드(N1)가 하이 레벨이면, 상기 제2부하 트랜지스터(PU2)는 턴 오프되고 상기 제2구동 트랜지스터(PD2)는 턴 온되어, 상기 제2콘택 노드(N2)가 로우 레벨로 된다. 상기 제2콘택 노드(N2)가 로우 레벨로 됨에 따라, 상기 제1부하 트랜지스터(PU1)는 턴 온되고 상기 제2구동 트랜지스터(PD1)는 턴 오프되어, 상기 제1콘택 노드(N1)는 하이 레벨을 유지하게 된다.
상기 제2콘택 노드(N2)가 하이 레벨이면, 상기 제1부하 트랜지스터(PU1)는 턴 오프되고 상기 제1구동 트랜지스터(PD1)는 턴온되어, 상기 제1콘택 노드(N1)가 로우 레벨로 된다. 상기 제1콘택 노드(N1)가 로우 레벨로 됨에 따라, 상기 제2부하 트랜지스터(PU2)는 턴 온되고 상기 제2구동 트랜지스터(PD2)는 턴 오프되어, 상기 제2콘택 노드(N2)는 하이 레벨을 유지하게 된다.
따라서, 상기 워드 라인(WL)에 인가되는 게이트 구동신호에 근거하여 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)이 턴 온되면, 상기 비트라인들(BL, /BL)에 제공되는 데이터 신호가 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)을 통해 상기 제1 및 제2콘택 노드들(N1, N2)에 래치될 수 있다. 한편, 상기 제1 및 제2콘택 노드들(N1, N2)에 래치된 데이터는, 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)가 턴온되면, 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)를 통해 상기 비트 라인들(BL, /BL)로 제공된다. 따라서, 상기 비트 라인들(BL, /BL)에 제공된 신호들을 감지 증폭기(미도시)를 통해 센싱하여 상기 제1 및 제2콘택 노드들(N1, N2)에 래치된 데이터를 리드할 수 있다.
도 2a 내지 도 2h 는 도 1의 풀 씨모스 에스램의 제조방법을 설명하기 위한 평면도들이다. 도 3a 내지 도 3f 및 3h는 2a 내지 도 2f 및 도 2h의 A-A 선에 대응하는 풀 씨모스 에스램의 제조방법을 설명하기 위한 단면도들이다. 도 3g은 도 2g 의 B-B 선에 대응하는 단면도이다.
도 1, 도 2a 및 도 3a를 참조하면, 반도체 기판(100)은 각각 SRAM 셀들이 배열될 다수의 셀 영역들(101)을 구비한다. 상기 셀 영역들(101), 예를 들어 2x2개의 셀 영역들(101)이 제1방향(X방향) 및 상기 제1방향과 교차하는 제2방향(Y방향)으로 어레이 형태로 배열된다. 각 셀 영역(101)의 상기 반도체 기판(100)에는 소자 분리막(110)에 의해 한정되는 제1액티브 영역(120a)과 제2액티브 영역(120b)이 상기 X 방향으로 이격 배열된다. 상기 제1 및 제2액티브 영역들(120a, 120b)은 제1 및 제2구동 트랜지스터(PD1, PD2)의 액티브 영역을 포함할 수 있다. 상기 제1 및 제2액티브 영역(120a, 120b)은 X방향 및/또는 Y방향에 대해 이웃하는 셀 영역들(101)에서 미러된다.
상기 제1액티브 영역(120a)은 상기 X방향으로 돌출되는 제1돌출부(120c)를 구비할 수 있다. 상기 제1돌출부(120c)는 상기 Y 방향으로 이웃하는 2개의 셀 영역(101)의 계면에 걸쳐 배열될 수 있다. 상기 제2액티브 영역(120b)은 상기 X방향으로 돌출되는 제2돌출부(120d)를 구비할 수 있다. 상기 제2돌출부(120d)은 상기 Y 방향으로 이웃하는 2개의 셀 영역(101)의 계면에 걸쳐 배열될 수 있다. 상기 제1 및 제2돌출부(120c, 120d)에는 후속 공정에서 제2전원 라인(GND)과 상기 제1 및 제2구동 트랜지스터들(PD1, PD2)의 소오스들(S(PD1), S(PD2))간의 전기적 콘택을 위한 콘택 노드들이 배열될 수 있다.
이어서, 상기 반도체 기판(100)상에 상기 제1및 제2구동 트랜지스터들(PD1, PD2)을 형성한다. 상기 제1구동 트랜지스터(PD1)의 제1게이트(130a, 도 1의 G(PD1))가 상기 제1액티브 영역(120a)과 교차하도록 상기 반도체 기판(100)상에 배열되고, 상기 제2구동 트랜지스터(PD2)의 제2게이트(130b, 도 1의 G(PD2))가 상기 제2액티브 영역(120b)과 교차하도록 상기 반도체 기판(100)상에 배열된다.
상기 제1 및 제2게이트들(130a, 130b)은 상기 X 방향 및/또는 상기 Y방향에 대해 이웃하는 셀 영역들(101)에서 미러될 수 있다. 상기 제1 및 제2게이트들(130a, 130b) 각각은 상기 반도체 기판(100)상에 배열된 게이트 절연막(131), 상기 게이트 절연막(131)상에 배열된 게이트 전극물질(132) 및 게이트 전극물질(132)의 양측벽에 배열된 게이트 스페이서(133)를 구비할 수 있다. 상기 게이트 전극물질(132)은 폴리 실리콘막의 단일층 또는 폴리실리콘막과 메탈층 및/또는 메탈 실리사이드의 적층막을 포함할 수 있다.
상기 제1게이트(130a) 양측의 상기 제1액티브 영역(120a)에 제1소오스 및 드레인 영역들(141a, 145a)이 형성되고, 상기 제2게이트(130b) 양측의 상기 제2액티브 영역(120b)에 제2소오스 및 드레인 영역들(141b, 145b)이 형성된다. 상기 제1 및 제2소오스 및 드레인 영역들(141a, 145a), (141b, 145b)을 형성할 때, 상기 제1돌출부(120c)에 상기 제1소오스 영역(141a)로부터 확장되는 제1연결 영역(141c)이 형성되고, 상기 제2돌출부(120d)에 상기 제2소오스 영역(141b)로부터 확장되는 제2연결 영역(141d)이 형성될 수 있다. 상기 제1 및 제2연결 영역(141c, 141d)과 상기 제1 및 제2소오스 및 드레인 영역들(141a, 145a), (141b, 145b)은 N+형 고농도 불순물을 블랭킷(blanket) 이온주입 공정을 통해 이온주입하여 형성할 수 있다.
도 1, 도 2b 및 도 3b를 참조하면, 상기 제1 및 제2구동 트랜지스터들(PD1, PD2)이 배열된 상기 반도체 기판(100)상에 제1절연막(150)이 형성된다. 상기 제1절연막(150)은 층간 절연막을 포함할 수 있다. 상기 제1절연막(150)을 식각하여 제1콘택홀(150a)과 제2콘택홀(150b)을 형성한다. 상기 상기 제1 및 제2콘택홀들(150a, 150b)내에 매립되는 제1 및 제2콘택 플러그들(151a, 151b)을 형성한다. 상기 제1 및 제2콘택 플러그들(151a, 151b)은 메탈 플러그들 또는 실리콘 플러그들을 포함할 수 있다.
상기 제1콘택홀(150a)은 상기 제1구동 트랜지스터(PD1)의 상기 드레인 영역(145a)의 일부분과 상기 제2구동 트랜지스터(PD1)의 상기 제2게이트(130b)의 일부분을 노출시킬 수 있다. 상기 제2콘택홀(150b)은 상기 제2구동 트랜지스터(PD2)의 상기 제2드레인 영역(145b)의 일부분과 상기 제1구동 트랜지스터(PD1)의 제1게이트(130a)의 일부분을 노출시킬 수 있다. 상기 식각 공정시 상기 제1 및 제2게이트들(130a, 130b)의 상기 측벽 스페이서들(133)이 식각되어 상기 게이트 전극물질들(132)의 측벽들이 노출될 수 있다.
도 1, 도 2c 및 도 3c를 참조하면, 상기 제1절연막(150)상에 제1반도체층(160a) 및 제2반도체층(160b)을 형성한다. 상기 제1반도체층(160a)과 상기 제2반도체층(160b)은 상기 제1부하 트랜지스터(PU1)와 제2부하 트랜지스터(PU2)의 액티브층들을 포함할 수 있다. 상기 제1 및 제2반도체층(160a, 160b)은 실리콘층들을 포함할 수 있다. 상기 제1반도체층(160a)과 상기 제2반도체층(160b)은 상기 X방향으로 돌출되는 제3돌출부(160c)와 제4돌출부(160d)를 구비할 수 있다.
상기 제1 및 제2반도체층들(160a, 160b)은 상기 제1 및 제2액티브 영역 들(120a, 120b)과 오버랩되고, 상기 제1 및 제2게이트들(130a, 130b)와 교차하도록 배열될 수 있다. 상기 제3 및 제4돌출부(160c, 160d)은 상기 제1 및 제2돌출부(120c, 120d)와 서로 반대방향으로 배열될 수 있다. 상기 제3 및 제4돌출부(160c, 160d)은 상기 Y 방향으로 이웃하는 2개의 셀 영역(101)의 계면에 걸쳐 배열될 수 있다. 상기 제1 및 제2반도체층들(160a, 160b)은 상기 X방향 및/또는 상기 Y방향에 대해 이웃하는 셀 영역들(101)에서 미러될 수 있다. 상기 제3 및 제4돌출부(160c, 160d)에는 후속 공정에서 상기 제1 및 제2부하 트랜지스터들(PU1, PU2)의 소오스들(S(PU1), S(PU2))과 상기 제1전원 라인(Vdd)간의 전기적 콘택을 위한 콘택 노드들이 배열될 수 있다.
이어서, 상기 제1반도체층(160a)에 상기 제1부하 트랜지스터(PU1)를 형성하고, 상기 제2반도체층(160b)에 상기 제2부하 트랜지스터(PU2)를 형성한다. 제3게이트(170a)가 상기 제1게이트(130a)와 오버랩되어 상기 제1반도체층(160a)과 상기 X 방향에서 교차하도록 상기 제1절연막(150)상에 배열될 수 있다. 제4게이트(170b)가 상기 제2게이트(130b)와 오버랩되어 상기 제2반도체층(160b)과 상기 X 방향에서 교차하도록 상기 제1절연막(150)상에 배열될 수 있다. 상기 제3 및 제4게이트들은 상기 X방향 및/또는 상기 Y방향에 대해 이웃하는 셀 영역들(101)에서 미러될 수 있다.
상기 제3 및 제4게이트들(170a, 170b) 각각은 상기 제1 및 제2반도체층(160a, 160b)에 형성된 게이트 절연막(171), 상기 게이트 절연막(171)상에 형성된 게이트 전극물질(172) 및 상기 게이트 전극물질(172)의 양 측벽에 배열된 게이 트 스페이서(173)를 포함할 수 있다. 상기 게이트 전극물질(172)은 폴리실리콘막의 단일층을 포함하거나, 또는 폴리실리콘막과 메탈층 및/또는 메탈 실리사이드 등의 적층막을 포함할 수 있다.
상기 제3게이트(170a) 양측의 상기 제1반도체층(160a)내에 상기 제1부하 트랜지스터(PU1)의 제3소오스 및 드레인 영역들(181a, 185a)이 배열된다. 상기 제4게이트(170b) 양측의 상기 제2반도체층(160b)내에는 상기 제2부하 트랜지스터(PU2)의 제4소오스 및 드레인 영역들(181b, 185b)이 배열된다. 상기 제1부하 트랜지스터(PU1)의 상기 제3드레인 영역(185a)은 상기 제1콘택 플러그(151a)를 통해 상기 제1구동 트랜지스터(PD1)의 상기 제1드레인 영역(145a)과 전기적으로 콘택될 수 있다. 상기 제2부하 트랜지스터(PU2)의 상기 제4드레인 영역(185b)은 상기 제2콘택 플러그(151b)를 통해 상기 제2구동 트랜지스터(PD2)의 상기 제2드레인 영역(145b)과 전기적으로 콘택될 수 있다. 상기 제3 및 제4소오스 및 드레인 영역들(181a, 185a) (181b, 185b) 사이의 상기 제1 및 제2반도체층들(160a, 160b)의 일부분들은 상기 제1 및 제2부하 트랜지스터들(PU1, PU2)의 채널 영역들로 작용할 수 있다.
상기 제3 및 제4소오스 및 드레인 영역들(181a, 185a), (181b, 185b)을 형성할 때, 상기 제3돌출부(160c)에 상기 제3소오스 영역(181a)로부터 확장되는 제3연결 영역(181c)이 형성되고, 상기 제4돌출부(160d)에 상기 제4소오스 영역(181b)로부터 확장되는 제4연결 영역(181d)이 형성될 수 있다. 상기 제3 및 제4연결 영역들(181c, 181d)과 상기 제3 및 제4소오스 및 드레인 영역들(181a, 185a), (181b, 185b)은 P+형 고농도 불순물을 블랭킷 이온주입 공정을 통해 이온 주입하여 형성될 수 있다.
도 1, 도 2d 및 도 3d를 참조하면, 상기 제1 및 제2부하 트랜지스터들(PU1, PU2)이 배열된 상기 제1 및 제2반도체층들(160a, 160b)과 상기 제1절연막(150)상에 제2절연막(152)을 형성한다. 상기 제2절연막(152)은 층간 절연막을 포함할 수 있다. 상기 제2절연막(152)을 식각하여 제3 및 제4콘택홀들(152a, 152b)을 형성한다. 상기 제3 및 제4콘택홀들(152a, 152b)에 매립되는 제3 및 제4콘택 플러그들(153a, 153b)를 형성한다. 상기 제3 및 제4콘택 플러그들(153a, 153b)은 메탈 플러그들 또는 실리콘 플러그들을 포함할 수 있다.
상기 제3콘택홀(152a)은 상기 제1부하 트랜지스터(PU1)의 상기 제3 드레인 영역들(185a)의 일부분과 상기 제2부하 트랜지스터(PU2)의 상기 제4게이트(170b)의 일부분을 노출시킬 수 있다. 상기 제4콘택홀(152b)은 상기 제2부하 트랜지스터(PU2)의 상기 제4드레인 영역(185b)의 일부분과 상기 제1부하 트랜지스터(PU1)의 제3게이트(170a)의 일부분을 노출시킬 수 있다. 상기 식각 공정시 상기 제3 및 제4게이트들(170a, 170b)의 상기 측벽 스페이서들(173)이 식각되어 상기 게이트 전극물질들(172)의 상기 측벽들이 노출될 수 있다.
다른 실시예로서, 도 3b의 상기 제1절연막(150)의 식각공정과 상기 제1 및 제2콘택 플러그들(151a, 151b)의 형성공정을 수행하지 않고, 도 3d에서, 상기 제1 및 제2절연막들(150, 151)을 동시에 식각하여 상기 제1 및 제2절연막들(150, 151)을 관통하여 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)의 제1 및 제2드레인 영역들(145a, 145b) 및 제1 및 제2게이트들(130a, 130b)의 일부분들과 상기 제1 및 제2부하 트랜지스터들(PU1, PU2)의 제3 및 제4드레인 영역들(185a, 185b) 및 상기 제3 및 제4게이트들(170a, 170b)의 일부분들을 노출시켜 주는 관통홀들을 형성하고, 콘택 플러그들을 형성할 수도 있다.
도 1, 도 2e, 도 3e를 참조하면, 상기 제2절연막(152)상에 제3 및 제4반도체층들(190a, 190b)을 형성한다. 상기 제3 및 제4반도체층들(190a, 190b)은 실리콘층을 포함할 수 있다. 상기 제3및 제4반도체층들(190a, 190b)은 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)의 액티브층들을 포함할 수 있다. 상기 제3 및 제4반도체층들(190a, 190b)은 상기 X 방향으로 돌출되는 상기 제5 및 제6돌출부들(190c, 190d)을 구비할 수 있다. 상기 제5 및 제6돌출부들(190c, 190d)은 상기 제1 및 제4돌출부들(120c, 160d)와 동일한 방향으로 배열될 수 있다. 상기 제5 및 제6돌출부(190c, 190d)은 상기 Y 방향으로 이웃하는 2개의 셀 영역(101)의 계면에 걸쳐 배열될 수 있다. 상기 제3 및 제4반도체층들(190a, 190b)은 상기 X방향 및/또는 상기 Y방향에 대해 이웃하는 셀 영역들(101)에서 미러될 수 있다. 상기 제5 및 제6돌출부(190c, 190d)에는 후속 공정에서 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)의 상기 드레인들(D(PG1), D(PG2))과 상기 1쌍의 비트라인들(BL, /BL)간의 전기적 콘택을 위한 콘택 노드들이 배열될 수 있다.
이어서, 상기 제3반도체층(190a)에 상기 제1전송 트랜지스터(PG1)를 형성하고, 상기 제4반도체층(190b)에 상기 제2전송 트랜지스터(PG2)를 형성한다. 상기 제3 및 제4반도체층들(190a, 190b)와 교차하도록 상기 제2절연막(152)상에 워드 라인(200)을 형성한다. 상기 워드라인(200)은 상기 제3 및 제4게이트들(170a, 170b) 사이 또는 상기 제1 및 제2게이트들(130a, 130b) 사이에 일직선으로 배열되어, 상기 제3 및 제4게이트들(170a, 170b) 또는 상기 제1 및 제2게이트들(130a, 130b)와 오버랩되지 않는다.
상기 워드라인(200)은 Y 방향으로 이웃하게 배열되는 셀 영역(101)에 배열된 워드라인들(200)과는 서로 나란하게 배열되고, X 방향으로 이웃하는 셀 영역들(101)에 걸쳐 일직선으로 배열될 수 있다. 상기 워드라인(200)중 상기 제3반도체층(190a)과 오버랩되는 제1부분(200a)은 상기 제1전송 트랜지스터(PG1)의 상기 제5게이트(G(PG1))를 포함하고, 상기 제4반도체층(190b)과 오버랩되는 제2부분(200b)은 상기 제2전송 트랜지스터(PG2)의 상기 제6게이트(G(PG2))를 포함할 수 있다. 상기 워드라인(200)은 상기 X방향 및/또는 상기 Y방향에 대해 이웃하는 셀 영역들(101)에서 미러될 수 있다.
상기 워드라인(200)은 상기 제3 및 제4반도체층(190a, 190b)상에 형성된 게이트 절연막(201), 상기 게이트 절연막(201)상에 형성된 게이트 전극물질(202) 및 상기 게이트 전극물질(202)의 양측벽에 배열된 게이트 스페이서(203)를 포함할 수 있다. 상기 게이트 전극물질(202)은 폴리실리콘막의 단일층을 포함하거나, 또는 폴리실리콘막과 메탈층 및/또는 메탈 실리사이드 등의 적층막을 포함할 수 있다.
상기 제5게이트(200a) 양측의 상기 제3반도체층(190a)내에 상기 제1전송 트랜지스터(PG1)의 상기 제5소오스 및 드레인 영역들(211a, 215a)이 배열된다. 상기 제6게이트(200b) 양측의 상기 제4반도체층(190b)내에는 상기 제2전송 트랜지스터(PG2)의 상기 제6소오스 및 드레인 영역들(211b, 215b)이 배열된다. 상기 제1전송 트랜지스터(PG1)의 상기 제5소오스 영역(211a)은 상기 제1 및 제3콘택 플러그(151a, 153a)를 통해 상기 제1구동 트랜지스터(PD1)의 상기 제1드레인 영역(145a), 상기 제1부하 트랜지스터(PU1)의 상기 제3드레인 영역(185a), 상기 제2구동 트랜지스터(PD2)의 상기 제2게이트(130b) 및 상기 제2부하 트랜지스터(PU2)의 상기 제4게이트(170b)와 전기적으로 콘택될 수 있다.
상기 제2전송 트랜지스터(PG2)의 상기 제6소오스 영역(211b)은 상기 제2 및 제4콘택 플러그(151b, 153b)를 통해 상기 제2구동 트랜지스터(PD2)의 상기 제2드레인 영역(145b), 상기 제2부하 트랜지스터(PU2)의 상기 제4드레인 영역(185b), 상기 제1구동 트랜지스터(PD1)의 상기 제1게이트(130a) 및 상기 제1부하 트랜지스터(PU1)의 상기 제3게이트(170a)와 전기적으로 콘택될 수 있다. 상기 제5 및 제6소오스 및 드레인 영역들(211a, 215a) (211b, 215b) 사이의 상기 제3 및 제4반도체층들(190a, 190b)의 일부분들은 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)의 채널 영역들로 작용할 수 있다.
상기 제5 및 제6소오스 및 드레인 영역들(211a, 215a), (211b, 215b)을 형성할 때, 상기 제5돌출부(190c)에 상기 제5드레인 영역(215a)로부터 확장되는 제5연결 영역(215c)이 형성되고, 상기 제6돌출부(190d)에 상기 제6드레인 영역(215b)로부터 확장되는 제4연결 영역(215d)이 형성될 수 있다. 상기 제5 및 제6연결 영역들(215c, 215d)과 상기 제5 및 제6소오스 및 드레인 영역들(211a, 215a), (211b, 215b)은 N+형 고농도 불순물을 블랭킷 이온주입 공정을 통해 이온 주입하여 형성될 수 있다.
도 1, 도 2f 및 도 3f를 참조하면, 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)이 배열된 상기 제3 및 제4반도체층(200a, 200b)과 상기 제2절연막(152)상에 제3절연막(154)을 형성한다. 상기 제3절연막(154)은 층간 절연막을 포함할 수 있다. 상기 제3절연막(154)을 식각하여 제1돌출부(120c)에 배열된 제1연결 영역(141c)의 일부분을 노출시켜 주는 제5콘택홀(154a)과 제2돌출부(120d)에 배열된 제2연결 영역(141d)의 일부분을 노출시켜 주는 제6콘택홀(154b)을 형성한다. 상기 제5 및 제6콘택홀들(154a, 154b)은 X 방향 및 Y 방향으로 이웃하는 4개의 셀 영역(101)에 배열된 상기 제1 및 제2연결 영역들(241c, 241d)의 일부분들이 노출되도록 형성될 수 있다.
이어서, 상기 제5 및 제6콘택홀들(154a, 154b)에 제5 및 제6콘택 플러그들(155a, 155b)을 형성한다. 상기 제5 및 제6콘택 플러그들(155a, 155b)은 실리콘 플러그들 또는 메탈 플러그들을 포함할 수 있다. 상기 제5 및 제6콘택 플러그들(155a, 155b)과 콘택되는 제2전원 라인(220)을 형성한다. 상기 제2전원 라인(220)은 메탈 라인을 포함할 수 있다. 상기 제2전원 라인(220)은 상기 이웃하는 4 셀 영역들(101)에 배열된 상기 제1 및 제2연결 영역들(141c, 141d)을 통해 상기 4 셀 영역들(101)의 상기 제1 및 제2구동 트랜지스터들(PD1, PD2)의 상기 제1및 제2소오스 영역들(141a, 141b)에 전기적으로 콘택될 수 있다.
도 1, 도 2g 및 도 3g를 참조하면, 상기 제2전원 라인(220)과 상기 제3절연막(154)상에 제4절연막(156)을 형성한다. 상기 제4절연막(156)은 층간 절연막을 포함할 수 있다. 상기 제4절연막(156)을 식각하여 상기 제1 및 제2부하 트랜지스터 들(PU1, PU2)의 상기 제3 및 제4소오스 영역들(181a, 181b)로부터 확장된 상기 제3 및 제4연결 영역들(181c, 181d)의 일부분들을 노출시켜 주는 제7 및 제8콘택홀들(156a, 156b)을 형성한다. 상기 제7 및 제8콘택홀들(156a, 156b)은 X 방향 및 Y 방향으로 이웃하는 4개의 셀 영역(101)에 배열된 제3 및 제4연결 영역들(181c, 181d)의 일부분들이 노출되도록 형성될 수 있다.
상기 제7 및 제8콘택홀들(156a, 156b)에 제7 및 제8콘택 플러그들(157a, 157b)을 형성한다. 상기 제7 및 제8콘택 플러그들(157a, 157b)은 실리콘 플러그들 또는 메탈 플러그들을 포함할 수 있다. 상기 제7 및 제8콘택 플러그들(157a, 157b)과 전기적으로 콘택되는 제1전원 라인(230)을 상기 제4절연막(156)상에 형성한다. 상기 제1전원 라인(230)은 메탈 라인을 포함할 수 있다. 상기 제1전원 라인(230)은 상기 이웃하는 4 셀 영역들(101)에 배열된 제3 및 제4연결 영역들(181c, 181d)을 통해 상기 4 셀 영역들(101)의 상기 제1 및 제2부하 트랜지스터들(PU1, PU2)의 상기 제3 및 제4소오스 영역들(181a, 181b)에 전기적으로 콘택될 수 있다.
도 1, 도 2h 및 도 3h를 참조하면, 상기 제1전원 라인(230)과 상기 제4절연막(156)상에 제5절연막(158)을 형성한다. 상기 제5절연막(158)은 층간 절연막을 포함할 수 있다. 상기 제5절연막(158)을 식각하여 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)의 상기 제5 및 제6드레인 영역들(215a, 215b)로부터 확장된 상기 제5 및 제6연결 영역들(215c, 215d)의 일부분들을 노출시켜 주는 제9 및 제10콘택홀들(158a, 158b)을 형성한다. 상기 제9 및 제10콘택홀들(158a, 158b)에 제9 및 제10콘택 플러그들(159a, 159b)을 형성한다. 상기 제9 및 제10콘택 플러그들(159a, 159b)은 실리콘 플러그들 또는 메탈 플러그들을 포함할 수 있다.
상기 제9 및 제10콘택 플러그들(158a, 158b)과 전기적으로 콘택되는 1쌍의 비트라인들(240, 245)을 상기 제5절연막(158)상에 형성한다. 상기 1쌍의 비트라인들(240, 245)은 메탈 라인들을 포함할 수 있다. 상기 비트라인들(240, 245)은 상기 각 셀 영역들(101)에 배열된 제5 및 제6연결 영역들(215c, 215d)을 통해 상기 각 셀 영역들(101)의 상기 제1 및 제2전송 트랜지스터들(PG1, PG2)의 상기 제5 및 제6드레인 영역들(215a, 215b)에 전기적으로 콘택될 수 있다.
본 발명의 SRAM(10)에서, 상기 각 셀 영역들(101)에 배열되는 SRAM 셀들은 상기 X방향 및/또는 상기 Y방향에 대해 미러될 수 있다.
상기 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 풀 씨모스 에스램의 등가회로도이다.
도 2a 내지 도 2h은 도 1의 풀 씨모스 에스램의 제조방법을 설명하기 위한 평면도들이다.
도 3a 내지 도 3f 및 도 3h는 도 2a 내지 도 2f 및 도 2h의 A-A 선에 대응하는 풀 씨모스 에스램의 제조방법을 설명하기 위한 단면도들이다.
도 3g는 도 2g의 B-B 선에 대응하는 풀 씨모스 에스램의 제조방법을 설명하기 위한 단면도이다.
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- 서로 이격되어 배열되고 제1방향으로 확장되는 제1액티브 영역 및 제2액티브 영역을 구비하는 반도체 기판;상기 제1액티브 영역에 배열되고, 제1게이트 및 제1소오스 및 드레인 영역들을 구비하는 제1트랜지스터;상기 제2액티브 영역에 배열되고, 제2게이트 및 제2소오스 및 드레인 영역들을 구비하는 제2트랜지스터;상기 반도체 기판 상부의 제1층에 배열되고, 제3게이트 및 제3소오스 및 드레인 영역들을 구비하는 제3트랜지스터;상기 제1층에 배열되고, 제4게이트 및 제4소오스 및 드레인 영역들을 구비하는 제4트랜지스터;상기 제1층 상부의 제2층에 배열되고, 제5게이트 및 제5소오스 및 드레인 영역들을 구비하는 제5트랜지스터;상기 제2층에 배열되고, 제6게이트 및 제6소오스 및 드레인 영역들을 구비하는 제6트랜지스터; 및상기 제1게이트와 상기 제2게이트 사이 그리고 상기 제3게이트 및 제4게이트 사이의 상기 제2층상에 상기 제1방향과 교차하는 제2방향으로 일직선으로 배열되는 워드 라인을 포함하되,상기 제3 및 제4게이트들은 상기 제1 및 제2게이트와 오버랩되어 구성되고, 상기 제5 및 제6게이트들이 상기 제1 및 제2게이트 그리고 상기 제3 및 제4게이트와 오버랩되지 않게 구성되고, 상기 제1드레인 영역, 상기 제3드레인 영역 및 상기 제5소오스 영역은 제1콘택 노드를 통해 서로 전기적으로 연결되고,상기 제2게이트 및 제4게이트가 상기 제1콘택 노드에 전기적으로 연결되며, 상기 제2드레인 영역, 상기 제4드레인 영역 및 상기 제6소오스 영역은 제2콘택 노드를 통해 서로 전기적으로 연결되며, 상기 제1게이트 및 제2게이트가 상기 제2콘택 노드에 전기적으로 연결되는 것을 특징으로 하는 풀 씨모스 에스램.
- 제4항에 있어서,상기 워드 라인은 상기 제1콘택 노드와 상기 제2콘택 노드 사이에 상기 제2방향으로 일직선으로 배열되는 것을 특징으로 하는 풀 씨모스 에스램.
- 제4항에 있어서, 상기 제1콘택 노드는 상기 반도체 기판 상부에 배열되어, 상기 제1드레인 영역, 상기 제3드레인 영역 및 상기 제2게이트를 전기적으로 연결시켜 주는 제1콘택 플러그; 및상기 제1층 상부에 배열되어, 상기 제3드레인 영역, 상기 제5소오스 영역 및 상기 제4게이트를 전기적으로 연결시켜 주는 제2콘택 플러그를 포함하고,상기 제2콘택 노드는 상기 반도체 기판 상부에 배열되어, 상기 제2드레인 영역, 상기 제4드레인 영역 및 상기 제1게이트를 전기적으로 연결시켜 주는 제3콘택 플러그; 및상기 제1층 상부에 배열되어, 상기 제4드레인 영역, 상기 제6소오스 영역 및 상기 제3게이트를 전기적으로 연결시켜 주는 제4콘택 플러그를 포함하는 것을 특징으로 하는 풀 씨모스 에스램.
- 제4항에 있어서, 상기 제1층은 상기 반도체 기판 상부에 배열되어 상기 제1 및 제2액티브 영역들과 오버랩되는 제1 및 제2반도체층을 포함하되,상기 제3 및 제4게이트들은 상기 제1 및 제2반도체층과 상기 제2방향으로 교차하도록 배열되며,상기 제3 및 제4소오스 및 드레인 영역들이 상기 제3 및 제4게이트들 양측의 상기 제1 및 제2반도체층들에 배열되는 것을 특징으로 하는 풀 씨모스 에스램.
- 제7항에 있어서, 상기 제2층은 상기 제1 및 제2반도체층들 상부에 배열되어, 상기 제1 및 제2액티브 영역들 및 상기 제1 및 제2반도체층들과 오버랩되는 제3 및 제4반도체층들을 포함하되,상기 제5 및 제6게이트들이 상기 제3 및 제4반도체층과 상기 제2방향으로 교차하도록 배열되며,상기 제5 및 제6소오스 및 드레인 영역들이 상기 제5 및 제6게이트들 양측의 상기 제3 및 제4반도체층들에 배열되는 것을 특징으로 하는 풀 씨모스 에스램.
- 제8항에 있어서, 상기 제5게이트는 상기 워드 라인중 상기 제3반도체층과 오버랩되는 제1부분을 포함하고, 상기 제6게이트는 상기 워드 라인중 제4반도체층과 오버랩되는 제2부분을 포함하는 것을 특징으로 하는 풀 씨모스 에스램.
- 제8항에 있어서, 상기 제1 내지 제4반도체층들은 실리콘층들을 포함하는 것을 특징으로 하는 풀 씨모스 에스램.
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