CN110854117A - 一种三维静态随机存取存储器及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 31
- 230000003068 static effect Effects 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 95
- 239000000463 material Substances 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 claims abstract description 22
- 238000004381 surface treatment Methods 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 258
- 238000000034 method Methods 0.000 claims description 52
- 230000008569 process Effects 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 230000003647 oxidation Effects 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 11
- 229910052681 coesite Inorganic materials 0.000 claims description 8
- 229910052906 cristobalite Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 229910052682 stishovite Inorganic materials 0.000 claims description 8
- 229910052905 tridymite Inorganic materials 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 238000003825 pressing Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 239000012790 adhesive layer Substances 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000005496 eutectics Effects 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 238000000678 plasma activation Methods 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 7
- 230000007547 defect Effects 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910018557 Si O Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明公开了一种三维静态随机存取存储器的制备方法，包括以下步骤：制备第一半导体结构；在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在第一衬底上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构；重复上述制备第二半导体结构的操作，形成第三半导体结构；在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连。本发明提供的制备方法能够在减小SRAM所占面积的同时，保证制备SRAM的品质，且能够降低3D SRAM的制备难度。本发明还提供了一种三维静态随机存取存储器。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种三维静态随机存取存储器及其制备方法。
背景技术
随着CMOS集成电路微缩持续发展，同时，基于CMOS集成电路的微系统集成也从三维封装、系统级封装、多芯片三维系统集成向单芯片三维集成方向发展，以持续减少微系统体积、电路延迟和电路功耗，大幅提升系统性能。
在集成电路中，特别是CPU处理器中静态随机存取存储器（Static Random-AccessMemory，SRAM）所占的面积越来越大，这对制造工艺持续微缩与性能提升提出了更高的要求。通过硅通孔技术将SRAM叠加到处理核之上，虽然能够减少SRAM所占的面积，但是却出现性能有限、散热困难与集成度提升不高等问题。
为了解决上述问题，本领域技术人员通过改变制造工艺和器件结构来实现SRAM单元的3D化，可有效的提升CPU性能、效率与集成度。具体地，可通过多层外延生长的垂直沟道场效应晶体管，以及多层多晶材料的沉积和晶化两种方法来实现。
但是，上述两种实现SRAM单元3D化的方法，因其自身结构复杂、制备工艺不成熟，或者，因多晶硅存在工艺缺陷；从而导致制备出的3D SRAM品质无法保障，或者，无法实现SRAM单元3D化。
发明内容
为了克服现有SRAM单元3D化方法，因工艺不成熟或工艺缺陷，从而无法实现SRAM单元3D化，或导致制备出的3D SRAM品质无法保障的技术问题，本发明提供一种三维静态随机存取存储器及其制备方法。
本发明所述的三维静态随机存取存储器的制备方法，包括以下步骤：
制备第一半导体结构；其中，第一半导体结构包括若干MOS晶体管，以及形成在若干MOS晶体管上的第一绝缘层；
在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；
在第一衬底上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构；
在第二绝缘层上键合第二材料层；并对第二材料层进行第二减薄处理和第二表面处理，形成第二衬底层；
在第二衬底层上低温制造若干第二低温MOS晶体管，并在若干第二低温MOS晶体管上形成第三绝缘层，形成第三半导体结构；
在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，并在通孔内沉积金属，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连。
优选地，MOS晶体管为CMOS晶体管；第一低温MOS晶体管和第二低温MOS晶体管为低温CMOS晶体管；第一材料层和第二材料层为单晶硅片、单晶锗片或SOI衬底中的任意一种。
优选地，采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，在第一绝缘层上键合第一材料层，以及在第二绝缘层上键合第二材料层。
优选地，采用硅硅直接键合工艺，在第一绝缘层上键合第一材料层的步骤包括：
对第一绝缘层的表面依次进行平坦化处理和清洗处理；并在第一绝缘层表面保留一层单层水分子；
对第一材料层表面进行氧化处理，形成氧化面；
将第一材料层通过氧化面倒置在保留有水分子的第一绝缘层表面上；并将氧化面与第一绝缘层表面以面对面的形式，进行低温键合处理；
对已形成的结构进行退火处理，以实现将第一材料层与第一绝缘层键合互连。
优选地，在形成氧化面后，并在将第一材料层倒置在第一绝缘层表面前；对氧化面和第一绝缘层的表面进行等离子体活化处理。
优选地，在将氧化面与第一绝缘层表面进行低温键合处理中，在第一材料层的表面进行机械施压处理。
优选地，第一绝缘层、第二绝缘层和第三绝缘层为SiO2、Si3N4或SiN中的任意一种，第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。
优选地，低温制造第一低温MOS晶体管和第二低温MOS晶体管的温度为T；其中，0<T<500℃。
优选地，低温制造第一低温MOS晶体管的步骤包括：
在第一衬底层上低温制造有源区；
在有源区上低温制造牺牲栅；并在牺牲栅两侧的有源区内形成源漏延伸区，以及在牺牲栅的侧壁上形成侧墙；
在牺牲栅两侧的有源区内进行源漏掺杂，形成源/漏区；
在已形成的结构上沉积氧化介质层，并对氧化介质层进行第二平坦化处理，直至露出牺牲栅的顶部；
进行替代栅处理，形成若干第一低温MOS晶体管的金属接触。
优选地，源漏掺杂为杂质重掺杂或全硅化金属。
同时，本发明还提供一种三维静态随机存取存储器，包括：
第一半导体结构，第一半导体结构包括若干MOS晶体管，以及形成在若干MOS晶体管上的第一绝缘层；
第二半导体结构，第二半导体结构包括若干第一低温MOS晶体管，以及形成在若干第一低温MOS晶体管上的第二绝缘层；
第三半导体结构，第三半导体结构包括若干第二低温MOS晶体管，以及形成在若干第二低温MOS晶体管上的第三绝缘层；
互连层，互连层竖直位于第一绝缘层、第二半导体结构和第三半导体结构中，以将第一半导体结构、第二半导体结构和第三半导体互连；
其中，若干第一低温MOS晶体管形成在第一绝缘层上，若干第一低温MOS晶体管的衬底与远离MOS晶体管的第一绝缘层的一侧键合相连；
若干第二低温MOS晶体管形成在第二绝缘层上，若干第二低温MOS晶体管的衬底与远离第一低温MOS晶体管的第二绝缘层的一侧键合相连。
优选地，晶体管为CMOS晶体管；第一低温MOS晶体管和第二低温MOS晶体管为低温CMOS晶体管。
优选地，第一绝缘层、第二绝缘层和第三绝缘层为SiO2、Si3N4或SiN中的任意一种，第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。
综上所述，本发明提供的三维静态随机存取存储器的制备方法，采用常规MOS晶体管的制备方法，制备若干MOS晶体管，并在若干MOS晶体管上形成第一绝缘层，对应形成第一半导体结构；并在第一绝缘层上键合第一材料层，以将第一绝缘层和第一材料层紧密结合起来，之后对第一材料层进行减薄和表面处理；并在其上低温制备若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，对应形成第二半导体结构；重复上述形成第二半导体结构的操作可以对应形成第三半导体结构；并形成互连层后，即完成3DSRAM的制备。
与现有技术相比，本发明提供的制备方法通过常规且成熟的MOS晶体管或低温MOS晶体管的制备方法，以及键合工艺的结合即可完成对3D SRAM的制备，在减小SRAM所占面积的同时，能够保证制备3D SRAM的品质，且能够降低3D SRAM的制备难度。
本发明提供的三维静态随机存取存储器同样具有SRAM所占面积小、品质高以及结构简单的优点。
附图说明
图1是本发明涉及的三维静态随机存取存储器的制备方法流程图；
图2至图15是本发明涉及的三维静态随机存取存储器的制备方法每一步骤对应的结构图。
其中，1为第一半导体结构，2为MOS晶体管，3为半导体衬底，4为浅槽隔离，5为侧墙，6为源/漏区，7为接触孔刻蚀停止层，8为氧化介质层，9为金属接触，10为第一绝缘层，11为第一材料层，12为第一衬底层，13为第二半导体结构，14为第一低温MOS晶体管，15为有源区，16为牺牲栅，17为源漏延伸区，18为栅极介质层，19为栅极，20为第二绝缘层，21为第三半导体结构，22为第二低温MOS晶体管，23为第三绝缘层，24为互连层，25为氧化面。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
为了克服现有SRAM单元3D化方法，因工艺不成熟或工艺缺陷，从而无法实现SRAM单元3D化，或导致制备出的3D SRAM品质无法保障的技术问题，本发明提供一种三维静态随机存取存储器及其制备方法；其中，本发明提供的制备方法通过常规且成熟的MOS晶体管或低温MOS晶体管的制备方法，以及键合工艺的结合即可完成对3D SRAM的制备，在减小SRAM所占面积的同时，能够保证制备SRAM的品质，且能够降低3D SRAM结构复杂度。
本发明所述的三维静态随机存取存储器的制备方法，如图1所示，包括以下步骤：
S1、具体参见图2和图3，制备第一半导体结构1；其中，第一半导体结构1包括若干MOS晶体管2，以及形成在若干MOS晶体管2上的第一绝缘层10；
本步骤中，如图2所示，采用常规的MOS晶体管2的制备方法，形成若干MOS晶体管2；具体地，形成MOS晶体管2的方法可以为：
S11、提供半导体衬底3，并在半导体衬底3中形成浅槽隔离4；
S12、在半导体衬底3上形成牺牲栅（图中未示出），以及在牺牲栅的侧壁上形成侧墙5；
S13、在牺牲栅的两侧形成源/漏区6；并在已形成的结构上依次沉积接触孔刻蚀停止层7和氧化介质层8；
S14、对氧化介质层8进行平坦化处理，露出牺牲栅的顶部；并进行替代栅处理；
S15、自氧化介质层8的顶部向下刻蚀孔，直至露出接触孔刻蚀停止层7，形成金属接触9。
本步骤中，如图3所示，待MOS晶体管2制备完成后，在若干MOS晶体管2上形成第一绝缘层10；其中，第一绝缘层10为SiO2、Si3N4或SiN中的任意一种，其层厚为300nm至3μm。
优选地，MOS晶体管2为CMOS晶体管；半导体衬底3为硅衬底；第一绝缘层10的优选层厚范围为500nm至1.5μm。
需要说明的是，可以通过多种方式来形成上述结构。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
S2、在第一绝缘层10上键合第一材料层11；并对第一材料层11进行第一减薄处理和第一表面处理，形成第一衬底层12；
本步骤中，可以采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，在第一绝缘层10上键合第一材料层11；其中，第一材料层11可为单晶硅片、单晶锗片或SOI衬底中的任意一种；当然，第一材料层11还可以是任意一种满足工作要求的半导体材料。
具体地，若第一材料层11为单晶硅片或SOI衬底；则可以采用硅硅直接键合工艺，在第一绝缘层10上键合第一材料层11，其具体的操作步骤包括：
S21、对第一绝缘层10的表面依次进行第一平坦化处理和清洗处理；并在第一绝缘层10表面保留一层单层水分子；
本步骤中，待第一绝缘层10沉积形成后，为保证后续键合质量，需要对其进行第一平坦化处理，使得第一绝缘层10的上表面全局与局域高度平整；可以想到的是在第一平坦化处理后会在第一绝缘层10的表面残留部分颗粒，此时需要对第一绝缘层10进行清洗处理，全部去除残留颗粒，并在第一绝缘层10上表面保留一层单层水分子。
其中，可以采用CMP（化学机械抛光工艺）对第一绝缘层10的上表面进行第一平坦化处理。
S22、如图4所示，对第一材料层11表面进行氧化处理，形成氧化面25。
本步骤中，在进行硅硅直接键合前，需要将第一材料层11的上表面进行氧化，以在第一材料层11的上表面形成氧化面25；其中，形成氧化面25的厚度范围为：1nm至500nm。
S23、如图5所示，将第一材料层11通过氧化面25倒置在保留有水分子的第一绝缘层10表面上；并将氧化面25与第一绝缘层10表面，以面对面的方式，进行低温键合处理；
本步骤中，将第一材料层11通过氧化面25倒置在保留有水分子的第一绝缘层10表面上，即将第一材料层11的氧化面25，与第一绝缘层10上表面的水分子接触；在键合过程中，水分子和氧化面25中的氧原子形成氢键。
S24、对已形成的结构进行退火处理，以实现将第一材料层11与第一绝缘层10键合互连。
本步骤中，对已形成的结构进行退火处理，将形成的氢键转化为Si-O键；相比于氢键，Si-O键的结合强度更高，能够将第一绝缘层10的与第一材料层11紧密结合在一起，提高器件性能。
进一步地，在第一绝缘层10表面保留一层单层水分子后，并在将第一材料层11倒置在第一绝缘层10表面前；即在步骤S21后，并在步骤S22前；对第一材料层11的上表面和第一绝缘层10的上表面进行等离子体活化处理，以进一步去除两个表面上的杂质颗粒，提高键合效果。
进一步地，在将第一材料层11上的氧化面25与第一绝缘层10的上表面进行低温键合处理中，在第一材料层11的表面进行机械施压处理，提高键合效果；其中，机械施压的压强范围为：0至10kg/cm2。
需要具体说明的是，如图6所示，键合完成后，需要对第一材料层11的背面进行第一减薄处理和第一表面处理，以形成第一衬底层12；其中，第一减薄处理分为背面粗磨、背面精磨和应力释放；具体地，背面粗磨以减小第一材料层11的层厚，背面精磨以使得第一材料层11的背面高度平整，便于后期制备；应力释放和第一表面处理可以通过湿法腐蚀或CMP抛光等工艺进行，以进一步改善第一材料层11背面质量，避免表面物理损伤，降低颗粒度；
其中，若第一材料层11为SOI衬底，可以通过中间的埋氧层作为第一表面处理的阻挡层；若第一材料层11为单晶硅片，则需要控制第一表面处理的腐蚀速率，以将第一材料层11的层厚处理至500nm以下；优选处理至50至100nm。
S3、在第一衬底层12上低温制造若干第一低温MOS晶体管14，并在若干第一低温MOS晶体管14上形成第二绝缘层20，形成第二半导体结构13；
本步骤中，第一低温MOS晶体管14可为低温CMOS晶体管。
具体地，低温制造第一低温MOS晶体管14的步骤包括：
S31、如图7所示，在第一衬底层12上低温制造有源区15；
S32、如图8所示，在有源区15上低温制造牺牲栅16；并在牺牲栅16两侧的有源区15内形成源漏延伸区17，以及在牺牲栅16的侧壁上形成侧墙5；
本步骤中，在有源区15上沉积牺牲栅16的栅极材料，并刻蚀栅极材料形成牺牲栅16，待牺牲栅16形成后，在牺牲栅16两侧的有源区15内通过掺杂形成源漏延伸区17；并且，在牺牲栅16的侧壁上沉积侧墙材料，刻蚀侧墙材料形成侧墙5；其中，栅极材料可为多晶硅；侧墙材料可为SiO2或SiN。
S33、如图9所示，在牺牲栅16两侧的有源区15内进行源漏掺杂，形成源/漏区6；
具体地，可以采用杂质重掺杂或全硅化金属对牺牲栅16两侧的有源区15进行源漏掺杂。
S34、在已形成的结构上沉积氧化介质层8，并对氧化介质层8进行第二平坦化处理，直至露出牺牲栅16的顶部；
本步骤中，如图10所示，在已形成的结构上沉积氧化介质层8；其中，氧化介质层8的高度应足以埋入突出的牺牲栅16；并采用CMP等工艺对其进行第二平坦化处理，露出牺牲栅16的顶部，便于后期进行替代栅。
S35、进行替代栅处理，形成若干第一低温MOS晶体管14的金属接触9。
本步骤中，去除栅极区域内的牺牲栅16，并如图11所示，依次在栅极区域内形成栅极介质层18和栅极19；待栅极19形成后，自氧化介质层8的顶部向下刻蚀孔，并如图12所示，在孔内填充金属，形成金属接触9；其中，孔的位置与源/漏区6相对，填充的金属可为钛、氮化钛、铝、氮化铝中的任意一种，或几种组合的叠层。
需要说明的是，如图13所示，待若干第一低温MOS晶体管14制备完成后，需要在其上形成第二绝缘层20，其中，第二绝缘层20的制备材料和层厚，可以与第一绝缘层10相同，也可以根据具体情况设置。
S4、在第二绝缘层20上键合第二材料层；并对第二材料层进行第二减薄处理和第二表面处理，形成第二衬底层；
S5、如图14所示，在第二衬底层上低温制造若干第二低温MOS晶体管22，并在若干第二低温MOS晶体管22上形成第三绝缘层23，形成第三半导体结构21；
步骤S4和步骤S2中的操作，以及步骤S5和步骤S3中的操作大致相同，在此不再赘述。
需要说明的是，本发明提供的制备方法，仅采用步骤S2至S5中所述的操作，在第一半导体结构1上依次形成第二半导体结构13和第三半导体结构21；可以想到的是，也可以根据实际情况重复上述操作，制备第N半导体结构；其中，N大于等于1。
优选地，低温制造第一低温MOS晶体管14和第二低温MOS晶体管22的温度为T；其中，0<T<500℃，即在温度T对应的温度范围值下可以制备得到满足工作要求的第一低温MOS晶体管14和第二低温MOS晶体管22。
优选地，第二绝缘层20和第三绝缘层23为SiO2、Si3N4或SiN中的任意一种，第二绝缘层20和第三绝缘层23的层厚为300nm至3μm。
S6、如图15所示，在第一绝缘层10、第二半导体结构13和第三半导体结构21中开设通孔，并在通孔内沉积金属，形成互连层24，以将第一半导体结构1、第二半导体结构13和第三半导体结构21互连。
本步骤中，待三层半导体结构依次形成后，需要将这三层半导体结构进行立体互连；具体地，在第一绝缘层10、第二半导体结构13和第三半导体结构21中开设通孔，通孔的位置与各MOS晶体管2或第一、第二低温MOS晶体管的金属接触9的位置相对；通孔形成后，在其内填充金属，以将各层的半导体结构互连；完成3D SRAM的制备。
同时，本发明还提供一种三维静态随机存取存储器，如图15所示，包括：
第一半导体结构1，第一半导体结构1包括若干MOS晶体管2，以及形成在若干MOS晶体管2上的第一绝缘层10；
第二半导体结构13，第二半导体结构13包括若干第一低温MOS晶体管14，以及形成在若干第一低温MOS晶体管14上的第二绝缘层20；
第三半导体结构21，第三半导体结构21包括若干第二低温MOS晶体管22，以及形成在若干第二低温MOS晶体管22上的第三绝缘层23；
互连层24，互连层24竖直位于第一绝缘层10、第二半导体结构13和第三半导体结构21中，以将第一半导体结构1、第二半导体结构13和第三半导体互连；
其中，若干第一低温MOS晶体管14形成在第一绝缘层10上，若干第一低温MOS晶体管14的衬底与远离MOS晶体管2的第一绝缘层10的一侧键合相连；
若干第二低温MOS晶体管22形成在第二绝缘层20上，若干第二低温MOS晶体管22的衬底与远离第一低温MOS晶体管14的第二绝缘层20的一侧键合相连。
本实施例中，在第一半导体结构1中，若干MOS晶体管2对应SRAM第一层中的驱动器件；若干第一低温MOS晶体管14对应SRAM第二层中的负载器件；若干第二低温MOS晶体管22对应SRAM第三层中的传输器件。
采用上述技术方案，通过较为成熟的MOS晶体管2的制备工艺，以及键合工艺，在若干MOS晶体管2上依次键合两层若干低温MOS晶体管，形成所占面积小，且品质高的3D SRAM，降低3D SRAM结构复杂度，以及制备难度。
进一步地，MOS晶体管2为CMOS晶体管；第一低温MOS晶体管14和第二低温MOS晶体管22为低温CMOS晶体管。
采用上述技术方案，CMOS晶体管功耗低、抗干扰能力强、易于集成，便于SRAM的制备；并且，低温CMOS的电路工作速度更高、可靠性更强，低电源电压下工作，其性能与双极逻辑电路相近，且有较高的集成和封装密度，进一步较小3D SRAM所占的面积。
进一步地，第一绝缘层10、第二绝缘层20和第三绝缘层23为SiO2、Si3N4或SiN中的任意一种，第一绝缘层10、第二绝缘层20和第三绝缘层23的层厚为300nm至3μm。
综上所述，本发明提供的三维静态随机存取存储器的制备方法，采用常规MOS晶体管2的制备方法，制备若干MOS晶体管2，并在若干MOS晶体管2上形成第一绝缘层10，对应形成第一半导体结构1；并在第一绝缘层10上键合第一材料层11，以将第一绝缘层10和第一材料层11紧密结合起来，之后对第一材料层11进行减薄和表面处理；并在其上低温制备若干第一低温MOS晶体管14，并在若干第一低温MOS晶体管14上形成第二绝缘层20，对应形成第二半导体结构13；重复上述形成第二半导体结构13的操作可以对应形成第三半导体结构21；并形成互连层24后，即完成3D SRAM的制备。
与现有技术相比，本发明提供的制备方法通过常规且成熟的MOS晶体管2或低温MOS晶体管的制备方法，以及键合工艺的结合即可完成对3D SRAM的制备，在减小SRAM所占面积的同时，能够保证制备SRAM的品质。
本发明提供的三维静态随机存取存储器同样具有SRAM所占面积小，且品质高的优点。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种三维静态随机存取存储器的制备方法，其特征在于，包括以下步骤：
制备第一半导体结构；其中，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；
在所述第一绝缘层上键合第一材料层；并对所述第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；
在所述第一衬底上低温制造若干第一低温MOS晶体管，并在若干所述第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构；
在所述第二绝缘层上键合第二材料层；并对所述第二材料层进行第二减薄处理和第二表面处理，形成第二衬底层；
在所述第二衬底层上低温制造若干第二低温MOS晶体管，并在若干所述第二低温MOS晶体管上形成第三绝缘层，形成第三半导体结构；
在所述第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，并在所述通孔内沉积金属，形成互连层，以将所述第一半导体结构、第二半导体结构和第三半导体结构互连。
2.根据权利要求1所述的三维静态随机存取存储器的制备方法，其特征在于，所述MOS晶体管为CMOS晶体管；所述第一低温MOS晶体管和第二低温MOS晶体管为低温CMOS晶体管；所述第一材料层和第二材料层为单晶硅片、单晶锗片或SOI衬底中的任意一种。
3.根据权利要求1所述的三维静态随机存取存储器的制备方法，其特征在于，采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，在所述第一绝缘层上键合所述第一材料层，以及在所述第二绝缘层上键合所述第二材料层。
4.根据权利要求3所述的三维静态随机存取存储器的制备方法，其特征在于，采用所述硅硅直接键合工艺，在所述第一绝缘层上键合所述第一材料层的步骤包括：
对所述第一绝缘层的表面依次进行平坦化处理和清洗处理；并在所述第一绝缘层表面保留一层单层水分子；
对所述第一材料层表面进行氧化处理，形成氧化面；
将所述第一材料层通过所述氧化面倒置在保留有所述水分子的第一绝缘层表面上；并将所述氧化面与第一绝缘层表面以面对面的形式，进行低温键合处理；
对已形成的结构进行退火处理，以实现将所述第一材料层与所述第一绝缘层键合互连。
5.根据权利要求4所述的三维静态随机存取存储器的制备方法，其特征在于，在形成所述氧化面后，并在将所述第一材料层倒置在所述第一绝缘层表面前；对所述氧化面和第一绝缘层的表面进行等离子体活化处理。
6.根据权利要求4所述的三维静态随机存取存储器的制备方法，其特征在于，在将所述氧化面与第一绝缘层表面进行低温键合处理中，在所述第一材料层的表面进行机械施压处理。
7.根据权利要求1所述的三维静态随机存取存储器的制备方法，其特征在于，所述第一绝缘层、第二绝缘层和第三绝缘层为SiO2、Si3N4或SiN中的任意一种，所述第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。
8.根据权利要求1所述的三维静态随机存取存储器的制备方法，其特征在于，低温制造所述第一低温MOS晶体管和第二低温MOS晶体管的温度为T；其中，0<T<500℃。
9.根据权利要求1所述的三维静态随机存取存储器的制备方法，其特征在于，低温制造所述第一低温MOS晶体管的步骤包括：
在所述第一衬底层上低温制造有源区；
在所述有源区上低温制造牺牲栅；并在所述牺牲栅两侧的有源区内形成源漏延伸区，以及在所述牺牲栅的侧壁上形成侧墙；
在所述牺牲栅两侧的有源区内进行源漏掺杂，形成源/漏区；
在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行第二平坦化处理，直至露出所述牺牲栅的顶部；
进行替代栅处理，并形成若干所述第一低温MOS晶体管的金属接触。
10.根据权利要求9所述的三维静态随机存取存储器的制备方法，其特征在于，所述源漏掺杂为杂质重掺杂或全硅化金属。
11.一种三维静态随机存取存储器，其特征在于，包括：
第一半导体结构，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；
第二半导体结构，所述第二半导体结构包括若干第一低温MOS晶体管，以及形成在若干所述第一低温MOS晶体管上的第二绝缘层；
第三半导体结构，所述第三半导体结构包括若干第二低温MOS晶体管，以及形成在若干所述第二低温MOS晶体管上的第三绝缘层；
互连层，所述互连层竖直位于所述第一绝缘层、第二半导体结构和第三半导体结构中，以将所述第一半导体结构、第二半导体结构和第三半导体互连；
其中，若干所述第一低温MOS晶体管形成在所述第一绝缘层上，若干所述第一低温MOS晶体管的衬底与远离所述MOS晶体管的第一绝缘层的一侧键合相连；
若干所述第二低温MOS晶体管形成在所述第二绝缘层上，若干所述第二低温MOS晶体管的衬底与远离所述第一低温MOS晶体管的第二绝缘层的一侧键合相连。
12.根据权利要求11所述的三维静态随机存取存储器，其特征在于，所述晶体管为CMOS晶体管；所述第一低温MOS晶体管和第二低温MOS晶体管为低温CMOS晶体管。
13.根据权利要求11所述的三维静态随机存取存储器，其特征在于，所述第一绝缘层、第二绝缘层和第三绝缘层为SiO2、Si3N4或SiN中的任意一种；所述第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911174536.4A CN110854117A (zh) | 2019-11-26 | 2019-11-26 | 一种三维静态随机存取存储器及其制备方法 |
| PCT/CN2019/124212 WO2021103131A1 (zh) | 2019-11-26 | 2019-12-10 | 一种三维静态随机存取存储器及其制备方法 |
| US17/779,723 US20230005937A1 (en) | 2019-11-26 | 2019-12-10 | Three-dimensional static random-access memory and preparation method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911174536.4A CN110854117A (zh) | 2019-11-26 | 2019-11-26 | 一种三维静态随机存取存储器及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110854117A true CN110854117A (zh) | 2020-02-28 |
Family
ID=69604570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911174536.4A Pending CN110854117A (zh) | 2019-11-26 | 2019-11-26 | 一种三维静态随机存取存储器及其制备方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230005937A1 (zh) |
| CN (1) | CN110854117A (zh) |
| WO (1) | WO2021103131A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107633997B (zh) * | 2017-08-10 | 2019-01-29 | 长江存储科技有限责任公司 | 一种晶圆键合方法 |
-
2019
- 2019-11-26 CN CN201911174536.4A patent/CN110854117A/zh active Pending
- 2019-12-10 US US17/779,723 patent/US20230005937A1/en active Pending
- 2019-12-10 WO PCT/CN2019/124212 patent/WO2021103131A1/zh active Application Filing
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| CN112635461B (zh) * | 2020-12-08 | 2024-04-16 | 中国科学院微电子研究所 | 一种三维存算电路结构及其制备方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20230005937A1 (en) | 2023-01-05 |
| WO2021103131A1 (zh) | 2021-06-03 |
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|---|---|---|---|
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB03 | Change of inventor or designer information | ||
| CB03 | Change of inventor or designer information |
Inventor after: Yin Huaxiang Inventor after: Lin Xiang Inventor after: Luo Yanna Inventor after: Liu Zhanfeng Inventor before: Yin Huaxiang Inventor before: Lin Xiang Inventor before: Luo Yanna Inventor before: Liu Zhanfeng |
|
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
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