CN102742004B - 键合半导体结构及其形成方法 - Google Patents

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Abstract

本发明的实施方式包括用于制造半导体结构且尤其用于改善包括经处理的半导体结构和半导体结构的键合半导体结构的平整度的方法和结构。

Description

键合半导体结构及其形成方法
技术领域
本发明的各个实施例一般涉及用于形成半导体结构的方法和结构，且涉及使用这些方法和结构形成的所得结构，且更具体而言涉及用于形成光滑的平面半导体结构以将附加半导体结构附连到所述光滑平整的半导体结构的方法和结构。
背景技术
两个或更多个半导体结构的三维（3D）集成在微电子应用中可能是有利的。例如，微电子器件的3D集成可以在减小总器件覆盖区（footprint）的同时导致改善的电性能和功耗。例如，参见Wiley-VCH 2008年出版的P.Carrou等人的标题为“TheHandbook of 3D Integration”的出版物。
半导体结构的3D集成可以通过多种方法实现，这些方法例如包括将一个或更多个半导体结构附连到包括多个器件结构的经处理的半导体结构。半导体结构到经处理的半导体结构的附连可以通过多种方法实现。当将半导体结构附连到经处理的半导体结构时，该半导体结构可以经历附加处理且本身可以用作用于附连其它半导体结构的接收基板。还应当注意，半导体结构的3D集成可以通过半导体管芯（die）到另一半导体管芯（即，管芯到管芯（D2D））的附连、半导体管芯到半导体晶片（即，管芯到晶片（D2W））的附连以及半导体晶片到另一半导体晶片（即，晶片到晶片（W2W））的附连或其组合实现。
然而，将被彼此附连的结构（例如，经处理的半导体结构和半导体结构的附连表面）中的每一个的平滑度和平整度可能对完成的3D集成半导体结构的质量有影响。例如，当某一结构的3D集成包括经处理的半导体结构（半导体器件已经被处理）时，这些处理可能导致粗糙、不平整的表面。半导体结构到经处理的半导体结构的粗糙、不平整表面的后续附连可能导致半导体结构和经处理的半导体结构之间的不良粘合，这可能导致在后续处理期间半导体结构与经处理的半导体结构的不希望的分离。
图1A-1C以介绍的方式例示用于形成3D集成结构的现有已知方法。
图1A例示包括经处理的半导体结构102的半导体结构100。经处理的半导体结构可以包括导电区域104、电介质层106和器件基板108。导电区域104可以包括多个子区域，这些子区域例如包括阻挡（barrier）子区域和电极子区域。另外，导电区域104可以包括多种材料中的一种或更多种，这些材料例如是钴、钌、镍、钽、氮化钽、氧化铟、钨、氮化钨、氮化钛、铜和铝。
电介质层106可以包括多个层和多种材料，这些层或材料例如是聚酰亚胺、苯并环丁烯（BCB）、氮化硼、碳氮硼、多孔硅酸盐、氧化硅、氮化硅及其混合物（例如氮氧化硅）中的一个或更多个。
器件基板108可以包括一个或更多个器件结构110。例如，该一个或更多个器件结构110可以包括一个或更多个开关结构（例如晶体管等）、发光结构（例如激光二极管、发光二极管等）、光接收结构（例如波导、分离器、混合器、光电二极管、太阳能电池、太阳能子电池等）和/或微机电系统结构（例如加速器、压力传感器等）。器件基板108可以包括多个层和多种材料，这些材料例如是硅、锗、碳化硅、III族砷化物、III族磷化物、III族氮化物、III族锑化物、蓝宝石、石英和氧化锌中的一个或更多个。在本发明的一些实施方式中，器件基板108可以包括金属氧化物半导体（CMOS）集成电路、晶体管-晶体管逻辑集成电路和NMOS逻辑集成电路中的一个或更多个。
图1B例示包括经处理的半导体结构102的半导体结构115。经处理的半导体结构102可以包括电介质层106、器件基板108以及可以在去除导电区域104的一部分（以虚部示出）时限定的导电区域112。导电区域104的一部分可以被去除以制造多个导电区域112，其中该多个导电区域112可以提供存在于器件基板108内的器件结构110之间的电连接。可以通过诸如抛光、研磨的方法且在本发明的一些实施方式中通过化学机械抛光（CMP）方法去除导电区域104的一部分。用于形成导电区域112的这些工艺可以在本领域中称为“Damascene”方法，且这些工艺的示例例如在Joshi等人于1993年在IEEE Electron Device Letters的第14卷、第3期、第129-132页上的“A new Damascene structure for submicrometer wiring”一文中公开。
如图1B所示，导电区域104的一部分的去除可以导致表面114下方的导电区域112的多个部分的去除（如虚线所示）且还可以导致电介质层106的多个部分的去除。表面114下方的导电区域112的多个部分的去除在本领域中可以称为“凹陷（dishing）”，且可以产生多个凹陷区域116。表面114下方的电介质层106的去除在本领域中可以称为“腐蚀（erosion）”，且可以产生多个腐蚀区域118。表面114下方导电区域112的多个部分和电介质层106的多个部分的去除可能使得表面112不平整且导致不平整表面120具有不希望的表面粗糙度。
图1C例示半导体结构125，其包括经处理的半导体结构102和半导体结构122。半导体结构122可以在半导体结构122与经处理的半导体结构102之间的键合界面124处，经由键合附连到经处理的半导体结构102。由于经处理的半导体结构102的粗糙不平整表面120，键合界面124可能是不连续的，即键合界面可能包括键合区域和非键合区域。另外，由于用于去除导电区域104的多个部分的工艺而导致的多个凹陷区域116和多个腐蚀区域118可能导致多个非键合区域。由于半导体结构122和经处理的半导体结构102之间的非键合区的可能的高密度，在这两个结构之间（即，结构102和122之间）实现的键合强度可能不足以用于附加操作，例如，诸如加工和互补处理的附加操作。
发明内容
本发明的各个实施方式一般提供用于形成半导体结构的方法和结构，且更具体而言涉及用于形成光滑平整的半导体结构以附连到附加半导体结构的方法和结构。以本发明的实施方式简要地描述这些方法。提供发明概述是为了以简化的形式介绍在本发明的实施方式的详细描述中进一步描述的概念的选择。这种概述并不旨在识别所要求保护的主题的关键特征或本质特征，其也不旨在用于限制所要求保护的主题的范围。
因此，在本发明的一些实施方式中，形成半导体结构的方法包括形成与经处理的半导体结构的不平整表面交叠的第一电介质膜以及平整化第一电介质膜的表面。可以形成与第一电介质膜的平整化表面交叠的第二电介质层，且半导体结构可以附连到第二电介质膜。
在本发明的附加实施方式中，用于形成半导体结构的方法可以包括在经处理的半导体结构的表面中形成至少一个凹陷区域和至少一个腐蚀区域。该至少一个凹陷区域和至少一个腐蚀区域可以通过在经处理的半导体结构的表面上方沉积第一电介质膜且通过抛光工艺平整化该第一电介质膜而填充（plug）。可以沉积与第一电介质膜交叠的第二电介质膜，且半导体结构可以附连到第二电介质膜。
本发明的各个实施方式还可以包括通过此处描述的方法形成的结构。在本发明的一些实施方式中，半导体结构包括经处理的半导体结构，该经处理的半导体结构包括不平整表面、与该不平整表面交叠的第一电介质膜以及与第一电介质膜交叠的第二电介质膜。本发明的实施方式还可以包括附连到第二电介质膜的半导体结构。
本发明的要素的其它方面和细节以及另选组合将从下面的详细描述显见且也落在本发明的范围内。
附图说明
通过参考在附图中例示的本发明的示例实施方式的以下详细描述更加完整地理解本发明，附图中：
图1A-1C示意性例示涉及本发明的实施方式的相关技术的示例；
图2A-2G示意性例示用于形成平整光滑的半导体结构和将这些结构附连到附加半导体结构的本发明的示例实施方式。
具体实施方式
此处给出的例示并不表示任意具体结构、材料、设备、系统或方法的实际视图，它们仅是用于描述本发明的理想化表达。
此处使用标题（heading）仅是为了清楚起见且没有任意有意的限制。此处引用了多个参考文件，参考文件的公开为了所有目的通过引用包含于此。不管以上如何描述，相对于此处要求保护的主题的发明，引用的参考文件并不认为是现有技术。
当在此使用时，术语“半导体结构”表示且包括任何包括半导体材料的结构，所述半导体材料包括诸如半导体晶片的体半导体材料（单独或组合地包括其上的金属和绝缘体的其它材料）以及半导体材料层（单独地或组合地包括诸如金属或绝缘体的其它材料）。另外，术语“半导体结构”还包括任意支撑结构，所述任意支撑结构包括但不限于上述半导体结构。术语“半导体结构”还可以表示包括半导体器件的有源或可操作部分的一个或多个半导体层或结构，以及处理中的半导体结构（且可以包括诸如其上已经制造了绝缘体上硅（SOI）等的其它层）。
当在此使用时，术语“经处理的半导体结构”表示且包括进行了各种工艺处理的半导体结构。
当在此使用时，术语“器件结构”表示且包括任何包括旨在并入到半导体器件中的有源或无源器件组件的结构。
当在此使用时，术语“键合结构”表示且包括通过附连工艺彼此附连的两个或更多个半导体结构。
当在此使用时，术语“键合辅助层”表示且包括利用一种或更多种中间材料以促进一个或多个半导体结构到另一半导体结构的附连，由此形成键合结构。
当在此使用时，短语“激活（activating）电介质膜”表示且包括修改电介质膜的表面的物理和化学属性以促进电介质膜到半导体结构的附连。
本发明的实施方式包括这样的方法和结构：例如通过改善经处理的半导体结构的表面的平滑度和平整度来形成适于附连的半导体结构，以允许半导体结构到经处理的半导体结构的附连。这些方法和结构可以用于各种目的，例如，用于制造3D集成工艺和3D集成结构。
下面参考图2A-2G描述本发明的示例实施方式。图2A例示半导体结构215，其包括经处理的半导体结构202。经处理的半导体结构202可以包括器件基板208、电介质层206和多个导电区域212。器件基板208可以包括同质或异质半导体结构，这些同质或异质半导体结构包括多个层和多种材料。在本发明的一些实施方式中，器件基板208可以包括硅、锗、碳化硅、III族砷化物、III族磷化物、III族氮化钨、III族锑化物、蓝宝石、石英和氧化锌中的一个或更多个。
器件基板208可以包括多个器件结构210。这些器件结构210例如可以包括开关结构（例如晶体管等）、发光结构（例如激光二极管、发光二极管等）、光接收结构（例如波导、分离器、混合器、光电二极管、太阳能电池、太阳能子电池等）以及微机电系统结构（例如加速器、压力传感器等）中的一个或更多个。在本发明的一些实施方式中，器件基板208可以包括金属氧化物半导体（CMOS）集成电路、晶体管-晶体管逻辑集成电路和NMOS逻辑集成电路中的一个或更多个。
导电区域212可以包括多个子区域。这些子区域例如可以包括阻挡子区域和/或电极子区域。另外，导电区域212可以包括钴、钌、镍、钽、氮化钽、氧化铟、钨、氮化钨、氮化钛、铜和铝中的一个或更多个。电介质层206可以包括多个层和多种材料。这些材料例如可以包括聚酰亚胺、苯并环丁烯（BCB）、氮化硼、碳氮硼、多孔硅酸盐、氧化硅、氮化硅及其混合物中的一个或更多个。
如参考图1A和1B通过虚部区域示出且在上面详细描述的，导电区域204的一部分的去除可以导致多个凹陷区域216的形成。另外，导电区域204的一部分的去除可以导致在电介质层206中形成多个腐蚀区域218。该多个凹陷区域216和该多个腐蚀区域218的形成可以导致不平整表面220的形成。
不平整表面220的形貌（topology）包括多个峰区域226和多个谷区域228，其中该多个凹陷区域216和该多个腐蚀区域218包括谷区域228（即不平整表面220的低位区域），而不平整表面220的不包括凹陷区域216或腐蚀区域218的区域包括峰区域226（在图2A中作为示例标记了峰区域226）。最大峰谷距离可以限定为最低位谷区域228和最高位峰区域226之间的最大垂直距离。例如，图2A例示插图230，其包括不平整表面220的最低位谷区域228'和最高位峰区域226'。不平整表面220的最大峰谷距离PVmax可以定义为区域228'和226'之间的垂直距离。
图2B例示半导体结构225，其包括经处理的半导体结构202和第一电介质膜232。第一电介质膜232与经处理的半导体结构202的不平整表面220交叠且具有平均厚度D1和表面粗糙度R1。第一电介质膜232可以包括一层或更多层电介质材料且可以包括诸如氧化硅、氮化硅及其混合物（例如氮氧化硅）的材料。
可以利用多种方法中的任意一种形成第一电介质膜232以与不平整表面220的全部或一部分交叠。例如，可以利用诸如化学汽相沉积（CVD）的沉积方法形成第一电介质膜232。在本领域中已知用于产生第一电介质膜232的多种CVD方法。这些CVD方法可以包括常压CVD（APCVD）、低压CVD（LPCVD）和超高真空CVD（UHCVD）。在本发明的一些实施方式中，可以利用低温CVD方法形成第一电介质膜232。这些方法例如可以包括等离子体辅助CVD方法，例如，次常压CVD（SACVD）、微波等离子体辅助CVD（MPCVD）、等离子体增强CVD（PECVD）和远程等离子体增强CVD（PRECVD）。用于沉积第一电介质膜232的等离子体辅助CVD方法可以用在本发明的一些实施方式中以提供低温沉积工艺。可以利用低温沉积工艺以防止在器件基板208中存在的多个器件结构210的劣化。
器件基板208可以包括多个器件结构210，如果第一电介质层232的沉积温度高于器件劣化开始的临界温度，则该多个器件结构210可能损坏。因此，在本发明的一些实施方式中，在小于约400°C的温度形成第一电介质膜232。在本发明的附加实施方式中，在小于约500°C的温度形成第一电介质膜232，而在本发明的另一些实施方式中，在小于约600°C的温度形成第一电介质膜232。
如图2B所示，第一电介质膜232可以共形地沉积在经处理的半导体结构202的不平整表面220上。第一电介质膜232的共形沉积可以用于填充（即装填）多个凹陷区域216和多个腐蚀区域218，即，不平整表面220的不平整区域的装填。然而，使用共形沉积工艺来填充经处理的半导体结构202的多个不平整区域可能导致第一电介质膜232在第一电介质膜232的与经处理的半导体结构202相反的一侧上具有不平整表面234，因为共形膜可以以第一电介质膜232的材料基本保留底层不平整表面220的形貌的方式在整个第一电介质膜232上具有基本均匀的厚度D1。
在本发明的一些实施方式中，第一电介质层厚度D1可以大于最大峰谷距离PVmax。厚度D1可以选择为大于PVmax，使得多个凹陷区域216和多个腐蚀区域218可以至少基本上由第一电介质膜232填充。
图2C例示半导体结构235，其包括经处理的半导体结构202和第一电介质膜232。可以以这种方式处理第一电介质膜232：如虚部所示，第一电介质膜232的不平整度基本上被去除，导致第一电介质膜232在第一电介质膜232的与经处理的半导体结构202相反的一侧上包括基本平整的表面236。
本领域中已知的多种方法可以用于平整化第一电介质膜232。例如，可以利用蚀刻工艺、研磨工艺和抛光工艺中的一个或更多个执行平整化工艺。在本发明的一些实施方式中，可以利用化学机械抛光（CMP）工艺执行平整化工艺。可以选择CMP工艺条件，尤其是浆体磨损和化学性质（chemistry），使得第一电介质层232的不平整度以提供平整表面236的方式减小。在本发明的某些实施方式中，第一电介质层232的一部分可以被去除（例如通过CMP方法），使得电介质层232的剩余部分仅位于凹陷区域216和腐蚀区域218中，即图2C中的虚线237下方。
当平整化第一电介质膜232以形成第一电介质膜232的平整表面236时，所得的平整表面236可以具有均方根（rms）表面粗糙度R2，在本发明的一些实施方式中，该粗糙度R2可以小于约小于约或甚至小于约第一电介质层232的平整表面236的rms表面粗糙度R2可能超过成功地将另一半导体结构附连到表面236所需要的粗糙度（更粗糙）。因此，可以采取进一步的工艺以产生具有适于将半导体结构附连到其上的表面粗糙度的平整表面。
图2D例示半导体结构245，其包括经处理的半导体结构202、平整化的第一电介质膜232以及第二电介质膜238。可以以这种方式形成第二电介质膜238：例如第二电介质膜238的表面240的表面粗糙度和表面化学性质的特性可以适用于将半导体结构直接附连到第二电介质膜238的表面240。
第二电介质膜238可以包括诸如氧化硅、氮化硅及其混合物的一层或更多层电介质材料。可以使用上面结合第一电介质膜232描述的多种方法中的任意一种沉积第二电介质膜238。在本发明的一些实施方式中，第二电介质膜238通过CVD方法形成，且在附加实施方式中，第二电介质膜238可以通过等离子体辅助CVD方法形成。如前面结合第一电介质膜232所描述，第二电介质膜的形成温度可以受到限制以维持在器件基板208中建立的多个器件结构210的完整性。
更具体地，器件基板208可以包括多个器件结构210，如果第二电介质层238的沉积温度高于器件劣化开始的临界温度，则这些器件结构210可能损坏。因此，在本发明的一些实施方式中，在小于约400°C的温度形成第二电介质膜238。在本发明的附加实施方式中，在小于约500°C的温度形成第二电介质膜238，而在本发明的另一些实施方式中，在小于约600°C的温度形成第二电介质膜238。
例如可以通过沉积技术形成所选厚度D2的第二电介质膜238。在本发明的一些实施方式中，第二电介质膜238的厚度D2可以小于第一电介质膜232的原始厚度D1（即，就在沉积之后的厚度）。因此，在本发明的一些实施方式中，用于键合的电介质层的整体厚度可以小于现有已知方法获得的厚度，相对于现有已知的技术，这可以导致改善的键合特性。限制电介质膜的厚度不仅可以改善这些膜的均匀性，而且还可以导致所有者的较低的成本以及例如当半导体结构包括基板通孔（TSV）时导致改善的产出率。
另外，第二电介质膜238可以包括第二电介质膜表面240，该第二电介质膜表面240可以具有均方根（rms）表面粗糙度R3，在本发明的一些实施方式中，该粗糙度R3可以足以成功地将另一半导体结构附连到表面240。在本发明的一些实施方式中，表面240可以具有小于约小于约或甚至小于约的粗糙度R3。然而，在本发明的一些实施方式中，表面粗糙度R3可能超过成功地将另一半导体附连到其上所需要的粗糙度，从而可以采取附加工艺以减小表面240的rms表面粗糙度R3。
图2E例示半导体结构255，其包括经处理的半导体结构202、平整化的第一电介质膜232以及第二电介质膜238。在本发明的一些实施方式中，可以通过本领域中已知的多种方法其中任意一种进一步改善（即，减小）第二电介质膜238的表面240的rms表面粗糙度。在本发明的一些实施方式中，可以通过等离子体处理改善表面240的rms表面粗糙度。例如，等离子体平滑化工艺可以包括将半导体结构255放置在等离子体反应器中，以及在反应器内形成能够减小第二电介质膜238的表面240的rms表面粗糙度的高能等离子体242。作为非限制性示例，可以通过将半导体结构255暴露于氧等离子体来执行等离子体平滑化。关于这种氧等离子体的产生的附加信息例如可以在Pasquariello等人在Sensors and Actuators 82(2000)第239-244页的“Surface energy as a function of self-bias voltage in oxygen plasma wafer bonding”一文中找到。
在本发明的附加实施方式中，等离子体处理阶段可以用于改变第二电介质膜238的表面240的表面化学性质。这种等离子体工艺可以称为“等离子体激活”工艺。通过等离子体激活进行的表面240的表面化学性质的这种改变例如可以通过使得表面240基本亲水或基本疏水来使得表面240更适于附连到附加半导体结构。例如，表面240的表面化学性质的等离子体改变可以包括将半导体结构255放置在等离子体反应器中，以及在反应器内形成能够改变第二电介质膜238的表面240的表面化学性质的高能等离子体242。作为非限制性示例，可以通过将半导体结构255暴露于氧等离子体来执行表面240的等离子体改变。关于这种工艺的附加信息例如可以在Choi等人在Journal of the Electrochemical Society,149 1 G8-G11(2002)的“The analysis of OxygenPlasma Pretreatment for Improving Anodic Bonding”一文中找到。
应当注意，可以在第二电介质层232的表面240上执行等离子体平滑化和等离子体表面化学性质改变中的任意一个和/或二者。等离子体平滑化和等离子体表面化学性质改变可以在单个等离子体工艺中同时执行，或者它们可以利用涉及不同等离子体属性（例如，不同的气体化学性质、偏置、流速等）和/或装置的独立的等离子体工艺被顺序地执行。
当等离子体平滑化第二电介质膜238时，所得的平滑的平整表面240可以具有均方根（rms）表面粗糙度R4。另外，在第二电介质膜238的表面240的等离子体表面化学性质改变时，表面240可以是基本亲水的。在本发明的一些实施方式中，第二电介质238的表面240的表面粗糙度R4和表面化学性质可以足以成功地将另一半导体基板附连到表面240。在本发明的一些实施方式中，第二电介质膜238的表面240的表面粗糙度可以小于约小于约或甚至小于约
图2F例示半导体结构265，其包括经处理的半导体结构202、第一电介质膜232、第二电介质模块238以及半导体结构244（在图2F中仍未附连到第二电介质膜238）。第二电介质膜238可以包括键合表面240且半导体结构244可以包括键合表面246。在本发明的一些实施方式中，如插图250所示，半导体结构244可以包括第三电介质膜，该第三电介质膜包括键合辅助层248。键合辅助层248可以包括一个或更多个层，且可以包括多种不同材料。在本发明的一些实施方式中，键合辅助层248可以包括诸如氧化硅、氮化硅及其混合物（例如，氮氧化硅）的一种或更多种电介质材料。
半导体结构244可以包括多个结构和材料。例如，半导体结构244可以包括器件结构和键合结构（即包括两个或更多个层、器件或彼此键合的层和器件的结构）中的至少一个。
作为非限制性示例，半导体结构244可以包括半导体晶片，且经处理的半导体结构202可以包括半导体晶片，使得半导体结构244和经处理的半导体结构202的后续键合可以被称为晶片到晶片键合（W2W）。在本发明的另一些实施方式中，半导体结构244可以包括半导体晶片，且经处理的半导体结构202可以包括从半导体晶片划片的半导体管芯，使得半导体结构244和经处理的半导体结构202的后续键合可以被称为管芯到晶片键合（D2W）。在本发明的另一些实施方式中，半导体结构244可以包括半导体管芯，且经处理的半导体结构202可以包括半导体管芯，使得半导体结构244和经处理的半导体结构202的后续键合可以被称为管芯到管芯键合（D2D）。
更具体地，半导体结构244可以包括单个材料的至少基本同质层。一些这种半导体结构包括本领域中被成为自由（free-standing）基板（FS基板）的结构。同质材料例如可以包括元素或化合物材料，且可以是导电的（例如金属性的）、半导电的或绝缘的。在一些实施方式中，同质材料可包括硅、锗、碳化硅、III族砷化物、III族磷化物、III族氮化钨、III族锑化物、II-VI族化合物、金属、金属化合金、蓝宝石、石英和氧化锌中的一个或更多个。而且，在一些实施方式中，同质材料可以包括单晶材料。
在本发明的附加实施方式中，半导体结构244可以包括半导体结构，该半导体结构包括异质结构，该异质结构包括两种或更多种不同材料。这种异质结构可以包括基底基板上的模板结构（例如，半导体层）。在这种些实施方式中，模板结构和基底基板可以包括如前所述的材料。而且，半导体结构可以包括彼此堆叠地生长、沉积或布置的两种或更多种材料以形成层堆叠。同样，这种结构可以包括如前所述的材料。
在本发明的其它实施方式中，半导体结构244可以包括器件结构。器件结构可以包括有源组件、无源组件和/或其混合。器件结构例如可以包括开关结构（例如晶体管等）、发光结构（例如激光二极管、发光二极管等）、光接收结构（例如波导、分离器、混合器、光电二极管、太阳能电池、太阳能子电池等）以及微机电系统结构（例如加速器、压力传感器等）中的一个或更多个。在本发明的一些实施方式中，半导体结构244可以包括已经利用本发明的方法处理的经处理的半导体结构，使得半导体结构244可以包括与图2E的半导体结构255至少基本类似（例如相同）的另一半导体结构。
在本发明的另一些实施方式中，半导体结构244可以包括键合结构，其中两个或更多个元件附连且键合在一起。在本发明的一些实施方式中，可以利用本发明的方法制造键合结构。
图2G例示半导体结构275，其包括经处理的半导体结构202、平整化的第一电介质膜232、第二电介质模块238以及直接键合到第二电介质膜238的半导体结构244。包括经处理的半导体结构202、第一电介质层232和第二电介质层238的半导体结构255（图2E）在键合界面252附连到半导体结构244。经处理的半导体结构202到半导体结构244的键合产生了键合界面252，其中键合表面252是第二电介质膜238的键合表面240和半导体结构244的键合表面之间的界面。
半导体结构244和经处理的半导体结构202通过第一电介质膜232和第二电介质膜238的键合可以通过分子粘附（即不使用胶、蜡、焊料等的键合）产生。例如，键合操作可能需要键合表面246和键合表面240足够平滑且没有颗粒和污染，且表面240和246彼此足够靠近以允许其间的接触发生（一般在小于5nm的距离）。当变得如此靠近时，键合表面240和表面246之间的吸引力可以足够高以促使分子粘附（通过由两个表面240和246的原子或分子之间的电子相互作用而产生的所有吸引力（例如范德华力）引起的键合）。
分子粘附的发生一般例如可以通过在与另一元件紧密接触的元件上使用TEFLON触针（stylus）施加局部压力以从起始点触发键合波的传播来实现。术语“键合波”表示从起始点传播且对应于在第二电介质膜240的键合表面和半导体结构246的键合表面之间的整个界面上从该起始点开始的吸引力的传播以形成键合界面252的键合或分子粘附的前沿（front）。例如，参见Tong等人在“Materials,Chemistry andPhysics 37 101 1994的题为“Semiconductor wafer bonding:recent developments”的期刊出版物和Christiansen等人在Proceeding of IEEE 94 12 2060 2006的题为“WaferDirect Bonding:From Advanced Substrate Engineering to Future Applications inMicro/Nanoelectronics”的文章。
当经由第一电介质膜232和第二电介质膜238将经处理的半导体结构202键合到半导体结构244时，可以执行进一步的后键合处理。例如，可以在100-600°C的温度对半导体结构275进行退火，以增加经处理的半导体结构202和半导体结构244之间的键合强度。可以增加半导体结构275的键合强度以减小经处理的半导体结构202和半导体结构244的不希望的分离的可能性，这种分离例如可能在进一步的处理期间发生。
在某些实施方式中，可以沉积第二电介质层238而不考虑底层表面形貌，因为第一电介质层232可以具有至少基本平整的表面。因此，可以以这种方式形成第二电介质膜238：使得能够实现经处理的半导体结构202和半导体结构244之间的高键合能。因此，键合界面252可能仅需要低温退火或另选地不需要附加热处理来产生足够的键合强度，由此改善整个附连工艺的热预算。
半导体结构275的其它处理可以包括多个其它操作和过程。例如，在本发明的一些实施方式中，可以利用本领域中已知的方法减薄半导体结构275的半导体结构244。这些方法例如可以包括研磨工艺、抛光工艺和/或离子注入和分离工艺。在本发明的附加实施方式中，半导体结构275可以附连到一个或更多个附加半导体结构。在本发明的附加实施方式中，半导体结构244可以被处理为使得在半导体结构244的表面上和/或中制造多个器件，因而形成附加的经处理的半导体结构。可以一次或更多次地执行用于进一步处理半导体结构275的一种或更多种方法，且还可以利用产生用于将附加半导体层附连到半导体结构275的光滑平整的表面的本发明的方法的实施方式。
示例
现在将描述非限制性示例以说明本发明的实施方式。应当理解，在下面的示例中，参数、材料、结构等仅用于说明性目的且并不限制本发明的实施方式。
参考图2A，提供经处理的半导体结构202，其包括互补金属氧化物半导体器件基板208。互补金属氧化物半导体器件基板208包括多个器件结构210，这些器件结构210除了其它特征外包括场效应晶体管。多个导电区域212包括例如氮化钽的阻挡材料以及包括铜的电极材料。电介质层206可以包括二氧化硅（SiO2）。当去除导电铜区域204（如虚部所示）的一部分时，通过CMP形成多个腐蚀区域218和多个凹陷区域216。
参考图2B，在不平整表面220上共形地沉积第一电介质膜232。第一电介质膜包括在150°C到400°C之间的温度通过等离子体增强化学汽相沉积（PECVD）沉积的二氧化硅（SiO2）。用于PECVD的前驱体可以包括硅烷（SiH4）、原硅酸四乙酯（TEOS）、氧（O2）、氢（H2）和一氧化二氮（N2O）。第一电介质膜的平均厚度D1大于不平整表面220的最大峰谷距离PVmax。D1大于约100nm，尽管在本发明的附加实施方式中，D1可以大于约1μm。
参考图2C，对第一电介质膜232进行CMP以平整化第一电介质膜232的在其与经处理的半导体结构202相反的一侧的主表面，从而提供平整的表面236。
参考图2D，在第一电介质层232的平整表面236上共形地沉积第二电介质膜238。第二电介质膜238包括在150°C到400°C之间的温度通过等离子体增强化学汽相沉积（PECVD）沉积的二氧化硅（SiO2）。用于第二电介质层238的PECVD沉积的前驱体可以包括硅烷（SiH4）、原硅酸四乙酯（TEOS）、氧（O2）、氢（H2）和一氧化二氮（N2O）。
参考图2E，对第二电介质膜238进行等离子体激活和平滑化处理，以获得具有适于附连到半导体结构的rms表面粗糙度的亲水表面。通过将半导体结构放置在反应离子蚀刻（RIE）腔室内且使得表面240经受氧等离子体来执行等离子体平滑化工艺。RIE腔室可以设置为约0.050Torr的压力，而氧气可以用作氧离子源，进入RIE腔室的流速约为每分钟30标准立方厘米（sccm）。等离子体自偏置可以在-60V至-360V之间变化。
参考图2F，半导体结构244包括硅基板，且键合辅助层248包括二氧化硅（SiO2）。
参考图2G，使具有SiO2键合辅助层248的硅基板244与半导体结构255紧密接触，该半导体结构255包括经处理的半导体结构202、第一电介质膜232和第二电介质膜238。在SiO2键合辅助层248和第二电介质膜238的键合表面240之间产生键合界面252。
如上所述的本发明的实施方式不限制本发明的范围，因为这些实施方式仅是本发明的实施方式的示例，本发明的范围由所附权利要求书及其法律等效物的范围限定。任意等价实施方式旨在处于本发明的范围内。实际上，除了此处示例和描述的实施方式以外，本领域技术人员从说明书显见本发明的各种变型，诸如描述的要素的另选有用组合。这些修改也旨在落在所附权利要求的范围内。本文使用的标题和图例仅为了清楚和方便的目的。

Claims (13)

1.一种用于形成半导体结构的方法，所述方法包括：
去除包括电介质层和多个导电区域的经处理的半导体结构上的所述多个导电区域的至少一部分，以在所述多个导电区域中形成多个凹陷区域并且在所述电介质层中形成多个腐蚀区域，使得形成包括所述多个凹陷区域和所述多个腐蚀区域的经处理的半导体结构的不平整表面；
形成与所述经处理的半导体结构的不平整表面交叠的第一电介质膜；
平整化所述第一电介质膜的表面；
形成与所述第一电介质膜的平整化表面交叠的第二电介质膜；以及
将半导体结构附连到所述第二电介质膜。
2.根据权利要求1所述的方法，所述方法还包括：使用等离子体辅助化学汽相沉积工艺沉积所述第一电介质膜和所述第二电介质膜中的至少一个。
3.根据权利要求1所述的方法，所述方法还包括：在低于400℃的温度沉积所述第一电介质膜和所述第二电介质膜中的至少一个。
4.根据权利要求1所述的方法，其中，平整化所述第一电介质膜的表面的步骤还包括：化学机械抛光所述第一电介质膜的不平整表面。
5.根据权利要求1所述的方法，其中，形成与所述不平整表面交叠的所述第一电介质膜的步骤包括：填充所述经处理的半导体结构的多个凹陷区域以及填充所述经处理的半导体结构的多个腐蚀区域。
6.根据权利要求1所述的方法，其中，形成与所述第一电介质膜的所述平整化表面交叠的第二电介质膜的步骤包括：使用等离子体工艺平滑化和激活所述第二电介质膜。
7.一种半导体结构，该半导体结构包括：
包括器件基板、电介质层和多个导电区域的经处理的半导体结构，其中，在所述多个导电区域中形成多个凹陷区域并且在所述电介质层中形成多个腐蚀区域，使得所述经处理的半导体结构的不平整表面被形成为包括所述多个凹陷区域和所述多个腐蚀区域；
与所述不平整表面交叠的第一电介质膜；
与所述第一电介质膜交叠的第二电介质膜；以及
附连到所述第二电介质膜的半导体结构。
8.根据权利要求7所述的半导体结构，其中，所述器件基板包括至少一个半导体器件，该至少一个半导体器件包括光电器件、光伏器件和微机电器件中的至少一个。
9.根据权利要求7所述的半导体结构，其中，所述第一电介质膜填充所述多个凹陷区域和所述多个腐蚀区域。
10.根据权利要求7所述的半导体结构，其中，所述第一电介质膜和所述第二电介质膜包括氧化硅、氮化硅以及氧化硅和氮化硅的混合物中的至少一个。
11.根据权利要求7所述的半导体结构，其中，所述第一电介质膜具有大于所述不平整表面的最大峰谷距离的平均厚度。
12.根据权利要求7所述的半导体结构，其中，附连到所述第二电介质膜的半导体结构包括第三电介质膜。
13.根据权利要求12所述的半导体结构，其中，所述第二电介质膜在键合界面处直接键合到所述第三电介质膜。
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