CN114823594B - 一种基于二维材料界面的混合键合结构及方法 - Google Patents
一种基于二维材料界面的混合键合结构及方法 Download PDFInfo
- Publication number
- CN114823594B CN114823594B CN202210738227.0A CN202210738227A CN114823594B CN 114823594 B CN114823594 B CN 114823594B CN 202210738227 A CN202210738227 A CN 202210738227A CN 114823594 B CN114823594 B CN 114823594B
- Authority
- CN
- China
- Prior art keywords
- dimensional material
- bonded
- bonding
- semiconductor wafer
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000463 material Substances 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 55
- 239000007771 core particle Substances 0.000 claims abstract description 39
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 15
- 238000005411 Van der Waals force Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000007731 hot pressing Methods 0.000 claims description 5
- 230000017525 heat dissipation Effects 0.000 abstract description 15
- 230000007547 defect Effects 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 71
- 239000010949 copper Substances 0.000 description 21
- 239000013078 crystal Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910001431 copper ion Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical group O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 3
- OBNDGIHQAIXEAO-UHFFFAOYSA-N [O].[Si] Chemical group [O].[Si] OBNDGIHQAIXEAO-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 125000001165 hydrophobic group Chemical group 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical group O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
- H01L21/603—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving the application of pressure, e.g. thermo-compression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
- H01L23/4924—Bases or plates or solder therefor characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
- Element Separation (AREA)
Abstract
本发明公开了一种基于二维材料界面的混合键合结构及方法，对待键合的芯粒下表面的绝缘层进行凹陷化处理；对待键合的半导体晶圆上表面键合区域的绝缘层进行凹陷化处理，凹陷处设置二维材料层，再将芯粒下表面与半导体晶圆上表面键合，利用二维材料薄层覆盖绝缘层，有效消除绝缘层表面的悬挂键，使键合界面达到原子级平整，有效降低键合的压力和温度，提升键合良率；此外，二维材料键界面可以降低键合界面缺陷密度，减少电迁移的发生，并通过热导率较高的二维材料界面，可以均匀化芯粒向晶圆的散热，从而提高键合的可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种基于二维材料界面的混合键合结构及方法。
背景技术
随着集成电路产业的发展，芯片的关键节距以及尺寸都在不断地缩小，相应地，芯片的集成封装也涌现出各式各样新的模式，如SoC、SiP、EMIC、CoWoS、InFO_SoW等2.5D/3D封装。
混合键合（Hybrid bonding）是一种将晶圆/芯片上的Cu电极和SiO2绝缘层同时键合的技术。省去了钎料微凸点（Solder μbump），因此混合键合可以进一步缩小键合的互连节距至10 μm以下。混合键合技术在一些3D封装中起到不可替代的作用。而混合键合的难点在于如何获得原子级平整的键合界面，才可以获得高可靠性的键合强度以及优秀Cu互连的电学性能。鉴于此，目前大多采用如CN105679654这样的半导体常见工艺对键合晶圆的表面进行化学机械抛光（CMP，Chemical Mechanical Polishing）预处理，以获得足够平坦的表面进行键合。但是CMP后的SiO2在表面处必然存在悬挂键（SiO2晶体的表面是体内原子规则排布的终止面，处在表面的原子向晶体内部的原子形成共价键，而向外没有可以成键的原子，其断开价键被称为悬挂键），为了使SiO2键合，通常需要较高的键合温度，且化学机械抛光也容易对晶圆近表面处造成额外的应力或缺陷。
由于悬挂键的存在，如果有电子经过其表面就容易被捕获，其类似于一个受主能级，由于这些缺陷能级是由晶体结构的表面的不连续性缺陷引起的，此外，这些悬挂键还极易与环境中的基团相结合，例如在空气中容易形成硅-氢氧基团和硅-氧基团，氢氧根基团通常被Si原子吸附在表面，氧基团则倾向于与Si原子构成四面体。而硅-氢氧基团是亲水性基团，硅-氧基团是疏水性基团，这两者常常同时出现在SiO2表面，这对键合时SiO2-SiO2键合界面会造成较大的差异性，从而导致造成键合失效，因此通常需要复杂的表面预处理，Cu形成金属势垒层。
此外，键合后，（具有阻挡层）Cu互连结构的时间相关电介质击穿（TDDB）通常发生在键合界面处，由于键合界面处存在大量的界面态，因此极易造成铜离子的扩散以及电迁移的形成，这对键合的电学可靠性也会造成极大的困扰。
发明内容
为解决现有技术的不足，通过本发明能够有效地平整化键合界面，实现降低键和压力和温度，提高键合良率，并且抑制铜互连之间的电迁移，提高键合的可靠性的目的，本发明采用如下的技术方案：
一种基于二维材料界面的混合键合结构，包括待键合的半导体晶圆和待键合的芯粒，待键合的半导体晶圆上表面和待键合的芯粒下表面，均设有绝缘层以及电极，且芯粒下表面的电极与半导体晶圆上表面的电极配合设置，所述芯粒下表面的绝缘层设有凹面，所述半导体晶圆上表面键合区域的绝缘层设有凹槽，凹面和凹槽中设有二维材料层，具有二维材料层的芯粒下表面与具有二维材料层的半导体晶圆上表面键合。
进一步地，所述二维材料层采用宽禁带二维材料，包括h-BN、BCN、TMDs。
进一步地，所述芯粒下表面的电极，在半导体晶圆上表面均有对应的电极。
进一步地，所述绝缘层为SiO2，所述电极为图形化的Cu电极。
进一步地，所述凹面、凹槽比周围的电极低0.3~10nm。以便填充不同层数的二维材料。
进一步地，所述二维材料层数为1~20层。不同层数的二维材料具有不同晶体质量和表面性质：如层数比较少时<3层，晶体质量会比较差，表面仍然存在一些缺陷态，会影响键合界面质量；当层数比较多接近15-20层以上时，材料性质会跟加接近块体材料的性质，从而失去二维材料的特性；
进一步地，所述二维材料层数为5~10层。通常5-10层左右时会具有比较良好的层状结构以及层间范德华力，相互键合时更容易通过范德华力连接。
一种基于二维材料界面的混合键合方法，包括以下步骤：
步骤一，获取待键合的半导体晶圆和待键合的芯粒，待键合的半导体晶圆上表面和待键合的芯粒下表面，均设有绝缘层以及电极，且芯粒下表面的电极与半导体晶圆上表面的电极配合设置；
步骤二，对芯粒下表面的绝缘层进行凹陷化处理；对半导体晶圆上表面键合区域的绝缘层进行凹陷化处理；
步骤三，在芯粒下表面的凹陷处，以及半导体晶圆上表面形成的凹陷处，设置二维材料层；
步骤四，将具有二维材料层的芯粒下表面与具有二维材料层的半导体晶圆上表面，对准贴合后，进行热压预键合，得到预键合晶圆组；
步骤五，将预键合晶圆组进行退火热处理，实现晶圆与芯粒的稳定键合。
进一步地，所述步骤四中，预键合的温度范围为：100~200℃。通过该键合方法形成的键合结构具有较好的散热能力，增强了芯粒向半导体晶圆的散热，使热量更均匀分布于键合界面，从而降低了预键合的温度，使得预键合能够在100~200℃的低温下实现，从而降低高温对芯粒的的影响，提高芯粒的可靠性。
进一步地，所述步骤五中，预键合晶圆组进行退火热处理的温度范围为：100~300℃，时间为5~60min。通过该键合方法选用适当的二维材料界面形成的键合结构可以具有较好的散热能力，增强了芯粒向半导体晶圆的散热，使热量更均匀分布于键合界面，从而降低了键合的温度，使得键合能够在100~300℃的低温下实现，而通常混合键合需要在450℃左右。
本发明的优势和有益效果在于：
本发明的一种基于二维材料界面的混合键合结构及方法，利用二维材料薄层覆盖SiO2，有效消除SiO2表面的悬挂键，减少表面的沾污，使键合界面达到原子级平整，键合时二维材料之间通过范德华力键合，可以降低键合的压力和温度，提升键合良率以及芯粒可靠性；此外，由于铜离子扩散电迁移造成的铜互连TDDB失效，通常发生在电介质层的界面，通过覆盖二维材料薄层，可以降低键合界面的缺陷密度，减少电迁移的发生，从而提高键合的可靠性；而选用热导率较高的二维材料，可以增强芯粒向晶圆的散热，使热量更均匀分布于键合界面，避免热量集中于铜互连处，提高器件运行可靠性。
附图说明
图1是SiO2表面态示意图。
图2是铜互连电迁移示意图。
图3是SiO2表面吸附基团示意图。
图4是二维h-BN晶体结构示意图。
图5是本发明的方法流程图。
图6a是待键合半导体晶圆和待键合芯粒结构示意图。
图6b是本发明中对待键合半导体晶圆和待键合芯粒进行凹陷化处理后的结构示意图。
图6c是本发明中待键合半导体晶圆和待键合芯粒凹陷处生长二维材料后的结构示意图。
图6d是本发明中待键合半导体晶圆和待键合芯粒通过二维材料贴合后的结构示意图。
图7a是常规键合后的热量分布示意图。
图7b是本发明中通过二维材料h-BN界面键合后的热量分布示意图。
其中：101、芯粒，102、半导体晶圆，201、凹面，301、凹槽，401、二维材料层。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
如图1所示，SiO2晶体的表面是体内原子规则排布的终止面，很显然，处在表面的原子向晶体内部的原子形成共价键，而向外没有可以成键的原子，其价键是断开的，被称为悬挂键。此时，如果有电子经过其表面就容易被捕获，其类似于一个受主能级，由于这些缺陷能级是由晶体结构的表面的不连续性缺陷引起的，故称为表面态。这些表面态即是铜离子扩散形成电迁移的主要途径，如图2、图3所示，此外，这些悬挂键还极易与环境中的基团相结合，例如在空气中容易形成硅-氢氧基团和硅-氧基团，氢氧根基团通常被Si原子吸附在表面，氧基团则倾向于与Si原子构成四面体。而硅-氢氧基团是亲水性基团，硅-氧基团是疏水性基团，这两者常常同时出现在SiO2表面，这对键合时SiO2-SiO2键合界面会造成较大的差异性，从而导致造成键合失效，因此通常需要复杂的表面预处理，Cu形成金属势垒层。如图4所示，二维h-BN晶体由多层的六方结构堆叠而成，层间由范德华力连接，没有表面悬挂键，因此表面可达原子级平整。
如图5所示，一种基于二维h-BN界面的混合键合方法，包括如下步骤：
步骤一，获取待键合的半导体晶圆102和待键合的芯粒101，待键合的半导体晶圆上表面和待键合的芯粒下表面，均设有绝缘层以及电极，且芯粒下表面的电极与半导体晶圆上表面的电极配合设置；
本发明的实施例中，如图6a所示，获取待键合半导体晶圆102和待键合芯粒101，待键合的半导体晶圆衬底具有待键合的上表面，待键合的芯粒101具有待键合的下表面，待键合的上表面和下表面都具有SiO2绝缘层以及图形化的Cu电极，芯粒下表面的Cu电极一定与晶圆上表面的的Cu电极有对应，而晶圆上表面的的Cu电极不一定与芯粒下表面的Cu电极有对应关系。
步骤二，对芯粒下表面的绝缘层进行凹陷化处理；对半导体晶圆上表面键合区域的绝缘层进行凹陷化处理；
本发明的实施例中，如图6b所示，对待键合芯粒下表面的SiO2绝缘层进行凹陷化处理，对待键合晶圆的上表面对应芯粒键合区域的SiO2绝缘层进行凹陷化处理；晶圆和芯粒101的SiO2凹陷均比周围的Cu电极低3.3nm。
步骤三，在芯粒下表面的凹陷处，以及半导体晶圆上表面形成的凹陷处，设置二维材料层401；
本发明的实施例中，如图6c所示，利用化学气相沉积法，在待键合的晶圆上表面形成的凹陷处，以及待键合芯粒101的下表面的凹陷处，生长二维h-BN，生长10层。
凹陷处比周围的电极低0.3~10nm，以便填充不同层数的二维材料，二维材料层401层数为1~20层。不同层数的二维材料具有不同晶体质量和表面性质：如层数比较少时<3层，晶体质量会比较差，表面仍然存在一些缺陷态，会影响键合质量；当层数比较多接近15-20层以上时，材料性质会跟加接近块体材料的性质，从而失去二维材料的特性；进一步地，二维材料层401层数为5~10层。通常5-10层左右时会具有比较良好的层状结构以及层间范德华力，相互键合时更容易通过范德华力连接。
形成二维材料层401的方法除了化学气相沉积法外，还包括转移法、脉冲激光沉积法等。
步骤四，将具有二维材料层401的芯粒下表面与具有二维材料层401的半导体晶圆上表面，对准贴合后，进行热压预键合，得到预键合晶圆组；
本发明的实施例中，如图6d所示，将具有二维材料层401的待键合芯粒101与具有二维材料层401的待键合晶圆进行对准贴合后施加一定的压力进行热压键合，热压合温度为200℃，得到预键合晶圆组。
根据本发明的方法，其预键合的温度范围为：100~200℃。通过该键合方法形成的键合结构具有较好的散热能力，增强了芯粒101向半导体晶圆102的散热，使热量更均匀分布于键合界面，从而降低了预键合的温度，使得预键合能够在100~200℃的低温下实现。
步骤五，将预键合晶圆组进行退火热处理；
本发明的实施例中，将预键合晶圆组在200℃下进行退火15min，实现晶圆与芯粒101的稳定键合。
根据本发明的方法，其预键合晶圆组进行退火热处理的温度范围为：100~300℃，时间范围为5~60min。通过该键合方法形成的键合结构具有较好的散热能力，增强了芯粒101向半导体晶圆102的散热，使热量更均匀分布于键合界面，从而降低了键合的温度，使得键合能够在100~300℃的低温下实现，而通常混合键合需要在450℃左右。
如图6d所示，一种基于二维材料界面的混合键合结构，包括：待键合的半导体晶圆102和待键合的芯粒101，待键合的半导体晶圆上表面和待键合的芯粒下表面，均设有绝缘层以及电极，且芯粒下表面的电极与半导体晶圆上表面的电极配合设置，所述芯粒下表面的绝缘层设有凹面201，所述半导体晶圆上表面键合区域的绝缘层设有凹槽301，凹面201和凹槽301中设有二维材料层401，具有二维材料层401的芯粒下表面与具有二维材料层401的半导体晶圆上表面键合。
二维材料层401采用宽禁带二维材料，包括h-BN、BCN、TMDs。本发明的实施例中，采用的二维材料是二维h-BN晶体。二维材料层401的形成，采用化学气相沉积法、转移法、脉冲激光沉积法等方法。
芯粒下表面的电极，在半导体晶圆上表面均有对应的电极。绝缘层为SiO2绝缘层，电机为图形化的Cu电极。芯粒下表面的Cu电极一定与晶圆上表面的的Cu电极有对应，而半导体晶圆上表面的的Cu电极不一定与芯粒下表面的Cu电极有对应关系。
凹面201、凹槽301比周围的电极低0.3~10nm，以便填充不同层数的二维材料，二维材料层401层数为1~20层。不同层数的二维材料具有不同晶体质量和表面性质：如层数比较少时<3层，晶体质量会比较差，表面仍然存在一些缺陷态，会影响键合质量；当层数比较多接近15-20层以上时，材料性质会跟加接近块体材料的性质，从而失去二维材料的特性；通常5-10层左右时会具有比较良好的层状结构以及层间范德华力，相互键合时更容易通过范德华力连接。
在本发明的混合键合结构形成过程中，将具有二维材料层401的芯粒下表面与具有二维材料层401的半导体晶圆上表面，对准贴合。该混合键合结构在预键合得到预键合晶圆组的过程中，热压预键合的温度范围能够降低到100~200℃，这是由于该键合结构具有较好的散热能力，增强了芯粒101向半导体晶圆102的散热，使热量更均匀分布于键合界面，降低温度的同时也减少了热压所需的压力，从而节省了能耗，本发明的实施例中，将具有二维材料层401的待键合芯粒101与具有二维材料层401的待键合晶圆，进行对准贴合后施加一定的压力进行热压键合，热压合温度为200℃，得到预键合晶圆组。
在本发明的混合键合结构形成过程中，将预键合晶圆组进行退火热处理；由于该键合方法形成的键合结构具有较好的散热能力，增强了芯粒101向半导体晶圆102的散热，使热量更均匀分布于键合界面，从而降低了键合的温度，使得预键合晶圆组进行退火热处理能够在100~300℃的低温范围内进行，而通常混合键合需要在450℃左右，从而降低了能耗，时间范围为5~60min，本发明的实施例中，将预键合晶圆组在200℃下进行退火15min，实现晶圆与芯粒101的稳定键合。
在本发明的实施例中，利用了二维h-BN覆盖SiO2表面，消除了SiO2表面的悬挂键，使键合的介电层表面呈原子级平整，能够降低键合时所需的压力和温度。二维h-BN具有比SiO2更大的带隙，因此能够保证良好的绝缘性。此外，h-BN还具有较高的导热系数（33W/mK），键合后能使芯片散热更加均匀，如图7a、图7b所示。键合后的h-BN的界面态缺陷较少，能够有效减小Cu离子扩散造成的电迁移，上述基于h-BN界面的混合键合优势能够有效提高键合的良率以及可靠性。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。
Claims (8)
1.一种基于二维材料界面的混合键合结构，包括待键合的半导体晶圆（102）和待键合的芯粒（101），待键合的半导体晶圆上表面和待键合的芯粒下表面，均设有绝缘层以及电极，且芯粒下表面的电极与半导体晶圆上表面的电极配合设置，其特征在于：所述芯粒下表面的绝缘层设有凹面（201），所述半导体晶圆上表面键合区域的绝缘层设有凹槽（301），凹面（201）和凹槽（301）中设有二维材料层（401），具有二维材料层（401）的芯粒下表面与具有二维材料层（401）的半导体晶圆上表面键合；
所述凹面（201）、凹槽（301）比周围的电极低0.3~10nm；
所述二维材料层（401）层数为1~20层，键合时二维材料之间通过范德华力键合。
2.根据权利要求1所述的一种基于二维材料界面的混合键合结构，其特征在于：所述二维材料层（401）采用宽禁带二维材料。
3.根据权利要求1所述的一种基于二维材料界面的混合键合结构，其特征在于：所述芯粒下表面的电极，在半导体晶圆上表面均有对应的电极。
4.根据权利要求1所述的一种基于二维材料界面的混合键合结构，其特征在于：所述绝缘层为SiO2，所述电极为图形化的Cu电极。
5.根据权利要求1所述的一种基于二维材料界面的混合键合结构，其特征在于：所述二维材料层（401）层数为5~10层。
6.一种基于二维材料界面的混合键合方法，其特征在于包括以下步骤：
步骤一，获取待键合的半导体晶圆（102）和待键合的芯粒（101），待键合的半导体晶圆上表面和待键合的芯粒下表面，均设有绝缘层以及电极，且芯粒下表面的电极与半导体晶圆上表面的电极配合设置；
步骤二，对芯粒下表面的绝缘层进行凹陷化处理，以形成凹面（201）；对半导体晶圆上表面键合区域的绝缘层进行凹陷化处理；
步骤三，在芯粒下表面的凹陷处，以及半导体晶圆上表面形成的凹面（201）处，设置二维材料层（401）；所述凹面（201）、凹槽（301）比周围的电极低0.3~10nm；二维材料层（401）层数为1~20层，键合时二维材料之间通过范德华力键合
步骤四，将具有二维材料层（401）的芯粒下表面与具有二维材料层（401）的半导体晶圆上表面，对准贴合后，进行热压预键合，得到预键合晶圆组；
步骤五，将预键合晶圆组进行退火热处理。
7.根据权利要求6所述的一种基于二维材料界面的混合键合方法，其特征在于：所述步骤四中，预键合的温度范围为：100~200℃。
8.根据权利要求6所述的一种基于二维材料界面的混合键合方法，其特征在于：所述步骤五中，预键合晶圆组进行退火热处理的温度范围为：100~300℃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210738227.0A CN114823594B (zh) | 2022-06-28 | 2022-06-28 | 一种基于二维材料界面的混合键合结构及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210738227.0A CN114823594B (zh) | 2022-06-28 | 2022-06-28 | 一种基于二维材料界面的混合键合结构及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114823594A CN114823594A (zh) | 2022-07-29 |
| CN114823594B true CN114823594B (zh) | 2022-11-11 |
Family
ID=82523365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210738227.0A Active CN114823594B (zh) | 2022-06-28 | 2022-06-28 | 一种基于二维材料界面的混合键合结构及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114823594B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1553492A (zh) * | 1998-10-05 | 2004-12-08 | 库利克及索发投资有限公司 | 半导体铜键合焊点表面保护 |
| US9640514B1 (en) * | 2016-03-29 | 2017-05-02 | Globalfoundries Inc. | Wafer bonding using boron and nitrogen based bonding stack |
| CN114551409A (zh) * | 2022-04-28 | 2022-05-27 | 之江实验室 | 用于提高多芯粒晶圆集成可靠性的混合键合结构和方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6962835B2 (en) * | 2003-02-07 | 2005-11-08 | Ziptronix, Inc. | Method for room temperature metal direct bonding |
| US7402509B2 (en) * | 2005-03-16 | 2008-07-22 | Intel Corporation | Method of forming self-passivating interconnects and resulting devices |
| US7750488B2 (en) * | 2006-07-10 | 2010-07-06 | Tezzaron Semiconductor, Inc. | Method for bonding wafers to produce stacked integrated circuits |
| CN102742004B (zh) * | 2010-02-04 | 2015-02-25 | 索泰克公司 | 键合半导体结构及其形成方法 |
| US20120248621A1 (en) * | 2011-03-31 | 2012-10-04 | S.O.I.Tec Silicon On Insulator Technologies | Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods |
| US9502347B2 (en) * | 2015-02-23 | 2016-11-22 | Invensas Corporation | Microelectronic assemblies formed using metal silicide, and methods of fabrication |
| EP3978913A1 (en) * | 2015-09-02 | 2022-04-06 | Nanomedical Diagnostics Inc. d/b/a Cardea Bio | Chemically-sensitive field effect transistor array on ic chip with multiple reference electrodes |
| US11251149B2 (en) * | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US20220093725A1 (en) * | 2020-09-18 | 2022-03-24 | Intel Corporation | Capacitors and resistors at direct bonding interfaces in microelectronic assemblies |
| WO2022094587A1 (en) * | 2020-10-29 | 2022-05-05 | Invensas Bonding Technologies, Inc. | Direct bonding methods and structures |
-
2022
- 2022-06-28 CN CN202210738227.0A patent/CN114823594B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1553492A (zh) * | 1998-10-05 | 2004-12-08 | 库利克及索发投资有限公司 | 半导体铜键合焊点表面保护 |
| US9640514B1 (en) * | 2016-03-29 | 2017-05-02 | Globalfoundries Inc. | Wafer bonding using boron and nitrogen based bonding stack |
| CN114551409A (zh) * | 2022-04-28 | 2022-05-27 | 之江实验室 | 用于提高多芯粒晶圆集成可靠性的混合键合结构和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114823594A (zh) | 2022-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20230215836A1 (en) | Direct bonding on package substrates | |
| TWI677075B (zh) | 垂直堆疊晶圓及其形成方法 | |
| US20200168584A1 (en) | Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods | |
| US8349729B2 (en) | Hybrid bonding interface for 3-dimensional chip integration | |
| CN107039372A (zh) | 半导体结构及其形成方法 | |
| CN105280509B (zh) | 一种基于低熔点铜共晶金属的晶圆混合键合方法 | |
| TWI509713B (zh) | 形成結合的半導體結構之方法及用該方法所形成之半導體結構 | |
| US11658169B2 (en) | Semiconductor device | |
| WO2021018014A1 (zh) | 一种基于tsv的多芯片的封装结构及其制备方法 | |
| CN104979226B (zh) | 一种铜的混合键合方法 | |
| TW202406082A (zh) | 高性能混合接合互連系統 | |
| TW201832297A (zh) | 封裝堆疊構造及其製造方法 | |
| Lee et al. | Electroless Ni plating to compensate for bump height variation in Cu–Cu 3-D packaging | |
| CN114823594B (zh) | 一种基于二维材料界面的混合键合结构及方法 | |
| Lee et al. | Copper bonding technology in heterogeneous integration | |
| US11495531B2 (en) | Semiconductor device package and method of manufacturing the same | |
| WO2024087334A1 (zh) | 中介层结构及其制作方法 | |
| US20060060980A1 (en) | Ic package having ground ic chip and method of manufacturing same | |
| TWI409933B (zh) | 晶片堆疊封裝結構及其製法 | |
| CN114899115A (zh) | 一种金属热压键合的方法及应用 | |
| US20100203680A1 (en) | Method for manufacturing semiconductor | |
| US20240186248A1 (en) | Backside power delivery network | |
| CN216749876U (zh) | 半导体结构及半导体封装 | |
| US11842979B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR102364576B1 (ko) | 소결접합용 무레진 구리 페이스트 및 이를 이용한 소결접합 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |