TW202406082A - 高性能混合接合互連系統 - Google Patents

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Abstract

本發明揭示一種高性能混合接合互連結構及一種用於產生一高性能混合接合互連結構之方法。該互連結構可包含接合至一載體之第一複數個晶粒堆疊。一保護層可設置於該第一複數個晶粒堆疊及第二複數個晶粒堆疊之至少一部分上方。包含一導電互連件之一橋接層可提供該複數個晶粒堆疊之間的電連通。

Description

高性能混合接合互連系統
本領域係關於高性能三維接合結構及用於形成高性能三維接合結構之方法。
在半導體裝置封裝排列中，積體裝置晶粒之堆疊用於許多應用中。舉例而言，三維（3D）整合技術常常利用其中兩個或多於兩個積體裝置晶粒堆疊於彼此之頂部上且彼此電連接的封裝件。用於生產3D積體裝置之習知方法可能由於在組裝期間給予至晶粒及基板兩者之應力而限制產品良率。因此，仍繼續需要用於堆疊積體裝置晶粒之改良的系統及方法。
在一個具體實例中，接合結構可包括：載體；第一複數個晶粒堆疊，各晶粒堆疊包含複數個晶粒，第一複數個晶粒堆疊中之各晶粒堆疊接合至載體；在第一複數個晶粒堆疊之至少一部分上方的保護層；及橋接層，其包含非導電橋層及側向導電互連件；其中側向導電互連件提供第一複數個晶粒堆疊之間的電連通。
在一些具體實例中，接合結構可包括至少部分地嵌入於非導電橋層中之複數個接觸特徵，其中側向導電互連件提供複數個接觸特徵中之至少兩者之間的電連通。在一些具體實例中，接合結構可包括在無黏著劑之情況下直接接合至橋接層的至少一個晶粒堆疊。在一些具體實例中，接合結構可包括直接接合至橋接層之第二複數個晶粒堆疊及直接接合至第二複數個晶粒堆疊之橋接元件。在一些具體實例中，接合結構可包括至少部分地嵌入於橋接層中之至少一個測試襯墊，其中測試襯墊與第一複數個堆疊及第二複數個堆疊電連通。在一些具體實例中，接合結構可包括在無黏著劑之情況下直接接合至橋接層的橋接元件。在一些具體實例中，接合結構可包括第一堆疊與第二堆疊之間的空腔。在一些具體實例中，第一複數個堆疊中之各堆疊包含在無黏著劑之情況下接合至第二晶粒的第一晶粒。在一些具體實例中，複數個堆疊中之至少一個堆疊的第一非導電接合層在無介入黏著劑之情況下直接接合至載體之第二非導電接合層，其中複數個堆疊中之至少一個堆疊的第一接觸特徵在無介入黏著劑之情況下直接接合至載體之第二接觸特徵。在一些具體實例中，保護層之材料與橋接層之材料相同。
在另一具體實例中，接合結構可包括：第一晶粒堆疊，其包含第一複數個晶粒；第二晶粒堆疊，其包含第二複數個晶粒；保護層，其至少安置於第一晶粒堆疊及第二晶粒堆疊之側面周圍及第一晶粒堆疊與第二晶粒堆疊之間；及橋接層，其安置於第一晶粒堆疊、第二晶粒堆疊及保護層上方，橋接層提供第一晶粒堆疊與第二晶粒堆疊之間的電連通。
在一些具體實例中，第一晶粒堆疊內的第一複數個晶粒直接混合接合。在一些具體實例中，第二晶粒堆疊內的第二複數個晶粒直接混合接合。在一些具體實例中，第一晶粒堆疊及第二晶粒堆疊直接混合接合至載體。在一些具體實例中，第一晶粒堆疊及第二晶粒堆疊直接混合接合至橋接元件。在一些具體實例中，接合結構可包括：第三晶粒堆疊，其包含第三複數個晶粒，其中第三晶粒堆疊直接混合接合至橋接層；及第四晶粒堆疊，其包含第四複數個晶粒，其中第四晶粒堆疊直接混合接合至橋接層。在一些具體實例中，接合結構可包括接合至第三晶粒堆疊及第四晶粒堆疊之橋接元件。在一些具體實例中，接合結構可包括嵌入於橋接層中之至少一個測試襯墊，該測試襯墊經配置以與第一晶粒堆疊、第二晶粒堆疊、第三晶粒堆疊及第四晶粒堆疊電連通。
在另一具體實例中，揭示一種用於形成接合結構之方法。該方法可包括：將第一複數個堆疊直接接合至載體，其中第一複數個堆疊中之各堆疊包含與載體接觸之至少一個晶粒；將保護層至少部分地設置於複數個堆疊之至少一部分上方；平坦化保護材料；及形成包含非導電橋層（nonconductive bridge layer）及側向導電互連件之非導電橋接層（nonconductive bridging layer），其中側向導電互連件提供第一複數個晶粒堆疊之間的電連通。
在一些具體實例中，該方法可包括形成至少部分地嵌入於非導電橋層中之第一複數個接觸特徵，其中側向導電互連件提供第一複數個接觸特徵中之至少兩者之間的電連通。在一些具體實例中，平坦化保護材料曝露複數個堆疊之接觸特徵。在一些具體實例中，各堆疊至少包含接合至第二晶粒之第一晶粒。在一些具體實例中，該方法可包括將第二複數個堆疊接合至非導電橋接層。在一些具體實例中，第二複數個堆疊中之各堆疊經配置以與第一複數個堆疊中之各堆疊電連通。在一些具體實例中，非導電橋接元件直接接合至第二複數個堆疊。在一些具體實例中，橋接元件直接接合至非導電橋接層。在一些具體實例中，提供保護層進一步包含在第一堆疊與第二堆疊之間形成空腔。在一些具體實例中，非導電橋接層進一步包含經配置以與第一複數個堆疊電連通之測試襯墊。
在另一具體實例中，接合結構可包括：載體；第一晶粒堆疊，其具有第一頂部晶粒及第一底部晶粒，第一堆疊之第一底部晶粒接合至載體；橋接層，其包含非導電層及導電互連件，橋接層安置於第一堆疊之第一頂部晶粒上方；及第二晶粒堆疊，其具有接合（例如，直接混合接合）至橋接層之上部表面的第二底部晶粒，其中橋接層之導電互連件提供第一晶粒堆疊與第二晶粒堆疊之間的電連通。
在一些具體實例中，接合結構可包括接合至載體之第三晶粒堆疊，橋接層安置於第三堆疊之第三頂部晶粒上方。
在另一具體實例中，接合結構可包括：載體，其具有非導電層及至少部分地嵌入於非導電層中之導電特徵；第一晶粒堆疊，其具有第一頂部晶粒及第一底部晶粒，第一晶粒堆疊之第一頂部晶粒及第一底部晶粒各自具有各別非導電層及導電特徵，第一晶粒堆疊之第一底部晶粒接合至載體；橋接層，其包含非導電層及導電互連件，該橋接層安置於第一堆疊之第一頂部晶粒上方；及第二晶粒堆疊，其具有接合（例如，直接混合接合）至橋接層之上部表面的第二底部晶粒，其中橋接層之導電互連件提供第一晶粒堆疊與第二晶粒堆疊之間的電連通。
在一些具體實例中，接合結構可包括接合至載體之第三晶粒堆疊，橋接層安置於第三堆疊之第三頂部晶粒上方。在一些具體實例中，橋接層之導電互連件包含印刷導線。在一些具體實例中，接合結構可包括連接第一晶粒堆疊與第二晶粒堆疊之導線接合。
出於概述本發明及相較於先前技術所達成之優點之目的，本文中描述本發明之某些目標及優點。未必所有此類目標或優點皆可在任何特定具體實例中達成。因此，舉例而言，所屬技術領域中具有通常知識者將認識到，可按照達成或最佳化如本文中所教示之一個優點或一組優點而未必達成本文中可能教示或建議之其他目標或優點的方式來體現或進行本發明。
所有此等具體實例皆意欲在本文中所揭示之本發明之範圍內。此等及其他具體實例將自以下較佳具體實例之詳細描述參考附圖而對所屬技術領域中具有通常知識者變得顯而易見，但本發明並不受限於所揭示之任何特定較佳具體實例。
本文中所揭示之各種具體實例使得能夠經由直接接合將單一化積體裝置晶粒（例如，半導體裝置、積體電路裝置等）之多個陣列或堆疊安裝至載體（例如封裝基板、晶圓、另一積體裝置晶粒、基板等）且彼此電連通。在載體上形成直接接合之晶粒之多個堆疊（例如，陣列）可在載體材料內引起顯著應力。載體材料內之應力可降低裝置之平坦度且在下游生產步驟期間影響裝置良率。此外，第一堆疊之個別晶粒與第二堆疊之個別晶粒之間的電連通可具有挑戰性，此係因為第一堆疊與第二堆疊之間僅有的連通路徑係穿過載體。因此，鄰近晶粒堆疊中之兩個晶粒之間的連通可經歷滯後或信號延遲。
在一些具體實例中，可包含一或多個保護層之保護材料可塗覆於晶粒之堆疊上方及周圍以降低堆疊在載體材料中引起之應力且改良載體平坦度。此外，本文中所揭示之各種具體實例經由使用橋接層及/或橋接元件促進堆疊內之個別晶粒之間的高效電連通。橋接層及/或橋接元件可產生於多個堆疊之頂部上且經配置以允許一個堆疊經由橋接層或橋接元件與其他堆疊電連通。在一些具體實例中，接合的橋接晶粒（例如，半導體裝置、積體電路裝置等）可將第一晶粒堆疊與第二晶粒堆疊電連接。在一些具體實例中，可形成（例如，沈積）非導電（例如，介電質）橋接層且用電接點及跡線圖案化以電連接晶粒之多個鄰近堆疊。
因此，在各種具體實例中，可將第一晶粒（例如，使用混合直接接合技術，諸如加利福尼亞州聖荷西Xperi公司使用的DBI®技術）接合至載體之接合表面，諸如基板（例如，晶圓、印刷電路板等）。在一些具體實例中，可藉由在第一晶粒之頂部上直接接合一系列晶粒而形成晶粒之第一堆疊。在一些具體實例中，堆疊之各晶粒與同一堆疊內之每一其他晶粒電連通。貫穿基板通孔（through substrate vias；TSV）可提供堆疊內之垂直鄰近晶粒之間的垂直電連通。在一些具體實例中，晶粒之第二堆疊可接合於側向地鄰近於晶粒之第一堆疊的載體上。如在晶粒之第一堆疊中，晶粒之第二堆疊內的各個別晶粒可與晶粒之第二堆疊內的其他晶粒之各者電連通。在各種具體實例中，一或多種保護支撐材料可設置於晶粒之第一及第二堆疊上方。在一些具體實例中，支撐材料可使用習知研磨或蝕刻製程，諸如化學機械研磨（chemical mechanical polishing；CMP）製程平坦化。在一些具體實例中，一或多個橋接層可沈積於第一晶粒堆疊及第二晶粒堆疊上。在一些具體實例中，電接觸結構及/或跡線可形成於一或多個橋接層上、穿過其及/或在其內部，使得第一堆疊之最頂部晶粒經由橋接層與第二堆疊之最頂部晶粒電連通。
根據所揭示具體實例形成接合堆疊結構之另一優點為可利用使用高效直接接合以產生更大且更複雜的3D堆疊結構，同時維持低載體應力及減小信號路徑長度同時使生產良率最佳化。在沈積橋接層後，在一些具體實例中，可在橋接介電層之頂部上直接接合其他堆疊。在一些具體實例中，可另外地或替代性地提供橋接元件（例如，橋接晶粒）以橋接鄰近堆疊之最頂部晶粒。在一些具體實例中，接合至橋接介電層或橋接晶粒之頂部的其他堆疊可經由橋接介電層或橋接晶粒與第一晶粒堆疊及第二晶粒堆疊電連通。
圖1A至圖1B示意性地展示載體（例如，晶圓、印刷電路板等）上之習知接合結構。習知地，晶粒之第一堆疊101（例如，半導體裝置、積體電路裝置等）經由載體接合層115附接至載體103（例如，基板、晶圓、另一積體裝置晶粒等）。在一些排列中，堆疊101可用黏著劑（諸如焊料）附接。在其他排列中，堆疊101可在無黏著劑之情況下直接混合接合至載體103。在各種具體實例中，載體103可包含晶圓、單一化積體裝置晶粒、半導體中介層、重組元件等。載體接合層115可具有至少部分地嵌入於層中之複數個導電接點117。儘管描繪為單層，但載體接合層115可包含一或多個介電層。晶粒之第二堆疊105可側向地鄰近於晶粒之第一堆疊101且附接至載體103。在一些排列中，堆疊101可用黏著劑（諸如焊料）附接。在其他排列中，堆疊105可在無黏著劑之情況下直接混合接合至載體103。
晶粒之第一堆疊101及第二堆疊105兩者可包含彼此接合之多個個別晶粒107。舉例來說，在圖1A中，晶粒101之第一堆疊包含彼此接合之五（5）個別晶粒107。第一晶粒109可包含前側接合層111及背側接合層113。前側接合層111及背側接合層113兩者可包含一或多個介電層，且可具有至少部分地嵌入於前側介電層111及背側介電層113兩者中的複數個導電接點117。包含前側接合層111及背側接合層113的第二晶粒119（其中複數個導電接點可至少部分地嵌入於層111及113中）可接合至第一晶粒109。其他晶粒107可接合至第一晶粒109及第二晶粒119以形成第一堆疊101。類似於第一堆疊之第二堆疊105可形成於載體103上之側向鄰近位置上。第二堆疊105之各晶粒107可具有前側接合層111及背側接合層113以及可至少部分地嵌入於前側接合層111及背側接合層113中之複數個導電接點117。類似於第一堆疊101，第二堆疊105可包含晶粒107之堆疊，其中第二堆疊105之第一晶粒119附接（例如，直接混合接合）至載體103，第二堆疊105之第二晶粒121接合（例如，直接混合接合）至第一晶粒119等等。可重複此堆疊接合配置直至所要數目個晶粒接合至第二堆疊105中為止。各晶粒（或在一些排列中除了最頂端晶粒之外的各晶粒）可包括貫穿基板通孔（TSV）（圖中未示），以提供垂直鄰近晶粒之間的垂直電連通。隨著第一堆疊101及第二堆疊105內之晶粒的數目增加，載體103上之應力以及第一堆疊101及第二堆疊105之晶粒之間的連通路徑長度亦增加。
圖1B示意性地繪示接合至載體103之第一堆疊101及第二堆疊105。在圖1B之配置中，載體103上之應力可較高，且可造成載體103之顯著彎曲（非平坦度）。此外，第二堆疊105之最頂端晶粒（例如，第15晶粒125）至第一堆疊101之最頂端晶粒（例如，第15晶粒127）之間的信號路徑123較長。舉例而言，對於50µm厚的直接接合晶粒，第一堆疊101之第15晶粒127與載體103之接合層115之間的電路徑為約700 µm（50×14個晶粒）。根據前述內容，當考慮載體之接合層中之側向跡線時，第一堆疊101之第15晶粒127與第二堆疊105之第15晶粒125之間的電路徑為大於1400 µm。當在遠端晶粒（諸如晶粒125及127）之間連通時，長信號路徑123可引起顯著延遲及緩慢信號處理。此外，第二堆疊105與第一堆疊101之間的所有電連通沿信號路徑123穿過載體103行進。而且，不存在支撐第一堆疊101及第二堆疊105之側向支撐。此側向支撐之缺乏可減少使用具有較大第一堆疊101及第二堆疊105之裝置的最終產品之下游良率。
圖2A至圖2G示意性地繪示用於在載體201（例如，晶圓、基板、晶粒等）上形成多個晶粒堆疊（例如，半導體裝置、積體電路裝置等）的範例性製程。圖2A示意性地繪示載體201，該載體具有各自具有一個晶粒207及213之第一堆疊209及第二堆疊211。在一些具體實例中，載體201包含具有至少部分地嵌入之導電接點205的接合層203（例如，一或多個介電層）。儘管示意性地展示為單層，但應理解，接合層203可包含多個介電層。複數個電接點205可至少部分地嵌入於接合層203中。第一堆疊209之第一晶粒207及第二堆疊211之第一晶粒213可直接混合接合至載體201。第一堆疊209之第一晶粒207及第二堆疊211之第一晶粒213可包含前側接合層215及背側接合層217。前側接合層215及背側接合層217兩者可包含一或多個介電層或子層。複數個導電接點205可至少部分地嵌入於前側接合層215及背側接合層217兩者中。儘管圖中未示，但複數個貫穿基板通孔（TSV）可提供前側接合層215上之接點205與背側接合層217上之接點205之間的電連通。
在圖2B中，一對第二晶粒219及221（例如，半導體裝置、積體電路裝置等）可分別直接混合接合至第一堆疊209之第一晶粒207及第二堆疊211之第一晶粒213。在一些具體實例中，該對第二晶粒219及221各自包含前側接合層223及背側接合層225。在一些具體實例中，前側接合層223及背側接合層225中之一者或兩者可為具有至少部分地嵌入之導電接點205的介電層。儘管繪示為單層223及225，但應理解，層223及225可包含多個介電層或子層。該對第二晶粒219及221可經由接合層217及接合層223分別直接接合至該對第一晶粒207及213。儘管圖中未示，但複數個貫穿基板通孔（TSV）可提供前側接合層223上之接點205與背側接合層225上之接點205之間的電連通。
在圖2C中，一對第三晶粒227及229可分別直接接合至該對第二晶粒219及221。在一些具體實例中，該對第三晶粒227及229各自包含前側接合層231及背側接合層233。在一些具體實例中，前側接合層231及背側接合層233中之一者或兩者可為具有至少部分地嵌入之導電接點205的介電層。儘管繪示為單層231及233，但應理解，層231及235可包含多個介電層。在一些具體實例中，複數個導電接點205可至少部分地嵌入於前側接合層231及背側接合層233中之一者或兩者中。該對第三晶粒227及229之前側接合層231可分別接合至該對第二晶粒219及221之背側接合層225。儘管圖中未示，但複數個貫穿基板通孔（TSV）可提供前側接合層231上之接點205與背側接合層233上之接點205之間的電連通。
在圖2D中，可以與圖2A至圖2C相似之方式將其他對晶粒241及243添加至堆疊。其他晶粒241及243可接合至第一堆疊209及第二堆疊211之晶粒。任何合適數目個晶粒可設置於各堆疊209、211中。各堆疊209、211可包括相同數目個堆疊晶粒或不同數目個堆疊晶粒。隨著愈多晶粒241及243可接合至第一堆疊209及第二堆疊211，第一堆疊209之晶粒245與第二堆疊211之晶粒247之間的電連通路徑244（例如，信號路徑）變得愈長。更長的電連通路徑244可造成堆疊之間更慢的處理速度。此外，因為第一堆疊209可僅經由載體201與第二堆疊211連通，所以信號路徑保持較長且信號速度隨著將更多晶粒241及243分別添加至第一堆疊209及第二堆疊211而降低。舉例而言，第一堆疊209之最頂端晶粒藉助於穿過第一堆疊209之下伏晶粒形成的TSV、載體201中之跡線及穿過第二堆疊211之下伏晶粒形成的TSV與第二堆疊211之最頂端晶粒連通。兩個最頂端晶粒之間（及堆疊209、211中之其他晶粒之間）的長信號路徑244引入可降低電性能之滯後及延遲。
在圖2E中，保護層245可沈積於第一堆疊209及第二堆疊211上方及周圍，且沈積於載體介電層203之經曝露部分上方。保護層245可包含在單一化或平坦化期間提供對第一堆疊209及第二堆疊211之一定側向支撐的塗層或模製化合物。舉例而言，保護層245可包含有機聚合物，諸如環氧樹脂。在其他具體實例中，保護層245可包含一或多種無機介電材料（例如，氧化矽）。仍在一些具體實例中，保護層245可包含多層之層壓，包括（例如，無機及有機介電層）。
在圖2F中，第一堆疊209及第二堆疊211可經單一化。在單一化期間，保護層245可向第一堆疊209及第二堆疊211提供一些側向支撐及保護。然而，由於第一堆疊209及第二堆疊211在載體201中產生的應力，載體201可在單一化期間經歷顯著應力，此可導致開裂及更低良率。
在圖2G中，單一化模組250可自複數個堆疊晶粒產生。模組可包含經安裝（例如，接合）至載體201的晶粒252之單數堆疊或晶粒254之多個堆疊。在具有晶粒254之多個堆疊的模組250中，晶粒252之鄰近堆疊之間的所有連通經由載體201出現。此外，因為在晶粒254之多個堆疊之間存在極少側向支撐，所以載體201可由於自晶粒254之多個堆疊產生的應力而變形或產生缺陷，諸如裂紋。當使用具有晶粒252或254之多個堆疊的模組250生產裝置時，載體201變形可導致更低效率及良率。
圖3A至圖3H繪示根據一個具體實例之用於形成微電子結構的方法。圖3A繪示一對堆疊301及303，其可各自包含接合（例如，直接混合接合）至載體307的複數個接合晶粒305。除非另外指出，否則圖3A之具體實例及產生圖3A之方法可相同或大體上類似於圖2A至圖2D之相似組件及結構。舉例而言，產生圖3A之結構之步驟可與上文結合圖2A至圖2D所闡述之彼等步驟相同或大體上類似。
圖3B繪示設置於堆疊301、303上方之第一保護層309。第一保護層309可提供（例如，沈積）於載體307、第一堆疊301及第二堆疊303上方。沈積第一保護層309可在第一堆疊301與第二堆疊303之間產生空的空腔310（例如，不含任何材料或保護層310）。第一保護層309可包含具有低熱膨脹係數之材料。第一保護層309可包含有機或無機非導電材料。在一些具體實例中，第一保護層309可包含含矽介電層，其可包括氧化矽、氮化矽、氮氧化物、矽碳化物、碳氧化矽、碳氮化物或甚至矽酸鹽。在一些具體實例中，第一保護層309可包含多層不同介電材料。舉例而言，含氮介電層可塗佈於堆疊晶粒301及303之表面及載體307之經曝露接合表面上方。含氧介電層可塗佈在含氮介電層上方。在一些具體實例中，第一保護層可包含顆粒複合材料。取決於第一保護材料309之性質，堆疊晶粒301、303及載體之經曝露表面可在第一保護層309之塗佈之前用含氮電漿處理。在一些具體實例中，舉例而言，第一保護層309可包含囊封體或模製化合物，諸如非導電環氧樹脂。在一些具體實例中，使用具有低熱膨脹係數之材料可有利於減少載體307上之應力。在一些具體實例中，第一保護層之熱膨脹可小於20 ppm/℃、小於15 ppm/℃或小於10 ppm/℃。在一些具體實例中，第一保護層309可包含多孔材料，或第一保護層309之部分可包含多孔材料。在一些具體實例中，堆疊301及303之最頂端晶粒的基板可包含嵌入式貫穿基板通孔（TSV）（圖中未示）。在此例子中，可選擇性地移除最頂端晶粒的基板之部分以曝露其囊封襯裡層之凸起TSV。第一保護層309可形成於最頂端晶粒之基板的經曝露表面及載體307之頂表面上方。在一些具體實例中，選擇性移除最頂端晶粒之基板之部分可包括在載體之經曝露頂表面上方形成暫時性保護層。在形成凸出TSV之後，可清潔載體及接合之晶粒堆疊301及303以移除形成材料及保護載體表面之暫時保護層的任何不合需要之缺陷。經清潔表面可接著塗佈有第一保護層309。
在裝置操作期間，第一堆疊301以及第二堆疊303可產生熱量。由於第一保護層309之低熱膨脹係數，由第一堆疊301及第二堆疊303（或載體307中之裝置）產生之熱量可能不會在載體307上或在堆疊裝置301及303上引起與圖2A至圖2D中所描繪之相似結構一樣多的應力。由低熱膨脹係數輔助的此應力減小亦可降低在下游處理步驟（例如，其他層之沈積、化學機械拋光（CMP）等）期間所施加之熱量或壓力的效應。第一保護層309可提供對堆疊301及303之側向支撐。在一些具體實例中，堆疊301及303之側向支撐可在諸如平坦化及蝕刻之其他處理步驟期間保持堆疊301及303免受損壞。
圖3C繪示第一保護層309之平坦化。第一保護層309可使用化學機械加工（CMP）或其他合適方法平坦化。平坦化步驟可包含拋光沈積於堆疊301及303之最頂端晶粒之後部接合表面上方的第一保護層309以曝露或形成平坦平滑接合表面及嵌入式導電襯墊。在其他具體實例中，平坦化製程可自第一保護層309之一部分拋光，以在堆疊301及303之最頂端晶粒的接合表面上方形成殘餘第一保護層之平坦及光滑層。在包含如先前所描述的嵌入於保護層309中之凸出TSV的一些具體實例中，第一保護層309可經平坦化以移除第一保護層302之部分及凸出TSV之部分以曝露TSV內之導電層。因為第一保護層309可提供至堆疊301及303之側向支撐，所以第一保護層309之平坦化可不損壞或不利地影響堆疊301、303及載體307之功能。
圖3D繪示第二保護層311之沈積。第二保護層311可包含具有低熱膨脹係數之材料，諸如無機介電質。第二保護層311可包含半導體介電層，諸如含矽介電層，其可包括氧化矽、氮化矽、氮氧化物、矽碳化物、碳氧化矽及碳氮化物。在一些具體實例中，第二保護層311可包含多層不同介電材料。舉例而言，可在堆疊晶粒301及303之表面及載體311之經曝露表面上方塗佈含氮介電層。含氧介電層可經塗佈於含氮介電層上方。在一些具體實例中，第二保護層可包含顆粒複合材料。取決於第二保護材料311之性質，可在塗佈第二保護層311之前用含氮電漿處理載體307上方之堆疊晶粒301、303及第一保護層309的經曝露表面。第二保護層311可提供（例如，沈積）於該對堆疊301及303及第一保護層309上方及周圍。第二保護層311可以類似於第一保護層309之方式提供對堆疊301及303之進一步側向支撐且減少載體307之應力。第二保護層311亦可填充第一堆疊301與第二堆疊303之間的空腔（例如，空垂直空間）。第二保護層311可包含有機或非導電材料。在一些具體實例中，舉例而言，第二保護層311可包含囊封體或模製化合物，諸如非導電環氧樹脂。
圖3E繪示第二保護層311的平坦化。第二保護層311可使用化學機械加工（CMP）或其他合適方法而平坦化。因為第二保護層311可提供對堆疊301及303的側向支撐，所以第二保護層311的平坦化可不損壞或不利地影響堆疊301及303之功能。在一些具體實例中，可不提供第二保護層311。在此等具體實例中，第一保護層309可橋接第一堆疊晶粒301與第二堆疊晶粒303之間的間隙310，且可足夠用於在層309之平坦化之後的後續處理操作。
圖3F繪示在第一堆疊301及第二堆疊303以及第一保護層309及第二保護層311之背側上方沈積包括非導電橋層313之橋接層312。非導電橋層313可包含非導電層（例如，介電層）。儘管繪示為一個層，但橋層313可包含多個介電層或子層。在一些具體實例中，非導電橋層313可包含無機介電質，諸如氧化矽、氮化矽等。橋層313可為沈積於第一堆疊301及第二堆疊303兩者上方的橋接層。因此，非導電橋層313可不包含附接、黏附或接合於堆疊301、303上方之單獨離散元件。實情為，可在最頂端晶粒304、第一保護層309之部分（例如，安置於各別堆疊301、303周圍的第一保護層309之部分）及第二保護層311之部分（例如，安置於堆疊301、303之間的第一保護層309之部分之間的第二保護層311之部分）上方沈積非導電橋層313。
圖3G繪示導電結構315及導電互連層314在非導電橋層313中之形成。在一些具體實例中，橋接層312可包含具有導電互連層314之非導電橋層313。導電結構315可至少部分地在非導電橋層313中經圖案化，且可分別與第一堆疊301及第二堆疊303電連通。另一電互連層314可在非導電橋層313上或至少部分在該非導電橋層中圖案化。電互連層314可經配置以將第一堆疊301與第二堆疊303電連接。在一些具體實例中，第一堆疊301與第二堆疊303之間穿過電互連層314的電連接可導向鄰近堆疊301、303之晶粒319之間的多於一個電連通路徑317。在一些具體實例中，第二堆疊303之晶粒319可經由載體307或經由電互連層314與第一堆疊301之晶粒319連通。舉例而言，一些晶粒319（例如，堆疊301、303之上部部分中的晶粒）可藉助於各別堆疊301、303及互連層314中之TSV連通。其他晶粒319（例如，堆疊301、303之下部部分中的晶粒）可藉助於各別堆疊301、303中之TSV及載體307中之跡線（圖中未示）連通。在一些具體實例中，具有自第二堆疊303至第一堆疊301之多於一個電連通路徑317可引起增大之信號速度及減小之能量消耗。應瞭解，儘管圖3A至圖3G中展示兩個鄰近堆疊301、303，但在一些具體實例中，可在載體307上提供超過兩個鄰近堆疊301、303。舉例而言，兩個、三個、四個或多於四個晶粒堆疊可設置於載體上，至少部分地由保護層309、311囊封且由橋接層312電連接。在一些具體實例中，橋層可包含橋接第一導電晶粒堆疊301與第二導電晶粒堆疊303之間的間隙310之平面化非導電層309或311。在此具體實例中，導電結構315及導電互連層314可形成於非導電橋層309或311中。導電結構315可至少部分地在非導電橋層309或311中經圖案化，且可分別與第一堆疊301及第二堆疊303電連通。另一電互連層314可在非導電橋層309或311上或至少部分在非導電橋層309或311中經圖案化。
在一些具體實例中，並非使用所沈積導電互連層314，導線接合可用以形成橋以將各別導電結構315電連接至鄰近晶粒堆疊。在一些具體實例中，導電互連層314可包含印刷導電奈米金屬顆粒。在一些具體實例中，舉例而言，經印刷（例如，沈積）導電互連層314可包含銀奈米粒子。在形成經印刷（例如，經沈積）電路之後，可藉由熱處理（舉例而言，在烘箱中）或藉由如在RTP中之快速熱退火燈或藉由雷射退火使電路之奈米粒子緻密化。在一些具體實例中，印刷電路可在微波烘箱中緻密化，較佳在典型地用於烘箱處理溫度的低於180℃之溫度下緻密化。在一些具體實例中，印刷導電互連層314之電阻率可低於5 µΩcm、低於4 µΩcm或低於3 µΩcm。
圖3H繪示可形成於互連層314及橋接層312之頂部上的第三堆疊321及第四堆疊323之接合。類似於第一堆疊301及第二堆疊303，第三堆疊321及第四堆疊323可藉由接合晶粒325（例如，藉由直接混合接合）彼此形成，如上文所描述。儘管第三堆疊321及第四堆疊323兩者繪示為包含五（5）個晶粒325，但應理解，第三堆疊321及第四堆疊323兩者可包含多於5個晶粒325或少於五個晶粒325。在一些具體實例中，非導電橋層309、311或313可包含如圖4F中所展示之用於測試舉例而言圖3H之各種晶粒與堆疊之間（包括載體307中之電路）的電良率、連續性、電阻及其他合乎需要之電功能性的測試襯墊431。可提供電測試以在單一化操作之前表徵裝置良率及良裸晶粒。在一些具體實例中，圖3H中所展示之結構可如上文所解釋而單一化成複數個裝置。
圖4A至圖4F繪示使能夠形成具有多個電連通路線之堆疊403之3D堆疊的其他具體實例。除非另外指出，否則圖4A至圖4F之組件可大體上類似於圖3A至圖3H之組件。舉例而言，如上文所解釋且如圖4A中所展示，載體401（例如，晶圓、基板等）可具有接合至載體401之表面的複數個堆疊403。如上文所解釋，第一保護層405可沈積於複數個堆疊403上方及周圍。第一保護層405可經平坦化，且第二保護層407可視需要沈積於第一保護層405上方。如上所述，在一些具體實例中，第二保護層407可經平坦化。橋接層410可形成於複數個堆疊403及第一堆疊405及第二保護層407之頂部上或第一平坦化保護層405上。橋接層410可包含非導電橋接層409（例如，介電層）及複數個電接觸特徵412。在其他具體實例中，第一保護層405之一部分可充當橋接層410（例如，保護層405之一部分可保持安置於堆疊上方且用導體圖案化）。非導電橋接層409可包含一或多個介電層或子層。如上所述，電互連結構411可在非導電橋接層409上圖案化或至少部分地嵌入於該非導電橋接層中。電互連結構411可包含複數個電通孔及跡線且可經配置以將複數個堆疊403彼此電連接。不同於圖3H中，橋接晶粒413可接合至（例如，直接混合接合至）介電橋接層409。在此等具體實例中，橋接層410可充當接合層，其可經製備以用於如本文中所描述之直接接合。在一些具體實例中，橋接晶粒413可直接混合接合至橋接層410之接合表面。在其他具體實例中，橋接晶粒413可用黏著劑（例如，用焊料）附接至橋接層410。橋接晶粒413可包含半導體裝置、晶圓或其他半導體裝置或元件。在一些具體實例中，橋接晶粒413包含接合層415，該接合層可包含一或多個介電層或子層。在一些具體實例中，接合層415可沈積於橋接層410上方且直接接合至晶粒413之對應接合表面或層。在一些具體實例中，接合層415可形成於晶粒413上且隨後直接接合至橋接層410。一系列電接觸結構417可在接合層415上圖案化或至少部分地在該接合層中圖案化。橋接晶粒413可向複數個堆疊403提供進一步支撐且將其他所要功能性添加至3D微結構400。橋接晶粒411可與複數個堆疊403以及載體401電連通或接觸。
如圖4B中所展示，在一些具體實例中，載體401可具有接合至載體401之表面的複數個堆疊403。如上文所解釋，第一保護層405可沈積於複數個堆疊403上方及周圍。第一保護層405可經平坦化，且第二保護層407可視需要沈積於第一保護層405上方。如上所述，在一些具體實例中，第二保護層407可經平坦化。橋接元件413可接合至複數個堆疊403。橋接元件413（例如，晶圓）半導體元件、積體電路裝置等可包含接合層415。接合層415可包含一或多個介電層或子層。複數個接觸特徵416可至少部分地嵌入於接合層415內。不同於圖4A中，在圖4B中，橋接元件413可允許經由橋接元件413之接合層中的導電特徵在複數個堆疊403之間電連通。
如圖4C中所展示，在一些具體實例中，可根據上文所解釋之方法提供如圖3H中所描述之結構。在產生如圖3H中所描述之結構之後，第二複數個堆疊417（各堆疊包含一或多個晶粒419）可在橋接層410之頂部上接合。橋接層410可包含非導電接合層409（例如，介電層）及複數個接觸特徵412。包含接合層415之橋接晶粒413可接合至（例如，直接混合接合至）第二複數個堆疊417。儘管展示為一個層，但接合層415可包含多個介電層或子層。接觸結構421可在接合層415上圖案化或至少部分地在該接合層中圖案化。第一複數個堆疊403可經由介電橋接層409或載體401而彼此電連通。第二複數個堆疊417可經由介電橋接層409及/或經由橋接晶粒413而彼此電連通。第二複數個堆疊417可經由介電橋接層409與第一複數個堆疊電連通。如圖4C中所展示，橋接晶粒413可橋接鄰近堆疊417之間的間隙418。
如圖4D中所示，在一些具體實例中，可提供使用實質上類似方法及組件的類似於圖4B之微型結構的微型結構。然而，不同於在圖4D中，在複數個堆疊403接合至載體401之後，第一保護層405可沈積於複數個堆疊403及載體401上及上方。第一保護層405可使用CMP或其他合適方法平坦化，如上文所描述。在第一保護層405經平坦化之後，橋接接合層可沈積於複數個堆疊403及第一保護層405上方，但不沈積第二保護層。沈積橋接接合層409可在複數個堆疊403之間形成空腔423。空腔423或晶粒間空腔可進一步引起載體401之可撓性。空腔423可允許微結構略微移動且減輕在複數個堆疊403之間及在載體401上積累的應力。在一些具體實例中，可省略橋接接合層，或可在橋接晶粒413之表面上方製造橋接接合層。橋接晶粒413可在晶粒堆疊401及晶粒堆疊403上方接合以用於提供所有接合晶粒及載體401當中的連通。
如圖4E中所展示，在一些具體實例中，可製造實質上類似於3A之結構，該結構具有實質上類似之組件。該結構包含載體401及複數個晶粒堆疊403。在接合複數個晶粒堆疊403之後，可將第一保護層409沈積於複數個晶粒堆疊403上方及周圍。不同於第一保護層409隨後將被第二保護層覆蓋之圖3A中，在圖4E中，不提供第二保護層。取而代之的是，在圖4E中，由與第一保護層409相同之材料製成的橋接層410可設置於保護層409上方。橋接層410可包含經圖案化於橋接層410上或該橋接層中之複數個接觸結構425。類似地，橋接互連結構411可至少部分地形成於橋接層410中。在一些具體實例中，電接觸結構425可包含重分佈層。在一些具體實例中，重分佈層或接觸結構可由銅製成。在一些具體實例中，複數個堆疊403可經由橋接互連件結構411或經由載體401與其他堆疊電連通。
如圖4F中所展示，在一些具體實例中，提供相似於圖4C中之結構的結構。如上文所描述，第一複數個堆疊403可接合（例如，直接混合接合）至載體401。第一保護層405可沈積於第一複數個晶粒堆疊403上方及周圍。在一些具體實例中，可平坦化第一保護層405。接著，第二保護層407可沈積於第一保護層405上方。第二保護層407可經平坦化且橋接接合層409沈積於第一複數個堆疊403上方。在一些具體實例中，第一保護層405及第二保護層407以及橋接層409可包含類似或不同的介電材料。在一些具體實例中，第一保護層或第二保護層可包含橋接層。第二複數個堆疊419可又接合至橋接接合層409，且橋接晶粒413可接合至第二複數個晶粒堆疊419。然而，不同於圖4C中，在圖4F中，測試襯墊結構431可經圖案化為橋接接合層409且電連接至電互連結構411以及第一複數個晶粒堆疊403及第二複數個晶粒堆疊419及載體401。測試襯墊結構431可允許手動或自動探針測試第一複數個晶粒堆疊403、第二複數個晶粒堆疊419、載體401或橋接晶粒413中之任一者的功能性。
在一些具體實例中，可囊封圖4F之堆疊結構，且可平坦化囊封。平坦化表面可附接至另一載體（圖中未示）以曝露載體401之背面。載體之背面可經處理以用於接合至另一基板（諸如，圖4E中所展示之基板）之橋接層409。所得結構可包含多於一個橋接層409。橋接層409可充當將橋接層409之兩側上之堆疊晶粒陣列互連的中介層。處理載體401之背側可包含薄化、拋光及曝露載體401中之嵌入式導體。在一些具體實例中，具有嵌入式導體的平面接合表面可形成於載體401之背側上。在一些具體實例中，載體401之背側可包含可焊塊體或合金塊體。類似地，取決於設計參數，可焊塊體或合金塊體可安置為橋接層409上之導電特徵。 直接接合之實例
本文中所揭示之各種具體實例係關於其中兩個元件可在無介入黏著劑之情況下彼此直接接合的直接接合結構。直接接合結構包含兩個元件且可在無介入黏著劑之情況下彼此直接接合。兩個或更多個半導體元件（諸如，積體裝置晶粒、晶圓等）可堆疊於彼此上或彼此接合以形成接合結構。第一元件的導電接觸襯墊可電連接至第二元件的對應導電接觸襯墊。任何合適數目個元件可堆疊於接合結構中。舉例而言，第三元件可堆疊於第二元件上，第四元件可堆疊於第三元件上等等。另外或替代地，一或多個額外元件可沿第一元件彼此鄰近側向地堆疊。在一些具體實例中，側向堆疊之額外元件可小於第二元件。在一些具體實例中，側向堆疊之額外元件可比第二元件小兩倍。
在一些具體實例中，元件在無黏著劑之情況下彼此直接接合。在各種具體實例中，非導電或介電材料可充當第一元件之第一接合層，其可在無黏著劑之情況下直接接合至充當第二元件之第二接合層的對應非導電或介電場區。非導電接合層可安置於裝置之各別前側上，諸如元件之半導體（例如，矽）部分。作用中裝置及/或電路系統可經圖案化及/或以其他方式安置於裝置部分中或這些裝置部分上。作用中裝置及/或電路系統可安置於裝置部分之前側處或附近及/或裝置部分之相對背側處或附近。非導電材料可被稱為第一元件之非導電接合區或接合層。在一些具體實例中，第一元件之非導電接合層可使用介電質至介電質接合技術直接接合至第二元件之對應非導電接合層。舉例而言，可使用至少在美國專利第9,564,414號、第9,391,143號及第10,434,749號中所揭示之直接接合技術在無黏著劑之情況下形成非導電接合或介電質至介電質接合，這些專利中之各者之全部內容以全文引用之方式且出於所有目的併入本文中。應瞭解，在各種具體實例中，接合層可包含非導電材料，諸如介電材料（諸如，氧化矽）或未摻雜半導體材料（諸如，未摻雜矽）。用於直接接合之合適的介電接合表面或材料包括但不限於無機介電質，諸如氧化矽、氮化矽或氮氧化矽，或可包括碳，諸如碳化矽、氧碳氮化矽、低K介電材料、SICOH介電質、碳氮化矽或類金剛石碳或包含金剛石表面之材料。儘管包括碳，但此類含碳陶瓷材料可被視為無機的。
在各種具體實例中，可在無介入黏著劑之情況下形成直接混合接合。舉例而言，非導電接合表面可經拋光至高平滑度。可清潔接合表面並將其曝露於電漿及/或蝕刻劑以活化這些表面。在一些具體實例中，表面可在活化之後或在活化期間（例如，在電漿及/或蝕刻製程期間）用某種物種（species）終止。在不受理論限制之情況下，在一些具體實例中，可執行活化製程以破壞接合表面處之化學接合，且終止製程可在接合表面處提供在直接接合期間改良接合能量的額外化學物種。在一些具體實例中，活化及終止提供於同一步驟中（例如，用以活化且終止表面之電漿）。在其他具體實例中，接合表面可在單獨處理中終止，以提供用於直接接合之額外物種。在各種具體實例中，終止物種可包含氮。舉例而言，在一些具體實例中，接合表面可曝露於含氮電漿。並且，在一些具體實例中，接合表面可曝露於氟。舉例而言，在層及/或接合介面附近可存在一或多個氟峰。因此，在直接接合之結構中，兩種非導電材料（例如，接合層）之間的接合介面可包含在接合介面處具有較高氮含量及/或氟峰之極平滑介面。活化及/或終止處理之其他實例可見於美國專利第9,564,414號；第9,391,143號；及第10,434,749號，其各自之全部內容以全文引用的方式且出於所有目的併入本文中。
在各種具體實例中，第一元件之導電接觸襯墊亦可直接接合至第二元件之對應導電接觸襯墊。舉例而言，混合接合技術可用以沿接合介面提供導體至導體直接接合，該接合介面包括如上文所描述製備之共價直接接合的非導電至非導電（例如，介電質至介電質）表面。在各種具體實例中，可使用至少在美國專利第9,716,033號及第9,852,988號中所揭示之直接接合技術形成導體至導體（例如，接觸襯墊至接觸襯墊）直接接合及介電質至介電質混合接合，這些專利中之各者的全部內容以全文引用之方式且出於所有目的併入本文中。
舉例而言，非導電（例如，介電質）接合表面（舉例而言，無機介電表面）可在無如上文所解釋之介入黏著劑之情況下製備且彼此直接接合。導電接觸特徵（例如，可由接合層內之非導電介電場區包圍的接觸襯墊）亦可在無介入黏著劑之情況下彼此直接接合。在各種具體實例中，導電接觸特徵可包含至少部分地嵌入於非導電場區中之離散襯墊。在一些具體實例中，導電接觸特徵可包含貫穿基板通孔（TSV）之經曝露接觸表面。在一些具體實例中，各別接觸襯墊106a及106b可凹入於介電層或非導電接合層之外部（例如，上部）表面下方，舉例而言凹入小於30 nm、小於20 nm、小於15 nm或小於10 nm，舉例而言凹入在2 nm至20 nm範圍內，或在4 nm至10 nm範圍內。在各種具體實例中，在直接接合之前，相對元件中之凹槽可經設定大小使得相對接觸襯墊之間的總間隙小於15 nm或小於10 nm。在一些具體實例中，非導電接合層可在室溫下在無黏著劑之情況下彼此直接接合，且隨後可使接合結構退火。在退火時，接觸襯墊可膨脹且彼此接觸以形成金屬至金屬直接接合。有利地，使用直接接合互連件，或可自加利福尼亞州聖荷西之Xperi購得的技術DBI ®可實現跨越直接接合介面連接之高密度襯墊（例如，規則堆疊之小或細間距）。在一些具體實例中，嵌入於接合元件中之一者之接合表面中的襯墊或導電跡線之間距可小於40微米或小於10微米或甚至小於2微米。對於一些應用，接合襯墊106a及106b之間距與接合襯墊之尺寸中之一者（例如，直徑）的比率小於5，或小於3，且有時宜小於2。在其他應用中，嵌入於接合元件中之一者之接合表面中的導電跡線之寬度可在0.3至20微米之間的範圍內（例如，在0.3至3微米之範圍內）。在各種具體實例中，接觸襯墊及/或跡線可包含銅，但其他金屬可為合適的。
因此，在直接接合製程中，第一元件可在無介入黏著劑之情況下直接接合至第二元件。在一些排列中，第一元件可包含單一化元件，諸如單一化積體裝置晶粒。在其他排列中，如所展示，第一元件可包含載體或基板（例如，晶圓），該載體或基板包括在經單一化時形成複數個積體裝置晶粒之複數個（例如，數十、數百或更多）裝置區。類似地，第二元件104可包含單一化元件，諸如單一化之積體裝置晶粒。在其他排列中，第二元件可包含載體或基板（例如，晶圓）。本文中所揭示之具體實例可因此應用於晶圓至晶圓、晶粒至晶粒或晶粒至晶圓接合製程。在晶圓至晶圓（W2W）製程中，兩個或更多個晶圓可彼此直接接合（例如，直接混合接合）且使用合適之單一化製程進行單一化。在單一化之後，經單一化結構之側邊緣（例如，兩個接合元件之側邊緣）可實質上齊平且可包括指示單一化製程之標記（例如，若使用鋸切單一化製程，則為鋸標記）。
如本文中所解釋，第一元件及第二元件可在無黏著劑之情況下彼此直接接合，此不同於沈積製程。在一個應用中，接合結構中之第一元件的寬度類似於第二元件的寬度。在一些其他具體實例中，接合結構中之第一元件的寬度不同於第二元件的寬度。類似地，接合結構中之較大元件的寬度或面積可比較小元件的寬度或面積大至少10%。第一元件及第二元件可因此包含非沈積元件。另外，不同於沈積層，直接接合結構可包括沿奈米尺度空隙（奈米空隙）存在於其中之接合介面118的缺陷區。奈米空隙可歸因於接合表面之活化且（例如，曝露於電漿）而形成。如上文所解釋，接合介面可包括來自活化及/或最後化學處理製程之材料的濃度。舉例而言，在利用氮電漿進行活化之具體實例中，氮峰可形成於接合介面處。氮峰可使用次級離子質譜法（secondary ion mass spectroscopy；SIMS）技術進行偵測。在各種具體實例中，舉例而言，氮終止處理（例如，使接合表面曝露於含氮電漿）可用NH 2分子替換水解（OH基）表面之OH基團，從而產生氮基表面。在利用氧電漿進行活化之具體實例中，氧峰可形成於接合介面處。在一些具體實例中，接合介面可包含氮氧化矽、氮碳氧化矽或碳氮化矽。如本文中所解釋，直接接合可包含共價接合，其強於凡得瓦力（van Der Waals）接合。接合層108a及108b亦可包含經平坦化至高平滑度的經拋光表面。
在各種具體實例中，接觸襯墊之間的金屬至金屬接合可經結合以使得銅粒跨越接合介面生長至彼此中。在一些具體實例中，銅可具有沿111晶面定向之粒子以用於改良跨越接合介面之銅擴散。接合介面可實質上完全延伸至接合接觸襯墊之至少一部分，使得在接合接觸襯墊處或附近的非導電接合層之間實質上不存在間隙。在一些具體實例中，障壁層可設置於接觸襯墊（例如，其可包括銅）下方。然而，在其他具體實例中，在接觸襯墊下方可不存在障壁層，舉例而言，如在以全文引用之方式且出於所有目的併入本文中的美國專利第11,195,748號中所描述。
有利地，本文中所描述之混合接合技術的使用可實現鄰近接觸襯墊之間的極精細間距及/或小襯墊大小。舉例而言，在各種具體實例中，鄰近襯墊之間的間距 p（亦即，自邊緣至邊緣或中心至中心之距離）可在0.5微米至50微米之範圍內、在0.75微米至25微米之範圍內、在1微米至25微米之範圍內、在1微米至10微米之範圍內或在1微米至5微米之範圍內。並且，主要側向尺寸（例如，襯墊直徑）亦可較小（例如，在0.25微米至30微米之範圍內、在0.25微米至5微米之範圍內或在0.5微米至5微米之範圍內）。
除非上下文另外明確地要求，否則在整個說明書及申請專利範圍中，字語「包含（comprise/comprising）」、「包括（include/including）」及其類似者應被認作具包括性意義，而非排他性或窮盡性意義；換言之，具「包括但不限於」之意義。如本文中一般所使用之字語「耦接」係指可直接連接或藉助於一或多個中間元件連接之兩個或多於兩個元件。同樣，如本文中一般所使用之字語「連接」係指可直接連接或藉助於一或多個中間元件連接之兩個或多於兩個元件。另外，當用於本申請案中時，字語「本文中」、「上文」、「下文」及類似意義之字語應指本申請案整體而非本申請案之任何特定部分。此外，如本文中所使用，當第一元件描述為在第二元件「上」或「上方」時，第一元件可直接在第二元件上或上方，使得第一元件及第二元件直接接觸，或第一元件可間接在第二元件上或上方，使得一或多個元件在第一元件與第二元件之間介入。在上下文准許的情況下，上述實施方式中使用單數或複數數目之字語亦可分別包括複數或單數數目。參看兩個或多於兩個項目之清單的字語「或」，該字語覆蓋所有以下字語之解釋：清單中之項目中之任一者、清單中之所有項目及清單中之項目之任何組合。
此外，除非另外特定地陳述，或使用時以其他方式在上下文內理解，否則本文中所使用之條件性語言，諸如「能」、「可能」、「可」、「可以」、「例如」、「舉例而言」、「諸如」及類似者等等大體意欲傳達某些具體實例包括而其他具體實例不包括某些特徵、元件及/或狀態。因此，此類條件性語言一般並不意欲暗示特徵、元件及/或狀態無論如何為一或多個具體實例所需的。
雖然已描述某些具體實例，但此等具體實例僅作為實例呈現，且並不意欲限制本發明之範圍。實際上，可以多種其他形式體現本文中所描述之新穎設備、方法及系統；而且，在不脫離本發明之精神的情況下，可對本文中所描述之方法及系統的形式進行各種省略、取代及改變。舉例而言，儘管以給定排列呈現區塊，但替代具體實例可用不同組件及/或電路拓樸結構執行類似功能性，且一些區塊可被刪除、移動、添加、再分、組合及/或修改。此等區塊中之各者可以多種不同方式實施。上文所描述的各種具體實例之元件及動作的任何合適組合可經組合以提供其他具體實例。隨附申請專利範圍及其等效物意欲覆蓋將屬於本發明之範圍及精神的此類形式或修改。
101:晶粒之第一堆疊 103:載體 105:晶粒之第二堆疊 107:晶粒 109:第一晶粒 111:前側接合層 113:背側接合層 115:載體接合層 117:導電接點 119:第二晶粒 121:第二晶粒 123:信號路徑 125:第15晶粒 127:第15晶粒 201:載體 203:接合層/載體介電層 205:導電接點 207:第一晶粒 209:第一堆疊 211:第二堆疊 213:第一晶粒 215:前側接合層 217:背側接合層 219:第二晶粒 221:第二晶粒 223:前側接合層 225:背側接合層 227:第三晶粒 229:第三晶粒 231:前側接合層 233:背側接合層 241:晶粒 243:晶粒 244:電連通路徑/信號路徑 245:晶粒 247:晶粒 250:模組/單一化模組 252:晶粒 254:晶粒 301:第一導電晶粒堆疊/堆疊/堆疊晶粒/第一堆疊 303:第二導電晶粒堆疊/堆疊/堆疊晶粒/第二堆疊 304:最頂端晶粒 305:接合晶粒 307:載體 309:第一保護層/非導電橋層 310:空腔/保護層/間隙 311:第二保護層/非導電橋層 312:橋接層 313:非導電橋接層 314:導電互連層 315:導電結構 317:電連通路徑 319:晶粒 321:第三堆疊 323:第四堆疊 325:接合晶粒 400:3D微結構 401:載體 403:堆疊/第一複數個晶粒堆疊 405:第一保護層 407:第二保護層 409:非導電橋接層/介電橋接層/非導電接合層/橋接接合層/第一保護層 410:橋接層 411:橋接互連件結構/電互連結構 412:電接觸特徵 413:橋接晶粒 415:接合層 416:接觸特徵 417:堆疊/電接觸結構/第二複數個堆疊 418:間隙 419:晶粒/第二複數個晶粒堆疊 421:接觸結構 423:空腔 425:電接觸結構 431:測試襯墊
[圖1A]至[圖1B]示意性地展示習知經設計的微電子結構。
[圖2A]至[圖2G]示意性地展示用於微電子裝置製造之範例性方法。
[圖3A]至[圖3H]繪示根據各種具體實例之用於形成微電子結構的方法。
[圖4A]至[圖4F]繪示根據各種具體實例之用於形成微電子結構的方法。
201:載體
203:接合層/載體介電層
205:導電接點
207:第一晶粒
209:第一堆疊
211:第二堆疊
213:第一晶粒
215:前側接合層
217:背側接合層

Claims (34)

  1. 一種接合結構，其包含： 載體； 第一複數個晶粒堆疊，各晶粒堆疊包含複數個晶粒，該第一複數個晶粒堆疊中之各晶粒堆疊接合至該載體； 保護層，其在該第一複數個晶粒堆疊之至少一部分上方；及 橋接層，其包含非導電橋層及側向導電互連件； 其中該側向導電互連件提供該第一複數個晶粒堆疊之間的電連通。
  2. 如請求項1之接合結構，其進一步包含至少部分地嵌入於該非導電橋層中之複數個接觸特徵， 其中該側向導電互連件提供該複數個接觸特徵中之至少兩者之間的電連通。
  3. 如請求項1之接合結構，其進一步包含在無黏著劑之情況下直接接合至該橋接層的至少一個晶粒堆疊。
  4. 如請求項1之接合結構，其進一步包含直接接合至該橋接層之第二複數個晶粒堆疊及直接接合至該第二複數個晶粒堆疊之橋接元件。
  5. 如請求項4之接合結構，其進一步包含至少部分地嵌入於該橋接層中之至少一個測試襯墊，其中該測試襯墊與該第一複數個堆疊及該第二複數個堆疊電連通。
  6. 如請求項1之接合結構，其進一步包含在無黏著劑之情況下直接接合至該橋接層之橋接元件。
  7. 如請求項6之接合結構，其進一步包含在第一堆疊與第二堆疊之間的空腔。
  8. 如請求項1之接合結構，其中該第一複數個堆疊中之各堆疊包含在無黏著劑之情況下接合至第二晶粒的第一晶粒。
  9. 如請求項1之接合結構，其中該複數個堆疊中之至少一個堆疊的第一非導電接合層在無介入黏著劑之情況下直接接合至該載體之第二非導電接合層， 且其中該複數個堆疊中之至少一個堆疊的第一接觸特徵在無介入黏著劑之情況下直接接合至該載體之第二接觸特徵。
  10. 如請求項1之接合結構，其中該保護層之材料與該橋接層之材料相同。
  11. 一種接合結構，其包含： 第一晶粒堆疊，其包含第一複數個晶粒； 第二晶粒堆疊，其包含第二複數個晶粒； 保護層，其至少安置於這些第一晶粒堆疊及第二晶粒堆疊之側面周圍及這些第一晶粒堆疊與第二晶粒堆疊之間；及 橋接層，其安置於該第一晶粒堆疊、該第二晶粒堆疊及該保護層上方，該橋接層提供這些第一晶粒堆疊與第二晶粒堆疊之間的電連通。
  12. 如請求項11之接合結構，其中該第一晶粒堆疊內之該第一複數個晶粒直接混合接合。
  13. 如請求項11之接合結構，其中該第二晶粒堆疊內之該第二複數個晶粒直接混合接合。
  14. 如請求項11之接合結構，其中該第一晶粒堆疊及該第二晶粒堆疊直接混合接合至載體。
  15. 如請求項11之接合結構，其中該第一晶粒堆疊及該第二晶粒堆疊直接混合接合至橋接元件。
  16. 如請求項15之接合結構，其進一步包含：第三晶粒堆疊，其包含第三複數個晶粒，其中該第三晶粒堆疊直接混合接合至該橋接層，及 第四晶粒堆疊，其包含第四複數個晶粒，其中該第四晶粒堆疊直接混合接合至該橋接層。
  17. 如請求項16之接合結構，其進一步包含接合至該第三晶粒堆疊及該第四晶粒堆疊之橋接元件。
  18. 如請求項17之接合結構，其進一步包含嵌入於該橋接層中之至少一個測試襯墊，該測試襯墊經配置以與該第一晶粒堆疊、該第二晶粒堆疊、該第三晶粒堆疊及該第四晶粒堆疊電連通。
  19. 一種用於形成接合結構之方法，該方法包含： 將第一複數個堆疊直接接合至載體，其中該第一複數個堆疊中之各堆疊包含與該載體接觸之至少一個晶粒； 至少部分地在該複數個堆疊之至少一部分上方提供保護層； 平坦化該保護材料；及 形成非導電橋接層，其包含非導電橋層及側向導電互連件， 其中該側向導電互連件提供該第一複數個晶粒堆疊之間的電連通。
  20. 如請求項19之方法，其進一步包含形成至少部分地嵌入於該非導電橋層中之第一複數個接觸特徵， 其中該側向導電互連件提供該第一複數個接觸特徵中之至少兩者之間的電連通。
  21. 如請求項19之方法，其中平坦化該保護材料曝露該複數個堆疊之接觸特徵。
  22. 如請求項19之方法，其中各堆疊包含接合至第二晶粒之至少一個第一晶粒。
  23. 如請求項19之方法，其進一步包含將第二複數個堆疊接合至該非導電橋接層。
  24. 如請求項23之方法，其中該第二複數個堆疊中之各堆疊經配置以與該第一複數個堆疊中之各堆疊電連通。
  25. 如請求項23之方法，其中非導電橋接元件直接接合至該第二複數個堆疊。
  26. 如請求項19之方法，其中橋接元件直接接合至該非導電橋接層。
  27. 如請求項19之方法，其中提供保護層進一步包含在第一堆疊與第二堆疊之間形成空腔。
  28. 如請求項19之方法，其中該非導電橋接層進一步包含經配置以與該第一複數個堆疊電連通之測試襯墊。
  29. 一種接合結構，其包含： 載體； 第一晶粒堆疊，其具有第一頂部晶粒及第一底部晶粒，該第一堆疊之該第一底部晶粒接合至該載體； 橋接層，其包含非導電層及導電互連件，該橋接層安置於該第一堆疊之該第一頂部晶粒上方；及 第二晶粒堆疊，其具有第二底部晶粒，該第二底部晶粒直接混合接合至該橋接層之上部表面， 其中該橋接層之該導電互連件提供這些第一晶粒堆疊與第二晶粒堆疊之間的電連通。
  30. 如請求項29之接合結構，其進一步包含接合至該載體之第三晶粒堆疊，該橋接層安置於該第三堆疊之第三頂部晶粒上方。
  31. 一種接合結構，其包含： 載體，其具有非導電層及至少部分地嵌入於該非導電層中之導電特徵； 第一晶粒堆疊，其具有第一頂部晶粒及第一底部晶粒，該第一晶粒堆疊之這些第一頂部晶粒及第一底部晶粒各自具有各別的非導電層及導電特徵，該第一晶粒堆疊之該第一底部晶粒接合至該載體； 橋接層，其包含非導電層及導電互連件，該橋接層安置於該第一堆疊之該第一頂部晶粒上方；及 第二晶粒堆疊，其具有第二底部晶粒，該第二底部晶粒直接混合接合至該橋接層之上部表面， 其中該橋接層之該導電互連件提供這些第一晶粒堆疊與第二晶粒堆疊之間的電連通。
  32. 如請求項31之接合結構，其進一步包含接合至該載體之第三晶粒堆疊，該橋接層安置於該第三堆疊之第三頂部晶粒上方。
  33. 如請求項31之接合結構，其中該橋接層之該導電互連件包含印刷導線。
  34. 如請求項31之接合結構，其進一步包含連接這些第一晶粒堆疊與第二晶粒堆疊之導線接合。
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