TW202243181A - 具有直通基板穿孔的結構以及形成此結構的方法 - Google Patents

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Abstract

一種微電子結構被揭示。所述微電子結構可包含基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面。所述微電子結構可包含穿孔結構，其是沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分。所述微電子結構可包含第一介電阻障層，其被設置在所述基體半導體部分的所述第一表面上並且延伸至所述穿孔結構。所述微電子結構可包含第二介電層，其被設置在所述第一介電阻障層上並且延伸至所述穿孔結構。

Description

具有直通基板穿孔的結構以及形成此結構的方法
本領域是有關於具有直通基板穿孔的結構以及形成此結構的方法。 相關申請案之交互參照
此申請案是主張2020年12月28日申請的名稱為"具有直通基板穿孔的結構以及形成此結構的方法"的美國臨時專利申請案號63/131,226的優先權，所述申請案的每一個的整體內容是藉此被納入在此作為參考。
例如是整合的裝置晶粒或晶片的半導體元件可被安裝或堆疊在其它元件上。例如，一半導體元件可被安裝到例如是封裝基板、中介體、重組晶圓或元件、等等的載體。作為另一例子的是，一半導體元件可以堆疊在另一半導體元件的頂端上，例如一第一整合的裝置晶粒可以堆疊在一第二整合的裝置晶粒上。在某些配置中，一直通基板穿孔(TSV)可以垂直地延伸穿過所述半導體元件的一厚度以傳輸電性信號通過所述半導體元件，例如是從所述半導體元件的一第一表面至所述半導體元件的一第二相對的表面。對於改善的形成TSV的方法持續有所需求。
本發明的一態樣為一種微電子結構，其包括：基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面；穿孔結構，其沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分；第一介電阻障層，其被設置在所述基體半導體部分的所述第一表面上，並且延伸至所述穿孔結構；以及第二介電層，其被設置在所述第一介電阻障層上，並且延伸至所述穿孔結構。
在本發明所述態樣之微電子結構中，所述穿孔結構包括導電穿孔以及被設置在所述導電穿孔的周圍的介電襯層，所述第二介電層延伸至所述介電襯層。
在本發明所述態樣之微電子結構中，所述穿孔結構包括第二阻障層，其沿著所述導電穿孔延伸在所述導電穿孔以及所述介電襯層之間。
在本發明所述態樣之微電子結構中，所述第二介電層包括介電層，其包含氮氧化矽。
在本發明所述態樣之微電子結構中，所述第二介電層包括高溫矽氧化物層。
在本發明所述態樣之微電子結構中，所述第二介電層包括介電層，其包含氮碳氧化矽。
在本發明所述態樣之微電子結構中，所述基體半導體部分相鄰所述穿孔結構的第一側壁具有指出第一蝕刻製程的第一人為構造，並且所述介電層相鄰所述穿孔結構的第二側壁具有指出不同於所述第一蝕刻製程的第二蝕刻製程的第二人為構造。
在本發明所述態樣之微電子結構中，所述第一人為構造及所述第二人為構造具有沿著所述第一側壁及所述第二側壁的不同的表面粗糙度輪廓。
在本發明所述態樣之微電子結構中，所述第一人為構造包括指出博世(Bosch)蝕刻製程的脊部。
在本發明所述態樣之微電子結構中，所述第一介電阻障層包括氮化矽。
在本發明所述態樣之微電子結構中，所述穿孔結構完全地延伸穿過所述基體半導體部分、所述第一介電阻障層以及所述第二介電層。
在本發明所述態樣之微電子結構中，所述穿孔結構具有端面，其是相對於所述第二介電層的與所述基體半導體部分相對的表面凹陷的。
在本發明所述態樣之微電子結構中，所述穿孔結構的所述端面以及所述介電層的所述表面包括平坦化的表面。
在本發明所述態樣之微電子結構中，所述第二介電層以及所述穿孔結構沿著接合介面在無中間黏著劑下直接接合至另一元件。
在本發明所述態樣之微電子結構中，所述基體半導體部分的所述第二表面包括含有主動電路的主動表面、在所述主動表面之上的一或多個絕緣層以及在所述一或多個絕緣層之上的一或多個後段製程層。
本發明的又一態樣為一種微電子結構，其包括：基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面；介電層，其被設置在所述基體半導體部分的所述第一表面之上；以及穿孔結構，其沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分以及穿過所述介電層，其中所述基體半導體部分相鄰所述穿孔結構的第一側壁具有指出第一蝕刻製程的第一人為構造，並且所述介電層相鄰所述穿孔結構的第二側壁具有指出不同於所述第一蝕刻製程的第二蝕刻製程的第二人為構造。
在本發明所述又一態樣之微電子結構中，阻障介電層是插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
在本發明所述又一態樣之微電子結構中，所述穿孔結構包括導電穿孔以及被設置在所述導電穿孔的周圍的介電襯層，所述介電層延伸至所述介電襯層。
在本發明所述又一態樣之微電子結構中，所述穿孔結構包括第二阻障層，其沿著所述導電穿孔延伸在所述導電穿孔以及所述介電襯層之間。
在本發明所述又一態樣之微電子結構中，所述第二介電層包括高溫矽氧化物層。
在本發明所述又一態樣之微電子結構中，所述第一人為構造及所述第二人為構造具有沿著所述第一側壁及所述第二側壁的不同的表面粗糙度輪廓。
在本發明所述又一態樣之微電子結構中，所述第一人為構造包括指出博世蝕刻製程的脊部。
在本發明所述又一態樣之微電子結構中，所述介電層以及所述穿孔結構沿著接合介面在無中間黏著劑下直接接合至另一元件。
本發明的另一態樣為一種微電子結構，其包括：基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面；穿孔結構，其沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分；介電層，其被設置在所述基體半導體部分上並且延伸至所述穿孔結構，所述介電層包括高溫矽氧化物層。
在本發明所述另一態樣之微電子結構中，阻障介電層插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
本發明的再一態樣為一種微電子結構，其包括：基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面；穿孔結構，其沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分；介電層，其被設置在所述基體半導體部分上並且延伸至所述穿孔結構，所述介電層包括氮氧化矽層。
在本發明所述再一態樣之微電子結構中，阻障介電層插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
本發明的一態樣為一種形成微電子結構之方法，所述方法包括：提供包含內嵌的介電層的半導體結構；穿過所述半導體結構的前面來蝕刻開口，以停止在所述內嵌的介電層上；繼續蝕刻所述開口穿過所述內嵌的介電層；沉積導電材料到所述開口中以形成導電穿孔；以及從所述半導體結構的背面露出所述導電穿孔。
在本發明所述態樣之方法中，所述半導體結構包括複數個內嵌的介電層，其包含所述內嵌的介電層。
在本發明所述態樣之方法中，提供所述半導體結構包括提供基體半導體部分以及基底基板，所述內嵌的介電層被設置在所述基體半導體部分以及所述基底基板之間。
在本發明所述態樣之方法中，繼續蝕刻所述開口包括部分地蝕刻到所述基底基板中。
在本發明所述態樣之方法中，露出所述導電穿孔包括移除所述基底基板。
本發明所述態樣之方法進一步包括在所述基體半導體部分以及所述基底基板中之一上形成所述內嵌的介電層的至少一部分。
在本發明所述態樣之方法中，形成所述內嵌的介電層的所述至少一部分包括形成第一阻障介電層以及在所述第一阻障介電層上的第二介電層。
本發明所述態樣之方法進一步包括在所述基體半導體部分上形成所述內嵌的層的第一部分以及在所述基底基板上形成所述內嵌的介電層的第二部分。
本發明所述態樣之方法進一步包括在沉積所述導電材料之後，退火所述微電子結構。
在本發明所述態樣之方法中，所述露出包括拋光所述半導體結構的所述背面。
本發明所述態樣之方法進一步包括在無中間黏著劑下直接接合所述半導體結構的所述拋光的背面至另一元件。
本發明所述態樣之方法直接接合包括在無中間黏著劑下沿著接合介面來直接接合所述內嵌的介電層以及所述導電穿孔的拋光的表面至所述另一元件。
圖1A至1F是描繪用於在一微電子結構1中形成TSV的各種習知的製程步驟。在圖1A至1F中，所述微電子結構包括一半導體晶圓的一部分(一基體半導體部分12)。舉例說明的穿孔結構包括中穿孔的(via-middle)結構，其中主動電路10(例如，電晶體或是其它主動電路元件)可被形成在一基體半導體部分12的一主動表面12a上或是其中，一或多個絕緣層14可被形成在所述主動電路10之上，並且用於一直通基板穿孔(TSV)的一開口16可以穿過所述一或多個絕緣層14以及所述基體半導體部分12的一部分來形成(參見圖1A)。如同在圖1B及1C中所示，一穿孔結構18可被設置在所述開口16中。在圖1B中來自電鍍所述穿孔結構18的導電的覆蓋層可以在圖1C中被移除(例如，被拋光去除)。如同在圖1D中所示，一導電墊20可被設置在所述一或多個絕緣層14之上，並且電連接至所述穿孔結構18。所述導電墊20可被配置以電連接至另一元件。例如，所述導電墊20可以是一前面互連接點(FIC)或是一前面重分佈層(FRDL)。所述微電子結構1(一第一元件)的接觸墊20可以直接接合至一第二元件的接觸墊。如同在圖1B中所示，在某些配置中，一金屬化層22(例如，一後段製程(BEOL)或重分佈層(RDL))可被設置在所述一或多個絕緣層14之上或是之內。所述金屬化層22可以藉由導電互連24來連接。如同在此所解說的，在各種的實施例中，所述微電子結構1(例如，所述第一元件)可以在無介於中間的黏著劑下直接接合至所述第二元件。所述第一元件的一絕緣接合層可以直接接合至所述第二元件的一絕緣接合層。任何適當數目的元件都可以堆疊及直接接合至彼此。
如同在圖1E及1F中所示，所述微電子結構1的一前面可以藉由一黏著劑28來附接至一載體26。所述載體26可包括一臨時的操作晶圓，其在例如是背面研磨的處理期間被用來支撐所述微電子結構1。所述黏著劑28在某些實施例中可包括一有機黏著劑，並且可能是對於高溫敏感的。於是，所述黏著劑28將所述載體26附接至所述微電子結構1的使用可能限制在處理期間可以施加的溫度。然而，在其它實施例中，所述載體26可以在無黏著劑28下直接接合至所述微電子結構1的前面。當所述前面(例如，一第二表面)被附接至所述載體26時，所述半導體部分12的背面(例如，一第一表面)可被向下研磨以露出所述穿孔結構18。如同在圖1F中所示，一介電層29可以沉積在所述半導體部分12的背側表面上。一背面金屬化層31(譬如，一重分佈層(RDL))可被設置在所述介電層29之上，並且可被配置以電連接至所述穿孔結構18。
所述習知的穿孔形成製程有數個問題，其導致非均勻的穿孔長度。例如，被用來形成用於所述穿孔的開口的蝕刻製程是橫跨所述基板(例如，晶圓)非均勻的，特別是針對用於穿孔的高的深寬比的開口，其導致穿孔開口具有不同的深度。確實，如同在圖2中所示，針對於一12吋晶圓，被用來形成所述穿孔開口的蝕刻製程可能有約7微米的非均勻度。在所述晶圓的某些區域中，所述蝕刻深度將會是較高的，而所述晶圓的某些區域則具有低的蝕刻深度，所述晶圓的其它區域將會具有介於所述低及高的蝕刻深度之間的蝕刻深度。一旦所述導電材料(例如，銅)填入所述開口之後，所述蝕刻的穿孔開口的不同的深度於是導致不同的穿孔結構長度。所述選擇性地蝕刻的TSV凹處可被內襯一介電層，所述介電襯層的表面可以在利用所述導電層(例如，銅)填充所述凹處之前被塗覆一適當的阻障或黏著層。
圖3是針對於一8吋晶圓在TSV露出之後的一晶圓分布圖，其展示具有過長的長度的穿孔、以及具有過短的長度的穿孔。一過長的穿孔是具有超過一所要或預設的長度範圍的長度的穿孔，並且一過短的穿孔是具有小於最佳化的所要或預設的長度範圍的長度的穿孔。圖4是展示在TSV平坦化之後在一8吋晶圓上的厚度變化(4µm變化)的分布圖。如同在圖3及4中所示，所述不同的穿孔長度可能會在良率上導致顯著的損失。譬如，具有過短而無法完全露出或有效的TSV的晶粒、以及具有過長而在TSV平坦化期間斷裂的TSV的晶粒是無法被利用的。例如，在所述晶圓之內的某些晶粒可能具有過短而無法在所述晶粒中有效地被利用的TSV。其它穿孔是過長的、或是在研磨或拋光期間中斷，此留下所述穿孔埋入在所述裝置的半導體部分中，使得其相當難以形成一背面互連至一墊或RDL。此外，在某些製程中，非均勻的TSV可能是產生自不完全或非均勻的電鍍程序。例如，在此種製程中，所述穿孔開口可能是被均勻地蝕刻，但是透過所述高的深寬比開口的電鍍製程可能並未均勻地填入所述穿孔開口。此製程變化減少了有效的晶粒的數目。於是，非均勻的TSV長度可能是源自各種不同的處理方法。
圖4是描繪可在TSV平坦化之後量測的在一8吋晶圓上的厚度變化。如同可見的，所述晶圓的厚度可能會變化4微米。所述晶圓的某些區域可能有高達58.09微米的厚度，而所述晶圓的其它區域可能有56.09微米的厚度，同時所述晶圓的其它區域可能有在54.67微米左右的更低的厚度。晶圓厚度的變化亦可能會使得某些TSV無效，並且導致更低程度的製程控制。
如上所解說的，在研磨所述半導體部分的背面以露出所述TSV之後，由於例如晶粒厚度非均勻性以及TSV開口的蝕刻非均勻性，所述TSV的長度可能會橫跨所述晶圓變化非常大的。於是，當所述基體半導體部分的背面被研磨或是以其它方式薄化時，所述露出的穿孔可能會以不同的長度從所述薄化的半導體部分的背面突出(因而如上所解說的，某些穿孔可能仍然未露出並且埋入在所述半導體部分中)。為了降低所述TSV的非均勻的長度，同時防止所述突出TSV的斷裂，一或多個背面介電層可被設置在所述半導體部分的背面之上、以及在所述TSV之上。儘管可能是可以利用焊料凸塊接合，儘管有某些程度的TSV高度(從所述背面的突出)變化性，但是所述變化性導致缺少水平性並且使得堆疊變困難。某些堆疊技術(例如直接混合的接合)對於地形的變化尤其是敏感的。
在具有圖1A-1F中所示類型的習知TSV處理中，一或多個背面介電層29可被設置在所述半導體部分12的背面之上、以及在所述露出的TSV之上。例如，在某些製程中，一阻障層(例如，一介電阻障層，例如是氮化矽、氮氧化矽、碳氮化矽、類鑽碳、等等)可以沉積在所述半導體部分12的背面之上、在所述露出的TSV的側壁之上、以及在所述露出的TSV的露出的端面之上。一第二介電層(例如是矽氧化物或是任何其它適當的介電質)可以沉積在所述介電阻障層之上，其包含在所述阻障層的上表面之上、在所述阻障層沿著所述露出的TSV的側壁延伸的部分之上、以及在所述阻障層沿著所述露出的TSV的端面被設置的部分之上。在沉積所述背面介電層之後，所述穿孔以及所述介電層的部分可被研磨或拋光(或者是以其它方式移除)，以平坦化所述穿孔並且降低非均勻性。
舉例而言，圖8A是描繪一穿孔結構18，其是利用一習知的中穿孔或後穿孔的製程，在研磨或拋光所述穿孔結構18之後所形成的、一介電層30(例如，一低溫氧化物(LTO)層)的一部分、以及一介電阻障層32(例如，一銅(Cu)擴散阻障層)的一部分。例如，所述LTO沉積製程可能牽涉到例如利用一矽烷(例如，四乙氧基矽烷(TEOS))，在200°C或更低的溫度下沉積一介電層。相對於所述LTO，一高溫氧化物(HTO)層可以具有一較高穩定的溫度。所述HTO層可以是能夠在一高於200°C的溫度下沉積的。在某些實施例中，所述HTO層可以是能夠在250°C或更高的溫度下沉積的。在某些實施例中，所述HTO層可以是能夠在300°C或更高的溫度、或是350°C或更高的溫度下沉積的。例如，所述HTO可包括一400°C TEOS。在圖8A中，所述介電阻障層32延伸在所述基體半導體部分的薄化的背面上，並且沿著所述導電的穿孔結構18的一側壁34(例如，沿著一介電襯層36的一側壁)來延伸。所述介電層30是被設置在所述介電阻障層32(例如一SixOyNz層)上，並且終止在所述介電阻障層32的沿著所述穿孔結構18的側壁34延伸的部分。在圖8A所示的結構中，所述介電層30並未接觸所述穿孔結構18的介電襯層36。
在習知的製程中，所述介電層30(以及所述介電阻障層32)可以利用一適當的沉積製程(例如，電漿增強化學氣相沉積(PE-CVD)製程)來加以沉積。然而，如上所解說的，被用來附接所述臨時的載體至所述微電子裝置的黏著劑在所述介電質沉積期間通常仍然是在適當的位置，並且通常對於高溫處理是敏感的。於是，在習知的製程中，所述背面介電層(其在某些配置中可包括像是矽氮化物的阻障材料以及像是矽氧化物的較低k材料)一般是在低溫(例如，在小於200°C、或是小於300°C的溫度)下沉積的。所述介電層30在低溫下的沉積可能形成一低品質的低溫矽氧化物層。確實，隨著所述裝置接著例如是在200°C及更高溫下被退火，空孔可能快速地生長在所述低溫氧化物(LTO)層之內。低品質的介電層對於某些應用(例如直接的接合製程)而言可能是有問題的。空孔的存在可能使得所述介電質表面不適合用於後續的處理，例如是直接的接合。再者，如同在圖5中所示，晶圓或晶粒厚度的非均勻性可能在所述接合表面上累積，使得沉積在所述元件上的額外的層可能會加劇所述非均勻性。當多個元件是堆疊的(例如，直接接合的)，厚度的非均勻性可能會負面地影響平坦度，並且降低在晶圓至晶圓(W2W)以及晶粒至晶圓(D2W)應用中的接合效用，並且可能會類似地負面影響額外的裝置層的轉移或疊層。
在此揭露的各種實施例是解決在穿孔形成及直接的接合上，由於穿孔開口的蝕刻非均勻性、晶粒或晶圓厚度非均勻性、以及背面介電層品質所造成的挑戰。圖6是根據一實施例的一微電子結構2的概要的橫截面側視圖。如同在圖6中所示，所述背面介電層可以在TSV露出之前先被形成為在兩個元件44、48(例如，兩個半導體元件)之間的一內嵌的層50。所揭露的實施例可以提供更佳的TSV深度均勻度、以及更佳的晶圓或晶粒厚度均勻度。再者，並不是沉積低品質的LTO作為所述背面介電層，所揭露的實施例是致能高品質的高溫氧化物(HTO)層作為所述背面介電層的使用，因為其是遠在所述低溫黏著劑被採用於載體附接之前就被形成。HTO作為所述介電層的使用可以有利地被使用在其中LTO層將會是非所要的應用，例如直接接合的應用中。
圖7A-7L是描繪根據各種實施例的一種用於形成微電子結構3之方法(參見圖7I-7K)。圖7A是展示一第一元件40以及一接合至所述第一元件40的第二元件42的概要的橫截面側視圖。所述第一元件40的一基體半導體部分44以及所述第二元件42的基體半導體部分48可被插入一第一介電阻障層46以及一第二介電層50。如同在圖7A中所示，一半導體基板(所述第一元件40的基體半導體部分44或是所述第二元件42的基體半導體部分48)被設置有一內嵌的介電層(所述第二介電層50)。例如，數種絕緣體上矽(SOI)製程的任一種都可被利用以提供所述內嵌的介電層(所述第二介電層50)。在一例子中，所述第一元件40(例如，一第一半導體元件)可以在無介於中間的黏著劑下沿著一接合介面52直接接合至所述第二元件42(例如，一第二半導體元件)。在某些實施例中，所述接合介面52可以是在所述第二介電層50之內。如同在以下更詳細解說的，所述第一及第二元件40、42的非導電的接合表面可被製備以用於直接的接合。例如，所述非導電或介電接合表面可被拋光至一高度的平滑度，並且利用一適當的物種而被活化及/或終止。所述第一及第二元件可被帶往直接的接觸，並且所述第一及第二元件的非導電的接合表面可以形成直接的共價鍵，而無介於中間的黏著劑。
一或多個內嵌的介電層可以沿著在所述第一及第二元件之間的所述接合介面而被設置。如同在圖7A中所示，所述第一介電阻障層46可被設置(例如，沉積)在所述第二元件42的基體半導體部分48上。所述第一介電阻障層46可包括任何適當的阻障層，其避免或降低導電材料(例如，銅)的擴散，其例如是氮化矽、碳化矽、氮氧化矽、碳氮化矽、類鑽碳、等等。所述第二介電層50可被設置在所述第一介電阻障層46以及所述第二元件42的基體半導體部分48之間，在所述第二元件42的基體半導體部分48上。在某些實施例中，所述第二介電層50可包括一高溫矽氧化物(HTO)材料。在某些實施例中，所述第二介電層50可包括氮氧化矽(SiON)或氮碳氧化矽(SiOCN)。例如，所述第二介電層50可包括SiO2、SiNx或是SiCNO。
在某些實施例中，所述第二介電層50可被設置在所述第二元件42上，並且所述第二元件42的第二介電層50可以直接接合至所述第一元件40的基體半導體部分44。在此種實施例中，所述接合介面52可以位於沿著在所述內嵌的介電層(所述第二介電層50)以及所述第一元件40之間的介面處。在其它實施例中，所述第二介電層50可被設置在所述第一元件40上，並且所述第一元件40的第二介電層50可以直接接合至所述第二元件42的基體半導體部分48。在此種實施例中，所述接合介面可以位於沿著在所述內嵌的介電層(所述第二介電層50)以及所述第二元件42之間的介面處。在另外其它實施例中，所述內嵌的介電層(所述第二介電層50)的一第一部分可被設置在所述第一元件40上，並且所述內嵌的介電層(所述第二介電層50)的一第二部分可被設置在所述第二元件42上，所述內嵌的介電層(所述第二介電層50)的第一及第二部分可以直接接合至彼此。在此種實施例中，所述接合介面可以在所述第一及第二部分之間，延伸在所述內嵌的介電層(所述第二介電層50)的內部中。所述內嵌的介電層(所述第二介電層50)可以具有在0.5微米至3微米的範圍內、或是在1微米至2微米的範圍內的厚度。所述內嵌的介電層的厚度可被選擇以平衡與被設計以形成在所述第一元件的相反側上的後段製程(BEOL)介電質的應力。
因為所述內嵌的介電層(所述第二介電層50)是在附接至一載體之前形成，因此高溫沉積製程可被利用以在所述第一及/或第二元件40、42上沉積所述介電層。例如，在某些實施例中，所述內嵌的介電層(所述第二介電層50)可包括一高溫氧化物(HTO)介電層，其具有相較於習知技術中所用的LTO層優異的品質。當被加熱到大於300°C或是大於350°C的溫度時，所述HTO層可以具有較少的缺陷。在某些實施例中，相較於LTO層，所述HTO層可以具有一相當低位準的具有SiH或OH鍵的形式的氫。例如，一LTO層可以具有一至少5%或至少10%的氫含量。再者，所述LTO層可以是多孔的，並且可以吸收濕氣。在退火期間，氫及/或濕氣的存在可能會擴散至所述接合介面52，並且造成空孔在LTO層中的形成。再者，所述LTO膜的密度通常可能是較低的，使得拋光速率及蝕刻速率可能是高於一HTO層約10%到20%。有利的是，在所揭露的實施例中所用的HTO層可以具有比一LTO層高的密度，其可以適應較快的拋光及蝕刻速率。再者，所述HTO層在各種的實施例中可以具有一小於5%、小於3%、或是小於1%的氫含量。在各種的實施例中，所述HTO在超過例如200°C、超過300°C、或是超過400°C的溫度下可以是化學穩定的。在其它實施例中，所述介電膜(例如，所述第二介電層50)可以在低溫及/或利用獨特的沉積製程來形成，以獲得具有例如Si、O、N、C的高品質的介電質。在先沉積所述介電層的彈性下，所述膜的組成物可被設計以得到針對於各種因素的改善的效能，其包含至金屬的擴散阻力、蝕刻選擇性、導熱度。此介電層(所述第二介電層50)可被設計以最佳化用於特定應用的性質。在某些實施例中，所述第二介電層50可以是沉積或生長的。例如，所述第二介電層50可包括藉由退火所產生的熱氧化物。在某些實施例中，所述第二介電層50可包括一相當薄的原生氧化物，例如是約1nm厚的原生氧化物。所述表面可被處理以生長較厚的氧化物以形成熱氧化物，其例如具有在一300nm到500nm的範圍內的厚度。例如所述表面可以在氧及/或濕氣的存在下被退火。
轉到圖7B，所述第一元件40的基體半導體部分44可被薄化(例如，被研磨及/或拋光)以形成一薄化的基體半導體部分44'。所述薄化的基體半導體部分44'的一表面在某些實施例中可以作為所述裝置(所述第一元件40)的一主動前表面54。例如是電晶體、等等(未顯示)的主動積體電路可以在圖7C-7E中所示的TSV形成之前或是之後，被形成在所述主動表面54以及在其上的BEOL金屬化層中或是之上。
在圖7C中，一種多步驟的蝕刻配方可被利用以可控制地形成用於穿孔結構57的開口56(參見圖7E-7L)。在一第一步驟中，一第一電漿蝕刻化學法可被利用以蝕刻穿過所述第一元件40的基體半導體部分44'(其在某些實施例中可包括矽)。所述第一蝕刻化學法可以具有在所述基體半導體部分44'(例如，矽)以及內嵌的介電層(例如，可包括矽氧化物的第一介電阻障層46)之間的高的蝕刻選擇性(例如，大約60：1)。例如，在某些實施例中，一博世(Bosch)蝕刻程序(其例如可以利用SF 6作為一蝕刻劑)可被利用以選擇性且可控制地形成所述開口56，其完全地穿過所述矽基體半導體部分44'。由於所述博世蝕刻製程，在所述第一元件中的基體半導體部分相鄰所述穿孔結構57的一第一側壁可以具有第一人為構造，其指出所述第一蝕刻製程。例如，所述第一蝕刻製程(例如，所述博世蝕刻)可能會留下具有脊部58的第一人為構造，其沿著所述基體半導體部分的第一側壁留下一表面粗糙度輪廓。因為所述高的蝕刻選擇性，所述內嵌的介電層(例如，所述第一介電阻障層46)可以作為一蝕刻停止層，以避免過度蝕刻到所述第二介電層50及/或下面的第二元件42的基體半導體部分48中。
一第二蝕刻步驟可包含一第二蝕刻化學法(例如，一介電質蝕刻化學法)，其蝕刻穿過所述第一介電阻障層46、所述第二介電層50(例如，矽氧化物)、以及進入所述第二半導體元件42的基體半導體部分48(例如，矽)的一部分。所述第二蝕刻化學法於是可以完全地蝕刻穿過所述第一及第二介電層46、50、並且以一可控制的量進入所述第二元件42的基體半導體部分48中。所述第二蝕刻可能沿著所述第一介電層46、所述第二介電阻障層50、以及所述第二元件42的基體半導體部分48的側壁形成第二人為構造。在利用光學成像技術檢視之際，所述第二人為構造在視覺上可能是不同於所述第一人為構造。例如，所述第二人為構造的表面粗糙度可能是不同於所述第一人為構造的表面粗糙度。在一實施例中，所述第二人為構造的表面粗糙度可以是低於(例如，較平滑的)所述第一人為構造的表面粗糙度。
所述第二蝕刻可以蝕刻到所述第二元件42的基體半導體部分48中一小於5微米、小於3微米、或是小於1微米的深度，例如是在一0.05微米至5微米的範圍內、在一0.05微米至3微米的範圍內、在一0.05微米至1微米的範圍內、在一0.05微米至0.5微米的範圍內、在一0.25微米至5微米的範圍內、在一0.25微米至3微米的範圍內、在一0.25微米至1微米的範圍內、或是在一0.5微米至1微米的範圍內。因為所述穿孔蝕刻前進只穿過所述第一元件40的一降低(薄化)的厚度，並且因為一選擇性的蝕刻已經被執行穿過剩餘的半導體基體厚度以停止在所述內嵌的介電質(所述第一介電層46以及所述第二介電阻障層50)上，並且因為進入所述第二元件42的基體半導體部分48的蝕刻深度相較於所述晶粒的整體厚度是如此的小，所以蝕刻均勻度可被控制到約小於1微米的均勻度。
轉到圖7D，所述穿孔結構57的一介電襯層54可以沿著所述第一元件40的基體半導體部分44'的側壁、沿著所述第一介電阻障層46及所述第二介電層50的側壁、以及沿著所述第二元件42的基體半導體部分48的側壁而被設置在所述開口56中。所述介電襯層54可包括任何適當的介電質，例如矽氧化物、氮化矽、等等。一阻障層(未顯示)可被設置在所述開口56內的所述介電襯層54上。在某些實施例中，所述阻障層可包括一導電的阻障層以避免或降低所述導電材料(例如銅)的遷移。所述穿孔結構57的導電的阻障層例如可包括一金屬或金屬氮化物，例如是氮化鈦、氮化鉭、或是任何其它適當的阻障層。
轉到圖7E，一晶種層(未顯示)可被設置在所述第一元件40的半導體部分之上、以及在所述開口56內而在所述開口56中的阻障層之上。導電穿孔62(例如，銅)可被設置(例如，電鍍)到所述開口56內而在所述晶種層(未顯示)之上。所述晶種及/或黏著層可以藉由拋光(例如，化學機械拋光或CMP)及/或濕式蝕刻技術，而從所述第一元件40的矽基體半導體部分44'的一上表面之上被移除。所述穿孔形成製程亦可具有低的厚度變化，例如是小於1微米的厚度變化。
在圖7F中，一或多個介電質及金屬化層，例如是後段製程(BEOL)層64可被設置在所述第一元件40的基體半導體部分44'的上表面(前表面)之上，並且連接至所述導電穿孔62。所述BEOL層64可包括線路以將來自所述TSV 62的電性信號繞線至所述微電子結構的其它部分。在其它實施例中，所述BEOL層64可以在圖7C的TSV蝕刻之前被設置。在圖7G中，一臨時載體66可以利用一臨時的黏著劑68來黏著至所述BEOL結構。如上所解說的，所述臨時的黏著劑68對於高溫處理可能是敏感的。因為所述內嵌的介電層(所述第一介電層46以及所述第二介電阻障層50)已經被設置，因此並不需要後續在高溫的背面介電質沉積，並且因此所述臨時的黏著劑68可被利用以附接所述載體66。在其它實施例中，所述載體66可以在無黏著劑下直接接合至所述BEOL 64。
轉到圖7H，在所述結構的一背面的第二元件42(包含其之基體半導體部分48)可被移除，以露出所述穿孔結構57。在某些實施例中，所述第二元件42可被背面研磨及/或拋光以露出所述TSV結構57。一旦所述第二元件42的半導體部分48已被移除後，所述TSV結構57是從所述第二介電層50突出。因為所述穿孔開口56是被形成具有高度的均勻度的深度(例如，由於大部分的深度的選擇性的本質會停止在所述內嵌的介電質50上，並且由於其低的深寬比，蝕刻到所述第二元件42的基體半導體部分48中的深度可以受到高度控制的)，因此所述穿孔結構57延伸超出所述第二介電層50的長度可以具有高度的均勻度。如同在圖7H中所示，當和習知的製程比較時，所揭露的實施例並不需要使用額外的乾式蝕刻，而且不需要使用低溫氮化物(LTN)阻障及LTO介電層，因此是比典型的背面TSV露出處理更為簡單而且較不昂貴的。
在圖7I中，所述微電子結構3的背面可被拋光及平坦化，以移除所述TSV結構57的突出部分。例如，所述背面可以利用一CMP製程而被拋光到高度的平滑度。在某些實施例中，所述CMP化學法可被選擇以凹陷所述TSV結構57低於所述HTO介電質表面，以使得後續的直接混合接合變得容易。所述較高品質的HTO介電層可以是適合用於直接接合至另一元件或結構。例如，如同在圖7J中所示，並且如同以下所解說的，所述微電子結構3可以在一晶圓至晶圓(W2W)製程中直接接合至另一裝置晶圓4或是多個晶圓的堆疊。在圖7K中，所述臨時載體66以及黏著劑68可被移除。所述微電子結構3可以整合到一更大的電子系統中、或是額外的元件層可以整合地被形成或疊層(例如，接合)在所述微電子結構3上。所述接合的晶圓可被單粒化為複數個接合的元件5或晶粒。
圖7L是描繪一替代的晶粒至晶圓(D2W)製程，其中具有晶圓形式的所述微電子結構可被設置在一切割框70上，並且被切割或單粒化。經切割的元件6可以製備用於直接的接合，並且被拾放到另一元件(例如一晶圓4、一整合的裝置晶粒、一堆疊的多個晶圓、等等)之上。如同在以下更詳細解說的，所述經切割的元件6(例如，經切割的微電子結構)可以在無黏著劑下直接接合至所述另一元件。在某些實施例中，所述經切割的元件6可包括所述元件5中之一。
如上所解說的，圖8A是展示利用一習知的背面TSV露出、阻障沉積以及LTO沉積製程所形成的穿孔結構18。圖8B是描繪根據在此揭露的實施例所形成的穿孔結構57。如同在圖8B中所示，所述第一元件40的一基體半導體部分44'可以具有一第一表面72、以及與所述第一表面72相對的一第二表面74。所述穿孔結構57可以沿著一非平行於所述第一表面72的方向，至少部分地延伸穿過(例如，完全地穿過)所述基體半導體部分44'。一第一介電阻障層46可被設置在所述基體半導體部分44'的第一表面72上，並且延伸至所述穿孔結構57。在所述舉例說明的實施例中，所述第一介電阻障層46是直接被設置在所述基體半導體部分44'上並且接觸所述基體半導體部分44'，儘管在其它實施例中，額外的層可以插置在所述第一介電阻障層46以及所述基體半導體部分44'之間。一第二介電層50可被設置在所述第一介電阻障層46上並且可以延伸至所述穿孔結構57。在所述舉例說明的實施例中，所述第二介電層50是直接被設置在所述第一介電阻障層46上並且接觸所述第一介電阻障層46，但是在其它實施例中，額外的層可以插置在所述第一介電阻障層46以及所述第二介電層50之間。
所述穿孔結構57可包含一導電穿孔62以及一被設置在所述導電穿孔62周圍的介電襯層54。所述第二介電層50可以在無介於中間的阻障下延伸至(例如，並且可以接觸)所述介電襯層54。所述穿孔結構57可包括一第二阻障層78，其是沿著所述導電穿孔延伸在所述導電穿孔62的金屬(例如，銅)以及所述介電襯層54之間。如上所解說的，所述第二介電層50可包括一高溫矽氧化物層(HTO)。再者，如上所解說的，所述基體半導體部分44'相鄰所述穿孔結構57的一第一側壁80可以具有指出一第一蝕刻製程的第一人為構造，並且所述介電層50相鄰所述穿孔結構57的一第二側壁82可以具有第二人為構造，其指出一不同於所述第一蝕刻製程的第二蝕刻製程。所述第一及第二人為構造具有沿著所述第一及第二側壁80、82的不同的表面粗糙度輪廓。例如，所述第一人為構造包括指出一Bosch蝕刻製程的脊部。在某些實施例中，所述第一人為構造包括脊部，而所述第二人為構造並不包括脊部。在某些其它實施例中，所述第一人為構造包括具有一第一表面粗糙度的脊部，而所述第二人為構造包括具有不同於(例如，較平滑於)所述第一表面粗糙度的一第二表面粗糙度的脊部。此種人為構造可以是透過最終產品的一掃描電子顯微鏡(SEM)影像可見的。
如上所解說的，所述第一介電阻障層46可包括氮化矽，儘管如上所解說的其它類型的介電材料亦可被利用。所述穿孔結構57可以完全延伸穿過所述基體半導體部分44'、所述第一介電阻障層46、以及所述第二介電層50。所述穿孔結構57可以具有一端面84，其是與所述第二介電層50的一與所述基體半導體部分44'相對的表面86齊平的、或是相對於表面86稍微凹陷的。在各種的實施例中，可以有利的是所述導電的穿孔結構57的端面84相對於所述介電層50的表面86稍微凹陷，以容許在退火期間的熱膨脹以及形成直接的金屬的接合。或者是，所述穿孔結構57以及特別是所述穿孔結構57的導電穿孔62(例如，銅)可以從所述第二介電質(HTO)表面凹陷小於30nm、小於20nm、特別是小於15nm或小於10nm，以使得後續的直接混合的接合變得容易。所述穿孔結構57的端面84以及所述介電層50的表面86可包括平坦化的表面。 直接接合方法以及直接接合結構的例子
在此揭露的各種實施例是有關於直接接合結構，其中兩個元件可以在無介於中間的黏著劑下直接接合至彼此。兩個或多個半導體元件(例如整合的裝置晶粒、晶圓、等等)可以彼此堆疊或是接合至彼此，以形成一接合結構。一元件的導電的接觸墊可以電連接至另一元件的對應的導電的接觸墊。任何適當數目的元件都可以堆疊在所述接合結構中。
在某些實施例中，所述元件是在無黏著劑下直接接合至彼此。在各種的實施例中，一第一元件的一非導電或介電材料可以在無黏著劑下直接接合至一第二元件的一對應的非導電或是介電場區域。所述非導電材料可被稱為所述第一元件的一非導電的接合區域或接合層。在某些實施例中，所述第一元件的所述非導電材料可以利用介電質至介電質接合技術來直接接合至所述第二元件的對應的非導電材料。例如，介電質至介電質的接合可以在無黏著劑下利用至少在美國專利號9,564,414；9,391,143；以及10,434,749中揭露的直接接合的技術來形成，所述美國專利的每一個的整體內容是以其整體且為了所有的目的而被納入在此作為參考。
在各種的實施例中，直接的混合接合可以在無介於中間的黏著劑下加以形成。例如，介電質接合表面可被拋光至高度的平滑度。所述接合表面可被清洗並且曝露到一電漿及/或蝕刻劑以活化所述表面。在某些實施例中，所述表面可以在活化之後或是在活化期間(例如，在所述電漿及/或蝕刻製程期間)利用一物種來終止。在不受限於理論下，在某些實施例中，所述活化製程可被執行以斷開在所述接合表面的化學鍵，並且所述終止製程可以在所述接合表面提供額外的化學物種，其改善在直接的接合期間的接合能量。在某些實施例中，所述活化及終止是在同一步驟中提供，例如是一電漿或濕式蝕刻劑來活化及終止所述表面。在其它實施例中，所述接合表面可被終止在一個別的處理中，以提供所述額外的物種以用於直接的接合。在各種的實施例中，所述終止物種可包括氮。再者，在某些實施例中，所述接合表面可被曝露到氟。例如，可能有一或多個氟峰靠近層及/或接合介面。因此，在所述直接接合結構中，在兩個介電材料之間的接合介面可包括一具有較高氮含量的非常平順的介面及/或在所述接合介面的氟峰。活化及/或終止處理的額外的例子可見於整個美國專利號9,564,414；9,391,143；以及10,434,749，所述美國專利的每一個的整體內容是以其整體且為了所有的目的而被納入在此作為參考。
在各種的實施例中，所述第一元件的導電的接觸墊亦可以直接接合至所述第二元件的對應的導電的接觸墊。例如，一混合接合技術可被利用以沿著一包含如上所述地製備的共價直接接合的介電質至介電質的表面接合介面來提供導體至導體的直接接合。在各種的實施例中，所述導體至導體(例如，接觸墊至接觸墊)的直接接合以及所述介電質至介電質的混合接合可以利用至少在美國專利號9,716,033以及9,852,988中所揭露的直接接合技術來形成，所述美國專利的每一個的整體內容是以其整體且為了所有的目的而被納入在此作為參考。
例如，如上所解說的，介電質接合表面可被製備並且在無介於中間的黏著劑下直接接合至彼此。導電的接觸墊(其可被非導電的介電質場區域所圍繞)亦可以在無介於中間的黏著劑下直接接合至彼此。在某些實施例中，所述個別的接觸墊可以是凹陷到低於所述介電質場或非導電的接合區域的外部表面(例如，上表面)，例如是凹陷小於30nm、小於20nm、小於15nm、或是小於10nm、例如凹陷在一2nm至20nm的範圍內、或是在一4nm至10nm的範圍內。在某些實施例中，所述非導電的接合區域可以在室溫無黏著劑下直接接合至彼此，並且所述經接合的結構接著可加以退火。在退火之際，所述接觸墊可以擴張並且彼此接觸，以形成一金屬到金屬的直接接合。有利的是，由加州聖荷西Xperi販售的Direct Bond Interconnect或DBI ®技術的使用可以致能高密度的墊橫跨所述直接接合介面的連接(例如，用於一般的陣列的小或細微的間距)。在某些實施例中，所述焊墊或是內嵌在所述接合的元件中之一的接合表面中的導電線路的間距可以是小於40微米、或小於10微米、或甚至是小於2微米。對於某些應用而言，所述焊墊的間距相對所述焊墊的尺寸中之一的比例是小於5、或是小於3、以及有時期望的是小於2。在其它應用中，內嵌在所述接合的元件中之一的接合表面中的導電線路的寬度範圍可以是在0.3至3微米之間。在各種的實施例中，所述接觸墊及/或線路可包括銅，儘管其它金屬可能是適當的。
因此，在直接的接合製程中，一第一元件可以在無介於中間的黏著劑下直接接合至一第二元件。在某些配置中，所述第一元件可包括一單粒化的元件，例如是一單粒化的整合的裝置晶粒。在其它配置中，所述第一元件可包括一載體或基板(例如，一晶圓)，其包含複數個(例如，數十個、數百個、或是更多個)裝置區域，當被單粒化時，其形成複數個整合的裝置晶粒。類似地，所述第二元件可包括一單粒化的元件，例如一單粒化的整合的裝置晶粒。在其它配置中，所述第二元件可包括一載體或基板(例如，一晶圓)。
如同在此所解說的，所述第一及第二元件可以在無黏著劑下直接接合至彼此，其不同於一沉積製程。在一應用中，在所述經接合的結構中的第一元件的一寬度是類似於所述第二元件的一寬度。在某些其它實施例中，在所述經接合的結構中的第一元件的一寬度是不同於所述第二元件的一寬度。類似地，在所述經接合的結構中的較大的元件的寬度或面積可以是大於較小的元件的寬度或面積至少10%。於是，所述第一及第二元件可以包括非沉積的元件。再者，不同於沉積的層，直接接合的結構可能沿著其中存在奈米空孔的接合介面包含一缺陷區域。所述奈米空孔可能是由於所述接合表面的活化(例如，曝露到電漿)而形成的。如上所解說的，所述接合介面可能包含來自所述活化及/或上一個化學處理製程的材料濃度。例如，在利用氮電漿於活化的實施例中，一氮峰可被形成在所述接合介面。在利用氧電漿於活化的實施例中，一氧峰可被形成在所述接合介面。在某些實施例中，所述接合介面可包括氮氧化矽、氮碳氧化矽、或是碳氮化矽。如同在此所解說的，所述直接的接合可包括一共價鍵，其是比凡得瓦鍵強的。所述接合層亦可包括拋光的表面，其被平坦化至高度的平滑度。
在各種的實施例中，在所述接觸墊之間的金屬至金屬的接合可加以接合成使得銅顆粒橫跨所述接合介面生長到彼此之中。在某些實施例中，所述銅可以具有沿著111晶面定向的顆粒，以得到橫跨所述接合介面改善的銅擴散。所述接合介面可以實質完全延伸至所述接合的接觸墊的至少一部分，使得在或是接近所述接合的接觸墊的非導電的接合區域之間實質沒有間隙。在某些實施例中，一阻障層可被設置在所述接觸墊(例如，其可包含銅)之下。然而，在其它實施例中，在所述接觸墊之下可以沒有阻障層，例如是如同在US2019/0096741中所述的，其是以其整體且為了所有的目的而被納入在此作為參考。
在一實施例中，一種微電子結構被揭示。所述微電子結構可包含一基體半導體部分，其具有一第一表面以及與所述第一表面相對的一第二表面。所述微電子結構可包含一穿孔結構，其沿著一非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分。所述微電子結構可包含一第一介電阻障層，其被設置在所述基體半導體部分的所述第一表面上並且延伸至所述穿孔結構。所述微電子結構可包含一第二介電層，其被設置在所述第一介電阻障層上並且延伸至所述穿孔結構。
在某些實施例中，所述穿孔結構包括一導電穿孔以及一被設置在所述導電穿孔的周圍的介電襯層，所述第二介電層是延伸至所述介電襯層。在某些實施例中，所述穿孔結構包括一第二阻障層，其沿著所述導電穿孔延伸在所述導電穿孔以及所述介電襯層之間。在某些實施例中，所述第二介電層包括一介電層，其包含氮氧化矽。在某些實施例中，所述第二介電層包括一高溫矽氧化物層。在某些實施例中，所述第二介電層包括一介電層，其包含氮碳氧化矽。在某些實施例中，所述基體半導體部分相鄰所述穿孔結構的一第一側壁具有指出一第一蝕刻製程的第一人為構造，並且所述介電層相鄰所述穿孔結構的一第二側壁具有指出一不同於所述第一蝕刻製程的第二蝕刻製程的第二人為構造。在某些實施例中，所述第一及第二人為構造具有沿著所述第一及第二側壁的不同的表面粗糙度輪廓。在某些實施例中，所述第一人為構造包括指出一博世蝕刻製程的脊部。在某些實施例中，所述第一介電阻障層包括氮化矽。在某些實施例中，所述穿孔結構完全地延伸穿過所述基體半導體部分、所述第一介電阻障層、以及所述第二介電層。在某些實施例中，所述穿孔結構具有一端面，其是相對於所述第二介電層的與所述基體半導體部分相對的一表面凹陷的。在某些實施例中，所述穿孔結構的所述端面以及所述介電層的所述表面包括平坦化的表面。在某些實施例中，所述第二介電層以及所述穿孔結構是沿著一接合介面在無介於中間的黏著劑下直接接合至另一元件。在某些實施例中，所述基體半導體部分的所述第二表面包括一包含主動電路的主動表面、一或多個在所述主動表面之上的絕緣層、以及在所述一或多個絕緣層之上的後段製程層。
在另一實施例中，一種微電子結構被揭示。所述微電子結構可包含一基體半導體部分，其具有一第一表面以及與所述第一表面相對的一第二表面；一介電層，其被設置在所述基體半導體部分的所述第一表面之上；一穿孔結構，其沿著一非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分以及穿過所述介電層，其中所述基體半導體部分相鄰所述穿孔結構的一第一側壁具有指出一第一蝕刻製程的第一人為構造，並且所述介電層相鄰所述穿孔結構的一第二側壁具有指出一不同於所述第一蝕刻製程的第二蝕刻製程的第二人為構造。
在某些實施例中，一阻障介電層是插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。在某些實施例中，所述穿孔結構包括一導電穿孔、以及一被設置在所述導電穿孔的周圍的介電襯層，所述介電層是延伸至所述介電襯層。在某些實施例中，所述穿孔結構包括一第二阻障層，其是沿著所述導電穿孔延伸在所述導電穿孔以及所述介電襯層之間。在某些實施例中，所述第二介電層包括一高溫矽氧化物層。在某些實施例中，所述第一及第二人為構造具有沿著所述第一及第二側壁的不同的表面粗糙度輪廓。在某些實施例中，所述第一人為構造包括指出一博世蝕刻製程的脊部。在某些實施例中，所述介電層以及所述穿孔結構沿著一接合介面在無介於中間的黏著劑下直接接合至另一元件。
在另一實施例中，一種微電子結構被揭示。所述微電子結構可包含一基體半導體部分，其具有一第一表面以及與所述第一表面相對的一第二表面；一穿孔結構，其是沿著一非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分；一介電層，其被設置在所述基體半導體部分上並且延伸至所述穿孔結構，所述介電層包括一高溫矽氧化物層。在某些實施例中，一阻障介電層是插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
在另一實施例中，一種微電子結構被揭示。所述微電子結構可包含一基體半導體部分，其具有一第一表面以及與所述第一表面相對的一第二表面；一穿孔結構，其是沿著一非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分；一介電層，其被設置在所述基體半導體部分上並且延伸至所述穿孔結構，所述介電層包括一氮氧化矽層。在某些實施例中，一阻障介電層是插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
在另一實施例中，一種形成微電子結構之方法被揭示。所述方法可包含提供一半導體結構，其包含一內嵌的介電層；穿過半導體結構的一前面來蝕刻一開口以停止在所述內嵌的介電層上；繼續蝕刻所述開口穿過所述內嵌的介電層；沉積一導電材料到所述開口中以形成一導電穿孔；以及從所述半導體結構的一背面露出所述導電穿孔。
在某些實施例中，提供所述半導體結構是包括提供一基體半導體部分以及一基底基板，所述內嵌的介電層是被設置在所述基體半導體部分以及所述基底基板之間。在某些實施例中，繼續蝕刻所述開口是包括部分地蝕刻到所述基底基板中。在某些實施例中，露出所述導電穿孔是包括移除所述基底基板。在某些實施例中，所述方法包括在所述基體半導體部分以及所述基底基板中之一上形成所述內嵌的介電層的至少一部分。在某些實施例中，形成所述內嵌的介電層的所述至少一部分是包括形成一第一阻障介電層、以及在所述第一阻障介電層上的一第二介電層。在某些實施例中，所述方法包括在所述基體半導體部分上形成所述內嵌的層的一第一部分、以及在所述基底基板上形成所述內嵌的介電層的一第二部分。在某些實施例中，所述方法包括在沉積所述導電材料之後，退火所述微電子結構。在某些實施例中，露出是包括拋光所述半導體結構的所述背面。在某些實施例中，所述方法包括在無介於中間的黏著劑下直接接合所述半導體結構的所述拋光後的背面至另一元件。在某些實施例中，直接接合是包括在無介於中間的黏著劑下沿著一接合介面來直接接合所述內嵌的介電層以及所述導電穿孔的一拋光的表面至所述另一元件。
除非上下文另有清楚要求，否則在整個所述說明及請求項，所述字詞"包括"、"包含"與類似者是欲用包含的意思來解釋，而非互斥或窮舉的意思；換言之是用"包含但不限於"的意思來解釋。如同在此一般使用的字詞"耦接"是兩個或多個元件可以直接連接或是藉由一或多個中間的元件連接的。同樣地，如同在此一般使用的字詞"連接"是指兩個或多個元件可以直接連接或是藉由一或多個中間的元件連接的。此外，所述字詞"在此"、"以上"、"以下"以及具有類似意義的字詞當被使用在此申請案時，其應是指此整體申請案，而非此申請案的任何特定的部分。再者，如同在此所用的，當一第一元件被描述為是在一第二元件"上"或"之上"時，所述第一元件可以是直接在所述第二元件上或之上，使得所述第一及第二元件直接接觸、或是所述第一元件可以是間接在所述第二元件上或之上，使得一或多個元件是插置在所述第一及第二元件之間。在其中上下文允許的情形中，在以上的詳細說明中利用單數或複數的字亦分別可包含複數或單數。關於一表列的兩個或多個項目的字"或"，該字是涵蓋所述字的以下解釋的全部：在所述表列中的項目的任一個、在所述表列中的全部項目、以及在所述表列中的項目的任意組合。
在一特點中，一種微電子結構被揭示。所述微電子結構可包含一基體半導體部分，其具有一第一表面、以及與所述第一表面相對的一第二表面。所述微電子結構可包含一穿孔結構，其沿著非平行於所述第一表面的一方向至少部分地延伸穿過所述基體半導體部分。所述微電子結構可包含一第一介電阻障層，其被設置在所述基體半導體部分的所述第一表面上並且延伸至所述穿孔結構。所述微電子結構可包含一第二介電層，其被設置在所述第一介電阻障層上並且延伸至所述穿孔結構。
在一實施例中，所述穿孔結構包含一導電穿孔以及一介電襯層，其被設置在所述導電穿孔的周圍。所述第二介電層可以延伸至所述介電襯層。
所述穿孔結構可包含一第二阻障層，其是沿著所述導電穿孔延伸在所述導電穿孔以及所述介電襯層之間。
在一實施例中，所述第二介電層包含一介電層，其包含氮氧化矽。
在一實施例中，所述第二介電層包含一高溫矽氧化物層。
在一實施例中，所述第二介電層包含一介電層，其包含氮碳氧化矽。
在一實施例中，所述基體半導體部分相鄰所述穿孔結構的一第一側壁具有指出一第一蝕刻製程的第一人為構造，並且所述介電層相鄰所述穿孔結構的一第二側壁具有指出一不同於所述第一蝕刻製程的第二蝕刻製程的第二人為構造。
所述第一及第二人為構造可以具有沿著所述第一及第二側壁的不同的表面粗糙度輪廓。
所述第一人為構造包含指出一Bosch蝕刻製程的脊部。
在一實施例中，所述第一介電阻障層包含氮化矽。
在一實施例中，所述穿孔結構完全地延伸穿過所述基體半導體部分、所述第一介電阻障層、以及所述第二介電層。
在一實施例中，所述穿孔結構具有一端面，其是相對於所述第二介電層的與所述基體半導體部分相對的一表面凹陷的。
所述穿孔結構的所述端面以及所述介電層的所述表面可包含平坦化的表面。
在一實施例中，所述第二介電層以及所述穿孔結構是沿著一接合介面在無介於中間的黏著劑下直接接合至另一元件。
在一實施例中，所述基體半導體部分的所述第二表面是包含一包含主動電路的主動表面、一或多個在所述主動表面之上的絕緣層、以及一或多個在所述一或多個絕緣層之上的後段製程層。
在一特點中，一種微電子結構被揭示。所述微電子結構可包含一基體半導體部分，其具有一第一表面、以及與所述第一表面相對的一第二表面、一介電層，其被設置在所述基體半導體部分的所述第一表面之上、以及一穿孔結構，其是沿著一非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分以及穿過所述介電層。所述基體半導體部分相鄰所述穿孔結構的一第一側壁具有指出一第一蝕刻製程的第一人為構造。所述介電層相鄰所述穿孔結構的一第二側壁具有指出一不同於所述第一蝕刻製程的第二蝕刻製程的第二人為構造。
在一實施例中，一阻障介電層是插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
所述穿孔結構可包含一導電穿孔以及一被設置在所述導電穿孔的周圍的介電襯層。所述介電層可以延伸至所述介電襯層。
所述穿孔結構可包含一第二阻障層，其是沿著所述導電穿孔延伸在所述導電穿孔以及所述介電襯層之間。
在一實施例中，所述第二介電層包含一高溫矽氧化物層。
在一實施例中，所述第一及第二人為構造具有沿著所述第一及第二側壁的不同的表面粗糙度輪廓。
所述第一人為構造可包含指出一Bosch蝕刻製程的脊部。
在一實施例中，所述介電層以及所述穿孔結構是沿著一接合介面在無介於中間的黏著劑下直接接合至另一元件。
在一特點中，一種微電子結構被揭示。所述微電子結構可包含一基體半導體部分，其具有一第一表面、以及與所述第一表面相對的一第二表面、一穿孔結構，其沿著一非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分，以及一介電層，其被設置在所述基體半導體部分上並且延伸至所述穿孔結構。所述介電層包含一高溫矽氧化物層。
在一實施例中，一阻障介電層是插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
在一特點中，一種微電子結構被揭示。所述微電子結構可包含一基體半導體部分，其具有一第一表面、以及與所述第一表面相對的一第二表面、一穿孔結構，其沿著一非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分、以及一介電層，其是被設置在所述基體半導體部分上並且延伸至所述穿孔結構。所述介電層包含一氮氧化矽層。
在一實施例中，一阻障介電層是插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
在一特點中，一種形成微電子結構之方法被揭示。所述方法可包含提供一半導體結構，其包含一內嵌的介電層。所述方法可包含穿過半導體結構的一前面來蝕刻一開口以停止在所述內嵌的介電層上。所述方法可包含繼續蝕刻所述開口穿過所述內嵌的介電層。所述方法可包含沉積一導電材料到所述開口中以形成一導電穿孔。所述方法可包含從所述半導體結構的一背面露出所述導電穿孔。
在一實施例中，所述半導體結構包含複數個內嵌的介電層，其包含所述內嵌的介電層。
在一實施例中，提供所述半導體結構是包含提供一基體半導體部分以及一基底基板。所述內嵌的介電層可被設置在所述基體半導體部分以及所述基底基板之間。
所述繼續蝕刻所述開口可包含部分地蝕刻到所述基底基板中。
所述露出所述導電穿孔可包含移除所述基底基板。
所述方法可進一步包含在所述基體半導體部分以及所述基底基板中之一上形成所述內嵌的介電層的至少一部分。
所述形成所述內嵌的介電層的所述至少一部分可包含形成一第一阻障介電層、以及在所述第一阻障介電層上的一第二介電層。
所述方法可進一步包含在所述基體半導體部分上形成所述內嵌的層的一第一部分、以及在所述基底基板上形成所述內嵌的介電層的一第二部分。
在一實施例中，所述方法進一步包含在沉積所述導電材料之後，退火所述微電子結構。
在一實施例中，所述露出是包含拋光所述半導體結構的所述背面。
所述方法可進一步包含在無介於中間的黏著劑下直接接合所述半導體結構的所述拋光後的背面至另一元件。
所述直接接合可以包含在無介於中間的黏著劑下沿著一接合介面來直接接合所述內嵌的介電層以及所述導電穿孔的一拋光的表面至所述另一元件。
再者，在此使用的條件語言，例如尤其是"可"、"可以"、"可能"、"或許"、"例如"、"像是"與類似者，除非另有明確陳述、或者在被使用的上下文之內另有理解，否則一般是欲傳達某些實施例有包含、而其它實施例並不包含某些特點、元件及/或狀態。因此，此種條件語言一般並非欲意指特點、元件及/或狀態以任何方式對於一或多個實施例而言是必要的。
儘管某些實施例已經加以敘述，但是這些實施例只是為了舉例而被提出，因而並不欲限制本揭露內容的範疇。確實，在此所述的新穎的設備、方法及系統可以用各種其它形式來體現；再者，以在此所述的方法及系統的形式的各種省略、替代、以及改變可加以完成，而不脫離本揭露內容的精神。例如，儘管區塊是以一給定的配置來呈現，但是替代實施例可以利用不同的構件及/或電路拓樸來執行類似的功能，並且某些區塊可被刪除、移動、加入、細分、組合、及/或修改。這些區塊的每一個可以用各種不同的方式來實施。上述各種實施例的元件及動作的任何適當的組合都可以結合以提供進一步的實施例。所附的請求項及其等同物是欲涵蓋此種將會落入本揭露內容的範疇及精神之內的形式或修改。
1:微電子結構 2:微電子結構 3:微電子結構 4:晶圓 5:接合的元件 6:經切割的元件 12:基體半導體部分 12a:主動表面 14:絕緣層 16:開口 18:穿孔結構 20:導電墊 22:金屬化層 24:導電互連 26:載體 28:黏著劑 29:介電層 30:介電層 31:金屬化層 32:介電阻障層 34:側壁 36:介電襯層 40:第一元件 42:第二元件 44:基體半導體部分 44':薄化的基體半導體部分 46:第一介電阻障層 48:基體半導體部分 50:第二介電層 52:接合介面 54:主動前表面/介電襯層 56:開口 57:穿孔結構 58:脊部 62:導電穿孔 64:後段製程(BEOL)層 66:臨時載體 68:臨時的黏著劑 70:切割框 72:第一表面 74:第二表面 78:第二阻障層 80:第一側壁 82:第二側壁 84:端面 86:表面
特定的實施方式現在將會參考以下的圖式來加以描述，所述圖式是舉例提供的，而非限制性的。
[圖1A]是描繪在用於一微電子結構中形成一直通基板穿孔的一製程中的一步驟。
[圖1B]是描繪在用於所述微電子結構中形成所述直通基板穿孔的所述製程中的另一步驟。
[圖1C]是描繪在用於所述微電子結構中形成所述直通基板穿孔的所述製程中的另一步驟。
[圖1D]是描繪在用於所述微電子結構中形成所述直通基板穿孔的所述製程中的另一步驟。
[圖1E]是描繪在用於所述微電子結構中形成所述直通基板穿孔的所述製程中的另一步驟。
[圖1F]是描繪在用於所述微電子結構中形成所述直通基板穿孔的所述製程中的另一步驟。
[圖2]是展示在一12吋晶圓的不同位置所形成的穿孔的高度。
[圖3]是針對於一8吋晶圓在TSV露出之後的一晶圓分布圖，其展示具有過長的長度的穿孔、以及具有過短的長度的穿孔。
[圖4]是展示在TSV平坦化之後的一8吋晶圓上的厚度變化的分布圖。
[圖5]是一具有表面非均勻性的結構的概要的橫截面側視圖。
[圖6]是根據一實施例的一微電子結構的概要的橫截面側視圖。
[圖7A]是描繪在根據一實施例的一種用於形成微電子結構之方法中的一步驟。
[圖7B]是描繪在用於形成所述微電子結構的所述方法中的另一步驟。
[圖7C]是描繪在用於形成所述微電子結構的所述方法中的另一步驟。
[圖7D]是描繪在用於形成所述微電子結構的所述方法中的另一步驟。
[圖7E]是描繪在用於形成所述微電子結構的所述方法中的另一步驟。
[圖7F]是描繪在用於形成所述微電子結構的所述方法中的另一步驟。
[圖7G]是描繪被接合至一載體的所述微電子結構。
[圖7H]是描繪在一移除製程之後的被接合至所述載體的所述微電子結構。
[圖7I]是描繪在另一移除製程之後的被接合至所述載體的所述微電子結構。
[圖7J]是描繪被接合至一晶圓的所述微電子結構。
[圖7K]是描繪在所述載體的移除之後的被接合至所述晶圓的所述微電子結構。
[圖7L]是描繪被安裝到另一元件的單粒化的元件。
[圖8A]是一穿孔結構的橫截面圖。
[圖8B]是根據一實施例的一穿孔結構的橫截面圖。
3:微電子結構
4:晶圓
44':薄化的基體半導體部分
46:第一介電阻障層
50:第二介電層
64:後段製程(BEOL)層

Claims (39)

  1. 一種微電子結構，其包括： 基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面； 穿孔結構，其沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分； 第一介電阻障層，其被設置在所述基體半導體部分的所述第一表面上，並且延伸至所述穿孔結構；以及 第二介電層，其被設置在所述第一介電阻障層上，並且延伸至所述穿孔結構。
  2. 如請求項1之微電子結構，其中所述穿孔結構包括導電穿孔以及被設置在所述導電穿孔的周圍的介電襯層，所述第二介電層延伸至所述介電襯層。
  3. 如請求項2之微電子結構，其中所述穿孔結構包括第二阻障層，其沿著所述導電穿孔延伸在所述導電穿孔以及所述介電襯層之間。
  4. 如請求項1至3的任一項之微電子結構，其中所述第二介電層包括介電層，其包含氮氧化矽。
  5. 如請求項1至3的任一項之微電子結構，其中所述第二介電層包括高溫矽氧化物層。
  6. 如請求項1至3的任一項之微電子結構，其中所述第二介電層包括介電層，其包含氮碳氧化矽。
  7. 如請求項1至6的任一項之微電子結構，其中所述基體半導體部分相鄰所述穿孔結構的第一側壁具有指出第一蝕刻製程的第一人為構造，並且所述介電層相鄰所述穿孔結構的第二側壁具有指出不同於所述第一蝕刻製程的第二蝕刻製程的第二人為構造。
  8. 如請求項7之微電子結構，其中所述第一人為構造及所述第二人為構造具有沿著所述第一側壁及所述第二側壁的不同的表面粗糙度輪廓。
  9. 如請求項8之微電子結構，其中所述第一人為構造包括指出博世(Bosch)蝕刻製程的脊部。
  10. 如請求項1至9的任一項之微電子結構，其中所述第一介電阻障層包括氮化矽。
  11. 如請求項1至10的任一項之微電子結構，其中所述穿孔結構完全地延伸穿過所述基體半導體部分、所述第一介電阻障層以及所述第二介電層。
  12. 如請求項1至11的任一項之微電子結構，其中所述穿孔結構具有端面，其是相對於所述第二介電層的與所述基體半導體部分相對的表面凹陷的。
  13. 如請求項12之微電子結構，其中所述穿孔結構的所述端面以及所述介電層的所述表面包括平坦化的表面。
  14. 如請求項1至13的任一項之微電子結構，其中所述第二介電層以及所述穿孔結構沿著接合介面在無中間黏著劑下直接接合至另一元件。
  15. 如請求項1至14的任一項之微電子結構，其中所述基體半導體部分的所述第二表面包括含有主動電路的主動表面、在所述主動表面之上的一或多個絕緣層以及在所述一或多個絕緣層之上的一或多個後段製程層。
  16. 一種微電子結構，其包括：  基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面； 介電層，其被設置在所述基體半導體部分的所述第一表面之上；以及 穿孔結構，其沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分以及穿過所述介電層，其中所述基體半導體部分相鄰所述穿孔結構的第一側壁具有指出第一蝕刻製程的第一人為構造，並且所述介電層相鄰所述穿孔結構的第二側壁具有指出不同於所述第一蝕刻製程的第二蝕刻製程的第二人為構造。
  17. 如請求項16之微電子結構，其中阻障介電層是插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
  18. 如請求項17之微電子結構，其中所述穿孔結構包括導電穿孔以及被設置在所述導電穿孔的周圍的介電襯層，所述介電層延伸至所述介電襯層。
  19. 如請求項18之微電子結構，其中所述穿孔結構包括第二阻障層，其沿著所述導電穿孔延伸在所述導電穿孔以及所述介電襯層之間。
  20. 如請求項16至19的任一項之微電子結構，其中所述第二介電層包括高溫矽氧化物層。
  21. 如請求項16至20的任一項之微電子結構，其中所述第一人為構造及所述第二人為構造具有沿著所述第一側壁及所述第二側壁的不同的表面粗糙度輪廓。
  22. 如請求項21之微電子結構，其中所述第一人為構造包括指出博世蝕刻製程的脊部。
  23. 如請求項16至22的任一項之微電子結構，其中所述介電層以及所述穿孔結構沿著接合介面在無中間黏著劑下直接接合至另一元件。
  24. 一種微電子結構，其包括：  基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面； 穿孔結構，其沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分； 介電層，其被設置在所述基體半導體部分上並且延伸至所述穿孔結構，所述介電層包括高溫矽氧化物層。
  25. 如請求項24之微電子結構，其中阻障介電層插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
  26. 一種微電子結構，其包括：  基體半導體部分，其具有第一表面以及與所述第一表面相對的第二表面； 穿孔結構，其沿著非平行於所述第一表面的方向至少部分地延伸穿過所述基體半導體部分； 介電層，其被設置在所述基體半導體部分上並且延伸至所述穿孔結構，所述介電層包括氮氧化矽層。
  27. 如請求項26之微電子結構，其中阻障介電層插置在所述介電層以及所述基體半導體部分之間，但是並不插置在所述介電層以及所述穿孔結構之間。
  28. 一種形成微電子結構之方法，所述方法包括：  提供包含內嵌的介電層的半導體結構； 穿過所述半導體結構的前面來蝕刻開口，以停止在所述內嵌的介電層上； 繼續蝕刻所述開口穿過所述內嵌的介電層； 沉積導電材料到所述開口中以形成導電穿孔；以及 從所述半導體結構的背面露出所述導電穿孔。
  29. 如請求項28之方法，其中所述半導體結構包括複數個內嵌的介電層，其包含所述內嵌的介電層。
  30. 如請求項28之方法，其中提供所述半導體結構包括提供基體半導體部分以及基底基板，所述內嵌的介電層被設置在所述基體半導體部分以及所述基底基板之間。
  31. 如請求項30之方法，其中繼續蝕刻所述開口包括部分地蝕刻到所述基底基板中。
  32. 如請求項30或31之方法，其中露出所述導電穿孔包括移除所述基底基板。
  33. 如請求項30至32的任一項之方法，其進一步包括在所述基體半導體部分以及所述基底基板中之一上形成所述內嵌的介電層的至少一部分。
  34. 如請求項33之方法，其中形成所述內嵌的介電層的所述至少一部分包括形成第一阻障介電層以及在所述第一阻障介電層上的第二介電層。
  35. 如請求項33之方法，其進一步包括在所述基體半導體部分上形成所述內嵌的層的第一部分以及在所述基底基板上形成所述內嵌的介電層的第二部分。
  36. 如請求項28至35的任一項之方法，其進一步包括在沉積所述導電材料之後，退火所述微電子結構。
  37. 如請求項28至36的任一項之方法，其中所述露出包括拋光所述半導體結構的所述背面。
  38. 如請求項37之方法，其進一步包括在無中間黏著劑下直接接合所述半導體結構的所述拋光的背面至另一元件。
  39. 如請求項38之方法，其中直接接合包括在無中間黏著劑下沿著接合介面來直接接合所述內嵌的介電層以及所述導電穿孔的拋光的表面至所述另一元件。
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