JP2024501017A - 基板貫通ビアを有する構造体及びそれを形成する方法 - Google Patents

基板貫通ビアを有する構造体及びそれを形成する方法 Download PDF

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Abstract

マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分を含むことができる。マイクロ電子構造体は、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通って延びるビア構造体を含むことができる。マイクロ電子構造体は、バルク半導体部分の第１の面上に配置されてビア構造体まで延びる第１の誘電体障壁層を含むことができる。マイクロ電子構造体は、第１の誘電体障壁層上に配置されてビア構造体まで延びる第２の誘電体層を含むことができる。【選択図】 図７Ｋ

Description

〔関連出願への相互参照〕
この出願は、２０２０年１２月２８日出願の「基板貫通ビアを有する構造体及びそれを形成する方法」という名称の米国仮特許出願第６３／１３１，２２６号に対する優先権を主張し、これによりその各々の内容全体が引用によって本明細書に組み込まれるものである。
本分野は、基板貫通ビアを有する構造体及びそれを形成する方法に関する。
集積デバイスダイ又はチップのような半導体要素は、他の要素上に装着される又は積み重ねられる場合がある。例えば、半導体要素は、パッケージ基板、インターポーザー、再構成ウェーハ又は要素などのようなキャリアに装着することができる。別の例として、半導体要素は、別の半導体要素の上に積み重ねることができ、例えば、第１の集積デバイスダイは、第２の集積デバイスダイの上に積み重ねることができる。一部の配置では、基板貫通ビア（ＴＳＶ）は、半導体要素を通して、例えば、半導体要素の第１の面から半導体要素の第２の反対面まで電気信号を伝達するために半導体要素の厚みを通して垂直に延びることができる。
ＴＳＶを形成する方法の改善に対する必要性が絶えず存在する。
ここで、限定ではなく例示として提供する以下の図面を参照して特定の実施を以下に説明する。
マイクロ電子構造体内に基板貫通ビアを形成するための工程の段階を示す図である。 マイクロ電子構造体内に基板貫通ビアを形成するための工程の別の段階を示す図である。 マイクロ電子構造体内に基板貫通ビアを形成するための工程の別の段階を示す図である。 マイクロ電子構造体内に基板貫通ビアを形成するための工程の別の段階を示す図である。 マイクロ電子構造体内に基板貫通ビアを形成するための工程の別の段階を示す図である。 マイクロ電子構造体内に基板貫通ビアを形成するための工程の別の段階を示す図である。 １２インチウェーハの異なる場所に形成されたビアの高さを示す図である。 長すぎるビアと短すぎるビアを示す８インチウェーハに関するＴＳＶ露出後のウェーハ分布マップである。 ＴＳＶ平坦化後の８インチウェーハ上の厚み変動を示す分布マップである。 面不均一性を有する構造体の概略断面側面図である。 実施形態によるマイクロ電子構造体の概略断面側面図である。 実施形態に従ってマイクロ電子構造体を形成する方法の段階を示す図である。 マイクロ電子構造体を形成する方法の別の段階を示す図である。 マイクロ電子構造体を形成する方法の別の段階を示す図である。 マイクロ電子構造体を形成する方法の別の段階を示す図である。 マイクロ電子構造体を形成する方法の別の段階を示す図である。 マイクロ電子構造体を形成する方法の別の段階を示す図である。 キャリアに結合されたマイクロ電子構造体を示す図である。 除去工程後のキャリアに結合されたマイクロ電子構造体を示す図である。 別の除去工程後のキャリアに結合されたマイクロ電子構造体を示す図である。 ウェーハに結合されたマイクロ電子構造体を示す図である。 キャリアを除去した後のウェーハに結合されたマイクロ電子構造体を示す図である。 別の要素に装着された単体化要素を示す図である。 ビア構造体の断面図である。 実施形態によるビア構造体の断面図である。
図１Ａ～１Ｆは、マイクロ電子構造体１にＴＳＶを形成するための様々な従来の加工段階を例示している。図１Ａ～１Ｆでは、マイクロ電子構造体は、半導体ウェーハの一部分（バルク半導体部分１２）を備える。図示のビア構造体はビア－ミドル構造体を備え、バルク半導体部分１２のアクティブ面１２ａ上に又は内にアクティブ回路１０（例えば、トランジスタ又は他のアクティブ回路要素）を形成することができ、アクティブ回路１０の上に１又は２以上の絶縁層１４を形成することができ、及び１又は２以上の絶縁層１４とバルク半導体部分１２の一部分とを通して基板貫通ビア（ＴＳＶ）のための開口部１６を形成することができる（図１Ａ参照）。図１Ｂ及び１Ｃに示すように、開口部１６にビア構造体１８を設けることができる。図１Ｂでのビア構造体１８の電気メッキに由来する導電性余剰部（ｏｖｅｒｂｕｒｄｅｎ）は、図１Ｃで除去（例えば、研磨除去）することができる。図１Ｄに示すように、１又は２以上の絶縁層１４の上に導電性パッド２０を設け、ビア構造体１８に電気接続することができる。導電性パッド２０は、別の要素に電気接続するように構成することができる。例えば、導電性パッド２０は、前側相互接続コンタクト（ＦＩＣ）又は前側再配置層（ＦＲＤＬ）とすることができる。マイクロ電子構造体１（第１の要素）の接触パッド２０は、第２の要素の接触パッドに直接に結合することができる。一部の配置では、金属化層１１０、例えば、バック－エンド－オブ－ライン（ＢＥＯＬ）又は再配置層（ＲＤＬ）を１又は２以上の絶縁層１４上に又は内に設けることができる。金属化層２２は、導電性相互接続２４によって接続することができる。本明細書に説明するように、様々な実施形態では、接着剤を介在することなくマイクロ電子構造体１（例えば、第１の要素）を第２の要素に直接に結合することができる。第１の要素の絶縁性結合層は、第２の要素の絶縁性結合層に直接に結合することができる。いずれの適切な数の要素も積み重ねて互いに直接に結合することができる。
図１Ｅ及び１Ｆに示すように、マイクロ電子構造体１の前側は、接着剤２８でキャリア２６に取り付けることができる。キャリア２６は、裏面研削のような加工中にマイクロ電子構造体１を支持するのに使用される一時的なハンドルウェーハを含むことができる。一部の実施形態では、接着剤２８は有機接着剤を含むことができ、高温に敏感である可能性がある。従って、キャリア２６をマイクロ電子構造体１に取り付けるために接着剤２８を使用すると、加工中に適用することができる温度が制限される場合がある。しかし、他の実施形態では、キャリア２６は、接着剤２８なしでマイクロ電子構造体１の前側に直接に結合することができる。前側（例えば、第２の面）がキャリア２６に取り付けられる間に、半導体部分１２の裏側（例えば、第１の面）を研削して又は摩滅させてビア構造体１８を露出することができる。図１Ｆに示すように、誘電体層２９を半導体部分１２の裏側面に堆積させることができる。裏側金属化層３１、例えば、再配置層（ＲＤＬ）を誘電体層２９の上に設けることができ、ビア構造体１８に電気接続するように構成することができる。
従来のビア形成工程は、不均一なビア長さに至るいくつかの問題を有する。例えば、ビアのための開口部を形成するのに使用されるエッチング工程は、特にビアに使用される高アスペクト比の開口部の場合に、基板（例えば、ウェーハ）全体を通して不均一であり、それによってビア開口部の深度が異なることになる。実際に、図２に示すように、１２インチウェーハの場合に、ビア開口部の形成に使用されるエッチング工程は、約７ミクロンの不均一性を有する可能性がある。ウェーハの一部の区域ではエッチング深度が高く、一方でウェーハの一部の区域ではエッチング深度が低く、ウェーハの他の区域は、低いエッチング深度と高いエッチング深度の間のエッチング深度を有することになる。従って、導電材料（例えば、銅）が開口部に充填された状態で、エッチングされたビア開口部の変化する深度は、異なるビア構造体長さに至る。選択的にエッチングされたＴＳＶキャビティは、誘電体層でライニングすることができ、キャビティを導電層、例えば、銅で充填する前に、誘電体ライナーの面を適切な障壁層又は接着層で被覆することができる。
図３は、長すぎるビアと短すぎるビアを示す８インチウェーハに関するＴＳＶ露出後のウェーハ分布マップである。長すぎるビアは、望ましい又は予め決められた長さ範囲を超える長さを備えたビアであり、短すぎるビアは、最適化された望ましい又は予め決められた長さ範囲よりも短い長さを有するビアである。図４は、ＴＳＶ平坦化後の８インチウェーハ上の厚み変動（４μｍの変動）を示す分布マップである。図３及び４に示すように、ビアの長さが異なると、収量の有意な損失をもたらす可能性がある。例えば、短すぎて十分に露出しないか又は有効でないＴＳＶを有するダイ、及び長すぎてＴＳＶの平坦化中に破砕されないＴＳＶを有するダイは、使用することができない。例えば、ウェーハ内の一部のダイは、短すぎてダイ内で実質的に使用することができないＴＳＶを有する可能性がある。別のビアは長すぎるか又は研削又は研磨中に折れ、ビアがデバイスの半導体部分に埋もれたままになり、パッド又はＲＤＬへの裏面相互接続を形成することが相対的に困難になる。更に、一部の工程では、不完全又は不均一なメッキ手順から不均一なＴＳＶが生じる可能性がある。例えば、そのような工程では、ビア開口部を均一にエッチングすることは可能であるが、高アスペクト比の開口部を通過するメッキ工程ではビア開口部を均一に充填することができない。この工程変動により、有効なダイの数が減少する。従って、不均一なＴＳＶの長さは、様々な異なる加工方法に起因する場合がある。
図４は、ＴＳＶ平坦化後に測定することができる８インチウェーハに関する厚み変動を例示している。見ることができるように、ウェーハの厚みは４ミクロンだけ変動する可能性がある。ウェーハの一部の領域は５８．０９ミクロンまでの厚みを有することができ、一方でウェーハの他の領域は５６．０９ミクロンの厚みを有することができ、一方でウェーハの他の領域は約５４．６７ミクロンのよりも低い厚みを有することができる。ウェーハの厚み変動も、一部のＴＳＶを無効にする原因になり、工程制御レベルの低下をもたらす可能性がある。
上述のように、例えば、ダイ厚みの不均一性とＴＳＶ開口部のエッチング不均一性とにより、半導体部分の裏側を研削してＴＳＶを露出させた後では、ＴＳＶの長さがウェーハ全体を通してかなり変動する可能性がある。従って、バルク半導体部分の裏側を研削する又は他に薄くすると、露出したビアは、様々な長さだけ薄くなった半導体部分の裏側から突出する場合があり、一部のビアは、上述のように露出しないままで半導体部分に埋もれる場合がある。突出するＴＳＶの破損を防止しながらＴＳＶの不均一な長さを低減するために、半導体部分の裏側の上に及びＴＳＶの上に１又は２以上の裏側誘電体層を設けることができる。ＴＳＶの高さ（裏側からの突出）にある程度の変動があっても、半田バンプを使用することは可能であるが、この変動は平坦性の欠如をもたらし、積み重ねを困難にする。一部の積み重ね技術（直接ハイブリッド結合のような）は、局所変動に特に敏感である。
図１Ａ～１Ｆに示すタイプの従来のＴＳＶ加工では、半導体部分１２の裏側の上にかつ露出したＴＳＶの上に１又は２以上の裏側誘電体層２９を設けることができる。例えば、一部の工程では、障壁層（例えば、窒化珪素、酸窒化珪素、炭窒化珪素、ダイヤモンド状炭素など）を半導体部分１２の裏側の上に、露出したＴＳＶの側壁の上に、かつ露出したＴＳＶの露出端面の上に堆積させることができる。障壁層の上面、露出したＴＳＶの側壁に沿って延びる障壁層の部分、及び露出したＴＳＶの端面に沿って配置された障壁層の部分を含む誘電体障壁層の上に第２の誘電体層（酸化珪素又はいずれかの他の適切な誘電体など）を堆積させことができる。裏側誘電体層を堆積させた後に、ビア及び誘電体層の各部分を研磨して（又は他に除去して）ビアを平坦化し、不均一性を低減することができる。
一例として、図８Ａは、ビア構造体１８、誘電体層３０の一部分（例えば、低温酸化物（ＬＴＯ）層）、及び誘電体障壁層３２（例えば、銅（Ｃｕ）拡散障壁層）の一部分を研削又は研磨した後の従来のビア－ミドル又はビア－ラースト工程を使用して形成されるビア構造体１８を示している。例えば、ＬＴＯ堆積工程は、例えば、テトラエトキシシラン（ＴＥＯＳ）のようなシランを２００℃又はそれよりも低い温度で使用して誘電体層を堆積させる段階を伴う場合がある。ＬＴＯとは対照的に、高温酸化物（ＨＴＯ）層は、より高い安定した温度を受けることができる。ＨＴＯ層は、２００℃よりも高い温度で堆積させることができる場合がある。一部の実施形態では、ＨＴＯ層は、２５０℃又はそれよりも高い温度で堆積させることができる場合がある。一部の実施形態では、ＨＴＯ層は、３００℃又はそれよりも高い、又は３５０℃又はそれよりも高い温度で堆積させることができる場合がある。例えば、ＨＴＯは、４００℃のＴＥＯＳを含むことができる。図８Ａでは、誘電体障壁層３２は、バルク半導体部分の薄くなった裏側の上にかつ導電性ビア構造体１８の側壁３４に沿って（例えば、誘電体ライナー３６の側壁に沿って）延びる。誘電体層３０は、誘電体障壁層３２（例えば、ＳｉｘＯｙＮｚ層）の上に配置され、ビア構造体１８の側壁３４に沿って延びる誘電体障壁層３２の部分で終端する。図８Ａに示す構造体では、誘電体層３０は、ビア構造体１８の誘電体ライナー３６とは接触しない。
従来の工程では、誘電体層３０（及び誘電体障壁層３２）は、適切な堆積工程（例えば、プラズマ化学気相蒸着（ＰＥ－ＣＶＤ）工程）を使用して堆積させることができる。しかし、上述のように、一時的キャリアをマイクロ電子デバイスに取り付けるのに使用される接着剤は、典型的には、誘電体堆積中に依然として定位置にあり、典型的に高温加工に敏感である。従って、従来の工程では、裏側誘電体層（一部の配置では、窒化珪素のような障壁材料及び酸化珪素のような低ｋ材料を備えることができる）は、一般的に、低温で、例えば、２００℃よりも低い又は３００℃よりも低い温度で堆積される。低温での誘電体層３０の堆積は、低品質の低温酸化珪素層を形成する可能性がある。実際に、その後に２００℃又はそれよりも高いなどでデバイスをアニールすると、低温酸化物（ＬＴＯ）層の中に空隙が急速に成長する可能性がある。低品質の誘電体層は、直接結合工程のような一部の応用で問題になる可能性がある。空隙が存在すると、誘電体面が直接結合のような後続加工に適さなくなる場合がある。更に、図５に示すように、ウェーハ又はダイの厚みの不均一性が結合面に蓄積する可能性があり、要素上に追加の層を堆積させることにより、不均一性が悪化する可能性がある。複数の要素を積み重ねる（例えば、直接に結合する）場合に、厚みの不均一性が平坦性に悪影響を及ぼし、ウェーハ－ツー－ウェーハ（Ｗ２Ｗ）及びダイ－ツー－ウェーハ（Ｄ２Ｗ）用途での結合有効性を低減する可能性があり、かつ同様に追加デバイス層の転写又は積み重ねに悪影響を及ぼす可能性がある。
本明細書に開示する様々な実施形態は、ビア開口部のエッチング不均一性、ダイ又はウェーハの厚み不均一性、及び裏側誘電体層の品質に起因するビア形成及び直接結合での課題に対処する。図６は、実施形態によるマイクロ電子構造体２の概略断面側面図である。図６に示すように、裏側誘電体層は、ＴＳＶが２つの要素４４、４８（例えば、２つの半導体要素）間の埋め込み層５０として露出する前に形成することができる。開示する実施形態は、より良好なＴＳＶの深度均一性と、より良好なウェーハ又はダイの厚み均一性とを提供することができる。更に、裏側誘電体層として低品質のＬＴＯを堆積させるのではなく、開示する実施形態では、裏側誘電体層として高品質の高温酸化物（ＨＴＯ）層を使用することが可能になるが、それは、キャリア取り付けに低温接着剤が使用されるかなり前に裏側誘電体層が形成されるからである。誘電体層としてのＨＴＯの使用は、直接結合用途のようなＬＴＯ層が望ましくないと考えられる用途で有益に使用することができる。
図７Ａ～７Ｌは、様々な実施形態に従ってマイクロ電子構造体３（図７Ｉ～７Ｋ参照）を形成する方法を示している。図７Ａは、第１の要素４０と第１の要素４０に結合された第２の要素４２とを示す概略断面側面図である。第１の要素４０のバルク半導体部分４４と第２の要素４２のバルク半導体部分４８との間は、第１の誘電体障壁層４６及び第２の誘電体層５０が介在することができる。図７Ａに示すように、半導体基板（第１の要素４０のバルク半導体部分４４又は第２の要素４２のバルク半導体部分４８）には、埋め込み誘電体層（第２の誘電体層５０）が設けられる。例えば、複数のシリコン－オン－インシュレータ（ＳＯＩ）工程のいずれかを使用して埋め込み誘電体層（第２の誘電体層５０）を設けることができる。一例では、第１の要素４０（例えば、第１の半導体要素）は、結合インタフェース５２に沿って接着剤を介在することなく第２の要素４２（例えば、第２の半導体要素）に直接に結合することができる。一部の実施形態では、結合インタフェース５２は、第２の誘電体層５０の内部とすることができる。以下でより詳細に説明するように、第１及び第２の要素４０，４２の非導電性結合面を直接結合に対して調製することができる。例えば、非導電性又は誘電性結合面を高い平滑度まで研磨し、適切な化学種で活性化する及び／又は終端させることができる。第１及び第２の要素は、直接に接触させることができ、第１及び第２の要素の非導電性結合面は、接着剤を介在することなく直接共有結合を形成することができる。
１又は２以上の埋め込み誘電体層は、第１の要素と第２の要素との結合インタフェースに沿って設けることができる。図７Ａに示すように、第１の誘電体障壁層４６を第２の要素４２のバルク半導体部分４８上に設ける（例えば、堆積させる）ことができる。第１の誘電体障壁層４６は、窒化珪素、炭化珪素、酸窒化珪素、炭窒化珪素、ダイヤモンド状炭素のような導電材料（例えば、銅）の拡散を防止する又は低減するいずれかの適切な障壁層を備えることができる。第２の誘電体層５０は、第２の要素４２の第１の誘電体障壁層４６とバルク半導体部分４８との間で第２の要素４２のバルク半導体部分４８上に設けることができる。第２の誘電体層５０は、一部の実施形態では高温酸化珪素（ＨＴＯ）材料を含むことができる。一部の実施形態では、第２の誘電体層５０は、酸窒化珪素（ＳｉＯＮ）又は酸炭窒化珪素（ＳｉＯＣＮ）を備えることができる。例えば、第２の誘電体層５０は、ＳｉＯ2、ＳｉＮｘ、又はＳｉＣＮＯを備えることができる。
一部の実施形態では、第２の誘電体層５０は、第２の要素４２の上に設けることができ、第２の要素４２の第２の誘電体層５０は、第１の要素４０のバルク半導体部分４４に直接に結合することができる。そのような実施形態では、結合インタフェース５２は、埋め込み誘電体層（第２の誘電体層５０）と第１の要素４０とのインタフェースに沿って位置することができる。他の実施形態では、第２の誘電体層５０は、第１の要素４０の上に設けることができ、第１の要素４０の第２の誘電体層５０は、第２の要素４２のバルク半導体部分４８に直接に結合することができる。そのような実施形態では、結合インタフェースは、埋め込み誘電体層（第２の誘電体層５０）と第２の要素４２とのインタフェースに沿って位置することができる。更に他の実施形態では、埋め込み誘電体層（第２の誘電体層５０）の第１の部分は、第１の要素４０上に設けることができ、埋め込み誘電体層（第２の誘電体層５０）の第２の部分は、第２の要素４２上に設けることができ、埋め込み誘電体層（第２の誘電体層５０）の第１の部分と第２の部分は、互いに直接に結合することができる。そのような実施形態では、結合インタフェースは、埋め込み誘電体層（第２の誘電体層５０）の内部で第１の部分と第２の部分との間を延びることができる。埋め込み誘電体層（第２の誘電体層５０）は、０．５ミクロン～３ミクロンの範囲又は１ミクロン～２ミクロンの範囲の厚みを有することができる。埋め込み誘電体層の厚みは、第１の要素の反対側に形成されるように設計されたバック－エンド－オブ－ライン（ＢＥＯＬ）との応力を均衡させるように選択することができる。
埋め込み誘電体層（第２の誘電体層５０）は、キャリアへの取り付け前に形成されるので、高温堆積工程を使用して第１及び／又は第２の要素４０，４２上に誘電体層を堆積させることができる。例えば、一部の実施形態では、埋め込み誘電体層（第２の誘電体層５０）は、従来技術に使用されるＬＴＯ層と比べて優れた品質を有する高温酸化物（ＨＴＯ）誘電体層を備えることができる。ＨＴＯ層は、３００℃よりも高いか又は３５０℃よりも高い温度に加熱された状態で欠陥が少なくなる可能性がある。一部の実施形態では、ＨＴＯ層は、ＬＴＯ層と比べてＳｉＨ結合又はＯＨ結合の形態で比較的低レベルの水素を有することができる。例えば、ＬＴＯ層は、少なくとも５％又は少なくとも１０％の水素含有量を有することができる。更に、ＬＴＯ層は多孔性であり、水分を吸収することができる。水素及び／又は水分が存在すると、アニール中に結合インタフェース５２に拡散してＬＴＯ層に空隙を形成する原因になる可能性がある。更に、ＬＴＯ膜の密度は一般的に低いので、研磨速度及びエッチング速度は、ＨＴＯ層よりも約１０％～２０％高くなる可能性がある。有利なことに、開示する実施形態に使用されるＨＴＯ層は、ＬＴＯ層よりも高い密度を有することができるので、より高速な研磨速度及びエッチング速度を受け入れることができる。更に、ＨＴＯ層は、様々な実施形態では５％未満、３％未満、又は１％未満の水素含有量を有することができる。様々な実施形態では、ＨＴＯは、例えば、２００℃よりも高い、３００℃よりも高い、又は４００℃よりも高い温度で化学的に安定とすることができる。他の実施形態では、誘電体膜（例えば、第２の誘電体層５０）を低温で及び／又は独自の堆積工程で形成し、例えば、Ｓｉ、Ｏ、Ｎ、Ｃを有する高品質の誘電体を得ることができる。最初に誘電体層を堆積させるという柔軟性により、金属に対する拡散抵抗、エッチング選択性、熱伝導性を含む様々な要因に対する性能が改善するように膜の組成を設計することができる。この誘電体層（第２の誘電体層５０）を巧みに設計して特定の用途に対して特性を最適化することができる。一部の実施形態では、第２の誘電体層５０を堆積又は成長させることができる。第２の誘電体層５０は、例えば、アニーリングによって生成された熱酸化物を含むことができる。一部の実施形態では、第２の誘電体層５０は、厚み約１ｎｍの自然酸化物のような比較的薄い自然酸化物を含むことができる。面を処理して酸化物をより厚く成長させ、例えば、３００ｎｍ～５００ｎｍの範囲の厚みを有する熱酸化物を形成することができる。例えば、酸素及び／又は水分の存在下で面をアニールすることができる。
図７Ｂに移ると、第１の要素４０のバルク半導体部分４４を薄くして（例えば、研削及び／又は研磨して）、薄型バルク半導体部分４４’を形成することができる。薄型バルク半導体部分４４’の面は、一部の実施形態ではデバイス（第１の要素４０）のアクティブ前面５４として機能することができる。図７Ｃ～７Ｅに示すＴＳＶ形成の前か後のいずれかに、トランジスタのようなアクティブ集積回路（図示せず）をアクティブ面５４の中に又はその上に形成することができ、その上にＢＥＯＬ金属化層を形成することができる。
図７Ｃでは、多段階エッチングレシピを使用してビア構造体５７のための開口部５６を制御可能に形成することができる（図７Ｅ～７Ｌ参照）。第１の段階では、第１のプラズマエッチング化学作用を使用して、第１の要素４０（一部の実施形態ではシリコンを含むことができる）のバルク半導体部分４４’をエッチングすることができる。第１のエッチング化学作用は、バルク半導体部分４４’（例えば、シリコン）と埋め込み誘電体層（例えば、酸化珪素を備えることができる第１の誘電体障壁４６層）との間で高いエッチング選択性（例えば、約６０：１）を有することができる。例えば、一部の実施形態では、Ｂｏｓｃｈエッチング手順（例えば、エッチャントとしてＳＦ6を使用することができる）を使用して、シリコンバルク半導体部分４４’を貫通する開口部５６を選択的かつ制御可能に形成することができる。Ｂｏｓｃｈエッチング工程に起因して、第１の要素内のビア構造体５７に隣接するバルク半導体部分の第１の側壁は、第１のエッチング工程を示す第１のアーチファクトを有する可能性がある。例えば、第１のエッチング工程（例えば、Ｂｏｓｃｈエッチング）は、バルク半導体部分の第１の側壁に沿って面粗度プロファイルを残すリッジ５８を有する第１のアーチファクトを残す可能性がある。エッチング選択性が高いので、埋め込まれた誘電体層（例えば、第１の誘電体障壁層４６）は、第２の誘電体層５０及び／又は下にある第２の要素４２のバルク半導体部分４８の中への過剰エッチングを防止するエッチストップ層として機能することができる。
第２のエッチング段階は、第１の誘電体障壁層４６、第２の誘電体層５０（例えば、酸化珪素）を通して第２の半導体要素４２のバルク半導体部分４８（例えば、シリコン）の一部分の中にエッチングする第２のエッチング化学作用（例えば、誘電体エッチング化学作用）を含むことができる。従って、第２のエッチング化学作用は、第１及び第２の誘電体層４６，５０を貫通して制御可能な量だけ第２の要素４２のバルク半導体部分４８の中にエッチングすることができる。第２のエッチングは、第１の誘電体層４６、第２の誘電体障壁層５０、及び第２の要素４２のバルク半導体部分４８の側壁に沿って第２のアーチファクトを形成する場合がある。第２のアーチファクトは、光学撮像技術を使用する検査に際して第１のアーチファクトとは視覚的に異なる可能性がある。例えば、第２のアーチファクトの面粗度は、第１のアーチファクトの面粗度とは異なる場合がある。実施形態では、第２のアーチファクトの面粗度は、第１のアーチファクトの面粗度よりも低い（例えば、より滑らかである）可能性がある。
第２のエッチングは、第２の要素４２のバルク半導体部分４８の中に５ミクロン未満、３ミクロン未満、又は１ミクロン未満、例えば、０．０５ミクロン～５ミクロンの範囲、０．０５ミクロン～３ミクロンの範囲、０．０５ミクロン～１ミクロンの範囲、０．０５ミクロン～０．５ミクロンの範囲、０．２５ミクロン～５ミクロンの範囲、０．２５ミクロン～３ミクロンの範囲、０．２５ミクロン～１ミクロン、又は０．５ミクロン～１ミクロンの範囲の深度だけエッチングすることができる。ビアエッチングは、第１の要素４０の減少した（薄くなった）厚みだけを通して進行するので、選択的エッチングが残りの半導体バルク厚を通して実行され、埋め込み誘電体（第１の誘電体層４６及び第２の誘電体障壁）で停止するのでかつ第２の要素４２のバルク半導体部分４８の中へのエッチング深度がダイの全厚に比べて非常に小さいので、エッチング均一性を約１ミクロン未満に制御することができる。
図７Ｄに移ると、第１の要素４０のバルク半導体部分４４’の側壁に沿って、第１の誘電体障壁層４６の側壁に沿って、かつ第２の要素４２のバルク半導体部分４８の側壁に沿ってビア構造体５７の誘電体ライナー層５４を開口部５６に設けることができる。誘電体ライナー層５４は、酸化珪素、窒化珪素のようないずれかの適切な誘電体を含むことができる。開口部５６では誘電体ライナー層５４の上に障壁層（図示せず）を設けることができる。障壁層は、導電材料（銅など）の移動を防止又は低減するために、一部の実施形態では導電性障壁層を備えることができる。ビア構造体５７の導電性障壁層は、例えば、窒化チタン、窒化タンタルのような金属又は金属窒化物、又はいずれかの他の適切な障壁層を備えることができる。
図７Ｅに移ると、第１の要素４０の半導体部分の上にかつ開口部５６内の障壁層にわたって開口部５６の中にシード層（図示せず）を設けることができる。開口部５６の中にシード層（図示せず）にわたって導電性ビア６２（例えば、銅）を設ける（例えば、電気メッキする）ことができる。シード層及び／又は接着層は、研磨（例えば、化学機械研磨、すなわち、ＣＭＰ）及び／又は湿式エッチング技術により、第１の要素４０のシリコンバルク半導体部分４４’の上面から除去することができる。ビア形成工程はまた、厚み変動が小さく、例えば、厚み変動が１ミクロン未満であるとすることができる。
図７Ｆでは、バック－エンド－オブ－ライン（ＢＥＯＬ）層６４のような１又は２以上の誘電体及び金属化層を第１の要素４０のバルク半導体部分４４’の上面（前面）の上に設けて導電性ビア６２に接続することができる。ＢＥＯＬ層６４は、電気信号をＴＳＶ６２からマイクロ電子構造体の他の部分に経路指定するためのトレースを備えることができる。他の実施形態では、ＢＥＯＬ層６４は、図７ＣのＴＳＶエッチングよりも前に設けることができる。図７Ｇでは、一時的なキャリア６６を一時的な接着剤６８でＢＥＯＬ構造体に接着することができる。上述のように、一時的な接着剤６８は高温加工に敏感である可能性がある。埋め込み誘電体層（第１の誘電体層４６及び第２の誘電体障壁層５０）が既に設けられているので、その後に高温で裏側誘電体を堆積させる必要がなく、従って、一時的な接着剤６８を使用してキャリア６６を取り付けることができる。他の実施形態では、キャリア６６は、接着剤なしでＢＥＯＬ６４に直接に結合することができる。
図７Ｈに移ると、構造体の裏側にある第２の要素４２（そのバルク半導体部分４８を含む）を除去してビア構造体５７を露出することができる。一部の実施形態では、第２の要素４２を裏面研削及び／又は研磨してＴＳＶ構造体５７を露出することができる。第２の要素４２の半導体部分４８が除去された状態で、ＴＳＶ構造体５７は、第２の誘電体層５０から突出する。ビア開口部５６が高い均一性を有する深度を有して形成されているので（例えば、第２の要素４２のバルク半導体部分４８の中へのエッチング深度は、ほとんどの深度が埋め込み誘電体５０上で停止するという選択性に起因してかつその低いアスペクト比に起因して高度に制御することができる）、第２の誘電体層５０にわたって延びるビア構造体５７の長さは、高い均一性を有することができる。図７Ｈに示すように、従来の工程と比較して開示する実施形態は、追加の乾式エッチングを使用する必要がなく、低温窒化物（ＬＴＮ）障壁層及びＬＴＯ誘電体層を使用する必要がないので、典型的な裏側ＴＳＶ露出加工よりもかなり簡単で低コストである。
図７Ｉでは、マイクロ電子構造体３の裏側を研磨して平坦化し、ＴＳＶ構造体５７の突出部分を除去することができる。例えば、裏側は、ＣＭＰ工程を使用して高い平滑度に研磨することができる。一部の実施形態では、ＴＳＶ構造体５７をＨＴＯ誘電体面の下方に凹ませるようにＣＭＰ化学作用を選択してその後の直接ハイブリッド結合を容易にすることができる。より高品質のＨＴＯ誘電体層は、別の要素又は構造体への直接結合に適する場合がある。例えば、図７Ｊに示すようにかつ以下で説明するように、マイクロ電子構造体３は、ウェーハ－ツー－ウェーハ（Ｗ２Ｗ）工程で別のデバイスウェーハ４又は複数ウェーハのスタックに直接に結合することができる。図７Ｋでは、一時的なキャリア６６及び接着剤６８を除去することができる。マイクロ電子構造体３は、より大きい電子システムに統合することができ、又は要素の追加の層をマイクロ電子構造体３上に一体的に形成する又は積層する（例えば、結合する）ことができる。結合されたウェーハは、複数の結合された要素５又はダイに単体化することができる。
図７Ｌは、ウェーハ形態のマイクロ電子構造体をダイスカットフレーム７０の上に調製してダイスカット又は単体化することができる代替ダイ－ツー－ウェーハ（Ｄ２Ｗ）工程を示している。ダイスカットされた要素６を直接結合に対して調製し、ウェーハ４、集積デバイスダイ、複数ウェーハのスタックのような別の要素の上にピックアンドプレースすることができる。ダイスカットされた要素６（例えば、ダイスカットされたマイクロ電子構造体）は、以下でより詳細に説明するように、接着剤なしで他の要素に直接に結合することができる。一部の実施形態では、ダイスカットされた要素６は、要素５のうちの１つを備えることができる。
上述のように、図８Ａは、従来の裏側ＴＳＶ露出、障壁堆積、及びＬＴＯ堆積の工程を使用して形成されたビア構造体１８を示している。図８Ｂは、本明細書に開示する実施形態に従って形成されたビア構造体５７を示している。図８Ｂに示すように、第１の要素４０のバルク半導体部分４４’は、第１の面７２と、第１の面７２の反対側の第２の面７４とを有することができる。ビア構造体５７は、第１の面７２に対して非平行な方向に沿ってバルク半導体部分４４’を少なくとも部分的に通して（例えば、貫通して）延びることができる。第１の誘電体障壁層４６は、バルク半導体部分４４’の第１の面７２上に配置され、ビア構造体５７まで延びることができる。図示の実施形態では、第１の誘電体障壁層４６は、バルク半導体部分４４’の直ぐ上に配置されてバルク半導体部分４４’と接触するが、他の実施形態では、第１の誘電体障壁層４６とバルク半導体部分４４’の間に追加の層が介在することができる。第２の誘電体層５０は、第１の誘電体障壁層４６上に配置することができ、ビア構造体５７まで延びることができる。図示の実施形態では、第２の誘電体層５０は、第１の誘電体障壁層４６の直ぐ上に配置されてそれと接触するが、他の実施形態では、第１の誘電体障壁層４６と第２の誘電体層５０の間に追加の層が介在することができる。
ビア構造体５７は、導電性ビア６２と、導電性ビア６２の周りに配置された誘電体ライナー５４とを含むことができる。第２の誘電体層５０は、障壁を介在させることなく誘電体ライナー５４まで延びることができる（例えば、誘電体ライナー５４に接触することができる）。ビア構造体５７は、導電性ビア６２の金属（例えば、銅）と誘電体ライナー５４との間を導電性ビアに沿って延びる第２の障壁層７８を含むことができる。上述のように、第２の誘電体層５０は、高温酸化珪素層（ＨＴＯ）を含むことができる。更に、上述のように、ビア構造体５７に隣接するバルク半導体部分４４’の第１の側壁８０は、第１のエッチング工程を示す第１のアーチファクトを有する可能性があり、ビア構造体５７に隣接する誘電体層５０の第２の側壁８２は、第１のエッチング工程とは異なる第２のエッチング工程を示す第２のアーチファクトを有する可能性がある。第１及び第２のアーチファクトは、第１及び第２の側壁８０，８２に沿って異なる面粗度プロファイルを有する。例えば、第１のアーチファクトは、Ｂｏｓｃｈエッチング工程を示すリッジを含む。一部の実施形態では、第１のアーチファクトはリッジを備え、第２のアーチファクトはリッジを備えない。一部の他の実施形態では、第１のアーチファクトは、第１の面粗度を有するリッジを備え、第２のアーチファクトは、第１の面粗度とは異なる（例えば、より滑らかな）第２の面粗度を有するリッジを備える。そのようなアーチファクトは、最終製品の走査型電子顕微鏡（ＳＥＭ）画像によって視認可能である。
上述のように、第１の誘電体障壁層４６は窒化珪素を備えることができるが、上述のように他のタイプの誘電体を使用することもできる。ビア構造体５７は、バルク半導体部分４４’、第１の誘電体障壁層４６、及び第２の誘電体層５０を貫通して延びることができる。ビア構造体５７は、バルク半導体部分４４’の反対側にある第２の誘電体層５０の面８６と同一平面であるか又はそれに対して僅かに凹んだ端面８４を有することができる。様々な実施形態では、アニーリング中の熱膨張を許容し、直接金属結合を形成するために、導電性ビア構造体５７の端面８４を誘電体層５０の面８６に対して僅かに凹ませることが有利である場合がある。これに代えて、ビア構造体５７、特にビア構造体５７の導電性ビア６２（例えば、銅）を第２の誘電体（ＨＴＯ）面から３０ｎｍ未満、２０ｎｍ未満、特に１５ｎｍ未満又は１０ｎｍ未満だけ凹ませて、その後の直接ハイブリッド結合を容易にすることができる。ビア構造体５７の端面８４と誘電体層５０の面８６は、平坦化された面を含むことができる。
直接結合方法と直接結合構造体の例
本明細書に開示する様々な実施形態は、接着剤を介在させずに２つの要素を互いに直接に結合することができる直接結合構造体に関する。２又は３以上の半導体要素（集積デバイスダイ、ウェーハなどのような）は、互いに積み重ねて又は結合して結合構造体を形成することができる。一方の要素の導電性接触パッドを別の要素の対応する導電性接触パッドに電気接続することができる。いずれの適切な数の要素も結合構造体内に積み重ねることができる。
一部の実施形態では、要素は接着剤なしで互いに直接に結合される。様々な実施形態では、第１の要素の非導電性又は誘電体を接着剤なしで第２の要素の対応する非導電性又は誘電場領域に直接に結合することができる。非導電材料は、第１の要素の非導電性結合領域又は結合層と呼ぶことができる。一部の実施形態では、第１の要素の非導電材料は、誘電体－誘電体結合技術を使用して第２の要素の対応する非導電材料に直接に結合することができる。例えば、誘電体－誘電体結合は、少なくとも、米国特許第９，５６４，４１４号明細書、第９，３９１，１４３号明細書、及び第１０，４３４，７４９号明細書に開示する直接結合技術を使用して接着剤なしに形成することができ、これらの各全内容は、その全体がいずれの目的に対しても引用によって本明細書に組み込まれている。
様々な実施形態では、接着剤を介在させずに直接ハイブリッド結合を形成することができる。例えば、誘電体結合面を高い平滑度に研磨することができる。結合面を洗浄し、プラズマ及び／又はエッチャントに露出して面を活性化することができる。一部の実施形態では、活性化後又は活性化中に（例えば、プラズマ及び／又はエッチング工程中に）面を化学種で終端させることができる。理論に限定されることなく、一部の実施形態では、活性化工程を実行して結合面の化学結合を切断することができ、終端工程は、直接結合中の結合エネルギを改善する追加の化学種を結合面に提供することができる。一部の実施形態では、活性化と終端処理は同じ段階で提供され、例えば、面を活性化して終端させるためのプラズマ又は湿式エッチャントで提供される。他の実施形態では、結合面を別々の処理で終端させて直接結合のために追加の化学種を提供することができる。様々な実施形態では、終端化学種は窒素を含むことができる。更に、一部の実施形態では、結合面は、フッ素に露出することができる。例えば、層及び／又は結合インタフェースの近くに１又は２以上のフッ素ピークが存在する場合がある。すなわち、直接結合構造体では、２つの誘電体間の結合インタフェースは、より高い窒素含有量及び／又はフッ素ピークを結合インタフェースのための非常に平滑なインタフェースを含むことができる。活性化及び／又は終端処理の追加の例は、米国特許第９，５６４，４１４号明細書、第９，３９１，１４３号明細書、及び第１０，４３４，７４９号明細書の全体を通して見出すことができ、これらの各全内容は、その全体がいずれか目的に対しても本明細書に組み込まれている。
様々な実施形態では、第１の要素の導電性接触パッドを第２の要素の対応する導電性接触パッドに直接に結合することができる。例えば、ハイブリッド結合技術を使用して、上述のように調製された共有結合的に直接に結合された誘電体－誘電体面を含む結合インタフェースに沿って導体－導体直接結合を提供することができる。様々な実施形態では、導体－導体（例えば、接触パッド－接触パッド）直接結合及び誘電体－誘電体ハイブリッド結合は、少なくとも米国特許第９，７１６，０３３号明細書及び第９，８５２，９８８号明細書に開示されている直接結合技術を使用して形成することができ、これらの各全内容は、その全体がいずれの目的に対しても引用によって本明細書に組み込まれている。
例えば、誘電体結合面を調製し、上述のように接着剤を介在させずに互いに直接に結合することができる。導電性接触パッド（非導電性誘電場領域に囲まれる場合がある）も、接着剤を介在することなく互いに直接に結合することができる。一部の実施形態では、それぞれの接触パッドは、誘電場又は非導電性結合領域の外面（例えば、上面）の下方に凹ませることができ、例えば、３０ｎｍ未満、２０ｎｍ未満、１５ｎｍ未満、又は１０ｎｍ未満だけ凹ませることができ、例えば、２ｎｍ～２０ｎｍの範囲又は４ｎｍ～１０ｎｍの範囲で凹ませることができる。非導電性結合領域は、一部の実施形態では室温で接着剤なしに互いに直接に結合することができ、その後に、結合された構造体をアニールすることができる。アニールされた状態で、接触パッドは、膨張して互いに接触し、金属－金属直接結合を形成することができる。有益なことに、カリフォルニア州サンノゼのＸｐｅｒｉ社から市販されている技術である直接結合相互接続、すなわち、ＤＢＩ（登録商標）を使用すると、直接結合インタフェース全体を通して接続された高密度パッド（例えば、規則的配列に関する小ピッチ又は微細ピッチ）を可能にすることができる。一部の実施形態では、一方の結合要素の結合面に埋め込まれた結合パッド又は導電性トレースのピッチは、４０ミクロン未満、又は１０ミクロン未満、更に２ミクロン未満とすることができる。一部の応用では、結合パッドのピッチと結合パッド寸法の１つとの比は、５未満又は３未満であり、一部の事例では２未満であることが望ましい。別の応用では、一方の結合要素の結合面に埋め込まれた導電性トレースの幅は、０．３ミクロン～３ミクロンの範囲であるとすることができる。様々な実施形態では、接触パッド及び／又はトレースは銅を備えることができるが、他の金属も適する場合がある。
すなわち、直接結合工程では、接着剤を介在することなく、第１の要素を第２の要素に直接に結合することができる。一部の構成では、第１の要素は、単体化された集積デバイスダイのような単体化要素を含むことができる。他の配置では、第１の要素は、単体化された場合に複数の集積デバイスダイを形成する複数の（例えば数十、数百、又はそれを超える）デバイス領域を含むキャリア又は基板（例えば、ウェーハ）を備えることができる。同様に、第２の要素は、単体化された集積デバイスダイのような単体化要素を含むことができる。別の構成では、第２の要素は、キャリア又は基板（例えば、ウェーハ）を含むことができる。
本明細書に説明するように、第１及び第２の要素は、接着剤なしで互いに直接に結合することができ、これは堆積工程とは異なる。一応用では、結合構造体内の第１の要素の幅は、第２の要素の幅と同様である。一部の他の実施形態では、結合構造体内の第１の要素の幅は、第２の要素の幅とは異なる。同様に、結合構造体でより大きい要素の幅又は面積は、より小さい要素の幅又は面積よりも少なくとも１０％大きい場合がある。従って、第１及び第２の要素は、非堆積要素を含むことができる。更に、直接に結合された構造体は、堆積した層とは異なり、ナノ空隙が存在する結合インタフェースに沿って欠陥領域を含む可能性がある。ナノ空隙は、結合面の活性化（例えば、プラズマへの露出）に起因して形成される場合がある。上述のように、結合インタフェースは、活性化及び／又は最後の化学処理工程に由来する物質の集中を伴う可能性がある。例えば、活性化のために窒素プラズマを利用する実施形態では、結合インタフェースに窒素ピークが形成される可能性がある。活性化に酸素プラズマを利用する実施形態では、結合インタフェースに酸素ピークが形成される可能性がある。一部の実施形態では、結合インタフェースは、酸窒化珪素、酸炭窒化珪素、又は炭窒化珪素を備えることができる。本明細書に説明するように、直接結合は、ファンデルワールス結合よりも強い共有結合を含むことができる。結合層は、高い平滑度に平坦化された研磨面を含むことができる。
一部の実施形態では、金属－金属結合が接触パッド間に形成される。一部の実施形態では、接触パッドは銅又は銅合金を含む。様々な実施形態では、接触パッド間の金属－金属結合は、銅粒子が結合インタフェースにわたって互いの中に成長するように結合させることができる。一部の実施形態では、銅は、結合インタフェースにわたる銅の拡散を改善するために１１１結晶面に沿って配向された粒子を有することができる。結合インタフェースは、結合された接触パッドの少なくとも一部分まで実質的に完全に延びることができるので、結合された接触パッド又はその近くにある非導電性結合領域間には実質的に間隙が存在しない。一部の実施形態では、接触パッド（例えば、銅を含む場合がある）の下に障壁層を設けることができる。しかし、他の実施形態では、例えば、その全体がいずれの目的に対しても引用によって本明細書に組み込まれている米国特許出願公開第２０１９／００９６７４１号に説明されているように接触パッドの下に障壁層がない場合がある。
一実施形態では、マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分を含むことができる。マイクロ電子構造体は、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通って延びるビア構造体を含むことができる。マイクロ電子構造体は、バルク半導体部分の第１の面上に配置されてビア構造体まで延びる第１の誘電体障壁層を備えることができる。マイクロ電子構造体は、第１の誘電体障壁層上に配置されてビア構造体まで延びる第２の誘電体層を備えることができる。
一部の実施形態では、ビア構造体は、導電性ビアと、導電性ビアの周りに配置された誘電体ライナーとを備え、第２の誘電体層がその誘電体ライナーまで延びる。一部の実施形態では、ビア構造体は、導電性ビアと誘電体ライナーとの間を導電性ビアに沿って延びる第２の障壁層を備える。一部の実施形態では、第２の誘電体層は、酸窒化珪素を備える誘電体層を備える。一部の実施形態では、第２の誘電体層は、高温酸化珪素層を備える。一部の実施形態では、第２の誘電体層は、酸炭窒化珪素を含む誘電体層を備える。一部の実施形態では、ビア構造体に隣接するバルク半導体部分の第１の側壁は、第１のエッチング工程を示す第１のアーチファクトを有し、ビア構造体に隣接する誘電体層の第２の側壁は、第１のエッチング工程とは異なる第２のエッチング工程を示す第２のアーチファクトを有する。一部の実施形態では、第１及び第２のアーチファクトは、第１及び第２の側壁に沿って異なる面粗度プロファイルを有する。一部の実施形態では、第１のアーチファクトは、Ｂｏｓｃｈエッチング工程を示すリッジを含む。一部の実施形態では、第１の誘電体障壁層は窒化珪素を備える。一部の実施形態では、ビア構造体は、バルク半導体部分、第１の誘電体障壁層、及び第２の誘電体層を貫通して延びる。一部の実施形態では、ビア構造体は、バルク半導体部分の反対側にある第２の誘電体層の面に対して凹んだ端面を有する。一部の実施形態では、ビア構造体の端面と誘電体層の面は、平坦化された面を含む。一部の実施形態では、第２の誘電体層とビア構造体は、結合インタフェースに沿って接着剤を介在することなく別の要素に直接に結合される。一部の実施形態では、バルク半導体部分の第２の面は、アクティブ回路を含むアクティブ面と、アクティブ面にわたる１又は２以上の絶縁層と、１又は２以上の絶縁層にわたるバック－エンド－オブ－ライン層とを備える。
別の実施形態では、マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、バルク半導体部分の第１の面上に配置された誘電体層と、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通過し、誘電体層を通って延びるビア構造体とを含むことができ、ビア構造体に隣接するバルク半導体部分の第１の側壁は、第１のエッチング工程を示す第１のアーチファクトを有し、ビア構造体に隣接する誘電体層の第２の側壁は、第１のエッチング工程とは異なる第２のエッチング工程を示す第２のアーチファクトを有する。
一部の実施形態では、障壁誘電体層は、当該誘電体層とバルク半導体部分の間に介在するが、当該誘電体層とビア構造体の間には介在しない。一部の実施形態では、ビア構造体は、導電性ビアと、導電性ビアの周りに配置された誘電体ライナーとを備え、第２の誘電体層がその誘電体ライナーまで延びる。一部の実施形態では、ビア構造体は、導電性ビアと誘電体ライナーとの間を導電性ビアに沿って延びる第２の障壁層を備える。一部の実施形態では、第２の誘電体層は高温酸化珪素層を備える。一部の実施形態では、第１及び第２のアーチファクトは、第１及び第２の側壁に沿って異なる面粗度プロファイルを有する。一部の実施形態では、第１のアーチファクトは、Ｂｏｓｃｈエッチング工程を示すリッジを含む。一部の実施形態では、第２の誘電体層とビア構造体は、結合インタフェースに沿って接着剤を介在することなく別の要素に直接に結合される。
別の実施形態では、マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通って延びるビア構造体と、バルク半導体部分上に配置されてビア構造体まで延び、高温酸化珪素層を備える誘電体層とを含むことができる。一部の実施形態では、障壁誘電体層は、当該誘電体層とバルク半導体部分の間に介在するが、当該誘電体層とビア構造体の間には介在しない。
別の実施形態では、マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通って延びるビア構造体と、バルク半導体部分上に配置されてビア構造体まで延び、酸窒化珪素層を備える誘電体層とを含むことができる。一部の実施形態では、障壁誘電体層は、当該誘電体層とバルク半導体部分の間に介在するが、当該誘電体層とビア構造体の間には介在しない。
別の実施形態では、マイクロ電子構造体を形成する方法を開示する。本方法は、埋め込み誘電体層を備える半導体構造体を調製する段階と、埋め込み誘電体層上で停止するように半導体構造体の前側を通して開口部をエッチングする段階と、埋め込み誘電体層を通して開口部のエッチングを継続する段階と、導電材料を開口部の中に堆積させて導電性ビアを形成する段階と、半導体構造体の裏側から導電性ビアを露出する段階とを含むことができる。
一部の実施形態では、半導体構造体を調製する段階は、バルク半導体部分とベース基板とを調製する段階を含み、埋め込み誘電体層がバルク半導体部分とベース基板の間に配置される。一部の実施形態では、開口部のエッチングを継続する段階は、部分的にベース基板の中にエッチングする段階を含む。一部の実施形態では、導電性ビアを露出する段階は、ベース基板を除去する段階を含む。一部の実施形態では、本方法は、バルク半導体部分及びベース基板の一方の上に埋め込み誘電体層の少なくとも一部分を形成する段階を含む。一部の実施形態では、埋め込み誘電体層の少なくとも一部分を形成する段階は、第１の障壁誘電体層と第１の障壁誘電体層上の第２の誘電体層とを形成する段階を含む。一部の実施形態では、本方法は、バルク半導体部分の上に埋め込み層の第１の部分と、ベース基板の上に埋め込み誘電体層の第２の部分とを形成する段階を含む。一部の実施形態では、本方法は、導電材料を堆積させた後にマイクロ電子構造体をアニールする段階を含む。一部の実施形態では、露出する段階は、半導体構造体の裏側を研磨する段階を含む。一部の実施形態では、本方法は、接着剤を介在することなく半導体構造体の研磨された裏側を別の要素に直接に結合する段階を含む。一部の実施形態では、直接に結合する段階は、結合インタフェースに沿って接着剤を介在することなく埋め込み誘電体層の研磨面及び導電性ビアを別の要素に直接に結合する段階を含む。
関連上明らかに他を意味しない限り、本明細書及び特許請求の範囲を通して単語「備える」、「備えている」、「含む」、及び「含んでいる」などは、限定的又は包括的な意味に対立するものとして包括的な意味で、すなわち、「含むがこれに限定されない」という意味で解釈しなければならない。本明細書で一般的に使用する単語「結合された」は、直接に接続されるか、又は１又は２以上の中間要素を通して接続されるかのいずれかである２又は３以上の要素を指す。本明細書で一般的に使用する単語「接続された」は、直接に接続されるか、又は１又は２以上の中間要素を通して接続されるかのいずれかである２又は３以上の要素を指す。更に、単語「本明細書で」、「上記に」、「下記に」、及び類似の主旨の単語は、この出願に使用する場合に全体としてこの出願を指し、この出願のいずれかを特定の部分には言及しないものとする。更に、本明細書に使用するように、第１の要素が第２の要素「上にある」又は「の上にある」と説明される場合に、第１の要素は、第１及び第２の要素が直接に接触するように直接的に第２の要素上にあるか又はその上にあるとすることができ、又は第１の要素は、第１の要素と第２の要素の間に１又は２以上の要素が介在するように間接的に第２の要素上にあるか又はその上にあるとすることができる。関連が許す限り、上述の「発明を実施するための形態」で単数又は複数を使用する単語は、それぞれ複数又は単数も包含することができる。２又は３以上の項目のリストに関連付けられた単語「又は」は、その単語に対して以下の解釈：リスト中の項目のいずれか、リスト内の項目の全て、及びリスト内に項目のいずれかの組合せの全てを網羅する。
一態様では、マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分を含むことができる。マイクロ電子構造体は、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通って延びるビア構造体を含むことができる。マイクロ電子構造体は、バルク半導体部分の第１の面上に配置されてビア構造体まで延びる第１の誘電体障壁層を備えることができる。マイクロ電子構造体は、第１の誘電体障壁層上に配置されてビア構造体まで延びる第２の誘電体層を備えることができる。
一実施形態では、ビア構造体は、導電性ビアと、導電性ビアの周りに配置された誘電体ライナーとを含む。第２の誘電体層は、誘電体ライナーまで延びることができる。
ビア構造体は、導電性ビアと誘電体ライナーとの間を導電性ビアに沿って延びる第２の障壁層を備えることができる。
一実施形態では、第２の誘電体層は、酸窒化珪素を含む誘電体層を備える。
一実施形態では、第２の誘電体層は、高温酸化珪素層を備える。
一実施形態では、第２の誘電体層は、酸炭窒化珪素を含む誘電体層を備える。
一実施形態では、ビア構造体に隣接するバルク半導体部分の第１の側壁は、第１のエッチング工程を示す第１のアーチファクトを有し、ビア構造体に隣接する誘電体層の第２の側壁は、第１のエッチング工程とは異なる第２のエッチング工程を示す第２のアーチファクトを有する。
第１及び第２のアーチファクトは、第１及び第２の側壁に沿って異なる面粗度プロファイルを有する可能性がある。
第１のアーチファクトは、Ｂｏｓｃｈエッチング工程を示すリッジを含む。
一実施形態では、第１の誘電体障壁層は窒化珪素を備える。
一実施形態では、ビア構造体は、バルク半導体部分、第１の誘電体障壁層、及び第２の誘電体層を貫通して延びる。
一実施形態では、ビア構造体は、バルク半導体部分の反対側にある第２の誘電体層の面に対して凹んだ端面を有する。
ビア構造体の端面と誘電体層の面は、平坦化された面を含むことができる。
一実施形態では、第２の誘電体層とビア構造体は、結合インタフェースに沿って接着剤を介在することなく別の要素に直接に結合される。
一実施形態では、バルク半導体部分の第２の面は、アクティブ回路を含むアクティブ面と、アクティブ面上の１又は２以上の絶縁層と、１又は２以上の絶縁層上の１又は２以上のバック－エンド－オブ－ライン層とを含む。
一態様では、マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、バルク半導体部分の第１の面上に配置された誘電体層と、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通過し、誘電体層を通って延びるビア構造体とを含むことができる。ビア構造体に隣接するバルク半導体部分の第１の側壁は、第１のエッチング工程を示す第１のアーチファクトを有する。ビア構造体に隣接する誘電体層の第２の側壁は、第１のエッチング工程とは異なる第２のエッチング工程を示す第２のアーチファクトを有する。
一実施形態では、障壁誘電体層は、当該誘電体層とバルク半導体部分の間に介在するが、当該誘電体層とビア構造体の間には介在しない。
ビア構造体は、導電性ビアと、導電性ビアの周りに配置された誘電体ライナーとを含むことができる。第２の誘電体層は、誘電体ライナーまで延びることができる。
ビア構造体は、導電性ビアと誘電体ライナーとの間を導電性ビアに沿って延びる第２の障壁層を備えることができる。
一実施形態では、第２の誘電体層は、高温酸化珪素層を備える。
一実施形態では、第１及び第２のアーチファクトは、第１及び第２の側壁に沿って異なる面粗度プロファイルを有する。
第１のアーチファクトは、Ｂｏｓｃｈエッチング工程を示すリッジを含むことができる。
一実施形態では、第２の誘電体層とビア構造体は、結合インタフェースに沿って接着剤を介在することなく別の要素に直接に結合される。
一態様では、マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通って延びるビア構造体と、バルク半導体部分上に配置されてビア構造体まで延びる誘電体層とを含むことができる。誘電体層は、高温酸化珪素層を備える。
一実施形態では、障壁誘電体層は、当該誘電体層とバルク半導体部分の間に介在するが、当該誘電体層とビア構造体の間には介在しない。
一態様では、マイクロ電子構造体を開示する。マイクロ電子構造体は、第１の面と第１の面の反対側の第２の面とを有するバルク半導体部分と、第１の面に対して非平行な方向に沿ってバルク半導体部分を少なくとも部分的に通って延びるビア構造体と、バルク半導体部分上に配置されてビア構造体まで延びる誘電体層とを含むことができる。誘電体層は、酸窒化珪素層を含む。
一実施形態では、障壁誘電体層は、当該誘電体層とバルク半導体部分の間に介在するが、当該誘電体層とビア構造体の間には介在しない。
一態様では、マイクロ電子構造体を形成する方法を開示する。本方法は、埋め込み誘電体層を備える半導体構造体を調製する段階を含むことができる。本方法は、埋め込み誘電体層上で停止するように半導体構造体の前側を通して開口部をエッチングする段階を含むことができる。本方法は、埋め込み誘電体層を通して開口部のエッチングを継続する段階を含むことができる。本方法は、導電材料を開口部の中に堆積させて導電性ビアを形成する段階を含むことができる。本方法は、半導体構造体の裏側から導電性ビアを露出する段階を含むことができる。
一実施形態では、半導体構造体は、当該埋め込み誘電体層を含む複数の埋め込み誘電体層を含む。
一実施形態では、半導体構造体を調製する段階は、バルク半導体部分及びベース基板を調製する段階を含む。埋め込み誘電体層は、バルク半導体部分とベース基板の間に配置することができる。
開口部のエッチングを継続する段階は、部分的にベース基板の中にエッチングする段階を含むことができる。
導電性ビアを露出する段階は、ベース基板を除去する段階を含むことができる。
本方法は、更に、バルク半導体部分及びベース基板の一方の上に埋め込み誘電体層の少なくとも一部分を形成する段階を含むことができる。
埋め込み誘電体層の少なくとも一部分を形成する段階は、第１の障壁誘電体層と第１の障壁誘電体層上の第２の誘電体層とを形成する段階を含むことができる。
本方法は、更に、バルク半導体部分の上に埋め込み層の第１の部分とベース基板の上に埋め込み誘電体層の第２の部分とを形成する段階を含むことができる。
一実施形態では、本方法は、導電材料を堆積させた後にマイクロ電子構造体をアニールする段階を更に含む。
一実施形態では、露出する段階は、半導体構造体の裏側を研磨する段階を含む。
本方法は、更に、接着剤を介在することなく半導体構造体の研磨された裏側を別の要素に直接に結合する段階を含むことができる。
直接に結合する段階は、結合インタフェースに沿って接着剤を介在することなく埋め込み誘電体層の研磨面及び導電性ビアを別の要素に直接に結合する段階を含むことができる。
更に、とりわけ、「ｃａｎ」、「ｃｏｕｌｄ」、「ｍｉｇｈｔ」、「ｍａｙ」、「ｅ．ｇ．」、「ｆｏｒ ｅｘａｍｐｌｅ」、及び「ｓｕｃｈ ａｓ」などのような本明細書に使用する条件用語は、一般的に、特に別段の記載がない限り又は使用する関連内で別様に理解されない限り、特定の実施形態が特定の特徴、要素、及び／又は状態を含む、一方で別の実施形態がそれらを含まないことを伝えることを意図している。従って、そのような条件用語は、一般的に、特徴、要素、及び／又は状態が１又は２以上の実施形態に何らかの形態で必要であることを示唆することを意図していない。
ある一定の実施形態を説明したが、これらの実施形態は、例示として提示したに過ぎず、開示の範囲を限定することを意図していない。実際に、本明細書に説明する新しい装置、方法、及びシステムは、様々な他の形態に具現化することができ、更に、本発明の開示の精神から逸脱することなく本明細書に説明する方法及びシステムの形態に様々な省略、置換、及び修正を行うことができる。例えば、ブロックは所与の配置で提示したが、代替実施形態では、異なる構成要素及び／又は回路トポロジーを使用して類似の機能を実行することができ、一部のブロックは、削除、移動、追加、細分化、結合、及び／又は修正が可能である。これらの各々は、様々な異なる方法で実施することができる。上述の様々な実施形態の要素及び作動に対していずれかの適切な組合せを行い、更に別の実施形態を提供することができる。特許請求の範囲及びその均等物は、本発明の開示の範囲及び精神に属するような形態又は修正を網羅するように意図している。

Claims (39)

  1. 第１の面と前記第１の面の反対側の第２の面とを有するバルク半導体部分と、
    前記第１の面に対して非平行な方向に沿って前記バルク半導体部分を少なくとも部分的に通って延びるビア構造体と、
    前記バルク半導体部分の前記第１の面上に配置されて前記ビア構造体まで延びる第１の誘電体障壁層と、
    前記第１の誘電体障壁層上に配置されて前記ビア構造体まで延びる第２の誘電体層と、
    を備えるマイクロ電子構造体。
  2. 前記ビア構造体は、導電性ビアと前記導電性ビアの周りに配置された誘電体ライナーとを備え、前記第２の誘電体層は、前記誘電体ライナーまで延びる請求項１に記載のマイクロ電子構造体。
  3. 前記ビア構造体は、前記導電性ビアと前記誘電体ライナーとの間を前記導電性ビアに沿って延びる第２の障壁層を備える請求項２に記載のマイクロ電子構造体。
  4. 前記第２の誘電体層は、酸窒化珪素を含む誘電体層を備える請求項１から３のいずれか１項に記載のマイクロ電子構造体。
  5. 前記第２の誘電体層は、高温酸化珪素層を備える請求項１から３のいずれか１項に記載のマイクロ電子構造体。
  6. 前記第２の誘電体層は、酸炭窒化珪素を含む誘電体層を備える請求項１から３のいずれか１項に記載のマイクロ電子構造体。
  7. 前記ビア構造体に隣接する前記バルク半導体部分の第１の側壁が、第１のエッチング工程を示す第１のアーチファクトを有し、前記ビア構造体に隣接する前記誘電体層の第２の側壁が、前記第１のエッチング工程とは異なる第２のエッチング工程を示す第２のアーチファクトを有する請求項１から６のいずれか１項に記載のマイクロ電子構造体。
  8. 前記第１のアーチファクト及び前記第２のアーチファクトは、前記第１の側壁及び前記第２の側壁に沿って異なる面粗度プロファイルを有する請求項７に記載のマイクロ電子構造体。
  9. 前記第１のアーチファクトは、Ｂｏｓｃｈエッチング工程を示すリッジを備える請求項８に記載のマイクロ電子構造体。
  10. 前記第１の誘電体障壁層は、窒化珪素を備える請求項１から９のいずれか１項に記載のマイクロ電子構造体。
  11. 前記ビア構造体は、前記バルク半導体部分、前記第１の誘電体障壁層、及び前記第２の誘電体層を貫通して延びる請求項１から１０のいずれか１項に記載のマイクロ電子構造体。
  12. 前記ビア構造体は、前記バルク半導体部分の反対側である前記第２の誘電体層の面に対して凹んだ端面を有する請求項１から１１のいずれか１項に記載のマイクロ電子構造体。
  13. 前記ビア構造体の前記端面及び前記誘電体層の前記面は、平坦化された面を備える請求項１２に記載のマイクロ電子構造体。
  14. 前記第２の誘電体層及び前記ビア構造体は、結合インタフェースに沿って接着剤を介在することなく別の要素に直接に結合される請求項１から１３のいずれか１項に記載のマイクロ電子構造体。
  15. 前記バルク半導体部分の前記第２の面は、アクティブ回路を含むアクティブ面と、前記アクティブ面上の１又は２以上の絶縁層と、前記１又は２以上の絶縁層上の１又は２以上のバック－エンド－オブ－ライン層とを備える請求項１から１４のいずれか１項に記載のマイクロ電子構造体。
  16. 第１の面と前記第１の面の反対側の第２の面とを有するバルク半導体部分と、
    前記バルク半導体部分の前記第１の面上に配置された誘電体層と、
    前記第１の面に対して非平行な方向に沿って前記バルク半導体部分を少なくとも部分的に通り、かつ前記誘電体層を通って延びるビア構造体であって、前記ビア構造体に隣接する前記バルク半導体部分の第１の側壁が、第１のエッチング工程を示す第１のアーチファクトを有し、前記ビア構造体に隣接する前記誘電体層の第２の側壁が、前記第１のエッチング工程とは異なる第２のエッチング工程を示す第２のアーチファクトを有する前記ビア構造体と、
    を備えるマイクロ電子構造体。
  17. 障壁誘電体層が、前記誘電体層と前記バルク半導体部分の間に介在するが、前記誘電体層と前記ビア構造体の間には介在しない請求項１６に記載のマイクロ電子構造体。
  18. 前記ビア構造体は、導電性ビアと前記導電性ビアの周りに配置された誘電体ライナーとを備え、前記誘電体層は、前記誘電体ライナーまで延びる請求項１７に記載のマイクロ電子構造体。
  19. 前記ビア構造体は、前記導電性ビアと前記誘電体ライナーとの間を前記導電性ビアに沿って延びる第２の障壁層を備える請求項１８に記載のマイクロ電子構造体。
  20. 前記第２の誘電体層は、高温酸化珪素層を備える請求項１６から１９のいずれか１項に記載のマイクロ電子構造体。
  21. 前記第１のアーチファクト及び前記第２のアーチファクトは、前記第１の側壁及び前記第２の側壁に沿って異なる面粗度プロファイルを有する請求項１６から２０のいずれか１項に記載のマイクロ電子構造体。
  22. 前記第１のアーチファクトは、Ｂｏｓｃｈエッチング工程を示すリッジを備える請求項２１に記載のマイクロ電子構造体。
  23. 前記誘電体層及び前記ビア構造体は、結合インタフェースに沿って接着剤を介在することなく別の要素に直接に結合される請求項１６から２２のいずれか１項に記載のマイクロ電子構造体。
  24. 第１の面と前記第１の面の反対側の第２の面とを有するバルク半導体部分と、
    前記第１の面に対して非平行な方向に沿って前記バルク半導体部分を少なくとも部分的に通って延びるビア構造体と、
    前記バルク半導体部分上に配置されて前記ビア構造体まで延び、高温酸化珪素層を備える誘電体層と、
    を備えるマイクロ電子構造体。
  25. 障壁誘電体層が、前記誘電体層と前記バルク半導体部分の間に介在するが、前記誘電体層と前記ビア構造体の間には介在しない請求項２４に記載のマイクロ電子構造体。
  26. 第１の面と前記第１の面の反対側の第２の面とを有するバルク半導体部分と、
    前記第１の面に対して非平行な方向に沿って前記バルク半導体部分を少なくとも部分的に通って延びるビア構造体と、
    前記バルク半導体部分上に配置されて前記ビア構造体まで延び、酸窒化珪素層を備える誘電体層と、
    を備えるマイクロ電子構造体。
  27. 障壁誘電体層が、前記誘電体層と前記バルク半導体部分の間に介在するが、前記誘電体層と前記ビア構造体の間には介在しない請求項２６に記載のマイクロ電子構造体。
  28. マイクロ電子構造体を形成する方法であって、
    埋め込み誘電体層を含む半導体構造体を与える段階と、
    前記埋め込み誘電体層上で停止するように半導体構造体の前側を通して開口部をエッチングする段階と、
    前記埋め込み誘電体層を通して前記開口部のエッチングを継続する段階と、
    導電性ビアを形成するために導電材料を前記開口部の中に堆積させる段階と、
    前記半導体構造体の裏側から前記導電性ビアを露出する段階と、
    を含む方法。
  29. 前記半導体構造体は、前記埋め込み誘電体層を含む複数の埋め込み誘電体層を備える請求項２８に記載の方法。
  30. 前記半導体構造体を与える段階は、バルク半導体部分とベース基板とを与える段階を含み、前記埋め込み誘電体層は、前記バルク半導体部分と前記ベース基板の間に配置される請求項２８に記載の方法。
  31. 前記開口部のエッチングを継続する段階は、前記ベース基板の中に部分的にエッチングする段階を含む請求項３０に記載の方法。
  32. 前記導電性ビアを露出する段階は、前記ベース基板を除去する段階を含む請求項３０又は３１に記載の方法。
  33. 前記バルク半導体部分及び前記ベース基板のうちの一方上に前記埋め込み誘電体層の少なくとも一部分を形成する段階を更に含む請求項３０から３２のいずれか１項に記載の方法。
  34. 前記埋め込み誘電体層の前記少なくとも一部分を形成する段階は、第１の障壁誘電体層と前記第１の障壁誘電体層上の第２の誘電体層とを形成する段階を含む請求項３３に記載の方法。
  35. 前記バルク半導体部分上の前記埋め込み層の第１の部分と前記ベース基板上の前記埋め込み誘電体層の第２の部分とを形成する段階を更に含む請求項３３に記載の方法。
  36. 前記導電材料を堆積させた後に前記マイクロ電子構造体をアニールする段階を更に含む請求項２８から３５のいずれか１項に記載の方法。
  37. 前記露出する段階は、前記半導体構造体の前記裏側を研磨する段階を含む請求項２８から３６のいずれか１項に記載の方法。
  38. 前記半導体構造体の前記研磨された裏側を介在する接着剤なしで別の要素に直接に結合する段階を更に含む請求項３７に記載の方法。
  39. 前記直接に結合する段階は、結合インタフェースに沿って介在する接着剤なしで前記埋め込み誘電体層の研磨面と前記導電性ビアとを前記別の要素に直接に結合する段階を含む請求項３８に記載の方法。
JP2023539268A 2020-12-28 2021-12-27 基板貫通ビアを有する構造体及びそれを形成する方法 Pending JP2024501017A (ja)

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