JP4285604B2 - 貫通電極付き基板、その製造方法及び電子デバイス - Google Patents

Description

この発明は、例えば、シリコンＩＣチップなどの高密度３次元実装に用いられる貫通電極付き基板と、その製造方法及び電子デバイスに関するものである。

最近、シリコンＩＣチップなどを積層して高密度３次元実装を効率よく実現するため、シリコン基板を貫通して接続することを可能にする貫通配線を基板に形成することが検討されている。

このような貫通配線を実現する貫通電極を基板に形成する方法として、従来は、図３に示すような手順で行っている。

まず、図３（ａ）に示すように、厚さが例えば３００〜６００μｍ程度のシリコンウェハ１０２上に、ブラインドビアホールのマスク用の保護層１１１を形成する。

つぎに、図３（ｂ）に示すように、上記のシリコンウェハ１０２に、その厚さの７０〜９０％程度までブラインドビアホール（Blind Via Hole）１１２を形成する。

つぎに、図３（ｃ）に示すように、形成したブラインドビアホール１１２の内壁に絶縁層１１３を形成する。

つぎに、図３（ｄ）に示すように、内壁絶縁層１１３を形成したブラインドビアホール１１２に貫通配線用の金属を充填し、導電層１１４を形成する。

つぎに、図３（ｅ）に示すように、シリコンウェハ１０２のブラインドビアホール１１２形成面とは反対（裏面）側から研磨を行い、導電層１１４を形成している金属部分を露出させる。このとき、裏面に形成されていた保護層（酸化膜）は研磨によって失われる。また、研磨後に例えばエッチングによって、電極部分（導電層１１４）以外のシリコンをわずかに（例えば数μｍ）研磨してもよい。

つぎに、図３（ｆ）に示すように、裏面側の絶縁のため絶縁層１１５を形成する。

その後、図３（ｇ）に示すように、電極部分（導電層１１４）に対応する部分の裏面絶縁層１１５を除去して、導通用のコンタクトホール１２１を形成する。
特開２００２−０６４１４６号公報 特開２００２−２７０５６３号公報

上記従来の貫通電極形成方法には、次のような問題が生じる。すなわち、
（１）図３（ｂ）に示すブラインドビアホール形成工程において、エッチングの深さにばらつきが生じる。
（２）ブラインドビアホール形成工程において、ブラインドビアホール１１２の口径が細くなるにつれて（例えば３０μｍ以下）、レーザ顕微鏡等の深さ測長器によりエッチング深さを測定することが困難になり、ブラインドビアホール形成後の深さの検証ができなくなる。
（３）図３（ｅ）に示す裏面研磨工程において、最も浅いブラインドビアホール１１２を基準に研磨を行わなければならない。
（４）裏面研磨工程において、裏面に形成されていた保護層（酸化膜）が除去されるため、図３（ｆ）に示すように、裏面絶縁層１１５の形成工程が必要となる。
（５）裏面研磨工程において、裏面側の保護層すなわち絶縁層が一旦除去されるため、再度形成される絶縁層の品質が悪くなるおそれがあり、その結果裏面側の絶縁耐圧（耐電圧）が低下する。

そこで本願出願人のもとで、上記（１）〜（５）の問題を解決するために、図４を参照して以下に述べるように、シリコン基板層（支持基板層）１０の片面に形成したシリコン酸化膜２０の表面に単結晶シリコン層３０を形成（貼り付けも含む）することでそのシリコン酸化膜２０を埋め込み絶縁層２０として構成したシリコンウェハ２、すなわちＳＯＩ（Silicon On Insulator）ウェハ２から貫通電極付き基板を作製する方法を開発し、特許出願をした(特願2003-198023)。
（ａ）ＳＯＩウェハ２上にブラインドビアホール作製用の保護層１１を形成する。ＳＯＩウェハ２は、例えば総厚が３００−６００μｍ、シリコン基板層１０が２５０−５５０μｍ、埋め込み絶縁層２０が０．１〜２μｍ程度である。また保護層１１は通常、酸化膜（ＳｉＯ_２）、又はフォトレジスト、又は酸化膜＋フォトレジストが使用される。
（ｂ）ブラインドビアホール１２を形成する。この時、ブラインドビアホール１２は、埋め込み絶縁層２０はＳｉ（シリコン）と比較してエッチング速度が遅いため（選択費１００以上）、外周部の穴が埋め込み絶縁層２０に達し、その部分のエッチングが停止した後も、内周部の穴がその層に達するまでエッチングを継続することが可能である。よって深さ均一性の高いブラインドビアホール１２が形成され、その深さはシリコンウェハ２内において埋め込み絶縁層が形成された深さとなる。
（ｃ）形成したブラインドビアホール内壁に絶縁層１３を形成する。その形成方法は、熱酸化法、ＰＥ−ＣＶＤ法、陽極酸化法等が考えられる。
（ｄ）絶縁層１３を形成したブラインドビアホール１２に貫通配線用の金属を充填し、導電層１４を形成する。形成方法として、減圧空間内で溶融金属中に浸漬する溶融金属吸引法、印刷法、ＣＶＤ法等が考えられる。
（ｅ）ブラインドビアホール形成面と反対側（裏面側）から埋め込み絶縁層２０まで、研磨もしくはエッチングによりシリコン層３０を除去する。この工程により、これまでシリコン内部に形成されていた埋め込み絶縁層２０は裏面側最表面の絶縁層として機能する。
（ｆ）電極部分直下の絶縁層を、パターニング、又はエッチング、又は研磨により除去し、導通用の穴（コンタクトホール２１）を形成する。

図４に示した方法により、上述の（１）〜（５）の問題が解決することができるのであるが、この図４の方法には、下記のような問題が生じる。
（イ）「（ｄ）導電層形成」の工程で溶融金属吸引法を用いて導電層を形成する際、その原理によって充填が完全に行われず、図５（イ）に示すように、外周部に隙間（矢印Ａ部分）が生じることがある。この隙間は最大で数μｍである。
（ロ）「（ｅ）裏面除去」の工程でシリコン層３０除去後、充填金属（導電層１４）と酸化膜（埋め込み絶縁層２０）との密着性（図５（ロ）における矢印（Ｂ）部分の密着性）が悪いため、その間に隙間が生じることがある。
（ハ）「（ｆ）コンタクトホール形成」の工程でコンタクトホール２１を形成する際、図５（ハ）に示すように、上記隙間によって意図しない部分の酸化膜（埋め込み絶縁層２０）がエッチングされてしまう異常エッチングが生じる可能性がある。

この発明の課題は、上記事情に鑑みてなされたもので、図３に示した従来の貫通電極付き基板の欠点を解消して、ブラインドビアホールの深さおよび裏面側の研磨量を一定にでき、しかも裏面側の絶縁層形成の工程が不要で絶縁耐圧（耐電圧）の低下を未然に防止できるようにするとともに、さらに、図４に示した貫通電極付き基板の欠点を解消して、導電層の外周部に隙間が生じることがなく、密着性の問題も発生せず、異常エッチングの問題も発生しない等の種々の利点を有する貫通電極付き基板及びその製造方法並びにそれを用いた電子デバイスを提供することを目的とする。

上記課題を解決する請求項１の発明は、半導体回路あるいは素子の形成あるいは搭載がされたあるいはされる半導体層である支持基板層と前記半導体回路あるいは素子側の面と反対側のシリコン層との間に埋め込み絶縁層を有するシリコンウェハから作られた貫通電極付き基板であって、
前記支持基板層に保護層をマスクとして埋め込み絶縁層厚み全体を貫通して前記シリコン層に達しかつ当該シリコン層に略球面状の凹所が生じる深さまで形成されたブラインドビアホールの内壁に内壁絶縁層が形成され、前記内壁絶縁層の形成されたブラインドビアホールに充填された貫通配線用の金属による導電層を備え、前記シリコン層が除去されかつ導電層外側の前記凹所の面に沿う絶縁層部分が除去されることで表れた、埋め込み絶縁層から隆起した態様で露出した前記導電層の前記凹所に対応する部分が、導電層の略球面状のウエハ外隆起部となっていることを特徴とする。
ここで、「導電層の略球面状のウエハ外隆起部」とは、導電層の埋め込み絶縁層から露出した部分すべて、略球面状の隆起部となっていること（略球面状をなして埋め込み絶縁層から隆起していること）を意味する。

請求項２の発明は、半導体回路あるいは素子の形成あるいは搭載がされたあるいはされる半導体層である支持基板層と前記半導体回路あるいは素子側と反対側のシリコン層との間に埋め込み絶縁層を有するシリコンウェハを用いた貫通電極付き基板の製造方法であって、
前記支持基板層の表面に、ブラインドビアホールのマスク用の保護層を形成する工程と、
前記支持基板層に、前記埋め込み絶縁層をストップ層としてブラインドビアホールを形成する工程と、
埋め込み絶縁層に達する前記ブラインドビアホールの底部の埋め込み絶縁層をさらにエッチングし、前記シリコン層に達する深さのブラインドビアホールを形成する工程と、
シリコン層に達する前記ブラインドビアホールの底部のシリコン層をさらにエッチングして、底部のシリコン層に略球面状の凹所を形成する工程と、
形成したブラインドビアホールの内壁に絶縁層を形成する工程と、
前記内壁絶縁層を形成したブラインドビアホールに、貫通配線用の金属を充填して導電層を形成する工程と、
前記シリコン層を除去する工程と、
シリコン層を除去する前工程により表れた導電層外側の前記凹所の面に沿う絶縁層部分を除去して、前記導電層の前記凹所に対応する部分を導電層の略球面状のウエハ外隆起部として埋め込み絶縁層から露出させる工程と
を含むことを特徴とする。

請求項３は、請求項２の貫通電極付き基板の製造方法において、導電層外側の前記凹所の面に沿う絶縁層部分を除去する工程を、ドライエッチング、又は、ウェットエッチングで行なうことを特徴とする。

請求項４の発明は、請求項１記載の貫通電極付き基板を用いたことを特徴とする電子デバイスである。

本発明によれば、図４で説明した製造方法による貫通電極付き基板と同様に、ブラインドビアホールの深さおよび裏面側の研磨量を一定にできるとともに、別工程による裏面側の絶縁層形成が不要であり、品質の良好なＳＯＩ基板由来の絶縁層を用いることができるから、別工程にて形成される例えば低温酸化膜等の絶縁層の品質不良による絶縁耐圧（耐電圧）の低下を未然に防止することができる効果がある。

さらに、本発明における導電層は、少なくとも埋め込み絶縁層を貫通しシリコン層に達する深さまで形成したブラインドビアホールに金属充填して形成されるので、次のような効果を奏し、図４で説明した製造方法の問題点が解消される。
（１）裏面のシリコン層を除去するだけで、導電層が裏面側外部に露出するので、コンタクトホールを形成する工程を必要とせずに、貫通電極を形成することができる。
（２）コンタクトホールを形成する工程がないので、コンタクトホールの異常エッチングの問題が生じる余地はない。
（３）導電層形成工程として例えば、減圧空間内で溶融金属中に浸漬する溶融金属吸引法を採用した場合、ブラインドビアホールがシリコン層まで達しているから、ブラインドビアホールに金属が充填されて導電層が形成される際に、導電層（充填金属）と絶縁層との間に隙間が生じる、という問題は生じる余地はない。
（４）また、裏面除去工程で、裏面のシリコン層除去後の状態で充填金属と酸化膜との密着性が悪い、という問題が発生する余地もなく、したがって、その間に隙間が生じることもない。
（５）本発明における導電層はさらに、シリコン層に略球面状の凹所が形成される深さまで形成したブラインドビアホールに金属充填して形成されるので、導電層がウエハ外（ブラインドビアホール形成面と反対側のウエハ外）に略球面状に隆起した形状となる。すなわち、バンプとして適切な形状の隆起部を有する貫通電極（導電層）を形成することができる。そして、シリコン層に形成する凹所を適切に設定することで、バンプ高さを任意に制御できる。

以下、本発明を実施した貫通電極付き基板及びその製造方法並びにそれを用いた電子デバイスについて、図面を参照して説明する。

図１は本発明の一実施例の貫通電極付き基板１の部分断面図である。この実施例の貫通電極付き基板１は、主にシリコンよりなる支持基板層１０（以下、シリコン基板層とする）とシリコン層３０との間に、内部絶縁層（以下、埋め込み絶縁層２０と称する）を有するシリコンウェハを用いたものである。このような埋め込み絶縁層２０を有するシリコンウェハとして、例えば、シリコン基板層１０の片面に、一般には熱酸化により形成したシリコン酸化膜２０（熱酸化膜とも称する）の表面に例えば単結晶あるいは多結晶のシリコン層３０を貼り合わせあるいは成長によって形成することで、そのシリコン酸化膜２０を埋め込み絶縁層２０として構成したＳＯＩ（Silicon On Insulator）ウェハ２を使用するものである。なお、一般に熱酸化膜は品質が良好である。
前記支持基板層１０の図１で上面には、半導体回路あるいは素子が形成あるいは搭載されているかあるいはされる。

この貫通電極付き基板１は、支持基板層（シリコン基板層）１０に保護層１１をマスクとして埋め込み絶縁層（シリコン酸化膜）２０の厚み全体を貫通して前記シリコン層（単結晶シリコン層）３０に達しかつ当該シリコン層３０に凹所３０ａが生じる深さまで形成したブラインドビアホール１２に、内壁絶縁層１３を施した上で導電層１４を形成した後、前記シリコン層３０を除去することで、前記導電層１４の前記凹所３０ａに対応する部分をウエハ外隆起部（バンプ）１４ａとして露出させたもので、この隆起部１４ａが配線を接続する部分となる。

図２は、図１の貫通電極付き基板１を製造する製造方法の一実施例を示すもので、断面図で示した工程図であり、（ａ）〜（ｇ）の順に製造される。この貫通電極付き基板１は、支持基板層１０とシリコン層３０との間に埋め込み絶縁層２０を有するシリコンウェハとして上記のＳＯＩウェハ２を使用するものである。

まず、図２（ａ）に示すように、ＳＯＩウェハ２を用意してその支持基板層１０上にブラインドビアホールのマスク用の保護層１１を形成する。ＳＯＩウェハ２は全体の厚さが３００〜６００μｍであり、ブラインドビアホールを形成する支持基板層１０の厚さが２５０〜５５０μｍ、埋め込み絶縁層２０の厚さが０．１〜２μｍ程度、シリコン層３０の厚さが５〜５０μｍ程度のものである。ＳＯＩウェハ２の具体的な一例を上げると、例えば、全体厚さ４００μｍ、埋め込み絶縁層２０の厚さ０．３μｍ、シリコン層（ＢＯＸ層）３０の厚さが３０μｍのウエハを使用する。

保護層１１は通常、二酸化珪素（ＳｉＯ２）などの酸化膜かフォトレジストのいずれか一方またはその両方が使用される。酸化膜は、例えばシリコンとの選択比が１００〜２００程度、フォトレジストは５０〜１００程度であるので、形成されるブラインドビアホールの深さを勘案して、エッチングマスクとしての保護層１１の種類および厚さを決定する。すなわち、形成されるブラインドビアホールの口径は、ＳＯＩウェハ２全体の厚さより小さくて例えば５〜２００μｍ程度であり、また、ブラインドビアホールの深さは２５０〜５５０μｍ程度であり、また、ブラインドビアホールの形状は丸でも四角でも任意の形状とすることができ、また、ブラインドビアホールの個数は必要に応じて任意の個数とすることができる。

つぎに、図２（ｂ）に示すように、上記のＳＯＩウェハ２にブラインドビアホール（Blind
Via Hole）１２を形成する。このブラインドビアホール形成工程において、例えば、ＤＲＩＥ（Deep Reactive Ion Etching）法、レーザ加工法、マイクロドリル加工法、ＰＡＥＣＥ（Photo
Assisted Electro-Chemical Etching）法など任意の形成方法を利用することが可能である。

このとき、ブラインドビアホール１２は、埋め込み絶縁層２０をエッチングのストップ層として形成される。すなわち、埋め込み絶縁層２０はシリコンと比較してエッチング速度が遅いため（選択比１００以上）、基板の外周部のブラインドビアホール１２が埋め込み絶縁層２０に達してその部分のエッチングが停止した後も、内周部のブラインドビアホール１２が埋め込み絶縁層２０に達するまでエッチングを継続することが可能である。これにより、ＳＯＩウェハ２の全体に亘って深さ均一性の高いブラインドビアホール１２が形成され、その深さはＳＯＩウェハ２内において埋め込み絶縁層２０が形成された深さとなる。これにより、図３の従来方法の問題として前述した（１），（２），（３）の問題点が解決される。

次いで、図２（ｃ）に示すように、さらに、ブラインドビアホール１２の底部の埋め込み絶縁層２０をエッチングして、シリコン層３０に達する深さのブラインドビアホール１２を形成する。
この場合のエッチングは、ドライエッチングもしくはウェットエッチングにより行う。
ウェットエッチングによる場合は、ＢＯＥ（Ｂuffered Ｏxide Ｅtchant,ＨＦ：ＮＨＦ４＝１：６）フッ酸・硝酸・酢酸の混合液を使用することができる。この時、埋め込み絶縁層２０部分のエッチングレートは約０．１μｍ／minである。
ドライエッチングによる場合は、例えば四フッ化炭素（ＣＦ_４）ガスを使用することができる。

次いで、図２（ｄ）に示すように、シリコン層３０に達する前記ブラインドビアホール１２の底部のシリコン層３０をさらにエッチングして、底部のシリコン層３０に凹所３０ａを形成する。
この時、シリコン層３０のエッチング深さを任意に設定することにより、後述の通り、完成後のバンプ高さの制御が可能である。
この「Ｓｉ追加エッチング」工程（シリコン層３０のエッチングの工程）ではドライエッチングを使用する。このドライエッチングでは、例えば、六フッ化硫黄（ＳＦ_６）ガス・八フッ化炭素（Ｃ_４Ｆ_８）ガス・ＣＦ_４ガス・酸素（Ｏ_２）ガス、又はこれらの混合ガスを使用することができる。例えば、Deep−RIE法を用いた場合、ＳＦ_６ガス（１３０sccm）＋Ｏ_２ガス（１３sccm）の混合ガス１２秒とＣ_４Ｆ_８ガス（８５sccm）９秒を切り替えて行う。この時、ＲＦ出力は例えば６００Ｗである。この時のエッチングレートは約２μｍ／minである。

つぎに、図２（ｅ）に示すように、形成したブラインドビアホール１２の内壁に絶縁層１３を形成する。この内壁絶縁層形成工程において、例えば、熱酸化法、ＰＥ−ＣＶＤ（Plasma Enhanced-Chemical Vapor Deposition）法、陽極酸化法、スパッタリング法など任意の形成方法を利用することが可能である。

つぎに、図２（ｆ）に示すように、内壁絶縁層１３を形成したブラインドビアホール１２に貫通配線用の金属を充填し、導電層１４を形成する。この導電層形成工程において、例えば、溶融金属吸引法、印刷法、ＣＶＤ（Chemical Vapor Deposition）法など任意の形成方法を利用することが可能である。

次いで、図２（ｇ）に示すように、裏面側（ブラインドビアホール形成面と反対側）から埋め込み絶縁層２０まで、研磨もしくはエッチング又はこれらの複合プロセスにより、シリコン層３０部分と導電層１４外側の絶縁層部分（凹所３０ａの面に沿う部分）を除去して、埋め込み絶縁層２０を露出させると同時に、前記導電層１４の前記凹所３０ａに対応する部分をウエハ外隆起部１４ａとして露出させる。こうして、裏面側に露出した隆起部（バンプ）１４ａを持つ導電層１４が得られる。したがって、図４の貫通電極付き基板１’のように、導電層１４との導通を可能にするためのコンタクトホール２１をわざわざ形成する必要はない。
この「裏面部除去」工程は、裏面シリコン除去工程と絶縁層除去工程に分かれる。
裏面シリコン除去工程すなわちシリコン層３０のエッチング工程は、例えばＳＦ_６ガス・ＣＦ_４ガス・酸素ガス、又はこれらの混合ガスを用いたドライエッチング、あるいは、フッ酸・硝酸・酢酸混合液、水酸化カリウム水溶液を用いたウェットエッチングで行なうことができる。また、物理的な研磨等を採用することも可能である。
シリコン層３０の凹所３０ａの面に形成された絶縁層を除去する場合の絶縁層除去工程は、図２（ｃ）で述べた埋め込み絶縁層２０の除去工程と同様でよい。すなわち、ウェットエッチングの場合は、ＢＯＥ（Ｂuffered Ｏxide Ｅtchant,ＨＦ：ＮＨＦ４＝１：６）フッ酸・硝酸・酢酸の混合液を使用することができ、ドライエッチングの場合は、例えば四フッ化炭素（ＣＦ_４）ガスを使用することができる。
なお、ブラインドビアホール形成工程で、裏面側シリコン層３０に凹所３０ａを形成しないことも考えられる。この場合には、導電層１４の最外側表面が埋め込み絶縁層２０の表面と同一面となるが、当然、コンタクトホールを形成する必要はない。

なお、前記裏面シリコン除去工程により、それまでシリコン層３０の内部に形成されていた埋め込み絶縁層２０が、裏面側に露出した絶縁層として機能するため、図３の従来方法の問題として前述した（３），（４），（５）の問題点が解決される。

上述の通り、この貫通電極付き基板１の製造方法によれば、図４で説明した貫通電極付き基板１’と同様に、図３で説明した従来の貫通電極付き基板の問題が解消される。すなわち、
[１]図２（ｂ）に示すブラインドビアホール形成工程において、形成されたブラインドビアホール１２の深さにばらつきが生じない。
[２]ブラインドビアホール形成工程において、ブラインドビアホール１２の口径が細くなっても、その口径にかかわらず深さを正確に一定にすることができる。
[３]図２（ｇ）の裏面シリコン除去工程において、その研磨量を正確に一定にすることができる。
[４]裏面シリコン除去工程において、埋め込み絶縁層２０が新たな絶縁層として機能するため、別途に裏面絶縁層を形成する工程が不要となる。
[５]裏面シリコン除去工程において、シリコン基板層１０の裏面側は露出しないため、絶縁耐圧（耐電圧）の低下が生じない。

そして、この貫通電極付き基板１によれば、導電層１４が、埋め込み絶縁層を貫通しシリコン層３０に達しさらに凹所３０ａを形成する深さまで形成したブラインドビアホール１２に充填形成されるので、次のような効果を奏する。
＜１＞コンタクトホールを形成することなく、貫通電極を形成することができる。
＜２＞コンタクトホールを形成する工程がないので、コンタクトホールの異常エッチングの問題が生じる余地はない。
＜３＞導電層形成工程で例えば溶融金属吸引法を用いて導電層１４を形成する際に、導電層１４と絶縁層（埋め込み絶縁層２０）との間に隙間が生じる、という問題は生じない。
＜４＞裏面除去工程でシリコン層３０除去後の状態で充填金属１４と酸化膜（埋め込み絶縁層２０）との密着性が悪い、という問題は発生する余地がなく、したがって、その間に隙間が生じることもない。
＜５＞導電層はさらに、シリコン層に略球面状の凹所が形成される深さまで形成したブラインドビアホールに金属充填して形成されるので、導電層１４がウエハ外（ブラインドビアホール形成面と反対側のウエハ外）に略球面状に隆起した形状となる。すなわち、バンプとして適切な形状の隆起部１４ａを有する貫通電極（導電層１４）を形成することができる。そして、シリコン層３０に形成する凹所３０ａを適切に設定することで、バンプ高さを任意に制御できる。

なお、上記の実施例では、シリコン基板層１０の片面に形成したシリコン酸化膜２０の表面に単結晶シリコン層３０を形成することでそのシリコン酸化膜２０を埋め込み絶縁層２０として構成したＳＯＩウェハ２を使用したが、これに限定するものでなく、支持基板層１０とシリコン層３０との間に品質良好な埋め込み絶縁層２０を有するものであれば、ＳＯＩウェハ２以外の適宜のものを使用することが可能である。

さらに、この発明は、上記のような貫通電極付き基板１を用いた電子デバイスにも適用されるものである。ここで、電子デバイスとは、貫通電極付き基板上に、あるいは基板自体に、各種半導体回路あるいは素子が形成あるいは搭載されたものを指す。具体的には、ＬＳＩや受発光のデバイスを指す。あるいは、これらデバイスがアセンブルされた物の一部分として使う場合も含む。

本発明の一実施例の貫通電極付き基板の部分断面図である。 図１の貫通電極付き基板を製造する製造方法の一実施例の、断面図で示した工程図であり、（ａ）〜（ｇ）の順に製造される。 貫通電極付き基板を製造する従来の製造方法の、断面図で示した工程図であり、（ａ）〜（ｇ）の順に製造される。 本発明が解決しようとする主な課題を説明するための図で、公知ではない貫通電極付き基板の製造方法の、断面図で示した工程図であり、（ａ）〜（ｆ）の順に製造される。 （イ）、（ロ）、（ハ）はそれぞれ、図３で示した製造方法の問題点を説明する図である。

符号の説明

１ 貫通電極付き基板
２ ＳＯＩ（Silicon On Insulator）ウェハ
１０ 支持基板層（シリコン基板層）
１１ 保護層
１２ ブラインドビアホール
１３ 絶縁層（内壁絶縁層）
１４ 導電層
１４ａ 隆起部
２０ 埋め込み絶縁層（シリコン酸化膜）
３０ シリコン層（単結晶シリコン層）
３０ａ 凹所

Claims (4)

1. 半導体回路あるいは素子の形成あるいは搭載がされたあるいはされる半導体層である支持基板層と前記半導体回路あるいは素子側の面と反対側のシリコン層との間に埋め込み絶縁層を有するシリコンウェハから作られた貫通電極付き基板であって、
   前記支持基板層に保護層をマスクとして埋め込み絶縁層厚み全体を貫通して前記シリコン層に達しかつ当該シリコン層に略球面状の凹所が生じる深さまで形成されたブラインドビアホールの内壁に内壁絶縁層が形成され、前記内壁絶縁層の形成されたブラインドビアホールに充填された貫通配線用の金属による導電層を備え、前記シリコン層が除去されかつ導電層外側の前記凹所の面に沿う絶縁層部分が除去されることで表れた、埋め込み絶縁層から隆起した態様で露出した前記導電層の前記凹所に対応する部分が、導電層の略球面状のウエハ外隆起部となっていることを特徴とする貫通電極付き基板。
2. 半導体回路あるいは素子の形成あるいは搭載がされたあるいはされる半導体層である支持基板層と前記半導体回路あるいは素子側と反対側のシリコン層との間に埋め込み絶縁層を有するシリコンウェハを用いた貫通電極付き基板の製造方法であって、
   前記支持基板層の表面に、ブラインドビアホールのマスク用の保護層を形成する工程と、
   前記支持基板層に、前記埋め込み絶縁層をストップ層としてブラインドビアホールを形成する工程と、
   埋め込み絶縁層に達する前記ブラインドビアホールの底部の埋め込み絶縁層をさらにエッチングし、前記シリコン層に達する深さのブラインドビアホールを形成する工程と、
   シリコン層に達する前記ブラインドビアホールの底部のシリコン層をさらにエッチングして、底部のシリコン層に略球面状の凹所を形成する工程と、
   形成したブラインドビアホールの内壁に絶縁層を形成する工程と、
   前記内壁絶縁層を形成したブラインドビアホールに、貫通配線用の金属を充填して導電層を形成する工程と、
   前記シリコン層を除去する工程と、
   シリコン層を除去する前工程により表れた導電層外側の前記凹所の面に沿う絶縁層部分を除去して、前記導電層の前記凹所に対応する部分を導電層の略球面状のウエハ外隆起部として埋め込み絶縁層から露出させる工程と
   を含むことを特徴とする貫通電極付き基板の製造方法。
3. 前記導電層外側の前記凹所の面に沿う絶縁層部分を除去する工程を、ドライエッチング、又は、ウェットエッチングで行なうことを特徴とする請求項２記載の貫通電極付き基板の製造方法。
4. 請求項１記載の貫通電極付き基板を用いたことを特徴とする電子デバイス。

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