JP2004200547A - 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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Abstract
【解決手段】集積回路16の少なくとも一部が作り込まれてなる半導体基板10の第1の面12に、開口部よりも幅の広い底部を有する凹部32を形成する。凹部32に、底部に対応する先端部42を有するように導電部40を設ける半導体基板10の第2の面14を削って、導電部40の先端部42の少なくとも一部を、第2の面14から露出させる。
【選択図】 図4
Description
【発明の属する技術分野】
本発明は、半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【0002】
【従来の技術】
【0003】
【特許文献1】
特開2001−44197号公報
【0004】
【発明の背景】
3次元実装形態の半導体装置が開発されている。また、3次元実装を可能にするため、半導体チップに貫通電極を形成することが知られている。貫通電極は、半導体チップから突出するように形成する。従来知られている貫通電極は、良好な電気的接続を図ることが難しい形状であった。
【0005】
本発明の目的は、貫通電極を電気的接続に適した形状に形成することにある。
【0006】
【課題を解決するための手段】
(1)本発明に係る半導体装置の製造方法は、(a)集積回路の少なくとも一部が作り込まれてなる半導体基板の第1の面に、開口部よりも幅の広い底部を有する凹部を形成すること、
(b)前記凹部に、前記底部に対応する先端部を有するように、導電部を設けること、及び、
(c)前記半導体基板の第2の面を削って、前記導電部の前記先端部の少なくとも一部を、前記第2の面から露出させること、
を含む。
本発明によれば、導電部が凹部に対応して形成されるので、その先端部の幅が広くなっており、電気的接続に適した形状の貫通電極を形成することができる。
(2)この半導体装置の製造方法において、
前記凹部の底面を、凹曲面を有するように形成し、
前記導電部の前記先端部を、凸曲面を有するように形成し、
前記凸曲面の少なくとも一部を、前記第2の面から露出させてもよい。
(3)この半導体装置の製造方法において、
前記先端部の一部のみが露出するように、前記第2の面を削ってもよい。
(4)この半導体装置の製造方法において、
前記(a)工程は、
(a1)前記半導体基板に、底面を有する縦穴を形成すること、及び、
(a2)前記縦穴の前記底面から、アンダカットが生じるように前記半導体基板をエッチングすること、
を含んでもよい。
(5)この半導体装置の製造方法は、
前記(a1)工程の後であって前記(a2)工程の前に、
前記(a2)工程で行うエッチングに対して前記縦穴の前記底面よりも耐性が高い膜を、前記縦穴の内壁面に形成することをさらに含んでもよい。
(6)この半導体装置の製造方法は、
前記(a)工程の後であって前記(b)工程の前に、
前記凹部の内面に、絶縁膜を形成することをさらに含んでもよい。
(7)この半導体装置の製造方法において、
TEOS−O3系CVDによって、前記絶縁膜を形成してもよい。
(8)この半導体装置の製造方法において、
複数の前記半導体基板をスタックすることをさらに含み、
前記複数の半導体基板のうち、上下の半導体基板の前記導電部を電気的に接続してもよい。
(9)本発明に係る半導体ウエハは、第1及び第2の面を有する半導体基板と、
前記半導体基板の前記第2の面よりも前記第1の面に近い位置に少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の前記第1及び第2の面を貫通する複数の貫通電極と、
を有し、
それぞれの前記貫通電極は、前記第2の面から少なくとも一部が露出する先端部と、前記先端部から前記第1の面の方向に延びる延設部と、を有し、前記先端部は、前記延設部よりも幅が広くなるように形成されてなる。
本発明によれば、貫通電極は、幅の広い先端部を有するので、電気的接続に適した形状になっている。
(10)この半導体ウエハにおいて、
それぞれの前記貫通電極の前記先端部は、凸曲面を有し、
前記凸曲面の少なくとも一部が、前記第2の面から露出していてもよい。
(11)この半導体ウエハにおいて、
それぞれの前記貫通電極の前記先端部の一部が露出して他の一部が前記半導体基板内に配置されていてもよい。
(12)この半導体ウエハは、
それぞれの前記貫通電極と前記半導体基板に形成された貫通穴の内面との間に形成された絶縁膜をさらに有してもよい。
(13)本発明に係る半導体チップは、第1及び第2の面を有する半導体基板と、
前記半導体基板の前記第2の面よりも前記第1の面に近い位置に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の前記第1及び第2の面を貫通する貫通電極と、
を有し、
前記貫通電極は、前記第2の面から少なくとも一部が露出する先端部と、前記先端部から前記第1の面の方向に延びる延設部と、を有し、前記先端部は、前記延設部よりも幅が広くなるように形成されてなる。
本発明によれば、貫通電極は、幅の広い先端部を有するので、電気的接続に適した形状になっている。
(14)この半導体チップにおいて、
前記貫通電極の前記先端部は、凸曲面を有し、
前記凸曲面の少なくとも一部が、前記第2の面から露出していてもよい。
(15)この半導体チップにおいて、
前記貫通電極の前記先端部の一部が露出して他の一部が前記半導体基板内に配置されていてもよい。
(16)この半導体チップは、
前記貫通電極と前記半導体基板に形成された貫通穴の内面との間に形成された絶縁膜をさらに有してもよい。
(17)本発明に係る半導体装置は、スタックされてなる上記複数の半導体チップを有し、
前記複数の半導体チップのうち上下の半導体チップが、前記貫通電極によって電気的に接続されてなる。
本発明によれば、貫通電極は、幅の広い先端部を有するので、電気的接続に適した形状になっている。
(18)本発明に係る回路基板は、上記半導体チップが実装されてなる。
(19)本発明に係る回路基板は、上記半導体装置が実装されてなる。
(20)本発明に係る電子機器は、上記半導体チップを有する。
(21)本発明に係る電子機器は、上記半導体装置を有する。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【0008】
図1(A)〜図4(B)は、本発明を適用した実施の形態に係る半導体装置(又は半導体チップ・半導体ウエハ)の製造方法を説明する図である。本実施の形態では、図1(A)に示すように、半導体基板10を使用する。半導体基板10は、第1及び第2の面12,14を有する。第2の面14は、第1の面12とは反対の面である。
【0009】
半導体基板10には、集積回路(例えばトランジスタやメモリを有する回路)16の少なくとも一部(一部又は全体)が作り込まれている。半導体基板10には、複数の集積回路16のそれぞれの少なくとも一部が作り込まれていてもよいし、1つの集積回路16の少なくとも一部が作り込まれていてもよい。集積回路16は、第2の面14よりも第1の面12に近い位置に形成されている。
【0010】
半導体基板10の第1の面12には、パッシベーション膜18が形成されている。パッシベーション膜18は、例えば、SiO2、SiN、ポリイミド樹脂などで形成することができる。パッシベーション膜18は、集積回路16を覆うように形成されている。
【0011】
半導体基板10には、複数のパッド20が形成されている。パッド20は、集積回路16に電気的に接続されていてもよい。各パッド20は、アルミニウムで形成されていてもよい。パッド20の表面の形状は特に限定されないが矩形であることが多い。パッド20は、第2の面14よりも第1の面12に近い位置(例えば第1の面12の上方)に形成されている。パッド20は、パッシベーション膜18上に形成してもよい。パッシベーション膜18上に、パッド20と、集積回路16とパッド20を接続する配線(図示せず)とを形成してもよい。また、図示しない別のパッシベーション膜(絶縁膜)をパッド20の表面の少なくとも一部を避けて形成してもよい。
【0012】
図1(B)に示すように、半導体基板10に、その第1の面12から縦穴(又は凹部)22を形成する。縦穴22は、半導体基板10を貫通しないように、すなわち底面を有するように形成する。第1の面12は、パッド20が形成された側(集積回路16が形成された側)の面である。縦穴22は、集積回路16の素子及び配線を避けて形成する。パッド20に貫通穴24を形成してもよい。貫通穴24の形成には、エッチング(ドライエッチング又はウェットエッチング)を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。パッド20の下にパッシベーション膜18が形成されている場合、これにも貫通穴26を形成する。パッド20のエッチングがパッシベーション膜18で止まる場合、貫通穴26の形成には、パッド20のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成してもよい。
【0013】
貫通穴24(及び貫通穴26)と連通するように、半導体基板10に縦穴22を形成する。縦穴22は、第1の面12に対して垂直に形成されてもよいし、例えば開口から深さ方向に穴径が小さくなるように、テーパが付けられていてもよい。貫通穴24(及び貫通穴26)と縦穴22を合わせて、縦穴(又は凹部)ということもできる。縦穴22の形成にも、エッチング(ドライエッチング又はウェットエッチング)を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。あるいは、縦穴22の形成に、レーザ(例えばCO2レーザ、YAGレーザ等)を使用してもよい。レーザは、貫通穴24,26の形成に適用してもよい。一種類のエッチャント又はレーザによって、縦穴22及び貫通穴24,26の形成を連続して行ってもよい。縦穴22の形成には、サンドブラスト加工を適用してもよい。
【0014】
図1(C)に示すように、第1の面12の上方(例えば、パッシベーション膜18及びパッド20上)にレジスト28を形成してもよい。レジスト28は、後に行う工程から第1の面12及びその上方に形成された部材(例えば、パッシベーション膜18及びパッド20)を保護するために必要であれば形成する。レジスト28は、例えばエッチングに対する耐性が半導体基板10よりも高い材料で形成する。レジスト28は、縦穴22が開口するように(縦穴22を避けて)形成する。
【0015】
縦穴22内に膜30を形成する。膜30は、縦穴22の内壁面に形成する。膜30は、縦穴22の底面に形成されてもよいし、レジスト28上に形成されてもよい。膜30は、エッチングに対する耐性が半導体基板10よりも高い材料で形成してもよい。例えば、C4F8ガスを使用して、炭素で又は炭素を含む材料で膜30を形成してもよい。
【0016】
図2(A)に示すように、膜30の一部を除去する。詳しくは、膜30のうち縦穴22の底面に形成された部分を除去する。すなわち、縦穴22の底面において、半導体基板10の材料を露出させる。その場合、膜30のうち縦穴22の内壁面に形成された部分が除去されないように、膜30の一部を除去する。その場合、異方性の高いエッチング(エッチング速度の方向依存性が高いエッチング)、詳しくは、垂直方向(縦穴22の深さ方向)のエッチング速度が水平方向(縦穴22の内壁面に対向する方向)よりも大きいエッチングを適用してもよい。例えば、高真空下でSF6ガスを導入し、高バイアス電圧を印加して、数秒間のエッチングを行ってもよい。膜30のうちレジスト28上の部分が除去されてもよい。
【0017】
図2(B)に示すように、縦穴22の底面から、アンダカットが生じるように半導体基板10をエッチングする。詳しくは、縦穴22の底面から、下方向及び横方向にエッチングを進める。例えば、低真空下でSF6ガスを導入し、低バイアス電圧を印加してエッチングを行ってもよい。縦穴22の内壁面に形成された膜30によって、縦穴22の内壁面はエッチングされなくてもよい。縦穴22の底面をエッチングして、縦穴22の開口(又は内壁面に囲まれたスペース)よりも幅(例えば直径)の広いスペースを形成する。例えば、上記工程によって、半導体基板10に、開口部よりも幅の広い底部を有する凹部32を形成する。凹部32は、その底面が凹曲面を有するように形成してもよい。図2(C)に示すように、レジスト28を除去し、膜30を除去する。
【0018】
図3(A)に示すように、凹部32の内面に、絶縁膜(電気的な絶縁膜)34を形成する。絶縁膜34は、凹部32の内側面上で1μm以上の厚みを有するように形成する。このように、側面に厚い膜を形成するには、TEOS−O3系CVDを適用してもよい。TEOS−O3系CVDは、減圧下で行ってもよいし、常圧下で行ってもよい。絶縁膜34は、400℃程度の低温下で表面反応によって形成してもよい。絶縁膜34は、アニール処理によって膜質を改善してもよい。絶縁膜34は、凹部32の底面に形成する。絶縁膜34は、凹部32の内壁面に形成する。ただし、絶縁膜34は、凹部32を埋め込まないように形成する。すなわち、凹部32が残るように絶縁膜34を形成する。また、絶縁膜34は、その形成後も、開口よりも底部が幅いという凹部32の特徴が残るように形成する。
【0019】
絶縁膜34は、パッシベーション膜18上に形成してもよい。パッド20上に絶縁膜34を形成した場合、図3(B)に示すように、パッド20の少なくとも一部を絶縁膜34から露出させる。例えば、絶縁膜34のうちパッド20上の部分を除去する。その除去には、エッチング(ドライエッチング又はウェットエッチング)を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト(図示せず)を形成した後に行ってもよい。
【0020】
図3(C)に示すように、凹部32に導電部40を形成する。導電部40は、凹部32の内部形状に対応する形状を有する。凹部32の内部形状に対応する形状は、凹部32の内壁面に絶縁膜34が形成されているので、絶縁膜34の内側の形状である。導電部40は、凹部32の底部に対応する先端部42を有する。先端部42は、凹部32の底部に対応する形状を有する。凹部32の底部に対応する形状は、絶縁膜34の内側の形状である。導電部40は、先端部42から第1の面12の方向への延設部44を有する。導電部40は、第1の面12の上方(例えばパッド20上)に至るように形成してもよい。導電部40は、例えば絶縁膜34からの露出部を通じて、パッド20に電気的に接続されるように形成してもよい。複数の凹部32に設けられる導電部40は、第1の面12の上方(例えばパッド20上)で相互に接続されていてもよいし、相互に電気的に切断されていてもよい。
【0021】
凹部32は、絶縁膜34の形成後も、その開口よりも底部が広いので、導電部40はこれに対応した形状になる。したがって、先端部42は、延設部44よりも幅(例えば直径)が大きくなっている。凹部32(例えば絶縁膜34の内側)の底面が凹曲面を有する場合、導電部40の先端部42は、凸曲面を有するように形成される。
【0022】
導電部40は、Cu又はWなどで形成してもよい。導電部40はバリア層を含んでもよい。バリア層は、絶縁膜34上に形成される。すなわち、バリア層は、導電部40の表面層である。バリア層は、他の材料が、半導体基板10(例えばSi)に拡散することを防止するものである。バリア層は、その上に形成される層とは異なる材料(例えばTiW、TiN)で形成してもよい。導電部40は、電解メッキで形成する場合、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、その上に形成される層(例えばCu,W,ドープドポリシリコン(例えば低温ポリシリコン))と同じ材料(例えばCu)で形成する。
【0023】
図4(A)に示すように、半導体基板10を薄型化する。詳しくは、半導体基板10の第2の面(第1の面12とは反対の面)14を削る(研削又は研磨する)。例えば、機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって、半導体基板10を削ってもよい。またはエッチングを適用してもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。なお、半導体基板10の第1の面12の側に、例えば、ガラス板、樹脂層、樹脂テープ等の補強部材を設けて(例えば接着剤又は接着シートによって貼り付けて)もよい。
【0024】
導電部40は、第2の面14から突出させてもよい。例えば、半導体基板(例えばSi)10に対するエッチング量が絶縁膜(例えばSiO2)34に対するエッチング量よりも多くなる性質のエッチャントによって、第2の面14をエッチングしてもよい。エッチャントは、SF6又はCF4又はCl2ガスであってもよい。これにより、絶縁膜34に覆われた状態で導電部40を第2の面14から突出させることができる。
【0025】
導電部40の一部(詳しくは先端部42の少なくとも一部)を第2の面14から露出させる。先端部42の一部のみを露出させてもよい。すなわち、先端部42の一部が露出して他の一部が半導体基板10内に配置されるように、第2の面14を削ってもよい。
【0026】
図4(B)に示すように、導電部40が絶縁膜34に覆われている場合、絶縁膜34を除去する。これにより、導電部40の先端部42の少なくとも一部を第2の面14から露出させることができる。また、先端部42を第2の面14から突出させることもできる。絶縁膜34は、導電部40と半導体基板10(詳しくはその貫通穴の内面)との間に介在している。さらに、先端部42のうち第2の面14からの突出部の一部(例えば側面)を覆うように絶縁膜34を残してもよい。その場合、先端部42の先端面(例えば凸曲面)を絶縁膜34から露出させる。
【0027】
例えば、以上の方法によって、図4(B)に示すように、半導体基板10に導電部40からなる(又は導電部40を含む)貫通電極46を形成することができる。例えば、以上の工程により、貫通電極46を有する半導体ウエハ50(図5参照)が得られる。この場合、半導体基板10には、複数の集積回路16が形成され、それぞれの集積回路16に対応して貫通電極46が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。半導体ウエハ50を半導体装置ということもできる。あるいは、貫通電極46を有する半導体チップ60(図8参照)が得られる。この場合、半導体基板10には、1つの集積回路16が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。半導体チップ60を半導体装置ということもできる。
【0028】
半導体ウエハ50は、切断(例えばダイシング)してもよい。例えば、図5に示すように、半導体ウエハ50を切断(例えばダイシング)する。切断には、カッタ(例えばダイサ)52又はレーザ(例えばCO2レーザ、YAGレーザ等)を使用してもよい。これにより、貫通電極46を有する半導体チップ60(図8参照)が得られる。その構造は、上述した製造方法から導くことができる内容である。
【0029】
図6に示すように、半導体装置の製造方法は、複数の半導体基板10をスタックすることを含んでもよい。各半導体基板10は、貫通電極46を有し、貫通電極46は、導電部40からなる(又は導電部40を含む)。スタックされた複数の半導体基板10のうち上下の半導体基板10の貫通電極46を電気的に接続する。例えば、貫通電極46同士をろう接してもよい。あるいは、電気的接続には、金属接合を適用してもよいし、異方性導電材料(異方性導電膜又は異方性導電ペースト等)を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
【0030】
本実施の形態では、貫通電極46の先端部42が延設部44よりも幅(例えば直径)が大きくなっているので、電気的接続に適している。また、貫通電極46の先端部42の第2の面14からの露出部(例えば先端面)が凸曲面であれば、電気的な接続面積が広くなる。
【0031】
スタックされた複数の半導体基板10の具体例として、図7に示すように、貫通電極46を有する複数の半導体ウエハ50をスタックしてもよい。その場合、スタックされた複数の半導体ウエハ50を切断してもよい。あるいは、図8に示すように、貫通電極46を有する複数の半導体チップ60をスタックしてもよいし、貫通電極46を有する半導体チップ60と貫通電極46を有する半導体ウエハ50をスタックしてもよい。半導体チップ60がスタックされた後に、半導体ウエハ50を切断してもよい。
【0032】
図9は、本発明の実施の形態に係る半導体装置(スタック型半導体装置)を示す図である。半導体装置は、上述した貫通電極46を有する複数の半導体チップ60を含む。複数の半導体チップ60はスタックされている。上下の貫通電極46は、ろう接されていてもよい。ろう接には、硬ろう・軟ろう(例えばハンダペースト)62を使用する。硬ろう・軟ろう62を印刷、ディスペンス又は転写によって貫通電極46に供給してもよい。1つの半導体チップ60をスタックするごとに、ろう接を行ってもよい。あるいは、硬ろう・軟ろう62を上下の貫通電極46間に設けた状態で、全ての半導体チップ60を仮マウントして、一括リフローによって、ろう接を行ってもよい。
【0033】
上下の半導体チップ60間に、絶縁材料(例えば接着剤・樹脂・アンダーフィル材)64を設けてもよい。絶縁材料64によって、貫通電極46の接合状態が維持又は補強される。本実施の形態に係る半導体装置には、本実施の形態に係る半導体装置の製造方法から導くことができる内容を適用することができる。
【0034】
スタックされた複数の半導体チップ60は、配線基板70に実装されてもよい。1つの半導体チップ(スタックされた複数の半導体チップ60のうち、最も外側の半導体チップ60)は、配線基板(例えばインターポーザ)70に実装してもよい。その場合、第2の面14の方向に最も外側(例えば最も下側)の貫通電極46を有する半導体チップ60が、配線基板70に実装される。例えば、貫通電極46の先端部42を配線パターン72に電気的に接続(例えば接合)してもよい。図示しない例として、貫通電極46の第1の面12からの露出部を配線パターン72に電気的に接続(例えば接合)してもよい。
【0035】
半導体チップ60と配線基板70の間には、絶縁材料(例えば接着剤・樹脂・アンダーフィル材)64を設けてもよい。配線基板70には、配線パターン72に電気的に接続された外部端子(例えばハンダボール)74が設けられている。あるいは、半導体チップ60に応力緩和層を形成し、その上にパッド20から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【0036】
図10には、複数の半導体チップがスタックされてなる半導体装置1が実装された回路基板1000が示されている。半導体装置1の一部は上述した半導体チップ60であるから、回路基板1000には半導体チップ60が実装されている。上述した半導体装置を有する電子機器として、図11にはノート型パーソナルコンピュータ2000が示され、図12には携帯電話3000が示されている。これらの電子機器は、半導体チップ60を有するものでもある。
【0037】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図1】図1(A)〜図1(C)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図2】図2(A)〜図2(C)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図3】図3(A)〜図3(C)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図4】図4(A)〜図4(B)は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図5】図5は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図6】図6は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図7】図7は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図8】図8は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図9】図9は、本発明の実施の形態に係る半導体装置を示す図である。
【図10】図10は、本発明の実施の形態に係る回路基板を示す図である。
【図11】図11は、本発明の実施の形態に係る電子機器を示す図である。
【図12】図12は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
10半導体基板、12第1の面、14第2の面、16集積回路、22縦穴、
30膜、32凹部、34絶縁膜、40導電部、42先端部、44延設部、
46貫通電極
Claims (21)
- (a)集積回路の少なくとも一部が作り込まれてなる半導体基板の第1の面に、開口部よりも幅の広い底部を有する凹部を形成すること、
(b)前記凹部に、前記底部に対応する先端部を有するように、導電部を設けること、及び、
(c)前記半導体基板の第2の面を削って、前記導電部の前記先端部の少なくとも一部を、前記第2の面から露出させること、
を含む半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記凹部の底面を、凹曲面を有するように形成し、
前記導電部の前記先端部を、凸曲面を有するように形成し、
前記凸曲面の少なくとも一部を、前記第2の面から露出させる半導体装置の製造方法。 - 請求項1又は請求項2記載の半導体装置の製造方法において、
前記先端部の一部のみが露出するように、前記第2の面を削る半導体装置の製造方法。 - 請求項1から請求項3のいずれかに記載の半導体装置の製造方法において、
前記(a)工程は、
(a1)前記半導体基板に、底面を有する縦穴を形成すること、及び、
(a2)前記縦穴の前記底面から、アンダカットが生じるように前記半導体基板をエッチングすること、
を含む半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(a1)工程の後であって前記(a2)工程の前に、
前記(a2)工程で行うエッチングに対して前記縦穴の前記底面よりも耐性が高い膜を、前記縦穴の内壁面に形成することをさらに含む半導体装置の製造方法。 - 請求項1から請求項5のいずれかに記載の半導体装置の製造方法において、
前記(a)工程の後であって前記(b)工程の前に、
前記凹部の内面に、絶縁膜を形成することをさらに含む半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
TEOS−O3系CVDによって、前記絶縁膜を形成する半導体装置の製造方法。 - 請求項1から請求項7のいずれかに記載の半導体装置の製造方法において、
複数の前記半導体基板をスタックすることをさらに含み、
前記複数の半導体基板のうち、上下の半導体基板の前記導電部を電気的に接続する半導体装置の製造方法。 - 第1及び第2の面を有する半導体基板と、
前記半導体基板の前記第2の面よりも前記第1の面に近い位置に少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の前記第1及び第2の面を貫通する複数の貫通電極と、
を有し、
それぞれの前記貫通電極は、前記第2の面から少なくとも一部が露出する先端部と、前記先端部から前記第1の面の方向に延びる延設部と、を有し、前記先端部は、前記延設部よりも幅が広くなるように形成されてなる半導体ウエハ。 - 請求項9記載の半導体ウエハにおいて、
それぞれの前記貫通電極の前記先端部は、凸曲面を有し、
前記凸曲面の少なくとも一部が、前記第2の面から露出してなる半導体ウエハ。 - 請求項9又は請求項10記載の半導体ウエハにおいて、
それぞれの前記貫通電極の前記先端部の一部が露出して他の一部が前記半導体基板内に配置されてなる半導体ウエハ。 - 請求項9から請求項11のいずれかに記載の半導体ウエハにおいて、
それぞれの前記貫通電極と前記半導体基板に形成された貫通穴の内面との間に形成された絶縁膜をさらに有する半導体ウエハ。 - 第1及び第2の面を有する半導体基板と、
前記半導体基板の前記第2の面よりも前記第1の面に近い位置に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の前記第1及び第2の面を貫通する貫通電極と、
を有し、
前記貫通電極は、前記第2の面から少なくとも一部が露出する先端部と、前記先端部から前記第1の面の方向に延びる延設部と、を有し、前記先端部は、前記延設部よりも幅が広くなるように形成されてなる半導体チップ。 - 請求項13記載の半導体チップにおいて、
前記貫通電極の前記先端部は、凸曲面を有し、
前記凸曲面の少なくとも一部が、前記第2の面から露出してなる半導体チップ。 - 請求項13又は請求項14記載の半導体チップにおいて、
前記貫通電極の前記先端部の一部が露出して他の一部が前記半導体基板内に配置されてなる半導体チップ。 - 請求項13から請求項15のいずれかに記載の半導体チップにおいて、
前記貫通電極と前記半導体基板に形成された貫通穴の内面との間に形成された絶縁膜をさらに有する半導体チップ。 - スタックされてなる、請求項13から請求項16のいずれかに記載の複数の半導体チップを有し、
前記複数の半導体チップのうち上下の半導体チップが、前記貫通電極によって電気的に接続されてなる半導体装置。 - 請求項13から請求項16のいずれかに記載の半導体チップが実装されてなる回路基板。
- 請求項17記載の半導体装置が実装されてなる回路基板。
- 請求項13から請求項16のいずれかに記載の半導体チップを有する電子機器。
- 請求項17記載の半導体装置を有する電子機器。
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