JP2014517545A - マイクロエレクトロニクスダイ、当該ダイを含む積層ダイ及びコンピュータシステム、当該ダイ内に多チャネル通信路を製造する方法、並びに、積層ダイパッケージの部品間での電気通信を可能にする方法 - Google Patents

マイクロエレクトロニクスダイ、当該ダイを含む積層ダイ及びコンピュータシステム、当該ダイ内に多チャネル通信路を製造する方法、並びに、積層ダイパッケージの部品間での電気通信を可能にする方法 Download PDF

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Abstract

第1表面(110,710)、第2表面(120,720)、及び、前記第1表面から前記第2表面まで延びる通路(130,730)を有するマイクロエレクトロニクスデバイス。前記通路は、絶縁材料(133,1133)によって互いに分離された複数の伝導性チャネル(131,132,231,232)を含む。

Description

本発明の開示された実施例は概して、マイクロエレクトロニクスデバイス及びパッケージに関し、より詳細には、当該マイクロエレクトロニクスデバイス及びパッケージ用ビアに関する。
コンシューマ向けエレクトロニクスデバイス−具体的にはスマートホン、タブレット、及び、他の携帯可能なように設計されたもの−は長年、より小さくて薄い形状因子へ向かう傾向に従ってきた。この傾向は、係るデバイスの増大する複雑さと機能とは一致しなくなってきた。係るデバイスの複雑さと機能が増大すると、製造及びパッケージングの技術が発展しなければ、多数のパッケージを用いてCPU、チップセット、メモリ、センサ、及び/又は、様々な他の機能デバイスを集積するため、プラットフォームすなわちマザーボード空間を拡張する必要が出てくる。形状因子及び空間的制約は、様々な3D及びシステム・イン・パッケージ設計法を用いることによって解決されてきた。様々な3D及びシステム・イン・パッケージ設計法とはたとえば、フリップチップとワイヤボンド法の両方を用いた交互積層パッケージ、3D積層パッケージ（下側のダイを貫通するビアを用いることもある）、パッケージ・オン・パッケージ(POP)デバイス、及び、マルチチップパッケージ(MCP)である。
上述したような方法は、より小さなデバイスの形状因子へ向かわせる重要な方法だが、ある障害にも直面している。たとえば、交互積層パッケージ（つまりフリップチップとワイヤボンド法の両方を用いたパッケージ）における上側の層でのデバイスの入出力(I/O)密度は、ワイヤボンドパッドに数によって制限される。他の例として、貫通シリコンビア(TSV)を製造する既存の方法は非効率的でかつ費用のかかるものである。その理由の少なくとも一部には、1回のレーザードリル工程は、現在の3D積層パッケージング技術では1つのTSVチャネルしか生成しないためである。
本発明の実施例によるマイクロエレクトロニクスデバイスの断面図である。 本発明の実施例による図1のマイクロエレクトロニクスデバイスの一部の上面図である。 本発明の実施例による積層されたダイパッケージの断面図である。 本発明の実施例による計算システムの概略図である。 本発明の実施例によるマイクロエレクトロニクスデバイス内の多チャネル電気通信路の製造方法を表すフローチャートである。 本発明の実施例による積層されたダイパッケージの部品間での電気通信を可能にする方法を表すフローチャートである。 本発明の実施例による製造方法における一の段階でのマイクロエレクトロニクスデバイスの上面図と断面図を表している。 本発明の実施例による製造方法における一の段階でのマイクロエレクトロニクスデバイスの上面図と断面図を表している。 本発明の実施例による製造方法における一の段階でのマイクロエレクトロニクスデバイスの上面図と断面図を表している。 本発明の実施例による方法と併用されうるレーザーエッチングマスクの上面図である。 本発明の実施例による製造方法における一の段階でのマイクロエレクトロニクスデバイスの上面図と断面図を表している。
開示された実施例は、添付図面と共に以降の発明の詳細な説明を読むことによってより良く理解される。
簡明を期すため、図は一般的な構成方法を表している。本発明の記載された実施例の議論を不必要に曖昧になることを避けるため、周知事項及び方法の説明と詳細は省略されている。それに加えて図中の構成要素は必ずしも正しい縮尺で描かれていない。たとえば図中の構成要素の一部の寸法は、本発明の実施例の理解をより容易にするため、他の構成要素に対して強調されていることがある。一部の図は、たとえば現実世界の条件では顕著に対称性や秩序が失われがちである直線、鋭角、及び/又は平行線等を有する構造が示されるときの理解を容易にするため、理想化された状態で示されている。異なる図における同一の参照番号は同一の構成要素を指称するが、同様の参照番号は、必ずしも同様の構成要素を表さない。
明細書及び特許請求の範囲における「第1」、「第2」、「第3」、「第4」等は、あるとしても、同様の構成素子同士を区別するのに用いられ、必ずしも特定の順番又は生起順序を表すのに用いられない。そのように用いられる語句は、本明細書で説明した本発明の実施例がたとえば、この実施例で説明した順序以外の順序で動作しうるように、特定の条件下で同義的に用いられることに留意して欲しい。同様に本明細書で説明した方法が一連の工程を有するものとして記載されている場合、この実施例で説明した工程の順序は必ずしも、係る工程の実行が可能な唯一の順序ではない。記載された工程の中には省略可能なものもあるし、かつ/あるいは、記載されていない工程の中には、この実施例で説明された方法に加えられて良いものもある。
明細書及び特許請求の範囲における「左」、「右」、「前」、「後方」、「上部」、「下部」、「上」、「下」等の語句は、あるとしても、説明目的で用いられるものであり、具体的に示されたり、文脈によって示されない限り、必ずしも恒久的な相対位置を表すのに用いられない。そのように用いられる語句は、本明細書で説明した本発明の実施例がたとえば、この実施例で説明した順序以外の順序で動作しうるように、特定の条件下で同義的に用いられることに留意して欲しい。本明細書で用いられている「結合」という語句は、電気的又は非電気的に直接的若しくは間接的に接続される状態として定義される。本明細書において互いに「隣接する」対象物は、互いに物理的に接触しているか、互いに近接しているか、又は、互いに同一の一般領域若しくは面積内に存在する。「一の実施例」とは必ずしもすべて同一の実施例を指称している訳ではない。
本発明の一の実施例では、マイクロエレクトロニクスデバイスは、第1面、第2面、及び、前記第1面から前記第2面まで延びる通路を有する。前記通路は、絶縁材料によって互いに分離された複数の伝導性材料を含む。以降で詳述するように、前記通路は通常、多チャネル(MC)貫通シリコンビア又はMC-TSVと指称される。
（ほとんどではないにしても）多くの場合、当該マイクロエレクトロニクスデバイスはシリコンに基づく。つまりシリコンが、当該デバイスの大部分を構成する。そのような場合、上述の前記通路は適切に貫通シリコンビア又はTSVと呼ばれて良く、かつ、これらの語句（「通路」、「貫通シリコンビア」、及び”TSV”）は本明細書においては同義的に用いられる。この点では、”TSV”と「貫通シリコンビア」は、半導体産業においてシリコンが当たり前に用いられているため、前記通路がシリコン内に形成されているといないとに関わらず、上述の種類の任意の通路を表す用語になっているので、本明細書においても前記通路を参照する際の約束に従うことに留意して欲しい。
マイクロエレクトロニクス応用におけるダイとダイとの直接的相互接続は主として、面積当たりのチャネル数によって制限される。本発明の実施例は1つのTSV内に多数でのチャネルを可能にする。従来のTSV相互接続が1:1のチャネル対TSV比を供するのに対し、本発明の実施例は、2:1、3:1、4:1、又はそれ以上のチャネル対TSV比を供することができる（4:1よりも大きなチャネル対TSV比はレーザー技術の発展に少なくともある程度依存すると思われる）。本発明の実施例は、高い機能−次世代デジタル応用（たとえばモバイルインターネットデバイス(MID)、個人情報端末(PDA)、スマートホン、タブレット、デジタルカメラ等）にとって重要な特性−を有する小型の集積パッケージシステムを可能にする。たとえばレーザードリルは、コストを低くするだけではなく、チャネル接続あたりのスループット時間(TPT)を短くする。
上述したように、本発明の実施例は、内部に多数の伝導性チャネルを有するTSVを含む。様々な実施例では、前記MC-TSVは、ダイ間−たとえば積層パッケージにおける上側のダイと下側のダイとの間−での相互接続を顕著に増大させる。従って様々な実施例は、積層されたシリコンデバイス及び他のマルチチップパッケージ内でのI/O容量及び電気路の選択肢増大させる。本発明の実施例を用いることによって、より高い信号対グランド比及びより短い電流戻り路−両者とも結果として良好なシグナルインテグリティ性能を実現する−をも実現されうる。
さらに本発明の実施例は、多数のデバイスの集積を可能にする。よってマイクロプロセッサパッケージ及びマザーボード全体の形状因子をさらに小さくすることが可能となる。たとえばCPU、ネットコンピュータ/アプリケーション/グラフィックプロセッサ、チップセット、メモリ等は、本発明の実施例に従って、単一の小型パッケージに結合され得る。しかも機能デバイス間での通信速度と効率の両方が、本発明の実施例が示す増大した相互接続チャネル密度によって可能になる、直接通信及びより短い相互接続経路（たとえばCPUとチップセット、CPUとメモリ等）によって改善される。
より大きな相互接続密度を可能にするのに加えて、本発明の実施例に係るMC-TSVはコスト節約となる。その理由は、前記MC-TSVの製造に用いられ得る製造方法から得られる効率のためである。たとえば2つ以上の伝導性チャネルが各通路内に形成されるので、所与の数の伝導性チャネルに必要とされるレーザー穴開け工程（通路の生成に用いられる）の数は、既存方法と比較して少なくとも1/2にまで減少しうる。
ここで図を参照すると、図1は、本発明の実施例によるマイクロエレクトロニクスデバイス100の断面図である。例として、マイクロエレクトロニクスデバイス100は、半導体チップ（又は「ダイ」）又は他の種類の集積回路(IC)デバイスであって良い。一の実施例では、マイクロエレクトロニクスデバイス100は、処理システム（単一コア又はマルチコアのいずれか）を有する。たとえばマイクロエレクトロニクスデバイス100は、マイクロプロセッサ、グラフィックプロセッサ、単一プロセッサ、ネットワークプロセッサ、チップセット等を含んで良い。一の実施例では、マイクロエレクトロニクスデバイス100は、複数の機能ユニット（たとえば1つ以上の処理ユニット、1つ以上のグラフィックユニット、1つ以上の通信ユニット、1つ以上の信号処理ユニット、1つ以上のセキュリティユニット等）を有するシリコン・オン・チップ(SoC)を含む。しかし開示された実施例は如何なる特別な種類ICデバイスにも限定されないことに留意して欲しい。
図1に図示されているように、マイクロエレクトロニクスデバイス100は、表面110、表面120、及び、表面110から表面120へ延びる通路130を有する。通路130は、絶縁材料によって互いに分離された複数の伝導性チャネルを含む。前記複数の伝導性チャネルは通路130内部で対称性を有しても良いし、又は対称性を有していなくても良い。これらは、図1では、伝導性チャネル131と132及び絶縁材料133によって表されている。例として、絶縁材料はエポキシ又は誘電材料を有してよく、かつ、伝導性チャネル内部の伝導性材料は、金属（たとえば銅）、マイクロファイバ、ナノファイバ、又は複合母体材料（たとえば有機材料、ポリマー材料、セラミック材料、金属材料、及び/又は炭素質材料）を有して良い。
図示された実施例では、表面110は、該表面110に付着した伝導性構造140を有し、かつ、表面120は、該表面120上に形成された伝導性トレース151を有する。例として、伝導性構造140はC4（controlled collapse chip connect）バンプ等であって良く、かつ、伝導性トレース151はダイ背面メタライゼーション(DBM)層の一部等であって良い。DBM層はまた、DBMパッド152と保護層153をも有する。活性金属層111が表面110の付近に設けられる（一部の実施例では、表面110自体が、マイクロエレクトロニクスデバイス100の「活性表面」と指称されても良い）。
伝導性構造（又は「相互接続」）140は、多くの同様又は同一の構造で構成されるアレイ又はグリッドの一部であって良い。相互接続140は、任意の種類の構造、及び、マイクロエレクトロニクスデバイス100と他のマイクロエレクトロニクス部品−たとえばマイクロエレクトロニクスパッケージの他の部品−との間で電気通信を供することを可能にする任意の種類の材料若しくはそれらの材料の混合物を有して良い。図1の実施例では、相互接続140の各々は、マイクロエレクトロニクスデバイス上に伝導性端子（たとえばパッド、バンプ、スタッドバンプ、コラム、ピラー、他の適切な構造、又はこれらの組合せ）を有する。接合される部品は、対応する伝導性端子を有する。はんだ（たとえばボール又はバンプの形態をとる）が、マイクロエレクトロニクスデバイスの端子上及び/又は他の部品上に設けられて良い。続いてこれらの端子ははんだリフロープロセスを用いて接合されて良い。当然のこととして、他多くの種類の相互接続及び材料（たとえば電気的に接続される部品間で延びるワイヤボンド）が可能であることに留意して欲しい。
マイクロエレクトロニクスデバイス100上（及び該マイクロエレクトロニクスデバイスに接合される部品上）の端子は、任意の適切な材料又はそれらの組合せを有して良い。任意の適切な材料又はそれらの組合せは、多重層内に設けられるか、又は、1種類以上の合金及び/若しくは1種類以上の金属間化合物を形成するように組み合わせられる。たとえば端子は、銅、アルミニウム、金、銀、ニッケル、チタン、タングステン、並びに、上記及び他の金属の混合物を含んで良い。任意の適切なはんだ材料は、接合端子を接合するのに用いられて良い。たとえばはんだ材料は、すず、銅、銀、金、鉛、ニッケル、インジウム、並びに、上記及び他の金属の混合物を含んで良い。はんだはまた、そのはんだの特性（たとえばリフロー温度）を変化させるため、1種類以上の添加剤及び/又は充填材料をも含んで良い。
一部の実施例では、通路130は円筒形である。このことは、通路130が、略円形の断面を有する略円筒に似た形状を有することを意味する。例が図2に図示されている。図2は、本発明の実施例によるマイクロエレクトロニクスデバイス100の一部分200の上面（表面120を見おろす）図である。一部分200は、通路130のうちの1つの上で中心をとり、かつ、図1においてカッコで示されている。簡明を期すため、伝導性トレース151と保護層153は図2では省略されている。さらに図2を参照すると、絶縁材料133は、円筒形通路内部の中心に位置する中心部233を有し、かつ、中心部233から外側へ放射状に延びる複数のアーム234をさらに有する。あるいはその代わりに、絶縁材料は、他の（図示されていない）構成−たとえば複数の伝導性チャネルを互いに分離するグリッドパターン−中に配置されても良い。
図2では、4つの伝導性チャネルが通路130内部に視認される。これらは、図1でも視認可能な伝導性チャネル131と132を含み、かつ、伝導性チャネル231と232をも含む。この4つの伝導性チャネル(131,132,231,232)を有する多チャネルTSV（通路130）は、はるかに小型かつ低コストで、4つの単一チャネルTSVと等価なダイを貫通する電気通信を提供する。4つよりも多い（又は2つ以上の）伝導性チャネルを有するMC-TSVも可能である。係るMC-TSVのすべては、単一チャネルTSVと比較して上記及び他の利点を与える。
図3は、本発明の実施例による積層ダイパッケージ301の断面図である。図3に図示されているように、積層ダイパッケージ301は、2つのマイクロエレクトロニクスデバイスが電気的に接続される基板305を有する。これらのうちの一は、先に導入されて図1に図示されたマイクロエレクトロニクスデバイス100である。これらのうちの他は、図3に図示されたマイクロエレクトロニクスデバイス300である。通路130は、マイクロエレクトロニクスデバイス300とマイクロエレクトロニクスデバイス100及び/又は積層ダイパッケージ301の他の部品との間での高速/高性能電気通信を可能にする（本発明の実施例によるダイパッケージは2つの積層ダイに限定されず、必要であれば、任意の適切な数のダイ又は他のエレクトロニクスデバイスが積層パッケージ中に含まれて良いことに留意して欲しい）。マイクロエレクトロニクスデバイス300は、表面310、対向する表面320、及び表面310の付近の活性金属層311を有する。
基板305−時に「パッケージ基板」とも呼ばれる−は、マイクロエレクトロニクスデバイス100（又はパッケージ301の他のデバイス若しくは部品）とパッケージ301に結合される次のレベルの部品（たとえば回路基板）との間での電気通信を可能にする任意の種類の基板を含んで良い。他の実施例では、基板305は、マイクロエレクトロニクスデバイス100と、パッケージ301と結合する上部ICパッケージとの間での電気通信を可能にする任意の種類の基板を含んで良い。他の実施例では、基板305は、上部ICパッケージと、パッケージ301が結合される次のレベルの部品との間での電気通信を可能にする任意の種類の基板を含んで良い。基板305はまた、マイクロエレクトロニクスデバイス100を構造的に支持しても良い。
例として、一の実施例では、基板305は、コア層（誘電コア又は金属コアのいずれか）の周囲に構築された−交互に配置される誘電材料層と金属層を含む−多層基板を有する。他の実施例では、基板305はコアレス多層基板を有する。他の種類の基板及び基板材料もまた、開示された実施例で用いられ得ることがわかる（たとえばセラミックス、サファイア、ガラス等）。さらに一の実施例によると、基板305は、マイクロエレクトロニクスデバイス100上で交互に配置される誘電材料層と金属層を有して良い（このプロセスは、バンプなしビルドアップ層(BBUL)と呼ばれる）。係る方法が利用される場合、伝導性構造140は必要ない（ビルドアップ層はマイクロエレクトロニクスデバイス100にわたって直接設けることができるため）。
図示された実施例では、積層ダイパッケージ301は、マイクロエレクトロニクスデバイス300の表面310に取り付けられた伝導性構造340をさらに有する。例として、伝導性構造340はダイ−ダイはんだ相互接続等であって良い。積層ダイパッケージ301の図示された実施例は、伝導性構造340（及び伝導性構造140）に隣接するアンダーフィル材料350、伝導性構造360（これらはBGAボール（図示されている）、LGAパッド、PGAピン、又は他の任意の適切な種類の伝導性構造であって良い）、及びさらなるデバイス370（たとえば図示されたランドサイドキャパシタ(LSC)）をさらに有する。アンダーフィル材料350は任意の種類の適切な材料−たとえば液体又は事前に堆積されるエポキシ化合物−を含んで良い。
伝導性構造340は、マイクロエレクトロニクスデバイス100とマイクロエレクトロニクスデバイス300とを互いに電気的に接続する。他方アンダーフィル材料350は、たとえば様々なパッケージ部品間でのCTEミスマッチに起因する内部応力から伝導性構造340を保護する。（図示されていない）代替実施例は、表面活性化結合法(SAB)を利用する。その実施例では、アンダーフィル材料がSABを保護するのに利用できるので、伝導性構造340は省略することができる（アンダーフィル材料は伝導性構造140の周辺に残る）。アンダーフィル材料は、必ずしも伝導性構造340を保護する必要がないことに留意して欲しい。その理由は、たとえ存在しても、伝導性トレース151（又はより一般的にはDBM層）とマイクロエレクトロニクスデバイス300との間での内部応力は、基板305とマイクロエレクトロニクスデバイス100との間での内部応力ほどには大きくないためである。換言すると、アンダーフィル材料によって与えられる保護とCTE応力緩和は、伝導性構造140にとっては少なくとも必要である一方、伝導性構造340にとっては必要なく、かつ、伝導性構造340がSABが選ばれたことで除去される場合には、（マイクロエレクトロニクスデバイス300と100との間には）ほとんど必要ない。
図4は、本発明の実施例による計算システム400の概略図である。システム400は、ボード410（任意の適切な種類のメインボード、マザーボード、又は他の回路基板若しくは基板であって良い）上に設けられた多数の部品を有する。ボード410は面412と対向する面414を有する。様々な部品が、面412と414のうちの一面上又は両面上に設けられて良い。図示された実施例では、計算システム400は面412上に設けられた積層ダイパッケージ301を有し、かつ、積層ダイパッケージ301は本明細書に記載された実施例のいずれかを有して良い。図示されているように、積層ダイパッケージ301のパッケージ基板に取り付けられたBGAボール又は他の伝導性構造360は、積層ダイパッケージ301とボード410とを互いに電気的かつ機械的に取り付ける。システム400は、任意の種類の計算システム−たとえばハンドヘルド又はモバイル計算デバイス（たとえば携帯電話、スマートホン、モバイルインターネットデバイス、音楽プレーヤー、タブレットコンピュータ、ラップトップコンピュータ、ネットブック、ネットトップコンピュータ等）−を有して良い。しかし、開示された実施例は、ハンドヘルド及び他のモバイル計算デバイスに限定されない。これらの実施例は、他の種類の計算システム−たとえばデスクトップ及びサーバ−においても用途が見いだされうる。
上述したように、ボード410は、該ボード上に設けられる様々な部品のうちの1つ以上の部品間での電気通信を可能にする任意の種類の回路基板又は他の基板を含んで良い。一の実施例では、たとえばボード410は、複数の金属層を有するプリント回路基板(PCB)を含む。前記複数の金属層は、誘電材料層によって互いに分離され、かつ、伝導性ビアによって相互接続する。複数の金属層のうちの任意の1層以上が、ボード410と結合する部品間で−恐らく他の金属層と接合して−電気信号を伝送する所望の回路パターンで構成されて良い。しかし開示された実施例は上述のPCBに限定されず、さらには、ボード410は他の適切な基板を含んで良いことに留意して欲しい。
積層ダイパッケージに加えて、1つ以上のさらなる部品が、ボード410の一面上又は両面上に設けられて良い。例として図示されているように、部品425と426は、ボード410の面412上に設けられ、かつ、部品435と436は、ボードの対向する面414上に設けられて良い。これらの部品はたとえば他のICデバイス（たとえば処理デバイス、メモリデバイス、信号処理デバイス、ワイヤレス通信デバイス、グラフィックス制御装置
及び/又はドライバ、オーディオ処理装置及び/又は制御装置等）、電力供給部品（たとえば電圧レギュレータ及び/又は他の電力管理デバイス、バッテリーのような電源、及び/又はキャパシタのような受動デバイス）、及び1つ以上のユーザーインターフェースデバイス（たとえばオーディオ入力デバイス、オーディオ出力デバイス、キーパッド又はタッチスクリーンディスプレイのようなデータ入力デバイス、及び/又はグラフィックディスプレイ等）、並びに上記及び/又は他のデバイスの組合せであって良い。一の実施例では、計算システム400は放射線シールドを有する。他の実施例では、計算システム400は冷媒を有する。他の実施例では、計算システム400はアンテナを有する。他の実施例では、システム400は筐体又はケース内に設けられて良い。ボード410が筐体内に設けられる場合、計算システム400の部品の一部−たとえばユーザーインターフェースデバイス（たとえばディスプレイ又はキーパッド）及び/又は電源（たとえばバッテリー）−は、ボード410（及び/又はボード上に設けられた部品）と電気的に結合されて良いが、筐体とは機械的に結合されて良い。
図5は、本発明の実施例によるマイクロエレクトロニクスデバイス内に多チャネル電気通信路を作製する方法500を表すフローチャートである。例として、方法500の結果、最初に図1に図示されたマイクロエレクトロニクスデバイス100と同様のマイクロエレクトロニクスデバイスが形成されうる。図6は、本発明の実施例による積層ダイパッケージの部品間での電気通信を可能にする方法600を表すフローチャートである。例として、積層ダイパッケージは、最初に図3に図示された（通信を可能にする多チャネルTSVを備える）積層ダイパッケージ301と類似しうる。方法500と方法600の様々な工程の典型的な結果がさらに図7〜9及び図11に表されている。図7〜9及び図11の各々は、後述するように、本発明の実施例による製造プロセスにおける様々な段階でのマイクロエレクトロニクスデバイス100の断面図(a)と側面図(b)を有する。例として、方法500と方法600の両方の開始点はシリコンウエハであって良い。
最初に図5を参照すると、方法500の工程510は、マイクロエレクトロニクスデバイスの第1面から第2面まで延びる通路を形成する。例として、通路は、最初に図1に図示されたマイクロエレクトロニクスデバイス100の面110（「第1面」と類似する）から面120（「第2面」と類似する）まで延びる通路130と類似して良い。他の例として、通路は、図7に図示されているように、（面710と対向する面720を備える）シリコン（又は他の）基板700内に（たとえばレーザードリル又は機械的ドリル法を用いることによって）生成された通路730に類似して良い。
方法500の工程520は、通路内に第1材料を生成する。例として、第1材料は、絶縁材料133と、伝導性チャネル131,132,231,及び/又は232に用いられる伝導性材料のいずれかと類似して良い（換言すると、絶縁材料又は伝導性材料のいずれかが最初に生成されて良い）。工程520の上記説明（並びに方法500及び本発明の実施例による他の工程についての説明）において用いられた「生成」という語句は、第1材料を最終的に通路にする任意の手段を含む非常に一般的な意味で用いられていることに留意して欲しい。たとえばこの文脈における「生成」の意味は、「めっき」（電解メッキ又は他のメッキプロセス）、「成長」、「形成」、「設置」、「載置」等を含むと意図される。
例として、第1材料が伝導性材料である場合、工程520は、通路内に（たとえば銅の）薄いシード層を生成する無電解メッキプロセスを含んで良い。続いて前記通路を銅又は他の伝導性材料で（少なくとも部分的に）充填する電解メッキプロセスが行われて良い。このことは図8に図示されている。図8では、伝導性材料831は通路730内に図示されている。図8では、材料831は通路730を完全に充填する。図示されていない実施例では、材料831は、通路の環状の壁の周囲の輪を占める一方で、中心での円柱には何もない。他の構成もまた可能である。
方法500の工程530は、通路内にボイド（「非伝導性の谷」又は”NCV”とも呼ばれる）ため、第1材料の一部を除去する。一部の実施例では、（任意の形状の）単一のボイド又はNCVが生成されて良い。例として、これは、機械的ドリル操作を用いて実現されて良い。他の例として、ボイドは、レーザーエッチング965と共にガラス（又は他の）マスクを用いることによって生成されて良い。このことは図9に図示されている。図9は、エッチング用レーザービームを整形するパターンを供するマスク975を図示している。前記エッチング用レーザービームが整形されることで、所望のパターンでボイドが生成されうる。任意の適切なパターンが用いられて良い。図9に図示されたパターンによって、ボイド995は、図2に図示されたものと類似する複数の孤立する伝導性チャネルを得る。図9bは、面720、通路730、及び伝導性材料831が視認可能となるように透明なものとしてマスク975を図示している。マスクが（透明ではなく）不透明又は単に半透明である場合には、これらの部材は完全に隠れていたか、又は、少なくとも部分的にはそのマスクの下ではっきり視認できないはずである。図10はマスク975の一部の上面図である。図10が本願に含まれる理由は、図9からだけではマスク975の状態を判断することが困難と思われるからである。他のマスクパターンも可能である。一部の実施例では、ボイドの数、位置、及び深さは少なくともある程度、レーザーエッチング及びマスク精度/精度能に支配される。
方法500の工程540は、ボイド内に第2材料を生成することで、通路内の複数の伝導性チャネルを孤立させる。工程540（又は他の工程）はまた、所望の表面平坦性及びダイの厚さを実現するように設計されたウエハ研磨プロセスをも有して良い。例として、これは、CMP（化学機械研磨）操作等を含んで良い。
第1材料が伝導性材料である場合、第2材料は絶縁材料である。他方、第1材料が絶縁材料である場合、第2材料は伝導性材料である。上述したように、一方の材料が、他方の材料の前に生成されても良い。より具体的には、工程520が通路内に伝導性材料を生成する場合、工程540は、（工程530で）前記伝導性材料内に生成されたボイド内に絶縁材料を生成する。あるいは工程520が通路内に絶縁材料を生成する場合、工程540は、（工程530で）前記絶縁材料内に生成されたボイド内に伝導性材料を生成する。どの材料が最初に生成されるのかにかかわらず、工程540の完了の際には、上述したように、複数の伝導性チャネルは通路内で孤立する。
伝導性材料の生成方法の例については上述した。絶縁材料については、考えられ得る生成方法にはTSVプラグ生成法が含まれる。TSVプラグ生成法では、通路が、たとえば分散法、圧力若しくは真空吸入法、又は他の方法を用いることによって、非伝導性流体又は複合材料で充填される。
図11は、工程540が実行された後の基板700を表している。図示されたように、通路730は、伝導性材料831、及び、ボイド995（図9bにおいて視認可能である）内に生成された絶縁材料1133を含む。また図11には、ダイ−ダイ相互接続に用いられるDBMパッド1152、伝導性トレース（DBM路）1151、及び保護層1153（保護層は図11bでは省略されている）を有するDBM層1150が図示されている。DBM層1150は、当業者に周知のDBMプロセスを用いて生成される。
一の実施例では、伝導性材料を生成する工程（工程520又は工程540）は、電解メッキプロセスと共に無電解メッキプロセスを実行する工程を有する。同一又は他の実施例では、第1材料の一部を除去する工程（工程530）は、レーザーエッチングプロセスを用いる工程を有する。同一又は他の実施例では、工程530において生成されるボイドは通路内で対称性を有する。
図6を参照すると、方法600の工程610は、第1面と第2面を有する第1マイクロエレクトロニクスデバイスを供する。例として、マイクロエレクトロニクスデバイスは、最初に図1に図示されたマイクロエレクトロニクスデバイス100と類似して良い。
方法600の工程620は、第1マイクロエレクトロニクスデバイスの第1面から第2面まで延びる通路を生成する。例として、通路は、通路130（最初に図1に図示された）又は通路730（最初に図7に図示された）と類似して良く、かつ、1つ以上の上述の方法を用いて生成されて良い。
方法600の工程630は、通路内に第1材料を生成する。例として、第1材料は、先に方法500に関連して説明したように、絶縁材料133及び伝導性チャネル131,132,231,及び/又は232に用いられる伝導性材料のうちのいずれかであって良い。例として、第1材料の生成は、前述の方法及び技術を用いて実現されうる。
方法600の工程640は、通路内にボイドを生成するために第1材料の一部を除去する。例として、これは、先に方法500の工程530に関連して説明した1つ以上の方法を用いて実現されうる。工程640（又は他の工程）はまた、所望の表面平坦性及びダイの厚さを実現するように設計されたウエハ研磨プロセスをも有して良い。例として、これはCMP操作等を含んで良い。
方法600の工程650は、ボイド内に第2材料を生成する（前述したように、第1材料と第2材料のうちの一が伝導性材料で、かつ、第1材料と第2材料のうちの他が絶縁材料である）ことで、通路内で複数の伝導性チャネルを孤立させる。例として、第2材料の生成は、前述した方法及び技術を用いて実現されうる。
方法600の工程660は、第1マイクロエレクトロニクスデバイスの第2面上にメタライゼーション層を生成する。例として、メタライゼーション層は、図11に図示されたDBM層1150と類似して良い。
方法600の工程670は、第1マイクロエレクトロニクスデバイスと第2マイクロエレクトロニクスデバイスで構成される積層部品を生成するため、第1マイクロエレクトロニクスデバイスのメタライゼーション層に第2マイクロエレクトロニクスデバイスを取り付ける。例として、第2マイクロエレクトロニクスデバイスは、図3に最初に図示されたマイクロエレクトロニクスデバイス300と類似して良い。積層部品は、たとえば図3に図示されたマイクロエレクトロニクスデバイス100と300の組合せと類似して良い。例として、工程670は、第2マイクロエレクトロニクスデバイスの表面に（たとえば図3の伝導性構造340と類似する）伝導性構造を供する工程、及び、伝導性構造をメタライゼーション層に取り付ける工程を有して良い。必要な場合には、アンダーフィル材料が供されても良い。他の例として、表面活性結合法が用いられても良い。これらの構造と材料がどのようにして供されて所定の位置に設けられ得るのかについての詳細、及び、これらのプロセス及び技術がどのようにして実行されうるのかについての詳細は、当技術分野において周知であるため、本明細書においてはこれ以上説明しない。
方法600の工程680は、積層パッケージを生成するため、積層部品をパッケージ基板に取り付ける。例として、パッケージ基板は基板305（図3で最初に図示された）と類似して良い。工程680を実行した結果得られる構造（つまり積層パッケージ）は、一の実施例では、積層ダイパッケージ（最初に図3に図示された）と類似して良い。本願明細書によると前述したように、積層パッケージは、該パッケージの部品間での電気通信を顕著に改善する多チャネルTSVを含む。積層パッケージは、システムボード（たとえば図4の基板410）に取り付けられて良い。部品をパッケージ基板に取り付けてパッケージをシステムボードに取り付ける方法は、当技術分野において周知であるため、本明細書においてはこれ以上説明しない。
本発明については特定の実施例を参照しながら説明してきたが、様々な変化型が、本発明の技術的範囲及び思想から逸脱することなく当業者によって実施可能であることに留意して欲しい。従って本発明の実施例の開示は、本発明の技術的範囲の例示を意図するものであって、限定を意図するものではない。本発明の技術的範囲は「特許請求の範囲」によってしか限定されない。たとえば、本明細書で述べたマイクロエレクトロニクスデバイス並びに関連構造及び方法は、様々な実施例において実施可能であり、かつ、これらの実施例のうちのある実施例についての議論が必ずしも、すべての考えられ得る実施例を完全に代表する訳ではないことは、当業者には自明である。
それに加えて上記及び他の利点並びに問題の解決法は、特定の実施例に関して説明してきた。そのような利点及び問題の解決法並びに任意の利点及び問題の解決法を実現させる構成要素は重要であるが、任意の請求項の必須構成要素と解されてはならない。

Claims (20)

  1. 第１表面、第２表面、及び、前記第１表面から前記第２表面へ延びる通路を有するマイクロエレクトロニクスデバイスであって、前記通路は、絶縁材料によって互いに分離された複数の伝導性チャネルを含む、マイクロエレクトロニクスデバイス。
  2. 前記第１表面が、該第１表面に取り付けられた伝導性構造を有する、請求項１に記載のマイクロエレクトロニクスデバイス。
  3. 前記第２表面が、該第２表面上に形成された伝導性トレースを有する、請求項１に記載のマイクロエレクトロニクスデバイス。
  4. シリコンを含む請求項１に記載のマイクロエレクトロニクスデバイスであって、前記通路が貫通シリコンビアである、マイクロエレクトロニクスデバイス。
  5. 前記通路が円筒形状であり、
    前記絶縁材料は、前記円筒形状の通路内部の中心に位置する中心部を有し、かつ、前記中心部から外側へ放射状に延びる複数のアームをさらに有する、
    請求項１に記載のマイクロエレクトロニクスデバイス。
  6. 基板；
    前記基板と電気的に接続する第１マイクロエレクトロニクスデバイスであって、
    取り付けられた状態で伝導性構造を有する第１表面；
    上に形成されたメタライゼーション層を有する対向する第２表面；
    絶縁材料によって互いに分離された複数の伝導性チャネルを含む、前記第１表面から前記第２表面へ延びる通路；
    を有する第１マイクロエレクトロニクスデバイス；及び、
    前記第１マイクロエレクトロニクスデバイスのメタライゼーション層と電気的に接続する第２マイクロエレクトロニクスデバイス；
    を有する積層ダイパッケージ。
  7. 前記第２マイクロエレクトロニクスデバイスの表面に取り付けられた第２伝導性構造；及び、
    前記第２伝導性構造に隣接するアンダーフィル材料；
    をさらに有する請求項６に記載の積層ダイパッケージ。
  8. 前記通路が円筒形状であり、
    前記絶縁材料は、前記円筒形状の通路内部の中心に位置する中心部を有し、かつ、前記中心部から外側へ放射状に延びる複数のアームをさらに有する、
    請求項６に記載の積層ダイパッケージ。
  9. ボード；
    前記ボード上に設けられるユーザーインターフェースデバイス；及び
    前記ボード上に設けられる積層ダイパッケージ；
    を有する計算システムであって、
    前記積層ダイパッケージは：
    基板；
    取り付けられた状態で伝導性構造を有する第１面、上に形成されたメタライゼーション層を有する対向する第２面、絶縁材料によって互いに分離された複数の伝導性チャネルを含む、前記第１面から前記第２面へ延びる通路、を有する第１マイクロエレクトロニクスデバイス；
    前記第１マイクロエレクトロニクスデバイスのメタライゼーション層と電気的に接続する第２マイクロエレクトロニクスデバイス；
    を有する、
    計算システム。
  10. 前記第２マイクロエレクトロニクスデバイスの表面に取り付けられた第２伝導性構造；及び、
    前記第２伝導性構造に隣接するアンダーフィル材料；
    をさらに有する請求項９に記載の計算システム。
  11. 前記基板に取り付けられた第３伝導性構造をさらに有する請求項１０に記載の計算システムであって、前記第３伝導性構造は、前記積層ダイパッケージ３０１と前記ボードとを互いに電気的かつ機械的に取り付ける、計算システム。
  12. 前記通路が円筒形状であり、
    前記絶縁材料は、前記円筒形状の通路内部の中心に位置する中心部を有し、かつ、前記中心部から外側へ放射状に延びる複数のアームをさらに有する、
    請求項９に記載の計算システム。
  13. マイクロエレクトロニクスデバイス内に多チャネル電気通信路を作製する方法であって：
    前記マイクロエレクトロニクスデバイスの第１表面から第２表面まで延びる通路を形成する工程；
    前記通路内に第１材料を生成する工程；
    前記通路内にボイドを生成するため前記第１材料の一部を除去する
    前記ボイド内に第２材料を生成することで、前記通路内の複数の伝導性チャネルを孤立させる工程；
    を有し、
    前記第１材料と前記第２材料のうちの一方が伝導性材料で、かつ、前記第１材料と前記第２材料のうちの他方が絶縁材料である、
    方法。
  14. 前記伝導性材料を生成する工程が、電解メッキプロセスと共に無電解メッキプロセスを実行する工程を有する、請求項１３に記載の方法。
  15. 前記第１材料の一部を除去する工程が、レーザーエッチングプロセスを用いる工程を有する、請求項１３に記載の方法。
  16. 前記第１材料の一部を除去する工程が、前記通路内で対称性を有するボイドを精製する工程を有する、請求項１３に記載の方法。
  17. 積層ダイパッケージの部品間での電気通信を可能にする方法であって：
    第１表面と第２表面を有する第１マイクロエレクトロニクスデバイスを供する工程；
    前記第１マイクロエレクトロニクスデバイスの第１表面から第２表面まで延びる通路を形成する工程；
    前記通路内に第１材料を生成する工程；
    前記通路内にボイドを生成するため前記第１材料の一部を除去する工程；
    前記ボイド内に第２材料を生成することで、前記通路内の複数の伝導性チャネルを孤立させる工程；
    前記第１マイクロエレクトロニクスデバイスの第２表面上にメタライゼーション層を生成する工程；
    前記第１マイクロエレクトロニクスデバイスと前記第２マイクロエレクトロニクスデバイスで構成される積層部品を生成するため、前記第１マイクロエレクトロニクスデバイスのメタライゼーション層に第２マイクロエレクトロニクスデバイスを取り付ける工程；
    積層パッケージを生成するため、前記積層部品をパッケージ基板に取り付ける工程；
    を有し、
    前記第１材料と前記第２材料のうちの一方が伝導性材料で、かつ、前記第１材料と前記第２材料のうちの他方が絶縁材料である、
    方法。
  18. 前記積層パッケージをシステムボードへ取り付ける工程をさらに有する、請求項１７に記載の方法。
  19. 前記第１マイクロエレクトロニクスデバイスのメタライゼーション層に第２マイクロエレクトロニクスデバイスを取り付ける工程が：
    前記第２マイクロエレクトロニクスデバイスの表面に伝導性構造を供する工程；
    前記伝導性構造をメタライゼーション層に取り付ける工程；及び、
    前記伝導性構造に隣接するアンダーフィル材料を供する工程；
    を有する、
    請求項１７に記載の方法。
  20. 前記第１マイクロエレクトロニクスデバイスのメタライゼーション層に第２マイクロエレクトロニクスデバイスを取り付ける工程が、表面活性化結合法を用いる工程を有する、請求項１７に記載の方法。
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