JP2006165025A - 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法 - Google Patents

半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法 Download PDF

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Abstract

【課題】 基板水平面内における貫通電極の配置密度を向上させる。
【解決手段】 シリコン基板１０１を貫通する貫通孔１０３を設ける。貫通孔１０３に絶縁膜１０５を埋設する。絶縁膜１０５中に、複数の柱状の貫通プラグ１０７を設ける。
【選択図】 図１

Description

本発明は、貫通電極を備える半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法に関する。
従来、並列にチップを配列するタイプやパッケージスタックタイプのＳｉＰに対して、より高い集積度を達成するためベアチップスタック型マルチチップモジュール（ＭＣＭ）が提案されてきた。ベアチップスタックタイプでは半導体基板を貫通する配線が必要となる。貫通電極を有する従来のベアチップスタック型ＭＣＭとして、特許文献１に記載のものがある。
特許文献１には、半導体チップを貫通する柱状のプラグを有する半導体装置が記載されている。この半導体装置では、半導体基板の一つの開口に一つのプラグが埋設されており、一つのプラグに一つの配線が対応している。
また、特許文献２には、Ｓｉウェハにスリット状の凹部を形成し、スリットの形状を円筒状（断面円環状）としたリング状チップスループラグを備えた半導体チップが記載されている。また、特許文献２には、中心にシリコンの柱を残した構造の二重のリング状チップスループラグを有するチップスループラグが記載されている。リング状チップスループラグの製造は、内部に凸状のＳｉウェハが残存する円筒状の凹部をＳｉウェハに形成し、凹部の両側面および底面を覆う絶縁膜およびＣｕ膜を設け、このＣｕ膜を起点として電解めっき法によりＣｕを成長させてスリット状の凹部を埋め込むことにより行われる。スリット状の凹部を形成することにより、プラグ材の埋め込み特性の向上が可能であり、スループットを向上できるとされている。
特開２００３−７９０９号公報 特開２００２−４３５０２号公報
ところが、上記特許文献１においては、一つのプラグが一つの配線に対応する構成であったため、プラグの配置密度の向上を図ることが困難であった。また、寄生容量の低減が困難であった。
また、特許文献２に記載の半導体チップの場合、一つのチップスループラグを設けるために必要な領域が大きく、二重のリング状スリットビアを設けた場合にも、チップスループラグの配置密度の向上を図ることが困難であった。
以上のように、貫通電極を有する従来の半導体装置においては、貫通電極を省スペース化しつつ高密度に設けるという点で改善の余地があった。本発明は上記事情に鑑みてなされたのものであり、基板水平面内における貫通電極の配置密度を向上させる技術を提供する。
本発明によれば、
半導体基板と、
前記半導体基板を貫通する貫通孔と、
前記貫通孔に埋設された絶縁膜と、
前記絶縁膜中に設けられた複数の柱状の導電プラグと、
を有することを特徴とする半導体装置が提供される。
本発明の半導体装置においては、絶縁膜が埋設された貫通孔に複数の柱状の導電プラグが設けられている。このため、一つの貫通孔中に互いに絶縁された導電プラグを集積させることができる。よって、半導体基板の水平面内における導電プラグの配置密度を向上させることができる。
なお、本発明に係る半導体装置は、上述した構成であればよく、トランジスタ等の能動素子が形成された装置には限られない。たとえば、シリコンインターポーザ等も本発明の半導体装置に含まれる。なお、本明細書において、インターポーザは、積層型半導体装置において、積層されている半導体装置間の電気的接続に用いられる板状部材であり、基板と当該シリコン基板を貫通する貫通電極とを有する。貫通電極は、インターポーザの上部に設けられた半導体装置の導電部材と電気的に接続される。また、インターポーザは、トランジスタ等の能動素子以外の素子、たとえば配線、キャパシタ、インダクタ、およびアンテナなどの受動部品が搭載された構成とすることもできるし、受動部品が搭載されていない構成とすることもできる。
また、本明細書において、導電プラグが柱状であるとは、導電プラグの内部に別の材料が充填されていないことを指す。柱状ではない構成として、断面形状が円環等の環状である筒状の形状が挙げられる。導電プラグを柱状とすることにより、導電プラグの集積度を向上させることができる。集積度の向上に好適な導電プラグの形状としては、たとえば、円柱、楕円柱、四角柱や八角柱等の角柱、が挙げられる。こうした形状とすることにより、貫通孔中に複数の導電プラグをさらに密に充填することができる。また、導電プラグの形状を、絶縁膜に形成されたスリット中に導電膜が埋設されてなるストライプ状とすることもできる。このような形状とすることにより、導電膜の埋め込みを効率よく行うことが可能な構成とすることができる。
本発明によれば、前記半導体装置と、他の半導体装置とが積層されてなる半導体モジュールであって、複数の前記導電プラグが前記半導体装置に隣り合う前記他の半導体装置の導電部材に接続されていることを特徴とする半導体モジュールが提供される。本発明の半導体モジュールによれば、複数の半導体装置間を短い距離で高密度に電気的に接続することが可能となる。
本発明によれば、半導体基板の一方の面に第一の孔を設ける工程と、
前記半導体基板上に、前記第一の孔を埋め込むように絶縁膜を設ける工程と、
前記一方の面から前記絶縁膜に複数の第二の孔を設ける工程と、
複数の前記第二の孔を埋め込むように第一の導電膜を形成する工程と、
前記半導体基板の他方の面から前記半導体基板を薄化する工程と、
前記第一の導電膜を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、第一の孔に埋設された絶縁膜中に複数の第二の孔を設ける工程を含むため、複数の第一の導電膜を絶縁膜を絶縁膜中に高密度で集積させることができる。
本発明によれば、半導体基板の一方の面に第一の孔を設けるとともに、前記第一の孔の内側に前記半導体基板の一部を残存させる工程と、
前記半導体基板上に、前記第一の孔を埋め込むように絶縁膜を設ける工程と、
前記第一の孔の内側に残存している前記半導体基板の前記一部に前記一方の面から複数の第二の孔を設ける工程と、
複数の前記第二の孔を埋め込むように第一の導電膜を形成する工程と、
前記半導体基板の他方の面から前記半導体基板を薄化する工程と、
前記第一の導電膜を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、第一の孔の内側に半導体基板を残存させる工程を含むため、第一の孔の内側に残存している半導体基板を介して第一の導電膜を絶縁膜中に高密度で集積させることができる。なお、本発明において、半導体基板が残存している領域の一つに複数の第二の孔を設けることもできるし、半導体基板が残存している複数の領域のそれぞれに一以上の第二の孔を設けることもできる。
なお、本発明において、半導体基板を薄化する前記工程と、第一の導電膜を露出させる前記工程とを同一工程とすることもできる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
本発明によれば、半導体基板を貫通する貫通孔に埋設された絶縁膜中に複数の柱状の導電プラグを設けることにより、基板水平面内における貫通電極の配置密度を向上させる技術が実現される。
本発明の半導体装置において、複数の前記導電プラグの少なくとも一つは、側面全面が前記絶縁膜に接するように前記絶縁膜中に埋設されている構成とすることができる。こうすることにより、導電プラグの側面をさらに確実に絶縁することができる。
本発明の半導体装置において、隣接する複数の前記導電プラグと、前記隣接する複数の導電プラグを離隔する前記絶縁膜とを含む容量素子を有する構成とすることができる。こうすれば、簡素な工程で容量素子を安定的に製造可能な構成とすることができる。
本発明の半導体装置において、複数の前記導電プラグの少なくとも一つの側面全面を覆うように前記半導体基板の一部が残存していてもよい。このようにすれば、製造容易性にさらに優れた構成とすることができる。
本発明の半導体装置において、前記導電プラグは、残存している前記半導体基板の前記一部に設けられた孔に接して導電膜が埋設されてなる構成とすることができる。こうすることにより、製造プロセスをさらに簡素化可能な構成とすることができる。
本発明の半導体装置において、残存している前記半導体基板の前記一部に複数の前記導電プラグが設けられ、隣接する複数の前記導電プラグと、前記隣接する複数の導電プラグを離隔する前記半導体基板の前記一部とを含む容量素子を有する構成とすることができる。こうすることにより、簡素な構成で高い容量の容量素子を設けることができる。
本発明の半導体装置において、前記半導体基板の水平面内における断面形状が矩形である複数の前記導電プラグが互いに平行に設けられた構成とすることができる。こうすれば、導電プラグの集積度をさらに向上可能である。また、たとえば、矩形の隣接する辺の比を大きくし、ストライプ状の導電プラグとすることのできる。こうすれば、埋め込み特性をさらに向上させることができる。
本発明の半導体装置において、複数の前記導電プラグの断面形状が同一であってもよい。柱状で同一形状の導電プラグを複数設けることにより、集積度をさらに確実に向上させることができる。
本発明の半導体装置において、複数の前記導電プラグが格子状に配置されていてもよい。こうすれば、導電プラグの集積度をより一層確実に向上させることができる。
なお、本明細書において、格子状に配置されているとは、複数の導電プラグが基板水平面内において周期的または規則的に配置されていることを指す。格子状の配置として、たとえば正方格子状の配置が挙げられる。また、千鳥格子等の斜格子状の配置とすることもできる。
本発明の半導体装置において、前記半導体基板の水平面内における断面形状が実質的に異なる複数の前記導電プラグを有する構成とすることができる。また、本発明の半導体装置において、前記半導体基板の水平面内における断面積が実質的に異なる複数の前記導電プラグを有する構成とすることができる。本発明によれば、所望の断面形状または所望の断面積を有する導電プラグを絶縁膜中に設けることができるため、装置構成の設計の自由度を向上させることができる。
本発明の半導体装置において、単一の前記半導体基板に複数の前記貫通孔が設けられ、前記半導体基板の水平面内における複数の前記貫通孔の断面形状が略等しい構成とすることができる。こうすることにより、貫通孔の構成を規格化することができるため、製造安定性により一層優れた構成とすることができる。
本発明の半導体装置の製造方法において、前記絶縁膜が感光性材料からなり、複数の第二の孔を設ける前記工程は、前記感光性材料の所定の領域に選択的に紫外光を照射する工程を含んでもよい。こうすることにより、簡素なプロセスで絶縁膜中に第二の孔をさらに安定的に設けることができる。
本発明の半導体装置の製造方法において、絶縁膜を設ける前記工程の前に、前記第一の孔の内壁に沿って第二の導電膜を形成する工程を含み、第一の導電膜を形成する前記工程は、異方性エッチングにより、前記第一の孔の底部の絶縁膜を選択的に除去し、前記底部において前記第二の導電膜を露出させる工程と、前記底部に露出した前記第二の導電膜からめっき法により前記第一の導電膜を成長させる工程と、を含んでもよい。こうすることにより、第一の導電膜中に空隙が生じることを抑制できる。
また、本発明において、平面視における断面形状が略正方形、八角形等の略多角形、または略円形である複数の前記導電プラグを有する構成とすることができる。
また、本発明において、前記導電プラグは、前記絶縁膜に設けられた孔の内壁に接して導電膜が埋設されてなる構成とすることができる。こうすることにより、簡素な製造プロセスで導電プラグの側面をより一層確実に絶縁できる構成とすることができる。
また、本発明の半導体の製造方法において、半導体基板を薄化する前記工程は、前記他方の面を、研削、研磨、またはエッチングにより薄化する工程とすることができる。また、第一の導電膜を露出させる前記工程は、前記他方の面を、研磨、ＣＭＰ、またはエッチングすることにより、前記第一の導電膜を露出させる工程とすることができる。
また、本発明において、複数の前記導電プラグは、前記絶縁膜を貫通し前記絶縁膜により互いに離隔されていてもよい。
また、本発明において、一つの前記貫通孔に埋設されている絶縁膜は同一工程で成膜されている構成とすることができる。
以下、本発明の実施の形態について、図面を用いてさらに詳細に説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
本実施形態は、貫通電極を備えた半導体装置に関する。図１は、本実施形態に係る半導体装置の構成を模式的に示す図である。また、図２は、図１のＡ−Ａ’断面図である。図１および図２に示した半導体装置１００は、シリコン基板１０１と、シリコン基板１０１を貫通する断面矩形の貫通孔１０３と、貫通孔１０３中に埋設されシリコン基板１０１を貫通している貫通電極構造１０２とを有する。貫通電極構造１０２は、貫通孔１０３中に充填された絶縁膜１０５と、絶縁膜１０５中に設けられた複数の孔のそれぞれに埋設された複数の柱状の貫通プラグ１０７とを有する。
図１においては、絶縁膜１０５中に、断面形状および断面積が同じ正方形である四つの貫通プラグ１０７が埋設されている構成が例示されている。複数の貫通プラグ１０７は、シリコン基板１０１の水平面内において、正方格子状に配置されている。それぞれの貫通プラグ１０７は、絶縁膜１０５に設けられた孔に接して埋設された導電膜により構成されている。また、すべての貫通プラグ１０７は、その側面全面が絶縁膜１０５に接した状態で絶縁膜１０５中に埋設されている。
半導体装置１００において、シリコン基板１０１の厚さは、たとえば５０μｍである。また、シリコン基板１０１の水平面内における貫通孔１０３の幅、ここでは正方形の一辺の長さは、たとえば５０μｍである。また、シリコン基板１０１の水平面内における貫通プラグ１０７の幅、ここでは正方形の一辺の長さは、たとえば１０μｍである。また、貫通孔１０３中に充填されている絶縁膜１０５の材料は、たとえばＳｉＯ2からなる無機ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜である。
また、絶縁膜１０５中に埋設されている貫通プラグ１０７は絶縁膜１０５を貫通する貫通電極である。貫通プラグ１０７は導電体により構成される。貫通プラグ１０７の材料は、たとえば、Ｃｕ、Ａｕ、Ｗ、Ａｌ、Ｎｉ等の金属体、メタルシリサイド、またはポリシリコン等とすることができる。なお、図１および図２には示していないが、後述するように、貫通プラグ１０７の上面または下面にバンプや配線等の導電部材が接続されていてもよい。
なお、図１および図２においては、シリコン基板１０１上に一つの貫通孔１０３が設けられた構成を示したが、貫通孔１０３の数や配置に特に制限はなく、半導体装置１００の設計に応じて適宜選択することができる。また、図１においては、貫通孔１０３の形状がシリコン基板１０１の水平面内において角部を有する形状の一つである正方形である場合を例示したが、貫通孔１０３が角部を有しない略矩形の形状であってもよい。また、絶縁膜１０５中に埋設されている貫通プラグ１０７が平面視において角部を有しない略矩形の形状となっていてもよい。
次に、半導体装置１００の製造方法を説明する。半導体装置１００は、半導体基板の一方の面に、当該面を貫通しないビア（開口部）を形成し、ビアを絶縁膜で充填した後、一方の面から絶縁膜に複数のプラグ用ビアを設け、ビアの内部に導電膜を充填する。その後、半導体基板を他方の面から後退させて薄化し、導電膜を露出させることにより得ることができる。
図３（ａ）〜図３（ｃ）、図４（ａ）、および図４（ｂ）は、半導体装置１００の製造工程を模式的に示す断面図である。まず、フォトリソグラフィー技術を用いて、貫通孔１０３を設ける位置を開口させるようにシリコン基板１０１の表面にマスクパターンを形成する。そして、シリコン基板１０１のマスクパターンから露出している領域をエッチングし、凹部１５３を形成する（図３（ａ））。凹部１５３の断面形状はたとえば図１に示した正方形等の矩形または略矩形とする。なお、凹部１５３に、シリコン基板１０１の表面から内部に向かって開口幅が減少するようにテーパを設けてもよい。こうすれば、後述する導電膜１１３の埋め込みをより一層確実に行うことができる。
次に、シリコン基板１０１の凹部１５３の形成面上に、シリコンよりも低誘電率の絶縁膜１０５を成膜し、凹部１５３に中実の絶縁膜１０５を埋め込む。たとえば、絶縁膜１０５を無機ＳＯＧ膜とする場合、ＳＯＧコータによりたとえばＳｉＯ2膜を１０μｍ程度成膜する。そして、シリコン基板１０１上の絶縁膜１０５をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去し、シリコン基板１０１の表面を露出させる（図３（ｂ））。
つづいて、シリコン基板１０１の表面にフォトリソグラフィー技術を用いてマスク（不図示）をパターニングする。そして、このマスクを用いて絶縁膜１０５中の貫通プラグ１０７を設ける領域を選択的に異方性エッチングして除去し、絶縁膜１０５に複数の凹部１１１を形成する（図３（ｃ））。
そして、シリコン基板１０１の表面に、凹部１１１を埋め込むように導電膜１１３を設ける。たとえば、導電膜１１３がＣｕ膜である場合には、まず、シリコン基板１０１の表面全面にシードＣｕ膜（不図示）を成膜する。その後、貫通プラグ１０７となる導電膜１１３として、Ｃｕ膜をたとえば電解めっき法により成膜する。なお、ＣＶＤ法により導電膜１１３としてＷ膜等の金属膜やポリシリコン膜等を埋め込むこともできる。また、スパッタ法によりＡｌ膜等の金属膜を導電膜１１３として埋め込むこともできる。次に、シリコン基板１０１上の導電膜１１３をＣＭＰ、あるいはエッチバックにより除去する。これにより、導電膜１１３が四つの貫通プラグ１０７に分割された形状となる（図４（ａ））。
なお、図１および図２には示していないが、上述した導電膜１１３のＣＭＰまたはエッチバック工程の後、たとえばダマシン法等を用いて所定の配線や素子を有する集積回路を形成してもよい。集積回路中の配線層は、単層としても多層としてもよい。
次に、研磨面側を支持体（不図示）に固定し、シリコン基板１０１の薄化処理を行う（図４（ｂ））。薄化処理には、研削、研磨、エッチング等を用いることができる。たとえば、機械的研磨により裏面研削を行ってもよい。薄化後のシリコン基板１０１の厚さは、半導体装置１００の装置構成に応じて適宜選択されるが、たとえば５０μｍとする。また、半導体装置１００をシリコンインターポーザとする場合には、シリコン基板１０１の厚さを２０〜４００μｍ程度とすることができる。その後、支持体をシリコン基板１０１から剥離し、除去することにより、図１に示した半導体装置１００が得られる。
なお、以上においては、シリコン基板１０１を裏面側から薄化し、導電膜１１３を露出させる場合を例に説明したが、シリコン基板１０１を薄化する手順と導電膜１１３を露出させる手順を同一工程で行わずに別の工程で行うことにしてもよい。
たとえば、図４（ａ）に示した構造体を作製した後、機械的研磨によりシリコン基板１０１の裏面研削を行う。このとき、導電膜１１３を露出させない程度にシリコン基板１０１を薄化する。そして、たとえば、フッ化水素酸と硝酸の混合液（フッ硝酸）を用いたウエットエッチングまたはドライエッチングにより、シリコン基板１０１の裏面をさらに後退させて、導電膜１１３を露出させる。つづいて、たとえばＣＭＰまたはドライエッチングにより、導電膜１１３の表面を被覆している絶縁膜１０５を除去する。こうして、貫通プラグ１０７が形成される。
このようにすると、導電膜１１３を金属膜としたときに、これを研削した際に生じる金属くずの飛び散りや、絶縁膜１０５へのクラックの発生およびそれにともなうショート等を抑制することができる。このため、機械研削による貫通プラグへのダメージを抑制し、貫通プラグ１０７をより一層安定的に形成することが可能となる。
次に、図１に示した半導体装置の効果を説明する。
図１に示した半導体装置１００においては、互いに絶縁された略同一形状の複数の貫通プラグ１０７が一つの絶縁膜１０５中に埋設されている。特許文献１を参照して前述したように、従来、シリコン基板１０１に形成した一つの貫通孔１０３には基本的には一配線が対応していた。そのため、複数の貫通電極を得るためには必要な貫通電極と同数の貫通孔が必要だった。これに対し、本実施形態では、複数の貫通プラグ１０７を1つの貫通孔１０３中に配置することにより、一つのビアで多数の信号伝送が可能となる。このため、多数の信号伝送を少数の貫通孔１０３を用いて行うことが可能であり、シリコン基板１０１に形成する貫通孔１０３の数を削減できる。
また、複数の貫通プラグ１０７を一ビアすなわち一つの貫通孔１０３中に形成することにより、シリコン基板１０１を貫通する貫通電極である貫通プラグ１０７を高密度で設けることができる。また、貫通プラグ１０７のピッチを狭めることができる。このため、貫通電極構造１０２を少ない面積で形成することができる。よって、シリコン基板１０１の水平面内における貫通電極構造１０２の形成領域の面積を削減することができる。
特許文献１を参照して前述した従来の装置においては、一つの貫通孔中に一つの貫通電極が設けられている構成であったため、貫通電極の密度を大きくするためには、貫通孔の密度向上が必要であった。ところが、貫通孔を一つのシリコン基板上に複数形成するとき、隣り合う二つの貫通孔の間には製造プロセスや装置の信頼性に応じて一定の間隔をあけることが必要であった。シリコン基板上に一定の間隔があけられると、シリコン基板上に、活用が困難なデッドスペースが生じる原因となるため、貫通電極密度を向上させられない場合があった。
これに対し、図１および図２に示した半導体装置１００においては、貫通プラグ１０７の集積度を向上させるとともに貫通孔１０３の数を減少させることが可能である。またこのため、半導体装置１００をスタック型マルチチップモジュールに適用すれば、シリコン基板１０１上のデッドスペースを減少させることができる。
また、前述した特許文献２に記載の方法でリング状の二重のチップスループラグを有する従来の構成の場合、一つの貫通孔中に形成可能な導電プラグは二つであり、本実施形態のように多数の貫通プラグ１０７を一つの貫通孔１０３中に設けてはいなかった。また、特許文献２では、チップスループラグが断面円環状の筒状であるため、外筒の径が内筒の径よりも大きくなり、一つの貫通孔中にチップスループラグを形成しようとすると、基板の外側に向かって配置する必要があった。このため、チップスループラグの集積度を向上させることは困難であった。また、筒状のチップスループラグは、同じ断面積の柱状体よりもチップスループラグの形成領域の面積が大きくなってしまう。これらのことから、特許文献２に記載の構成では、一つの貫通孔中に貫通プラグを高密度で設けることは困難であった。
これに対し、図１および図２に示した半導体装置１００においては、略同一形状で中実の複数の貫通プラグ１０７がシリコン基板１０１の水平面何に正方格子状に配置されているため、一つの貫通孔１０３に埋設された絶縁膜１０５中に貫通プラグ１０７を高い集積度で設けることができる。このため、貫通孔１０３の数を減少させることも可能である。
また、半導体装置１００は、絶縁膜１０５を埋め込む貫通孔１０３の大きさまたは配置を規格化しやすい構成となっている。貫通孔１０３の大きさまたは配置を規格化すれば、熱応力やプロセス応力による貫通プラグ１０７の信頼性の低下を防ぐことができる。また、品種ごとに貫通プラグ１０７の信頼性試験を行わなくてもすみ、安定して貫通プラグ１０７を持った半導体装置１００を供給できる。また、貫通電極構造１０２の設計において貫通プラグ１０７の本数の選択に自由度が増し、設計が容易になる。
また、一つの絶縁膜１０５中に複数の貫通プラグ１０７が埋設されているため、信号配線と電源およびＧＮＤ（グラウンド）配線とを一つの同じ貫通孔１０３内に配することが可能となる。このため、短い配線長で電源を供給することができる。よって、ＩＲドロップ（電源線の電圧降下）を防ぐことができる。
また、絶縁膜１０５中に埋設されている複数の貫通プラグ１０７を一つの配線に結線することは、シリコン基板１０１上に配線層が一層設けられていれば可能である。このため、貫通プラグ１０７の埋め込み幅を大きくすることなく抵抗および容量の小さい配線構造を得ることができる。また、一つの配線に複数の貫通プラグ１０７が接合される構成とすることができる。これにより、一つの貫通プラグ１０７に配線を接合する場合に比べて接合信頼性を累乗倍に向上させることができる。また、一つの貫通孔１０３中に複数の貫通プラグ１０７を設け、これらを一つの信号線に接続することにより、貫通プラグ１０７の埋め込み性を向上させるとともに、実質的に太い配線を得ることができる。
また、半導体装置１００においては、貫通孔１０３中に複数の貫通プラグ１０７が埋設されるため、貫通孔１０３の径を比較的大きくすることが可能な構成となっている。このため、ドライエッチング法でシリコン基板１０１を選択的に開口させるにあたり、貫通孔１０３の径が細く深さが深い場合に生じる懸念のあるマイクロローディング効果によるエッチングレートの低下を抑制することができる。よって、ドライエッチング工程のスループットの低下を抑制し、半導体装置１００の生産効率の向上が可能な構成となっている。
なお、半導体装置１００においては、貫通プラグ１０７の断面形状が矩形である構成を例示したが、本実施形態および以降の実施形態において、貫通プラグ１０７の断面形状は、柱状であれば矩形には限られない。たとえば、貫通プラグ１０７の断面形状を円形、楕円形、多角形等としてもよい。また、半導体装置１００においては、複数の貫通プラグ１０７がシリコン基板１０１の水平面内に正方格子状に配置された例を示したが、貫通プラグ１０７の配置は、千鳥格子状等の斜格子状の配置とすることもできる。
また、図１においては、一つの貫通孔１０３中に四つの貫通プラグ１０７が設けられている構成を例示したが、一つの貫通孔１０３あたりの貫通プラグ１０７の数は複数であれば特に制限はなく、装置の設計に応じて適宜選択することができる。図５は、一つの貫通孔１０３あたり３６個の貫通プラグ１０７が設けられた構成の半導体装置を示す平面図である。シリコン基板１０１の法線方向から見たときの一つの貫通プラグ１０７の幅は、たとえば３μｍ程度、貫通孔１０３の幅はたとえば３０μｍとする。図５に示したように、一つの貫通孔１０３あたりの貫通プラグ１０７の数を増加させることにより、少ない面積の領域内にさらに集積して貫通プラグ１０７を設けることが可能となる。
図１および図２に示した半導体装置１００は、一つの貫通孔１０３中に複数の貫通プラグ１０７が貫通電極として埋設されているため、たとえば、ロジック回路が形成されたロジックＬＳＩチップとＤＲＡＭ等のメモリ素子が設けられたメモリチップとの間に設けられ、これらを接続するシリコンインターポーザとして好適に利用可能である。かかる積層型の半導体装置においては、ロジックＬＳＩチップとＤＲＡＭチップとをインターポーザの貫通電極を介して電気的に導通させることができるため、両者間の導通をワイヤボンディング等により行う場合に比して処理速度の向上および低消費電力化等の効果が得られる。
また、半導体装置１００は、ＤＲＡＭ等のメモリ素子が設けられたメモリチップとすることができる。外部端子数の多いメモリチップについても、図１および図２に示した構成とすれば、確実に外部端子を介した電気的接続を確保することができる。また、半導体装置１００は、トランジスタ等が形成されてなる論理回路素子層を有する論理チップとすることもできる。
また、本実施形態において、絶縁膜１０５は、たとえば誘電率３．５以下の低誘電率膜やポリイミド膜等の有機絶縁膜とすることもできる。
また、半導体装置１１０において、シリコン基板１０１の素子が形成される面の裏面側から貫通プラグを形成することもできる。この場合、たとえば、シリコン基板１０１を薄化した後、凹部１５３を設け、上述した工程によりあらかじめ貫通プラグ１０７を形成した後、素子が形成される面に所定の半導体素子を形成してもよい。このようにすれば、裏面から貫通プラグ１０７を形成することが可能となる。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
図６は、本実施形態に係る半導体装置の構成を模式的に示す平面図である。図６に示した半導体装置１１０は、シリコン基板１０１および貫通電極構造１１２を有する。貫通電極構造１１２の基本構成は第一の実施形態に記載の半導体装置１００（図１）に設けられた貫通電極構造１０２と同様であるが、絶縁膜１０５とシリコン基板１０１との間に金属のシード層１１５が設けられている点が異なる。シード層１１５の材料は、貫通プラグ１０７と同種の金属材料、あるいは貫通プラグ１０７となる金属のめっきの基点となり、その核成長が可能である金属材料とする。また、図７は、図６のＢ−Ｂ’断面図である。
次に、図６および図７に示した半導体装置１１０の製造方法を説明する。図８（ａ）〜図８（ｃ）、図９（ａ）および図９（ｂ）は、半導体装置１１０の製造手順を示す工程断面図である。
まず、図３（ａ）を参照して前述した方法で、シリコン基板１０１上に凹部１５３を形成する（図８（ａ））。次に、凹部１５３が設けられたシリコン基板１０１の表面全面にたとえばスパッタ法等によりシード層１１５を設ける（図８（ｂ））。シード層１１５の材料は、貫通プラグ１０７と同じ材料とし、たとえばＣｕとする。
そして、図３（ｂ）および図３（ｃ）を参照して前述した方法で第一の絶縁膜１０５を成膜し（図８（ｃ））、絶縁膜１０５の所定の位置に凹部１１１を設ける。次に、凹部１１１の底面を覆う絶縁膜１０５を異方性エッチングにより選択的に除去し、凹部１１１の底面にシード層１１５を露出させる（図９（ａ））。そして、凹部１１１の底面に露出したシード層１１５を核として、めっき法により貫通プラグ１０７となる金属膜を底面から堆積させる（図９（ｂ））。
そして、シリコン基板１０１を裏面から研削により薄化するとともに凹部１５３の底面に設けられたシード層１１５を除去し、貫通プラグ１０７を露出させる。これにより、図６および図７に示した半導体装置１１０が得られる。
次に、図６および図７に示した半導体装置１１０の効果を説明する。
半導体装置１１０においても、一つの絶縁膜１０５中に複数の貫通プラグ１０７が埋設されているため、第一の実施形態と同様の効果が得られる。
また、図６および図７に示した半導体装置１１０は、めっき法を用いて凹部１１１の底部からボトムアップで貫通プラグ１０７となる金属膜を成長させることが可能な構成となっている。ボトムアップで貫通プラグ１０７を成長させることにより、貫通プラグ１０７中へのボイドの発生を防止することができる。このため、一つの貫通孔１０３中に複数の貫通プラグ１０７が設けられた貫通電極構造１１２を有する半導体装置１１０を高い歩留まりで安定的に製造することができる。
また、この製造方法では、めっきは下から上へ一方向に成長する。このため、凹部１１１の径によらずに均一な埋め込みが可能である。また、通常の全面めっきの場合とは異なり、凹部１１１の内部にのみめっきが成長するため、シリコン基板１０１の表面を被覆する導電膜を除去するＣＭＰ工程が不要となる。このため、製造プロセスの簡素化および製造コストの低減が可能である。
半導体装置１１０の製造工程において、貫通プラグ１０７を凹部１１１中で成長させる（図９（ｂ））際に利用するめっき法には電解めっきを用いてもよい。この場合、全面めっきと比較すると、パターン部にのみめっきがなされ、かつボイドが生じることがないため、電流密度やデューティー比すなわちめっき時間中における通電時間の割合を大きくすることができる。そのため、従来の全面めっき法で貫通電極を形成する場合、デューティー比はたとえば５％以下であるのに対し、本実施形態の製造方法では、無通電時間をなくすことができ、埋め込み時間を劇的に短縮できる。また、パターンのない不要な部分にも金属膜が形成されることを抑制できる。
また、半導体装置１１０の製造工程において、貫通プラグ１０７の成長の際に利用するめっき法には無電解めっきを用いてもよい。この場合、バッチ処理にてめっき工程の処理が可能となる。このため、導電膜の成膜過程におけるスループットを向上させることができる。また、低コストで凹部１１１内に貫通プラグ１０７となる導電膜を堆積することができる。
このように、図８（ａ）〜図８（ｃ）、図９（ａ）および図９（ｂ）に示した方法を用いて本実施形態に係る半導体装置１１０を製造することにより、貫通プラグ１０７となる導電膜の堆積工程のスループットを劇的に向上させることことができる。
また、半導体装置１１０においては、貫通プラグ１０７の外周を取り囲むシード層１１５が形成されている。このため、多数の貫通プラグ１０７の外側にこれらを囲むシールドが設けられた構成が実現される。これにより、信号電極の周囲に電源またはＧＮＤ線を配置してシールドする構成とすることができる。この構成によれば、ノイズ源が定電位の導電体で囲われるため、貫通電極からの輻射が低減し、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害放射）やクロストークノイズを低減することができる。
よって、ノイズ設計負担を軽減することができ、マルチチップモジュールのアプリケーションに好適に用いることができる。特に、近年では、貫通電極の狭ピッチ化の要求により、ノイズの低減がさらに必要とされるが、本実施形態の構成とすれば、シリコンを介さずに絶縁膜１０５のみを介して定電位の配線を隣接させることができるため、より一層ＥＭＩやクロストークノイズを低減することができる。
（第三の実施形態）
本実施形態においては、以上の実施形態に記載の半導体装置において、絶縁膜１０５の材料を感光性材料とする。以下、第一の実施形態に記載の半導体装置１００の場合を例に説明する。
絶縁膜１０５の材料として、感光性ガラス、感光性ポリイミド等の感光性樹脂、等の絶縁性を有する感光性材料が挙げられる。感光性材料は、ポジ型とすることもできるし、ネガ型とすることもできる。ポジ型感光性材料からなる絶縁膜１０５を用いる場合、半導体装置１００は以下の手順で製造される。
まず、図３（ａ）を参照して前述した方法を用いてシリコン基板１０１に凹部１５３を形成する。そして、凹部１５３を埋め込むように感光性材料、たとえば感光性ポリイミドの膜をスピンコート法等の方法で塗布する。（図３（ｂ））。
次に、フォトリソグラフィー技術を用いて感光性ポリイミド膜の貫通プラグ１０７を設ける領域を選択的に除去し、凹部１１１を設ける。このとき、感光性ポリイミド膜の所定の領域に紫外光を照射し（露光）、現像液を用いて現像を行う。凹部１１１形成領域およびシリコン基板１０１表面に設けられた不要なポリイミド膜を除去する（図３（ｃ））。
そして、図４（ａ）および図４（ｂ）を参照して前述した方法を用いて導電膜１１３の埋め込みおよびシリコン基板１０１の薄化を行う。以上により、本実施形態に係る半導体装置が得られる。
本実施形態によれば、以上の実施形態の効果に加え、以下の効果が得られる。本実施形態においては、絶縁膜１０５の材料が感光性材料であるため、絶縁膜１０５への凹部１１１の開口工程をフォトリソグラフィーとそれに続くウェットエッチングのみによって形成できる。このため、ドライエッチングなどのマスクを要する枚葉プロセスが必要とされる工程に比べて、マスクの形成、除去、洗浄工程が不要となる。このため、製造工程の簡略化が可能である。また、現像工程はバッチ処理が可能であるため、スループットも向上させることができる。
なお、本実施形態において、感光性ガラスペーストをシリコン基板１０１上に塗布することにより、絶縁膜１０５膜として感光性ガラスの膜を成膜することもできる。感光性ガラスペーストは、たとえば、ガラス粉末、感光性化合物、および所定の有機溶媒を含むことができる。また、感光性ガラスペーストは、光増感剤を含んでいてもよい。
ガラス粉末は、たとえばＳｉＯ2やＢ2Ｏ3等を主成分とする。また、ガラス粉末には、たとえば、ＰｂＯ、Ａｌ2Ｏ3、Ｂｉ2Ｏ3、ＺｎＯ、ＣａＯ、Ｌｉ2Ｏ、ＴｉＯ2、ＺｒＯ2等が添加されていてもよい。また、これらのガラス粉末は、単独で用いられてもよいし、２種類以上が併用されてもよい。
また、感光性化合物は、たとえば、Ａｕ、Ａｇ、Ｃｕ2ＯまたはＣｅＯ2のうち少なくとも１種を含むこともでき、これらの２種以上を含むことが好ましい。
また、感光性化合物として、下記（ｉ）および（ｉｉ）の混合物を用いることもできる。
（ｉ）ポリメトキシシロキサン（商品名「ＭＫＣシリケートＭＳ−５７」、三菱化学社製）、ジルコニウムテトラｎ−ブトキシド、硼酸トリメチル等のアルコキシ基を有する化合物、
（ｉｉ）ビス（２，４，６−トリメチルベンゾイル）フェニルフォスフィンオキシド（商品名「イルガキュア８１９」、チバスペシャルティケミカルズ社製）、安息香酸無水物等の下記一般式（１）で表される分子骨格を有する化合物。
Figure 2006165025
（ただし、上記一般式（１）において、Ｙは、周期表のＩＶＢ族、周期表のＶＢ族又は周期表のＶＩＢ族の原子を示し、原子Ｙの右上に付した（ｎ）で表されるｎは、原子Ｙの結合の数を示す。また、Ｚは、水素原子、炭化水素基、水酸基、メルカプト基、アミノ基、ハロゲン基、アルコキシル基、アルキルチオ基、カルボニルオキシ基またはオキソ基を示し、Ｚの右下に付したｎ−２のｎは、２〜５の整数を示す。ただし、ｎが４であってＺがオキソ基の場合はＺの数は１とし、ｎが５であってＺの一つがオキソ基の場合は該オキソ基以外のＺの数は１とする。）
また、絶縁膜１０５の材料を感光性ガラスとする場合、絶縁膜１０５の成膜に用いる感光性ガラスペーストとしては、たとえば無機成分と感光性ビヒクル（感光性有機成分）の重量比が４０：６０〜７０：３０になるように配合した感光性ガラスペーストを用いることもできる。なお、無機成分の割合は、５０：５０〜５５：４５の範囲とすることが好ましい。さらに具体的には、感光性ガラスペーストとして、無機成分粉末と感光性ビヒクル（感光性有機成分）とを３本ロールミルを用いて分散させたものなどを用いることができる。無機成分として、たとえばＳｉＯ2−Ｂ2Ｏ3−Ｋ2Ｏ系ガラスとＳｉＯ2−Ｂ2Ｏ3−Ａｌ2Ｏ3系ガラスとの混合物粉末等の高融点ガラス粉末を含むことができる。無機成分としてＢａＴｉＯ3などの誘電体セラミックや、フェライトなどの磁性体セラミックなどセラミックス粒子をさらに含むこともできる。また、感光性ビヒクル（感光性有機成分）としては、たとえばメタクリル酸メチルとメタクリル酸との共重合体、モノマー、光開始剤、溶剤を配合したものなどを用いることができる。
また、絶縁膜１０５の材料を感光性ガラスとする場合、感光性ガラスをたとえばＬｉ2Ｏ−Ａｌ2Ｏ3−ＳｉＯ2（Ａｕ、Ｃｅ）系の化学切削性感光性ガラスとすることができる。さらに具体的には、絶縁膜１０５を、たとえば重量％で、ＳｉＯ2：５５〜８５％、Ａｌ2Ｏ3：２〜２０％、Ｌｉ2Ｏ：５〜１５％、ＳｉＯ2＋Ａｌ2Ｏ3＋Ｌｉ2Ｏ>８５％を基本成分とし、Ａｕ：０．００１〜０．０５％、Ａｇ：０．００１〜０．５％、Ｃｕ2Ｏ：０．００１〜１％を感光性金属成分とし、さらにＣｅＯ2：０．００１〜０．２％を光増感剤として含有する構成とすることができる。
このとき、図３（ｂ）を参照して前述した工程の後、凹部１１１の形成部分にマスクを通して選択的に紫外線を照することにより、凹部１１１形成部分の絶縁膜１０５に露光結晶化部が形成される。そして、露光結晶化部が形成された絶縁膜１０５を熱処理する。この熱処理は、用いられるガラスの転移点と屈伏点との間の温度で行なわれることが好ましい。熱処理温度が低すぎると熱処理効果が充分に得られない懸念がある。また、一方、高すぎると、収縮が起こり、寸法精度が低下する懸念がある。熱処理時間は、３０分〜５時間程度とすることでき。
つづいて、熱処理された絶縁膜１０５を希フッ化水素酸に浸漬させ、露光結晶化部のみをエッチングする。このエッチングにより、絶縁膜１０５から凹部１１１形成部および貫通孔１０３が形成されていない領域においてシリコン基板１０１上に成膜されている絶縁膜１０５を選択的に溶解除去する。以上の工程により、凹部１１１が形成されることとなる。
なお、以上においては、絶縁膜１０５に凹部１１１を設ける際に、フォトリソグラフィー技術を用いて絶縁膜１０５に紫外光を照射する工程を例示したが、紫外光の照射に代えて電子線照射を行ってもよい。電子線照射を用いる場合には、絶縁膜１０５の材料を電子線リソグラフィー技術に適用可能な絶縁材料とする。
（第四の実施形態）
図１０は、本実施形態に係る半導体装置の構成を模式的に示す平面図である。また、図１１は、図１０のＣ−Ｃ’断面図である。図１０および図１１に示した半導体装置１２０において、シリコン基板１０１に貫通電極構造１２２が設けられている。貫通電極構造１２２の基本構成は第一の実施形態に記載の半導体装置１００（図１）に設けられている貫通電極構造１０２と同様であるが、貫通孔１０３中にシリコン基板１０１の一部がシリコン１２７として残存しており、残存領域であるシリコン１２７中に設けられた孔に貫通プラグ１０７が埋設されている点が異なる。図１０では、一つの貫通孔１０３中に四つのシリコン１２７が残存しており、四つすべてのシリコン１２７中に貫通プラグ１０７が設けられている
なお、図１０においては、すべての貫通プラグ１０７の側面外周に接してシリコン１２７が設けられている構成を例示したが、一つの貫通孔１０３中に設けられている貫通プラグ１０７の一部の側面全面にシリコン１２７が設けられている構成としてもよい。かかる構成については、第五の実施形態において後述する。
半導体装置１２０は、たとえば第一の実施形態に記載の方法（図３（ａ）〜図３（ｃ）、図４（ａ）、および図４（ｂ））を用いて以下のようにして製造される。まず、シリコン基板１０１に貫通孔１０３となる凹部１５３を設ける。このとき、シリコン１２７として、シリコン基板１０１の所定の領域を残存させるように凹部１５３を設ける。次に、凹部１５３に絶縁膜１０５を埋め込む。そして、フォトリソグラフィー技術を用いてシリコン１２７中の貫通プラグ１０７を形成する領域が開口したマスクを形成し、マスクを用いてシリコン１２７の露出領域を選択的にエッチング除去し、凹部１１１を設ける。そして、凹部１１１中に導電膜を埋設して貫通プラグ１０７を形成する。そして、シリコン基板１０１を薄化する。これにより、貫通電極構造１２２が設けられた半導体装置１２０が得られる。
次に、図１０および図１１に示した半導体装置１２０の効果を説明する。半導体装置１２０においても、一つの貫通孔１０３中に複数の貫通プラグ１０７が設けられているため、以上の実施形態に記載の半導体装置と同様に、貫通プラグ１０７の集積度を向上させることができる。
また、半導体装置１２０においては、貫通プラグ１０７を設ける領域に凹部１１１を形成する際に、シリコン１２７を選択的にエッチング除去する。このため、絶縁膜１０５の所定の位置を選択的に除去する以上の実施形態の場合に比べて、凹部１１１の形成時のエッチングレートを向上させることができる。たとえば、絶縁膜１０５の材料をＳｉＯ2とした場合のドライエッチングレートが３μｍ／ｍｉｎ程度であるのに対し、シリコン１２７とした場合のドライエッチングレートは１０〜２０μｍ／ｍｉｎ程度である。このため、絶縁膜１０５中に凹部１１１を形成する場合に比べて、より一層製造効率に優れた構成となっている。
（第五の実施形態）
以上の実施形態に記載の半導体装置において、貫通プラグ１０７の形状をストライプ状とすることもできる。図１２は、本実施形態に係る半導体装置１３０の構成を模式的に示す平面図である。図１２に示した半導体装置１３０は、貫通電極構造１３２を有する。貫通電極構造１３２の基本構成は図１に示した半導体装置１００中の貫通電極構造１０２の構成と同様であるが、貫通プラグ１０７の形状が断面矩形のストライプ状であり、複数（図１２においては三つ）のストライプ状貫通電極１１７が互いに平行に絶縁膜１０５中に埋設されている点が異なる。
図１２に示した半導体装置１３０は、たとえば第一または第三の実施形態に記載の方法を用いて製造することができる。本実施形態では、凹部１１１の製造工程（図３（ｃ））において、互いに平行なスリット状の凹部１１１を複数形成する。
次に、図１２に示した半導体装置１３０の効果を説明する。半導体装置１３０においても、一つの絶縁膜１０５中に複数の貫通プラグ１０７が設けられているため、第一〜第四の実施形態に記載の半導体装置と同様の効果が得られる。
また、凹部１１１をスリットビアとし、ストライプ状貫通電極１１７を埋め込む構成とすることにより、導電膜の埋め込み特性を向上させることができる。
また、隣接する複数のストライプ状貫通電極１１７間がシリコン基板１０１ではなく絶縁膜１０５中により離隔されているため、すべてのストライプ状貫通電極１１７を一つの配線に結線した際に、対向した二面の間に容量が生じることを抑制できる。このため、同じトータル長の長いスリットビアの場合に比べてストライプ状貫通電極１１７の寄生容量を低下させることができる。たとえば、後述するように隣接するストライプ状貫通電極１１７で並行平板型のキャパシタを形成している場合、キャパシタ内部の絶縁膜１０５の容量分だけ寄生容量を低下させることができる。
また、本実施形態の半導体装置１３０においては、ストライプ状の複数の貫通プラグ１０７が一つの絶縁膜１０５中に互いに平行に埋設された構成となっている。このため、ストライプ状貫通電極１１７を周辺のシリコン基板１０１から確実に絶縁される。また、一般に使用される絶縁膜１０５の比誘電率(ＳｉＯ2、約４)は、基板材料であるシリコンの比誘電率（約１２）と比べ、有意に小さい。従って、シリコンを挟んで二つ以上の並行平板型の貫通電極を並べる従来の構成に比べて、半導体装置１３０では、同一寄生容量のもとでのストライプ状貫通電極１１７間のピッチを減少させることができる。このため、半導体装置１３０では、それぞれのストライプ状貫通電極１１７により生じる寄生容量を増大させることなくストライプ状貫通電極１１７の配置密度を向上させることができる。
また、半導体装置１３０においては、一つの貫通孔１０３中にキャパシタと貫通電極とを同一プロセスで形成することが可能な構成となっている。このとき、半導体装置１３０は、隣接する二つの貫通プラグ１０７間に電位差を生じさせる構成とする。たとえば、二つの貫通プラグ１０７のそれぞれが異なる配線（不図示）に接続されている構成とすることができる。
さらに具体的には、隣り合わせた二つのストライプ状貫通電極１１７でＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを形成することができる。具体的には、二つの異なる配線のそれぞれを、隣接した二つの並行平板状電極である隣接した二つのストライプ状貫通電極１１７のそれぞれに結線する。そして、絶縁膜１０５の膜厚およびストライプ状貫通電極１１７の対向面の面積を制御すれば、ストライプ状貫通電極１１７を構成する金属膜等の導電膜が絶縁膜１０５を挟んで対向する形になるため、ＭＩＭ型のキャパシタを形成することができる。
また、貫通電極構造１３２の一部をキャパシタとし、このキャパシタに電源とグランドを接続すれば、このキャパシタを回路近傍のデカップリングキャパシタとして利用できる。また、信号線間にもキャパシタを形成できる。また、回路中のトレンチキャパシタとしての利用も可能である。この場合、通常のＭＩＭキャパシタに比べ、平面面積を低減させることができる。こうしたキャパシタを有する半導体装置１３０は、たとえば、ＤＲＡＭ等に好適に利用できる。
なお、図１２においては、一つの絶縁膜１０５中に互いに平行な三つのストライプ状貫通電極１１７が埋設されている構成を例示したが、一つの貫通孔１０３あたりのストライプ状貫通電極１１７の数は複数であれば特に制限はなく、装置の設計に応じて適宜選択することができる。図１３は、一つの貫通孔１０３あたり七つのストライプ状貫通電極１１７が設けられた構成の半導体装置を示す平面図である。図１３に示したように、一つの貫通孔１０３あたりの１１７の数を増加させることにより、少ない面積の領域内にストライプ状貫通電極１１７をさらに集積させることが可能となる。
図１３に示した構成では、一つの貫通孔１０３に一つの貫通プラグ１０７が設けられる従来の構成に比べて貫通電極構造の形成領域の面積をさらに削減することができる。図１４は、この効果を説明する図である。たとえば、貫通孔１０３（ビア）の周辺領域に所定の素子を置くことを念頭に置き、素子配置禁止領域が貫通孔１０３から一定距離を置く矩形状になると考える。具体的には、基板水平面内における貫通孔１０３の幅＝１、絶縁膜１０５の幅＝１、貫通孔１０３間距離＝１、貫通電極構造１３２形成領域＝（貫通孔１０３形成エリア＋左右上下１）の長方形、として、貫通電極構造１３２がシリコン基板１０１に占める面積を試算する。
すると、シリコン基板２０１中に七つの貫通孔２０３が独立に設けられ、それぞれの貫通孔２０３に絶縁膜２０５が埋設されており、一つの絶縁膜２０５中にストライプ状貫通電極１１７と同一形状の一つのストライプ状貫通電極２１７が設けられる従来の構成（図中右側）に比べて、本実施形態の構成（図中左側）の構成とすれば、貫通電極構造１３２の形成領域の面積を４０％低減できる。この面積削減効果はストライプ状貫通電極１１７のピッチに依存するが、配列や必要なスペックによってはさらに高い効果を得ることも可能である。
図１３に示した半導体装置において、複数のストライプ状貫通電極１１７を電気的に接続する際には、たとえば図１５に示す構成とすることができる。図１５は、図１３に示した半導体装置において、１層配線で複数のストライプ状貫通電極１１７を結線した構成を示す平面図である。図１５に示したように、シリコン基板１０１の素子形成面に貫通孔１０３の一端から他端にわたって配線１１９を設けることにより、貫通孔１０３中の絶縁膜１０５に埋設されているストライプ状貫通電極１１７をさらに安定的に接続することができる。また、配線１１９と貫通電極構造との間の接続信頼性を向上させることができる。
また、以上においては、同一形状の複数のストライプ状貫通電極１１７が一つの貫通孔１０３中に設けられている構成を例示したが、基板水平面内において、長手方向の幅が異なるストライプ状貫通電極１１７が一つの貫通孔１０３中に設けられている構成とすることもできる。
図１６は、長さの異なる複数のストライプ状貫通電極を有する半導体装置の構成を示す平面図である。図１６に示した半導体装置１５０では、シリコン基板１０１中に貫通電極構造１５２が埋設されている。貫通電極構造１５２の基本構成は図１３に示した半導体装置の貫通電極構造と同様であるが、ストライプ状貫通電極１１７に代えて、ストライプ状貫通電極１２３およびストライプ状貫通電極１２５が絶縁膜１０５中に互いに平行に埋設されている点が異なる。絶縁膜１０５の端部側に配置されている二つのストライプ状貫通電極１２３の長さが長く、これらのストライプ状貫通電極１２３の間に長さの短いストライプ状貫通電極１２５が設けられている。図１６においては、長さの短いストライプ状貫通電極１２５が一列に二つずつ五列設けられ、その両側に長いストライプ状貫通電極１２３が一つずつ配置されている。
図１６に示した構成とすることにより、たとえば短いストライプ状貫通電極１２５を信号配線に接続するとともに、長いストライプ状貫通電極１２３を電源およびＧＮＤ配線に接続することができる。こうすれば、一つの絶縁膜１０５中に埋設されているストライプ状の貫通プラグに複数の機能を付与し、貫通電極構造１５２を用いた信号配線、電源およびＧＮＤ配線の接続をさらに効率よく行うことができる。
（第六の実施形態）
第五の実施形態に記載の半導体装置においても、第四の実施形態の場合のように、複数のストライプ状貫通電極１１７の少なくとも一部の側面外周にシリコン１２７が接して設けられた構成とすることができる。
図１７は、本実施形態に係る半導体装置の構成を模式的に示す平面図である。図１７に示した半導体装置１４０は、第五の実施形態に記載の半導体装置１３０（図１２）において、絶縁膜１０５中にシリコン１２７が埋設されており、シリコン１２７中に二つのストライプ状貫通電極１１７が埋設され、絶縁膜１０５中に三つのストライプ状貫通電極１１７が埋設された構成となっている。五つのストライプ状貫通電極１１７は同一形状であり、互いに平行に配置されている。
半導体装置１４０では、二つのストライプ状貫通電極１１７がシリコン１２７を介して対向して設けられ、これらがキャパシタ１４４を構成している。こうすれば、シリコン１２７を容量膜とすることができるため、キャパシタ１４４部分においてもストライプ状貫通電極１１７が絶縁膜１０５に埋設されている構成に比べて容量を増加させることができる。また、キャパシタ１４４以外の領域においては、ストライプ状貫通電極１１７が絶縁膜１０５中に埋設されているため、ストライプ状貫通電極１１７の寄生容量を低減させることができる。このため、一つの絶縁膜１０５中にキャパシタ１４４と配線に用いられるストライプ状貫通電極１１７とを設けることができる。よって、一枚のシリコン基板１０１をさらに有効活用することができる。
（第七の実施形態）
以上の実施形態に記載の半導体装置において、一つの貫通孔１０３に埋設された絶縁膜１０５中に、シリコン基板１０１の水平面内における断面形状または断面積が実質的に異なる複数の貫通電極が設けられていてもよい。こうした構成として、たとえば第五の実施形態において前述した半導体装置１５０（図１６）が挙げられる。
また、図１８は、本実施形態に係る別の半導体装置の構成を模式的に示す斜視図である。図１８に示した半導体装置は、シリコン基板１０１、シリコン基板１０１を貫通する貫通孔１０３、貫通孔１０３に埋設された絶縁膜１０５を有し、絶縁膜１０５中に断面形状の異なる導電プラグ１２９、導電プラグ１３１、および導電プラグ１３３が設けられている。図１８においては、シリコン基板１０１の水平面内における導電プラグ１２９および導電プラグ１３１の断面形状が正方形であり、導電プラグ１３３の断面形状が十字型である構成が例示されている。
図１８に示した半導体装置においても、一つの絶縁膜１０５中に複数の導電プラグが埋設されているため、上述した実施形態と同様の効果が得られる。また、断面形状の異なる複数の導電プラグが一つの絶縁膜１０５中に埋設されているため、複数の電気特性（たとえば抵抗・容量・インピーダンス）の異なる貫通電極を一回の製造過程で得ることができる。
また、絶縁膜１０５を開口して凹部１１１を形成する際に（たとえば図３（ｃ））、フォトリソグラフィーを用いれば、レチクルの設計によって一つ一つの凹部１１１の形状を制御することができる。そのため、スリットビアと通常の円形ビアとの組合せなど、異なる構造のビアを同時に同一の絶縁膜１０５中に形成できる。また、それにより個々の貫通電極の電気特性（抵抗、容量、インピーダンス）を同一プロセスでありながら別々に制御することが可能である。
（第八の実施形態）
以上の実施形態においては、一枚のシリコン基板１０１に一つの貫通孔１０３を設ける構成を例に説明したが、シリコン基板１０１に設ける貫通孔１０３の数は、半導体装置の設計に応じて適宜決定することができる。
図１９は、複数の貫通孔１０３が設けられている半導体装置の構成を模式的に示す平面図である。図１９に示した半導体装置は、第一の実施形態に記載の貫通電極構造１０２（図１）を二つと、第五の実施形態に記載の貫通電極構造１３２（図１２）を二つ有する。貫通電極構造１０２が埋設されている貫通孔１０３の大きさと貫通電極構造１３２が埋設されている貫通孔１０３の大きさが異なっている。
図１９に示した半導体装置では、信号線に好適な貫通電極構造１０２と電源線またはＧＮＤに好適な貫通電極構造１３２とを一つのシリコン基板１０１上に設けることができる。また、貫通電極構造１０２と貫通電極構造１３２とが同一プロセスにより製造可能であり、製造プロセスの簡素化が可能な構成となっている。
なお、シリコン基板１０１に複数の貫通孔１０３を設ける場合、貫通孔１０３の形状および大きさは、半導体装置の構成に応じて適宜決定することができる。たとえば、複数の貫通孔１０３の断面形状が略等しく、複数の貫通孔１０３において、シリコン基板１０１の水平面内における複数の貫通電極の断面形状、断面積または配置が異なる構成とすることができる。具体的には、図１９において、貫通孔１０３の大きさを同一形状とすることもできる。また、貫通孔１０３中に設けられる貫通プラグ１０７またはストライプ状貫通電極１１７の形状、大きさ、および数も装置構成に応じて適宜決定される。一枚のシリコン基板１０１に形状または大きさの異なる複数の貫通孔１０３を設けることにより、貫通電極構造の設計の自由度をさらに向上させることができる。
（第九の実施形態）
以上の実施形態に記載の半導体装置は、マルチチップモジュール等に好適に用いることができる。マルチチップモジュールは、たとえば以上の実施形態に係る半導体装置と他の半導体装置とが積層されており、シリコン基板１０１を貫通する複数の貫通電極が以上の実施形態に記載の半導体装置に隣り合う他の半導体装置の導電部材に接続された構成とすることができる。
図２０は、本実施形態に係るマルチチップモジュールの構成を模式的に示す断面図である。図２０では、シリコン基板１０１を４段に多段積層し、最上段の半導体装置１３７および最下段の半導体装置１３５については、シリコン基板１０１に貫通電極構造が設けられていない構成を例示している。また、最上段および最下段以外の半導体装置として、図１に示した半導体装置１００において、貫通プラグ１０７の数を増加させた装置を用いる場合を例示している。また、半導体装置１３５および二つの半導体装置１００については、素子形成面１３９が図中上側に配置され、半導体装置１３７の素子形成面１３９は半導体装置１００の素子形成面１３９に対向して図中下側に配置されている。
図２０では、それぞれの半導体装置１００の貫通電極構造１０２に設けられた貫通プラグ１０７がシリコン基板１０１の表面に垂直な方向に一直線に設けられている。貫通プラグ１０７同士がバンプ１４１によって接続されている。このようにすれば、積層された半導体装置間の電気的接続を小さい面積で行うことができる。また、接続密度を向上させることができる。また、複数の貫通プラグ１０７と素子形成面１３９に設けられた導電部材とが接続されるため、これらの接触面積を増加させることができる。よって、接触抵抗の低減が可能である。また、接続を複数の貫通プラグ１０７を介して行うことができるため、接続信頼性を向上させることができる。
半導体装置１００は、たとえば能動素子を有する装置とすることができる。また、このような多層の積層構造として、たとえば、同種メモリの多段積層、異種メモリの多段積層、メモリとロジックの混載、異なった機能を持つロジックの多段積層、およびシリコンと化合物半導体などの異なった半導体基板を有するＬＳＩチップの多段積層等が挙げられる。また、積層段数には制限はなく、２段以上の積層型半導体装置一般に適用することができる。
図２１〜図２３は、本実施形態に係るマルチチップモジュールの別の構成を模式的に示す断面図である。図２１に示したマルチチップモジュールは、半導体装置１００、半導体装置１００および半導体装置１３７がこの順に積層されている。最下段に設けられた半導体装置１００に貫通プラグ１０７が設けられており、最下段の半導体装置１００の貫通プラグ１０７がＦＣＢＧＡ（フリップ・チップ・ボール・グリッド・アレイ）基板１４３に接合されている。このように、以上の実施形態に記載の半導体装置の貫通電極構造は、ＬＳＩチップとパッケージ基板との接合にも用いることができる。これにより、多ピン、狭ピッチでの実装をさらに確実に行うことができる。また、少ない面積でＦＣＢＧＡ基板１４３との接続を充分に確保することができる。
また、図２２は、インターポーザなどの能動素子を搭載しない半導体装置を積層した構成の例である。図２２では、ＬＳＩチップ１４９、半導体装置１００およびＬＳＩチップ１４７がこの順に積層されており、ＬＳＩチップ１４７とＬＳＩチップ１４９との間の電気的な接続が半導体装置１００に設けられた複数の貫通プラグ１０７により確保されている。
また、図２３は、オプティカルデバイスをＬＳＩチップ上に積層した構成の例である。図２３では、ＬＳＩチップ１４９および半導体装置１００がこの順に積層されている。ここで、半導体装置１００は受光・発光素子面１５１を有するオプティカルデバイスとなっている。この場合、機能上、フェイスダウンで積層することができないため、図示したように、二段の積層の際にも貫通孔１０３を設けて貫通プラグ１０７により接続する必要がある。半導体装置１００では、貫通孔１０３中に複数の貫通プラグ１０７が設けられているため、少ない面積で受光・発光素子面１５１と素子形成面１３９とを確実に接続することができる。
なお、以上においては、前述した実施形態に記載の半導体装置の構成をチップとチップの組み合わせ（ダイ・オン・ダイ）の組立装置に適用する場合を例に説明したが、他にも、ウェハの上に積層するチップを積上げてからダイシングするダイ・オン・ウェハや、ウェハそのものを積層してから個々のマルチチップモジュールをダイシングで切り出すウェハ積層の技術にも以上の実施形態に係る貫通電極構造は適用可能である。
また、マルチチップモジュールにストライプ状貫通電極１１７を有する半導体装置を適用し、ストライプ状貫通電極１１７同士をバンプ等の導電部材で接続する場合、上層の半導体装置ほどストライプ状貫通電極１１７の本数が少ない構成とすることもできる。これにより、ストライプ状貫通電極１１７の数を必要最小限とすることができる。
また、マルチチップモジュールに第二の実施形態に記載のシード層１１５を有する半導体装置１００を用い、素子形成面のシード層１１５を残存させることにより、シリコン基板１０１間のノイズを排除することが可能である。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、絶縁膜１０５を塗布法で成膜する場合を例に説明したが、絶縁膜１０５の成膜にＣＶＤ法を用いることもできる。
また、以上の実施形態においては、シリコン基板１０１を有する半導体装置を例に説明したが、半導体基板としてＧａＡｓ基板やＩｎＰ基板等の化合物半導体基板を用いてもよい。
また、以上の実施形態に記載の半導体装置を製造する際に、凹部１５３をシリコン基板１０１の素子形成面に形成することもできるし、裏面に形成することもできる（図３（ａ））。裏面に凹部１５３を設けることにより、凹部１１１の形成工程（図３（ｃ））をシリコン基板１０１の裏面から行うことができる。このため、素子形成面に設けられている素子をより一層確実に保護することができる。
実施の形態に係る半導体装置の構成を模式的に示す平面図である。 図１のＡ−Ａ’平面図である。 実施の形態に係る半導体装置の製造工程を模式的に示す断面図である 実施の形態に係る半導体装置の製造工程を模式的に示す断面図である 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 図６のＢ−Ｂ’平面図である。 実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 図１０のＣ−Ｃ’平面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の構成を説明する図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の構成を模式的に示す斜視図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係るマルチチップモジュールの構成を模式的に示す断面図である。 実施の形態に係るマルチチップモジュールの構成を模式的に示す断面図である。 実施の形態に係るマルチチップモジュールの構成を模式的に示す断面図である。 実施の形態に係るマルチチップモジュールの構成を模式的に示す断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０２ 貫通電極構造
１０３ 貫通孔
１０５ 絶縁膜
１０７ 貫通プラグ
１１０ 半導体装置
１１１ 凹部
１１２ 貫通電極構造
１１３ 導電膜
１１５ シード層
１１７ ストライプ状貫通電極
１１９ 配線
１２０ 半導体装置
１２２ 貫通電極構造
１２３ ストライプ状貫通電極
１２５ ストライプ状貫通電極
１２７ シリコン
１２９ 導電プラグ
１３０ 半導体装置
１３１ 導電プラグ
１３２ 貫通電極構造
１３３ 導電プラグ
１３５ 半導体装置
１３７ 半導体装置
１３９ 素子形成面
１４０ 半導体装置
１４１ バンプ
１４３ ＦＣＢＧＡ基板
１４４ キャパシタ
１４７ ＬＳＩチップ
１４９ ＬＳＩチップ
１５０ 半導体装置
１５１ 受光・発光素子面
１５２ 貫通電極構造
１５３ 凹部

Claims (16)

  1. 半導体基板と、
    前記半導体基板を貫通する貫通孔と、
    前記貫通孔に埋設された絶縁膜と、
    前記絶縁膜中に設けられた複数の柱状の導電プラグと、
    を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、複数の前記導電プラグの少なくとも一つは、側面全面が前記絶縁膜に接するように前記絶縁膜中に埋設されていることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、隣接する複数の前記導電プラグと、前記隣接する複数の導電プラグを離隔する前記絶縁膜とを含む容量素子を有することを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、複数の前記導電プラグの少なくとも一つの側面全面を覆うように前記半導体基板の一部が残存していることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、前記導電プラグは、残存している前記半導体基板の前記一部に設けられた孔に接して導電膜が埋設されてなることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、残存している前記半導体基板の前記一部に複数の前記導電プラグが設けられ、
    隣接する複数の前記導電プラグと、前記隣接する複数の導電プラグを離隔する前記半導体基板の前記一部とを含む容量素子を有することを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、前記半導体基板の水平面内における断面形状が矩形である複数の前記導電プラグが互いに平行に設けられたことを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、複数の前記導電プラグの断面形状が同一であることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、複数の前記導電プラグが格子状に配置されていることを特徴とする半導体装置。
  10. 請求項１乃至９いずれかに記載の半導体装置において、前記半導体基板の水平面内における断面形状または断面積が実質的に異なる複数の前記導電プラグを有することを特徴とする半導体装置。
  11. 請求項１乃至１０いずれかに記載の半導体装置において、単一の前記半導体基板に複数の前記貫通孔が設けられ、前記半導体基板の水平面内における複数の前記貫通孔の断面形状が略等しいことを特徴とする半導体装置。
  12. 請求項１乃至１１いずれかに記載の半導体装置と、他の半導体装置とが積層されてなる半導体モジュールであって、
    複数の前記導電プラグが前記半導体装置に隣り合う前記他の半導体装置の導電部材に接続されていることを特徴とする半導体モジュール。
  13. 半導体基板の一方の面に第一の孔を設ける工程と、
    前記半導体基板上に、前記第一の孔を埋め込むように絶縁膜を設ける工程と、
    前記一方の面から前記絶縁膜に複数の第二の孔を設ける工程と、
    複数の前記第二の孔を埋め込むように第一の導電膜を形成する工程と、
    前記半導体基板の他方の面から前記半導体基板を薄化する工程と
    前記第一の導電膜を露出させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記絶縁膜が感光性材料からなり、
    複数の第二の孔を設ける前記工程は、前記感光性材料の所定の領域に選択的に紫外光を照射する工程を含むことを特徴とする半導体装置の製造方法。
  15. 半導体基板の一方の面に第一の孔を設けるとともに、前記第一の孔の内側に前記半導体基板の一部を残存させる工程と、
    前記半導体基板上に、前記第一の孔を埋め込むように絶縁膜を設ける工程と、
    前記第一の孔の内側に残存している前記半導体基板の前記一部に前記一方の面から複数の第二の孔を設ける工程と、
    複数の前記第二の孔を埋め込むように第一の導電膜を形成する工程と、
    前記半導体基板の他方の面から前記半導体基板を薄化する工程と、
    前記第一の導電膜を露出させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  16. 請求項１３乃至１５いずれかに記載の半導体装置の製造方法において、
    絶縁膜を設ける前記工程の前に、前記第一の孔の内壁に沿って第二の導電膜を形成する工程を含み、
    第一の導電膜を形成する前記工程は、
    異方性エッチングにより、前記第一の孔の底部の絶縁膜を選択的に除去し、前記底部において前記第二の導電膜を露出させる工程と、
    前記底部に露出した前記第二の導電膜からめっき法により前記第一の導電膜を成長させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
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