JP6163671B1 - 中間接続体、中間接続体を備えた半導体装置、および中間接続体の製造方法 - Google Patents

中間接続体、中間接続体を備えた半導体装置、および中間接続体の製造方法 Download PDF

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Abstract

中間接続体（１）は、半導体集積回路（２）の各電源パッドに接続される、細長い薄板の形状の電源バスバー（１１）と、半導体集積回路の各グランドパッドに接続される、細長い薄板の形状のグランドバスバー（１２）と、電源バスバー（１１）とグランドバスバー（１２）との間に形成された薄膜絶縁体層（１３）と、半導体集積回路の各信号パッドに接続される複数の導電路（１５）を含む、細長い薄板の形状の導電路部（１４）と、を備える。電源バスバー（１１）、グランドバスバー（１２）、および導電路部（１４）は、それぞれ、薄板の長手方向が半導体集積回路のバンプ搭載面（２Ｓ）に対して平行となるように立てた状態で、半導体集積回路の電源パッド列、グランドパッド列、および信号パッド列による並列配置に対応して並列配置されている。

Description

本発明は、中間接続体、中間接続体を備えた半導体装置、および中間接続体の製造方法に関し、詳しくは、半導体集積回路と回路基板との間に設けられ、半導体集積回路と回路基板とを電気的に接続する中間接続体に関する。
従来、上記中間接続体、いわゆるインターポーザとして、例えば、特許文献１に開示された技術が知られている。特許文献１では、中間接続体としての多層配線基板が開示されている。その多層配線基板では、絶縁層、配線層、およびビアホール導体からなる単位配線基板を複数積層して多層配線基板を形成する技術が開示されている。
特開２００５−４５１５０号公報
しかしながら、近年、サーバー系のＣＰＵ等のＬＳＩ（半導体集積回路）において、ＬＳＩのチップサイズは、ステッパーのマスクサイズが有する最大径である２４×２４ｍｍに達している。それに対応して、エリアアレーのピッチは狭ピッチ化し、その結果、パッド数も、例えば、２００×２００（４００００）個まで増加の一途をたどっている。そのため、このようなパッド数の多いＬＳＩに対して、従来の多層配線基板で対応しようとすると、積層数を増加する必要がある。しかしながら、積層数の増加に伴って、ＬＳＩから遠い最下段の信号配線層の信号では、インピーダンスが制御できない比較的長いビアが多数存在することとなる。それによって、高速伝送時に信号の劣化をきたす虞がある。また、積層数の増加に伴って、上段に位置する電源配線層には、信号を通過させるための開口の数、および異なる電位の電源を通過させるための開口の数が増加し、電源配線層として電源プレーンの機能を維持できなく虞がある。そのため、簡単な構造でパッド数の多い半導体集積回路に対応できる中間接続体が所望されていた。
そこで、本明細書では、高周波領域まで電源インピーダンスを低く維持しつつ、パッド数の多い半導体集積回路に対応できる中間接続体およびその製造方法を提供する。
本明細書によって開示される中間接続体は、半導体集積回路と前記半導体集積回路を搭載する回路基板との間に設けられ、前記半導体集積回路と前記回路基板とを電気的に接続する中間接続体であって、前記半導体集積回路は、複数の電源パッドから成る電源パッド列、複数のグランドパッドから成るグランドパッド列、および複数の信号パッドから成る信号パッド列が並列配置されたバンプ搭載面を有しており、前記中間接続体は、少なくとも前記電源パッド列の長さを有し、前記電源パッド列の各電源パッドに接続される、細長い薄板の形状の電源バスバーと、少なくとも前記グランドパッド列の長さを有し、前記グランドパッド列の各グランドパッドに接続される、細長い薄板の形状のグランドバスバーと、前記電源バスバーと前記グランドバスバーとの間に形成された薄膜絶縁体層と、少なくとも前記信号パッド列の長さを有し、前記信号パッド列の各信号パッドに接続される複数の導電路を含む、細長い薄板の形状の導電路部と、を備え、前記電源バスバー、前記グランドバスバー、および前記導電路部は、それぞれ、薄板の長手方向が前記半導体集積回路の前記バンプ搭載面に対して平行となるように立てた状態で、前記電源パッド列、前記グランドパッド列、および前記信号パッド列による前記並列配置に対応して並列配置されて接合されている。
本構成によれば、パッド列が並列配置された半導体集積回路に対して、電力と信号の供給が薄板形状のバスバー、および薄板形状の導電路部によって行われる。また、電源バスバー、グランドバスバー、および導電路部は、それぞれ、薄板の長手方向が半導体集積回路のバンプ搭載面に対して平行となるように立てた状態で、半導体集積回路のパッドの並列配置に対応して並列配置されている。そのため、本構成の中間接続体によれば、中間接続体が多層基板で構成される場合と比べて、ビア等を形成する必要がなく、電源の低インピーダンス状態を高い周波数領域まで維持しつつ、パッド数の多い半導体集積回路に対応できる。
また、電源バスバーとグランドバスバーと薄膜絶縁体層とによって、キャパシタを形成することができる。それによって、中間接続体としてバスバーを用いた構成において、電源の低インピーダンス状態を高い周波数領域まで維持できる。
また、上記中間接続体において、前記電源バスバーの上端面である前記半導体集積回路への接続面上において、前記複数の電源パッドに対応した位置に形成された、前記電源バスバーのシート抵抗より大きいシート抵抗を有するダンピング抵抗と、前記グランドバスバーの上端面である前記半導体集積回路への接続面上において、前記複数のグランドパッドに対応した位置に形成された、前記グランドバスバーのシート抵抗より大きいシート抵抗を有するダンピング抵抗と、のうちの少なくとも一方のダンピング抵抗を備えるようにしてもよい。
本構成によれば、ダンピング抵抗によって、反共振周波数で現れるインピーダンスのピークを抑え、ＬＳＩの内部に形成されているＴｒ（トランジスタ）の電源インピーダンスを低く安定ならしめることができる。
また、上記中間接続体において、前記電源バスバーは、電源電圧の異なる複数種類の電源バスバーを含むようにしてもよい。
本構成によれば、半導体集積回路に電源電圧の異なる複数種類の電源が必要とされる場合に対応できる。
また、本明細書によって開示される半導体装置は、複数の電源パッドから成る電源パッド列、複数のグランドパッド列から成るグランドパッド列、および複数の信号パッドから成る信号パッド列が並列配置されたパッド面を有する半導体集積回路と、上記のいずれかの中間接続体とを備える。
本構成によれば、パッド数の多い半導体集積回路に対応しつつ、電源の低インピーダンス状態を高い周波数領域まで維持できる中間接続体を備えた半導体装置を提供できる。
本明細書によって開示される中間接続体の製造方法は、半導体集積回路と前記半導体集積回路を搭載する回路基板との間に設けられ、前記半導体集積回路と前記回路基板とを電気的に接続する中間接続体の製造方法であって、前記半導体集積回路は、複数の電源パッドから成る電源パッド列、複数のグランドパッド列から成るグランドパッド列、および複数の信号パッドから成る信号パッド列が並列配置されたバンプ搭載面を有し、少なくとも前記電源パッド列の長さを有し、前記電源パッド列の各電源パッドに接続される、細長い薄板の形状の電源バスバーを形成する電源バスバー形成工程と、少なくとも前記グランドパッド列の長さを有し、前記グランドパッド列の各グランドパッドに接続される、細長い薄板の形状のグランドバスバーを形成するグランドバスバー形成工程と、前記電源バスバーと前記グランドバスバーとの間に薄膜絶縁体層を形成する絶縁体形成層工程と、少なくとも前記信号パッド列の長さを有し、前記信号パッド列の各信号パッドに接続される複数の導電路を含む、細長い薄板の形状の導電路部を形成する導電路部形成工程と、前記電源バスバー、前記グランドバスバー、および前記導電路部を、それぞれ、薄板の長手方向が前記半導体集積回路の前記バンプ搭載面に対して平行となるように立てた状態で、前記電源パッド列、前記グランドパッド列、および前記信号パッド列による前記並列配置に対応して並列配置させて接合する接合工程と、を含む。
また、上記中間接続体の製造方法において、前記接合工程は、接合された前記電源バスバー、前記グランドバスバー、および前記導電路部をユニットとして接合して、ユニットの積層体である、前記中間接続体の第１次中間物を形成する第１次中間物形成工程と、前記第１次中間物を、前記半導体集積回路のサイズに対応させて短冊状に切断して、前記中間接続体の第２次中間物を複数形成する第２次中間物形成工程と、複数の前記第２次中間物を接合して、当該中間接続体を形成する接続体形成工程と、を含むようにしてもよい。
本発明の中間接続体によれば、電源の低インピーダンス状態を高い周波数領域まで維持しつつ、パッド数の多い半導体集積回路に対応できる。
実施形態に係る半導体装置を示す概略的な部分側面図 半導体装置を示す図１の左側から見た概略的な部分側面図 中間接続体を示す概略的な部分平面図 中間接続体の一部を示す概略的な部分斜視図 半導体装置の電源系の概略的な等価回路図 結合容量による電源インピーダンス特性を示すグラフ 基板配線による電源インピーダンス特性を示すグラフ ＬＳＩ内の配線による電源インピーダンス特性を示すグラフ ダンピング抵抗による電源インピーダンス特性を示すグラフ 結合容量を増やした場合の電源インピーダンス特性を示すグラフ 中間接続体の製造方法を説明する図 中間接続体の製造方法を説明する図 中間接続体の製造方法を説明する図 中間接続体の製造方法を説明する図 中間接続体の製造方法を説明する図 中間接続体の製造方法を説明する図 中間接続体の製造方法を説明する図 中間接続体の製造方法を説明する図
＜実施形態＞
一実施形態１を図１から図１８を参照して説明する。なお、図中、同一の符号は、同一又は相当部分を示す。また、同一の構成には部材番号を省略することがある。
１．半導体装置の構成
図１に示されるように、半導体装置１００は、大きくは中間接続体１と、ＬＳＩチップ（「半導体集積回路」の一例）２とを含む。半導体装置１００は、中間接続体１を介してマザーボード等の回路基板５０に搭載される。ＬＳＩは、例えば、ＣＰＵあるいはＭＰＵである。
なお、以下において、部材番号に付加される文字「Ｖ」は、ＬＳＩチップ２に印加される正極性の電源電圧に係る部材等を意味し、文字「Ｇ」は、ＬＳＩチップ２に印加されるグランド電圧に係る部材等を意味する。また、文字「Ｓ」は、ＬＳＩチップ２に入出力される信号に係る部材等を示す。また、図３は、中間接続体１の概略的な部分平面図であるが、バンプ配置が同一のため、ほぼＬＳＩチップ２のバンプ搭載面２Ｓを示しているともいえる。そのため、バンプ搭載面２Ｓの説明に図３を兼用する。
本実施形態のＬＳＩチップ２は、エリアアレイタイプのＬＳＩであり、図３に示されるように、複数（本実施形態では１９２個）の電源パッド２１Ｖから成る電源パッド列２１ＶＬ、複数（本実施形態では１９２個）のグランドパッド２１Ｇから成るグランドパッド列２１ＧＬ、および複数（本実施形態では１９２個）の信号パッド２１Ｓから成る信号パッド列２１ＳＬが並列配置されたバンプ搭載面２Ｓを有している。図３に示されるように、各パッド列による総並列数は、１９２例である。すなわち、本実施形態では、パッド数が、１９２×１９２（３６８６４）個で、チップサイズがほぼ２３×２３ｍｍのＬＳＩチップ２を想定している。また、本実施形態では、エリアアレイのピッチは、例えば、１２０μｍ（マイクロメートル）とされている。
各バッド２１には、ＬＳＩチップ２と中間接続体１とを接続するためのバンプ２２が形成されている（図１等参照）。バンプ２２は、本実施形態では、例えばＡｕ（金）スタッドバンプである。
中間接続体１は、図１に示されるように、複数の電源バスバー１１、複数のグランドバスバー１２、複数の薄膜絶縁体層１３、および複数の導電路部１４を含む。各電源バスバー１１、各グランドバスバー１２、および各薄膜絶縁体層１３は、デカップリング（バイパス）キャパシタ１０を構成している。薄膜絶縁体層１３は、キャパシタ１０の誘電体層として、比較的高い比誘電率を有する。なお、図１等における矢印Ｘ方向を中間接続体１の幅Ｗ方向とし、図２等における矢印Ｙ方向を中間接続体１の長さＬ方向とし、図１等における矢印Ｚ方向を中間接続体１の高さＨ方向とする（図１８参照）。
また、電源バスバー１１、グランドバスバー１２、および導電路部１４の長さＬおよび高さＨは、中間接続体１の長さＬおよび高さＨに等しい。電源バスバー１１、グランドバスバー１２、および導電路部１４の厚さＴ方向は、中間接続体１の幅Ｗ方向（矢印Ｘ方向）に等しく（図１８参照）、各厚さＴ（約１２０μｍ）は、中間接続体１の幅Ｗ（約２３ｍｍ）に比べて、きわめて小さい。
各電源バスバー１１は、細長い薄板の形状を有し、少なくともＬＳＩチップ２の電源パッド列２１ＶＬの長さを有し、電源パッド列２１ＶＬの各電源パッド２１Ｖに接続される。
同様に、各グランドバスバー１２は、細長い薄板の形状を有し、少なくともＬＳＩチップ２のグランドパッド列２１ＧＬの長さを有し、グランドパッド列２１ＧＬの各グランドパッド２１Ｇに接続される。電源バスバー１１およびグランドバスバー１２は、低抵抗の金属導体、例えば、薄い銅板によって構成され、例えば、厚さＴがほぼ１２０μｍで、高さＨがほぼ３ｍｍで、長さＬがほぼ２３ｍｍである（図１６、図１８参照）。なお、これに限られず、両バスバー１１，１２は、例えば、カーボン等によって構成されてもよい。
同様に、各導電路部１４は、細長い薄板の形状を有し、少なくとも信号パッド列２１ＳＬの長さを有し、信号パッド列２１ＳＬの各信号パッド２１Ｓに接続される複数の信号線（導電路）１５と絶縁体部１６とを含む。複数の信号線１５は絶縁体部１６の中に形成されている。
電源バスバー１１、グランドバスバー１２、および導電路部１４は、それぞれ、薄板の長手方向（図２の矢印Ｙ方向）がＬＳＩチップ２のバンプ搭載面２Ｓに対して平行となるように立てた状態で、ＬＳＩチップ２の電源パッド列２１ＶＬ、グランドパッド列２１ＧＬ、および信号パッド列２１ＳＬによる並列配置に対応して並列配置されて、接合されている（図１から図４を参照）。すなわち、本実施形態では、電源バスバー１１、グランドバスバー１２、および導電路部１４は、縦方向のプレーン構造を形成している。
また、図３に示されるように、電源バスバー１１の上端面であるＬＳＩチップ２への接続面１１Ｓは、複数の電源パッド２１Ｖに対応した複数の接続体側電源パッド１８Ｖを含み、グランドバスバー１２の上端面であるＬＳＩチップ２への接続面１２Ｓは、複数のグランドパッド２１Ｇに対応した複数の接続体側グランドパッド１８Ｇを含む。
また、図４に示されるように、各接続体側電源パッド１８Ｖの下部、および各接続体側グランドパッド１８Ｇの下部には、電源バスバー１１およびグランドバスバー１２のシート抵抗より大きいシート抵抗を有するダンピング抵抗Ｒｄが形成されている。ダンピング抵抗Ｒｄは、例えば、金属系高抵抗材料からなる薄板状の形状を有する。金属系高抵抗材料は、例えば、ＴａＮ（窒化タンタル）である。
なお、電源バスバー１１、グランドバスバー１２、および信号線１５は、基板側バンプ１９を介して回路基板５０に接続されている。回路基板５０は、通常の横方向のプレーン構造とされ、信号線１５は回路基板５０を経由しファンアウトされている。
２．電源インピーダンスのシミュレーション
図５は、シミュレーションに使用された、ＬＳＩチップ２の電源インピーダンスＺｓに係る概略的な等価回路を示す。
等価回路のパラメータとして、少なくとも、ＬＳＩチップ２のトランジスタ回路の近傍に形成されるＶｄｄ−Ｇｎｄ間の静電容量Ｃ１、ＬＳＩチップ２のトランジスタ回路からパッド２１までの配線抵抗Ｒ１とインダタンスＬ１、ダンピング抵抗Ｒｄ、およびバイパスキャパシタ１０の単位長容量Ｃｓが使用された。
ここで、各値は、Ｃ１＝９０ｐＦ、Ｒ１＝５．１６ｍΩ、Ｌ１＝０．０５ｎＨとされた。
また、各バスバー１１、１２のサイズは、厚さＴ（図４の矢印Ｘ方向の長さ）を１００μｍ、高さＨ（図４の矢印Ｚ方向の長さ）を３ｍｍ、および長さＬ（図４の矢印Ｙ方向の長さ）を３０ｍｍとされた。なお、図６−図１０では縦軸がシャントスルーに於ける反射の比をｄＢで表示している。−５０ｄＢ付近に示される直線のレベルが略０．１Ωの電源インピーダンスＺｓに相当する。
図６は、ダンピング抵抗Ｒｄが設けられず、単位長容量Ｃｓを５００ｐＦ／ｍｍ（合計で７５ｎＦ相当）とした場合の電源インピーダンスＺｓのシミュレーション結果を示す。
また、図７は、電源線として通常のプリント基板上での銅配線の場合の電源インピーダンスＺｓのシミュレーション結果を示す。この場合の銅パターンの厚さＴを４８μｍ、幅Ｗを１００μｍ、長さＬを３０ｍｍとし、ＬＳＩチップ２の直下に容量１ＦのバイパスキャパシタＣｏが付加された。
図６と図７の相違点としては、１０ＭＨｚでの電源インピーダンスＺｓが、各々、−７０ｄＢ、−６４ｄＢとなっており、バスバー１１、１２を用いた図６では、ＤＣから１０ＭＨｚまでは非常に低い電源インピーダンスＺｓが提供されている。また、電源インピーダンスＺｓが−５０ｄＢ（０．１Ω）となる周波数は、各々、１３０ＭＨｚ、８０Ｍｚとなっており、バスバー１１、１２を用いた場合が、より高い周波数まで低い電源インピーダンスＺｓを維持できることが示されている。
また、図６では反共振点が４００ＭＨｚと２ＧＨｚに発生し、図７では反共振点が１．２ＧＨｚに発生している。図６での４００ＭＨｚの反共振点は、バスバー１１、１２によって形成された７５ｎＦ相当のバイパスキャパシタ１０が寄与しているものと考えられる。また、図７は、ＬＳＩチップ２の直下に容量１ＦのバイパスキャパシタＣｏが付加された場合であっても、８０ＭＨｚ以上では、電源インピーダンスＺｓ＝０．１Ωを達成できないことを示している。
図８は、ＬＳＩチップ２のトランジスタ回路付近に印加される配線（電源ライン）の影響をシミュレーションしたものを示す。この場合、電源ライン（銅）の厚さＴが５μｍの場合に、４００ＭＨｚ付近の反共振点のピークに関するダンパー効果が有ることを示している（図６参照）。
図９は、ＬＳＩチップ２とバスバー１１、１２との間に、本実施形態では、バスバー１１、１２の各接続面（上端面）１１Ｓ，１２Ｓ上に、ダンピング抵抗Ｒｄが付加された場合を示している。ダンピング抵抗Ｒｄによって１００ＭＨｚ付近の反共振点のピークがダンプされている。逆に、ダンピング抵抗Ｒｄはベースのインピーダンス（ＤＣに近い周波数のインピーダンス）を引き上げるため最適値が望まれる。シミュレーションによって、ダンピング抵抗Ｒｄの最適値は、０．１２５Ωであることが確認された。この場合、ＬＳＩチップ２内の静電容量Ｃ１を９０ｐＦから４０００ｐＦに変更すると、１ＧＨｚ付近での反共振点が消滅し、１０ＭＨｚから１ＧＨｚの範囲で、ほぼ−５０ｄＢが達成可能であることがシミュレーションで示された。
図１０は、図９のダンピング抵抗Ｒｄがありの場合において、単位長容量Ｃｓを５００ｐＦ／ｍｍから５０００ｐＦ／ｍｍに変更した場合を示している。この場合、１００ＭＨｚ付近で発生している反共振点がほぼ消滅することが示されている。
３．中間接続体の製造方法
次に、図１１から図１８を参照して中間接続体の製造方法を説明する。
まず、図１１に示すように、例えば、電源バスバー１１を形成するための銅板１１Ａ上に導電路部１４の絶縁体部１６を形成するための有機材料１６Ａを貼る（「電源バスバー形成工程」の一部に相当）。銅板１１Ａの厚さＴは、１２０μｍであり、長さは数１０ｃｍ、例えば、６０ｃｍであり、幅（電源バスバー１１の高さＨに相当）は、ほぼ３ｍｍ（図１６参照）である。有機材料１６Ａの厚さは、例えば５０μｍである。有機材料１６Ａは、例えば、ＢＴ（ビスマレ−イミド−トリアジン）レジン、ＡＢＦ（味の素ビルドアップフィルム）等である。
次いで、図１２に示すように、有機材料１６Ａ上に信号線１５を形成するための、厚さ、例えば５０μｍの銅板１５Ａを載せる。次いで図１３に示すように、銅板１５Ａをエッチングして信号線１５を形成する。その後、図１４に示すように有機材料１６Ｂでエッチバックするとともに、さらにその上に厚さ、例えば５０μｍの有機材料１６Ｃを貼り合せる（「導電路部形成工程」の一部に相当）。なお、導電路部１４は、通常のサブトラクティブ法、あるいはセミアディティブ法でも作成可能である。次いで、銅板１１Ａの電源バスバー１１の上端面１１Ｓとなる面上にダンピング抵抗Ｒｄを形成し、ダンピング抵抗Ｒｄの上にパッド１８Ｖを形成する。
一方、図１５に示すように、グランドバスバー１２を形成するための銅板１２Ａ上に、キャパシタ１０の薄膜絶縁体層１３となる、例えば有機絶縁材料を塗布する（「グランドバスバー形成工程」および「絶縁体層形成工程」の一部に相当）。有機絶縁材料は、スピンコート等を用いて、例えば０．４μｍ等、１μｍ以下に形成することが望ましい。薄膜絶縁体層１３として、絶縁性の無機材料を塗布してもよい。次いで薄膜絶縁体層１３の表面にスパッタリング等を用いて銅１１Ｂをフラッシュコートする。次いで、銅板１２Ａのグランドバスバー１２の上面１２Ｓとなる面上にダンピング抵抗Ｒｄを形成し、ダンピング抵抗Ｒｄの上にパッド１８Ｇを形成する。
次に、図１４の銅板１１Ａの表面と、図１５のフラッシュコートされた銅１１Ｂの表面を粗化する。次いで、銅板１１Ａの表面と銅１１Ｂの表面とをシランカップリング材等を用いて強力に接着して、図１６に示すような中間接続体１を形成するためのユニット１Ａを形成する（「接合工程」の一部に相当する）。
次いで、図１７に示すように、複数（本実施形態では８個）のユニット１Ａを接合（多重化）して、ユニット１Ａの積層体である、中間接続体１の第１次中間物１Ｂを形成する（第１次中間物形成工程、接合工程）。なお、ユニット１Ａの多重化に際しては、例えば、導電路部１４を形成する際に、有機材料１６Ａとして熱硬化性のＢＴレジンシート上に信号線１５を形成する。また、有機材料１６Ｃとして熱硬化性のＢＴレジンシートを、積層する次のユニット１Ａのグランドバスバー１２の全面に塗布する。そして、二層のＢＴレジンシートで信号線１５を挟み込み、熱硬化することによって、導電路部１４の形成と同時に、ユニット１Ａを多重化させることができる。なお、ユニット１Ａの多重化は、通常の多層基板の製造方法と同じ方法でも可能である。
次いで、第１次中間物１Ｂを、ＬＳＩチップ２のサイズ（本実施形態では、ほぼ２３ｍｍ）に対応させて短冊状に、例えば、レーザによって切断して、中間接続体１の第２次中間物１Ｃを複数形成する（第２次中間物形成工程）。
次いで、複数（本実施形態では８個）の第２次中間物１Ｃを接合して、図１８に示すような中間接続体１を形成する（接続体形成工程、接合工程）。すなわち、電源バスバー１１、グランドバスバー１２、および導電路部１４を、それぞれ、薄板の長手方向（矢印Ｙ方向）が半導体集積回路２のバンプ搭載面２Ｓに対して平行となるように立てた状態で、電源パッド列２１ＶＬ、グランドパッド列２１ＧＬ、および信号パッド列２１ＳＬによる並列配置に対応して並列配置された中間接続体１が、形成される。
なお、第２次中間物１Ｃの接合は、例えば、ユニット１Ａの多重化の方法と同様に、熱硬化性のＢＴレジンシートを用いて行う。すなわち、二個の第２次中間物１Ｃの接合部に形成したＢＴレジンシートで、一方の第２次中間物１Ｃの導電路部１４の信号線１５を挟み込み、熱硬化することによって、一方の第２次中間物１Ｃの導電路部１４の形成と同時に、他方の第２次中間物１Ｃを接合することができる。
４．実施形態の効果
パッド列２１ＧＬ，２１ＶＬが並列配置されたＬＳＩチップ２に対して、電力と信号の供給が薄板形状のバスバー１１，１２、および薄板形状の導電路部１４によって行われる。また、電源バスバー１１、グランドバスバー１２、および導電路部１４は、それぞれ、薄板の長手方向（図２等の矢印Ｙ方向）がＬＳＩチップ２のバンプ搭載面２Ｓに対して平行となるように立てた状態で、ＬＳＩチップ２のパッドの並列配置に対応して並列配置されている。すなわち、本実施形態では、言い換えれば、中間接続体が、縦方向のプレーン構造とされている。そのため、本構成の中間接続体１によれば、従来の、横方向のプレーン構造とされた多層基板で構成される中間接続体と比べて、ビア等を形成する必要がなく、電源の低インピーダンス状態を高い周波数領域まで維持しつつ、パッド数の多い半導体集積回路に対応できる。
また、電源バスバー１１とグランドバスバー１２との間に薄膜絶縁体層１３が設けられている。そのため、電源バスバー１１とグランドバスバー１２と薄膜絶縁体層１３とによって、キャパシタ１０を形成することができる。それによって、中間接続体１としてバスバー１１，１２を用いた構成において、低電源インピーダンスを高い周波数領域まで維持できる。
また、ダンピング抵抗Ｒｄによって、中間接続体１の電源インピーダンス特性を向上させることができる。
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態では、電源バスバー１１の接続面（上端面）１１Ｓ上、およびグランドバスバー１２の接続面（上端面）１２Ｓ上にダンピング抵抗Ｒｄを形成する例を示したが、これに限られない。例えば、電源バスバー１１の接続面（上端面）１１Ｓ上のみ、あるいはグランドバスバー１２の接続面（上端面）１２Ｓ上のみにダンピング抵抗Ｒｄを形成するようにしてもよい。さらには、ダンピング抵抗Ｒｄは、省略されてもよい。
（２）電源バスバーは、電源電圧の異なる複数種類の電源バスバーを含むようにしてもよい。この場合、ＬＳＩチップ２に電源電圧の異なる複数種類の電源（例えば、３Ｖ（ボルト）と１Ｖ）が必要とされる場合に対応できる。その際、例えば、ユニット１Ａ内において電源電圧の異なる複数種類の電源バスバーを含むようにしてもよいし、ユニット１Ａ単位で、電源電圧を異なるように構成するようにしてもよい。
（３）電源バスバー１１、グランドバスバー１２、および導電路部１４の並列配置させる順序は任意である。すなわち、ＬＳＩチップ２の電源パッド列、グランドパッド列、および信号パッド列による並列配置に対応するように、適宜、変更されてもよい。例えば、並列配置させる順序を、導電路部１４、グランドバスバー１２、電源バスバー１１の順としてもよいし、あるいは導電路部１４、電源バスバー１１、電源バスバー１１、グランドバスバー１２、グランドバスバー１２の順にしてもよい。
（４）上記実施形態では、ＬＳＩチップ２のチップザイスをほぼ２３×２３ｍｍとし、パッド数が、１９２×１９２（３６８６４）個で、パッドピッチが１２０μｍである場合を想定し、そのＬＳＩチップ２のパッドに対応する中間接続体１の構成例を示したが、これに限られない。すなわち、本願の中間接続体は、他の任意の、チップザイス、パッド数、およびパッドピッチのＬＳＩチップに対しても適用できる。
１…中間接続体、１Ａ…ユニット、１Ｂ…第１次中間体、１Ｃ…第２次中間体、２…ＬＳＩチップ（半導体集積回路）、２Ｓ…バンプ搭載面、１０…バイパスキャパシタ、１１…電源バスバー、１１Ｓ…電源バスバーの上端面（接続面）、１２…グランドバスバー、１２Ｓ…グランドバスバーの上端面（接続面）、１３…薄膜絶縁体層、１４…導電路部、１５…信号線（導電路）、２１Ｇ…グランドパッド、２１ＧＬ…グランドパッド列、２１Ｓ…信号パッド、２１ＳＬ…信号パッド列、２１Ｖ…電源パッド、２１ＶＬ…電源パッド列、１００…半導体装置、Ｒｄ…ダンピング抵抗

Claims (6)

  1. 半導体集積回路と前記半導体集積回路を搭載する回路基板との間に設けられ、前記半導体集積回路と前記回路基板とを電気的に接続する中間接続体であって、
    前記半導体集積回路は、複数の電源パッドから成る電源パッド列、複数のグランドパッドから成るグランドパッド列、および複数の信号パッドから成る信号パッド列が並列配置されたバンプ搭載面を有しており、
    前記中間接続体は、
    少なくとも前記電源パッド列の長さを有し、前記電源パッド列の各電源パッドに接続される、細長い薄板の形状の電源バスバーと、
    少なくとも前記グランドパッド列の長さを有し、前記グランドパッド列の各グランドパッドに接続される、細長い薄板の形状のグランドバスバーと、
    前記電源バスバーと前記グランドバスバーとの間に形成された薄膜絶縁体層であって、前記電源バスバーおよび前記グランドバスバーと共にキャパシタを構成する誘電体層としての薄膜絶縁体層と、
    少なくとも前記信号パッド列の長さを有し、前記信号パッド列の各信号パッドに接続される複数の導電路と、前記複数の導電路がその内部に形成された絶縁体部とを含む、細長い薄板の形状の導電路部と、を備え、
    前記電源バスバー、前記グランドバスバー、および前記導電路部は、それぞれ、薄板の長手方向が前記半導体集積回路の前記バンプ搭載面に対して平行となるように立てた状態で、前記電源パッド列、前記グランドパッド列、および前記信号パッド列による前記並列配置に対応して並列配置されて接合されている、中間接続体。
  2. 請求項１に記載の中間接続体において、
    前記電源バスバーの上端面である前記半導体集積回路への接続面上において、前記複数の電源パッドに対応した位置に形成された、前記電源バスバーのシート抵抗より大きいシート抵抗を有するダンピング抵抗と、
    前記グランドバスバーの上端面である前記半導体集積回路への接続面上において、前記複数のグランドパッドに対応した位置に形成された、前記グランドバスバーのシート抵抗より大きいシート抵抗を有するダンピング抵抗と、のうちの少なくとも一方のダンピング抵抗を備える、中間接続体。
  3. 請求項１または請求項２に記載の中間接続体において、
    前記電源バスバーは、電源電圧の異なる複数種類の電源バスバーを含む、中間接続体。
  4. 複数の電源パッドから成る電源パッド列、複数のグランドパッド列から成るグランドパッド列、および複数の信号パッドから成る信号パッド列が並列配置されたパッド面を有する半導体集積回路と、
    請求項１から請求項３のいずれか一項に記載の中間接続体と、
    を備えた、半導体装置。
  5. 半導体集積回路と前記半導体集積回路を搭載する回路基板との間に設けられ、前記半導体集積回路と前記回路基板とを電気的に接続する中間接続体の製造方法であって、
    前記半導体集積回路は、複数の電源パッドから成る電源パッド列、複数のグランドパッド列から成るグランドパッド列、および複数の信号パッドから成る信号パッド列が並列配置されたバンプ搭載面を有し、
    少なくとも前記電源パッド列の長さを有し、前記電源パッド列の各電源パッドに接続される、細長い薄板の形状の電源バスバーを形成する電源バスバー形成工程と、
    少なくとも前記グランドパッド列の長さを有し、前記グランドパッド列の各グランドパッドに接続される、細長い薄板の形状のグランドバスバーを形成するグランドバスバー形成工程と、
    前記電源バスバーと前記グランドバスバーとの間に、前記電源バスバーおよび前記グランドバスバーと共にキャパシタを構成する誘電体層としての薄膜絶縁体層を形成する絶縁体層形成工程と、
    少なくとも前記信号パッド列の長さを有し、前記信号パッド列の各信号パッドに接続される複数の導電路と、前記複数の導電路がその内部に形成された絶縁体部とを含む、細長い薄板の形状の導電路部を形成する導電路部形成工程と、
    前記電源バスバー、前記グランドバスバー、および前記導電路部を、それぞれ、薄板の長手方向が前記半導体集積回路の前記バンプ搭載面に対して平行となるように立てた状態で、前記電源パッド列、前記グランドパッド列、および前記信号パッド列による前記並列配置に対応して並列配置させて接合する接合工程と、を含む、中間接続体の製造方法。
  6. 請求項５に記載の中間接続体の製造方法において、
    前記接合工程は、
    接合された前記電源バスバー、前記グランドバスバー、および前記導電路部をユニットとして接合して、ユニットの積層体である、前記中間接続体の第１次中間物を形成する第１次中間物形成工程と、
    前記第１次中間物を、前記半導体集積回路のサイズに対応させて短冊状に切断して、前記中間接続体の第２次中間物を複数形成する第２次中間物形成工程と、
    複数の前記第２次中間物を接合して、当該中間接続体を形成する接続体形成工程と、
    を含む、中間接続体の製造方法。
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