JP2003273273A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 配線の特性インピーダンスの調整を高精度に
行う。 【解決手段】 パッケージ基板４においてコア層４ｃの
スルーホール４ｒ上に配置された第２配線層４ｅの第１
配線４ｍに対して、コア層４ｃの表面の第１配線層４ｄ
と第２配線層４ｅとの間の第１絶縁層４ｉの厚さ（Ｄ）
を厚くするとともに、逆側のプレーン層である第３配線
層４ｆとの間の第２絶縁層４ｊの厚さ（Ｃ）を薄くし、
これによって、コア層４ｃの表面の第１配線層４ｄの電
源プレーンと、第１配線４ｍや第２配線４ｎとのインピ
ーダンスの結合を弱め、かつ逆側の第３配線層４ｆに示
す電源プレーンと、第１配線４ｍや第２配線４ｎとのイ
ンピーダンスの結合を強めることができ、スルーホール
４ｒ直上の第１配線４ｍと、スルーホール４ｒの直上か
ら避けて配置された第２配線４ｎとの間の特性インピー
ダンスのばらつきの低減化を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、多層配線基板を用いた半導体装置の電気特性
の向上に適用して有効な技術に関する。
【０００２】
【従来の技術】高速・多ピンの半導体チップ用パッケー
ジとして、例えばＦＣ−ＢＧＡ(FlipChip-Ball Grid Ar
ray)がある。このパッケージ用基板として、セラミック
基板や有機基板などが用いられるが、低コスト化には有
機基板が有効である。その有機基板では、近年、多ピン
の半導体チップに対応するために、ドリルによる貫通ス
ルーホールを持つコア層の表裏にフォトリソグラフィに
より微細配線を形成する、ビルドアップ製法が用いられ
ている。
【０００３】このような高速・多ピンの半導体チップ用
パッケージには、良好な電気特性が要求され、例えば特
性インピーダンスについて、パッケージ内の全ての信号
配線について値のばらつきを小さくする必要がある。
【０００４】なお、多層配線基板（配線基板）の特性イ
ンピーダンスを変化させずにノイズ対策を行う技術とし
て、特開２００１−７７５４１号公報にその記載があ
り、そこには、接地導体層に対するインピーダンスを調
整するために信号配線を接地導体層から離間させる技術
が記載されている。
【０００５】
【発明が解決しようとする課題】ところが、特開２００
１−７７５４１号公報には、接地導体層と信号配線の間
に配置される絶縁層の厚さによって特性インピーダンス
が変化することは記載されているが、パッケージ基板が
例えば上記ビルドアップ基板である場合、コア層に形成
された複数のスルーホール配線からその直上に絶縁層を
介して形成された信号配線が受ける特性インピーダンス
の影響についての記載は全く見当たらない。
【０００６】すなわち、実際のパッケージ基板ではコア
層には複数のスルーホール配線が形成されており、この
スルーホール配線上にも絶縁層を介して多数の信号配線
が配置され、スルーホール配線上から全ての信号配線の
配置を避けることは困難である。
【０００７】したがって、単に、接地導体層と信号配線
の間に配置される絶縁層の厚さによる特性インピーダン
スの変化を考慮するだけでは、パッケージ基板の設計と
しては不十分であり、スルーホール配線上にある信号配
線とスルーホール配線上にない信号配線によるインピー
ダンスのばらつきを抑えきれないことが問題となる。
【０００８】本発明の目的は、配線の特性インピーダン
スのばらつき低減を高精度に行うことができる半導体装
置を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明は、絶縁性の基材と、前
記基材の表面に配置され、かつ電源プレーンを備えた第
１配線層と、前記第１配線層より前記基材から離れる方
向に絶縁層を介して配置され、かつ電源プレーンを備え
た第３配線層と、前記第１配線層と前記第３配線層との
間に配置され、かつ信号配線を備えた第２配線層とを有
する多層配線基板と、前記多層配線基板の主面上に配置
された半導体チップとを有し、前記第１配線層と前記第
２配線層との間隔は、前記第２配線層と前記第３配線層
との間隔より大きく、かつ前記第３配線層の電源プレー
ンの面積は、前記第１配線層の電源プレーンより大きい
ものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１３】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。
【００１４】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合及び原理的に明らかに特定の数に
限定される場合などを除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良いものとす
る。
【００１５】さらに、以下の実施の形態において、その
構成要素（要素ステップなどを含む）は、特に明示した
場合及び原理的に明らかに必須であると考えられる場合
などを除き、必ずしも必須のものではないことは言うま
でもない。
【００１６】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合及び原理的に明らかにそうでないと考えられる
場合などを除き、実質的にその形状などに近似または類
似するものなどを含むものとする。このことは前記数値
及び範囲についても同様である。
【００１７】また、実施の形態を説明するための全図に
おいて同一機能を有する部材には同一の符号を付し、そ
の繰り返しの説明は省略する。
【００１８】（実施の形態１）図１は本発明の実施の形
態１の半導体装置（ＢＧＡ）の構造の一例を示す平面
図、図２は図１に示すＢＧＡの構造を示す断面図、図３
は図１に示すＢＧＡの構造を示す底面図、図４は図１に
示すＢＧＡに組み込まれた多層配線基板の構造の一例を
示す拡大部分断面図、図５は図４に示すＡ部の詳細構造
を示す拡大部分断面図、図６は図５に示す基板構造にお
けるコア層のビア配線とその直上の配線との位置関係の
一例を示す拡大部分断面図、図７は図４に示す基板構造
における第５配線層の構造の一例を示す拡大部分平面
図、図８は図４に示す基板構造における第４配線層の構
造の一例を示す拡大部分平面図、図９は図４に示す基板
構造における第３配線層の構造の一例を示す拡大部分平
面図、図１０は図４に示す基板構造における第２配線層
の構造の一例を示す拡大部分平面図、図１１は図４に示
す基板構造における第１配線層の構造の一例を示す拡大
部分平面図、図１２は図４に示す基板構造におけるボー
ル側の第１配線層の構造の一例を示す拡大部分平面図、
図１３は図１１に示すビア配線の構造の一例を示す拡大
断面図と拡大平面図である。
【００１９】なお、図７〜図１２は、パッケージ基板４
における各配線層の配線パターンについて示した図であ
るが、それぞれは、図１に示すパッケージ基板４におけ
るある１／４の領域部分のみを示しており、それぞれの
配線層においては残りの３／４の領域についてもそれぞ
れ同様の配線パターンが形成されている。
【００２０】図１〜図３に示す本実施の形態１の半導体
装置は、多ピンの半導体パッケージであり、多層配線基
板であるパッケージ基板４の主面４ａ上にフリップチッ
プ接続によって半導体チップ２が搭載され、かつパッケ
ージ基板４の主面４ａと反対側の裏面４ｂ内に図３に示
すように複数の外部接続用端子であるボール電極３がア
レイ状に配置されたＢＧＡ（Ball Grid Array)１であ
る。
【００２１】なお、フリップチップ接続は半田バンプ電
極５を介して行われている。すなわち、半導体チップ２
の主面２ａとパッケージ基板４の主面４ａとが半田バン
プ電極５を挟んだ状態で対向しており、半田バンプ電極
５を介して半導体チップ２とパッケージ基板４とが電気
的に接続されている。さらに、フリップチップの接続部
が絶縁性樹脂などからなるアンダーフィル樹脂６によっ
て保護されている。
【００２２】また、パッケージ基板４の主面４ａ側の半
導体チップ２の周辺には、チップ部品であるチップコン
デンサ７が実装されている。
【００２３】さらに、パッケージ基板４の裏面４ｂ側に
配置されたボール電極３は、例えば、半田によって形成
されているものである。
【００２４】また、パッケージ基板４は、多層配線基板
であり、図４に示すように、基材であるコア層４ｃのチ
ップ側とボール電極（外部接続用端子）側の両面にビル
ドアップ製法によって配線層と絶縁層とを積み上げて形
成したビルドアップ基板である。
【００２５】したがって、コア層４ｃの表面のチップ側
とボール電極側とで、配線層と絶縁層とからなるビルド
アップ層４ｚが対称に形成されており、微細配線を形成
することができる。
【００２６】なお、本実施の形態１のＢＧＡ１のパッケ
ージ基板４は、片側のビルドアップ層４ｚが、５つの配
線層とそれぞれの層間に配置された４つの絶縁層とから
なる場合である。
【００２７】すなわち、コア層４ｃから半導体チップ２
およびボール電極３に向かってそれぞれ第１配線層４
ｄ、第２配線層４ｅ、第３配線層４ｆ、第４配線層４ｇ
および第５配線層４ｈが形成され、それぞれの層間に第
１絶縁層４ｉ、第２絶縁層４ｊ、第３絶縁層４ｋまたは
第４絶縁層４ｌが形成されている。また第５配線層４ｈ
の表面には、レジスト膜などの絶縁膜８ｅが形成されて
いる。
【００２８】ここで、本実施の形態１のＢＧＡ１は、そ
のパッケージ基板４において、図６に示すような、コア
層４ｃのスルーホール４ｒ上に配置された第２配線層４
ｅの第１配線４ｍに対して、コア層４ｃの表面のプレー
ン層である第１配線層４ｄと第２配線層４ｅとの間の第
１絶縁層４ｉの厚さ（Ｄ）を厚くするとともに、逆側の
プレーン層である第３配線層４ｆとの間の第２絶縁層４
ｊの厚さ（Ｃ）を薄くすることにより、コア層４ｃの表
面のプレーン層である第１配線層４ｄの図１１に示す電
源プレーン８ａと、第１配線４ｍや第２配線４ｎとのイ
ンピーダンスの結合を弱め、かつ逆側のプレーン層であ
る第３配線層４ｆの図９に示す電源プレーン８ａと第１
配線４ｍや第２配線４ｎとのインピーダンスの結合を強
めるものである。
【００２９】これにより、配線の特性インピーダンスの
調整を高精度に行うことができるようになり、スルーホ
ール４ｒ上に配置された第１配線４ｍと、スルーホール
４ｒ上から避けて配置された第２配線４ｎとの間の特性
インピーダンスの差の低減化を図ることができる。
【００３０】次に、パッケージ基板４におけるビルドア
ップ層４ｚの詳細構造について説明する。なお、ここで
はコア層４ｃとチップ側のビルドアップ層４ｚの構成に
ついて説明するが、ボール電極側のビルドアップ層４ｚ
についてもほぼ同じ構造である。
【００３１】まず、コア層４ｃには、図５に示すよう
に、そのチップ側の表面とボール電極側の表面とを電気
的に接続する第１貫通孔配線である第１ビア配線４ｐが
複数設けられている。
【００３２】すなわち、コア層４ｃのチップ側の表面で
ある第１配線層４ｄに設けられた図１１に示す配線と、
これに対応してボール電極側の表面である第１配線層４
ｄに設けられた図１２に示す配線とを図５に示す第１ビ
ア配線４ｐによって電気的に接続している。
【００３３】例えば、コア層４ｃのチップ側の表面であ
る第１配線層４ｄには、図１１に示すように、電源プレ
ーン８ａいわゆる電源を供給する導体パターンが形成さ
れ、これに対応してコア層４ｃのボール電極側の表面で
ある第１配線層４ｄには、図１２に示すように半円と三
角形を組み合わせた形状の電源配線４ｓが形成されてお
り、チップ側の第１配線層４ｄの電源プレーン８ａとボ
ール電極側の第１配線層４ｄの電源配線４ｓとが第１ビ
ア配線４ｐを介して電気的に接続されている。
【００３４】同様に、ボール電極側の第１配線層４ｄに
は、グランドプレーン８ｂいわゆるグランドの導体パタ
ーンが形成され、これに対応してチップ側の第１配線層
４ｄには、半円と三角形を組み合わせた形状のグランド
配線４ｕが形成されている。
【００３５】なお、電源の配線は、所定の電源を供給す
る配線であり、また、グランドの配線は、例えば０Ｖな
どの基準となる電位の電源を供給するものであり、した
がって、グランドプレーン８ｂも電源プレーン８ａの一
種と見なすことができる。
【００３６】また、チップ側およびボール電極側のそれ
ぞれの第１配線層４ｄには、半円と三角形を組み合わせ
た形状の複数の信号配線４ｔが形成されており、それぞ
れチップ側の信号配線４ｔとボール電極側の信号配線４
ｔとが第１ビア配線４ｐを介して電気的に接続されてい
る。
【００３７】したがって、チップ側およびボール電極側
のそれぞれの第１配線層４ｄの電源プレーン８ａやグラ
ンドプレーン８ｂにおいては、半円と三角形を組み合わ
せた形状の電源配線４ｓ、グランド配線４ｕおよび信号
配線４ｔのそれぞれと電気的接続を避けるための配線逃
げ部４ｖが形成されている。
【００３８】さらに、複数のスルーホール４ｒも形成さ
れているため、電源プレーン８ａやグランドプレーン８
ｂには、数多くの配線逃げ部４ｖが形成されており、そ
れぞれ導体が形成されていない箇所が広範囲に亘って存
在している。したがって、チップ側の第１配線層４ｄの
電源プレーン８ａおよびボール電極側の第１配線層４ｄ
のグランドプレーン８ｂのそれぞれの導体面積は、パッ
ケージ基板４の第３配線層４ｆの電源プレーン８ａの面
積と比較して非常に小さい。
【００３９】次に、コア層４ｃのチップ側のビルドアッ
プ層４ｚの第２配線層４ｅについて図１０を用いてその
構造を説明する。
【００４０】図１０に示す第２配線層４ｅには、複数の
第１信号配線８ｃが形成され、チップ下に相当する領域
の信号端子４ｘからチップ外側に相当する領域の信号端
子４ｘに配線を引き回している。
【００４１】また、複数の第１信号配線８ｃの周囲に
は、上層の第２ビア配線４ｑと下層の第２ビア配線４ｑ
とを接続するための他の信号配線４ｔと、さらにこれら
を避けるように配線逃げ部４ｖが配置されてその周囲に
ベタ配線であるグランドプレーン８ｂが形成されてい
る。
【００４２】すなわち、第２配線層４ｅでは、複数の第
１信号配線８ｃがグランドプレーン８ｂによって囲まれ
た状態となっている。
【００４３】次に、コア層４ｃのチップ側のビルドアッ
プ層４ｚの第３配線層４ｆについて図９を用いてその構
造を説明する。
【００４４】図９に示す第３配線層４ｆには、ベタ配線
である電源プレーン８ａが形成されている。
【００４５】さらに、上層の第２ビア配線４ｑと下層の
第２ビア配線４ｑとを接続するための複数の信号配線４
ｔやグランド配線４ｕが形成され、これらを避けるよう
に配線逃げ部４ｖが形成された電源プレーン８ａが形成
されている。
【００４６】なお、第３配線層４ｆの信号配線４ｔやグ
ランド配線４ｕは、非常に小さな面積の配線であるた
め、これらを避けた第３配線層４ｆの電源プレーン８ａ
は、第１配線層４ｄの電源プレーン８ａに比較して遥か
に大きな面積のプレーンとなっている。
【００４７】次に、コア層４ｃのチップ側のビルドアッ
プ層４ｚの第４配線層４ｇについて図８を用いてその構
造を説明する。
【００４８】図８に示す第４配線層４ｇには、複数の第
２信号配線８ｄが形成され、第２配線層４ｅの第１信号
配線８ｃと同様に、チップ下に相当する領域の信号端子
４ｘからチップ外側に相当する領域の信号端子４ｘに配
線を引き回している。
【００４９】また、複数の第２信号配線８ｄの周囲に
は、これらを避けた状態でグランドプレーン８ｂが形成
されており、したがって、第４配線層４ｇにおいても、
複数の第２信号配線８ｄがグランドプレーン８ｂによっ
て囲まれた状態となっている。
【００５０】次に、コア層４ｃのチップ側のビルドアッ
プ層４ｚの最上層のプレーン層である第５配線層４ｈに
ついて図７を用いてその構造を説明する。
【００５１】図７に示す第５配線層４ｈには、半導体チ
ップ２の主面２ａに取り付けられた半田バンプ電極５の
配置に対応してフリップチップ接続用の複数の信号端子
４ｘと電源端子４ｗとグランド端子４ｙが形成され、そ
の外側にグランドプレーン８ｂが形成されている。
【００５２】さらに、電源端子４ｗ間が電源配線４ｓに
よって電気的に接続され、また、グランド端子４ｙがそ
の外側のグランドプレーン８ｂとグランド配線４ｕによ
って電気的に接続されている。
【００５３】したがって、第５配線層４ｈでは、複数の
信号端子４ｘがグランドプレーン８ｂによって囲まれた
状態となっており、これによって、複数の信号端子４ｘ
や第１信号配線８ｃおよび第２信号配線８ｄが形成され
た第２配線層４ｅ、第４配線層４ｇおよび第５配線層４
ｈでは信号系の端子や配線がそれぞれグランドプレーン
８ｂによって囲まれた状態となっている。
【００５４】さらに、第２配線層４ｅの第１信号配線８
ｃは、第１配線層４ｄの電源プレーン８ａと第３配線層
４ｆの電源プレーン８ａとによって挟まれた状態となっ
ており、また、第４配線層４ｇの第２信号配線８ｄは、
第３配線層４ｆの電源プレーン８ａと第５配線層４ｈの
グランドプレーン８ｂとによって挟まれた状態となって
いる。
【００５５】したがって、それぞれの信号系の端子や配
線は、その上下も電源プレーン８ａやグランドプレーン
８ｂによって覆われており、これにより、信号系の端子
や配線にノイズがのったり、あるいは周波数特性の低下
などを防ぐ基板構造となっている。
【００５６】また、第５配線層４ｈの信号端子４ｘとこ
れに対応する第４配線層４ｇの信号端子４ｘや、第２配
線層４ｅの信号端子４ｘとこれに対応する第４配線層４
ｇの信号端子４ｘは、図５に示すように、第２貫通孔配
線である第２ビア配線４ｑを介して電気的に接続されて
いる。
【００５７】なお、第１ビア配線４ｐと第２ビア配線４
ｑでは、その配線径は、第１ビア配線４ｐの方が遥かに
大きい。例えば、コア層４ｃの厚さ（Ｔ）を約８００μ
ｍとすると、図１３に示すように第１ビア配線４ｐのビ
ア径である配線径（Ｈ）は、例えば、２５０〜３００μ
ｍであるが、図５に示すように第２ビア配線４ｑのビア
径である配線径（Ｆ）は、例えば、１００μｍ以下であ
る。
【００５８】これは、それぞれの層の厚さによる下地の
貫通孔の加工方法の違いで起こる前記貫通孔の孔径差に
起因している。
【００５９】すなわち、コア層４ｃは、その厚さ（Ｔ）
が約８００μｍであるため、下地の貫通孔をドリルによ
って形成する。この際、ドリル径を細くすると、ドリル
が破損するため、比較的大きなドリル径のドリルを用い
る。
【００６０】これに対して、第２ビア配線４ｑの下地の
貫通孔は、その層厚が数十μｍ程度であるため、前記下
地の貫通孔をリソグラフィ技術またはレーザ加工によっ
て形成する。
【００６１】したがって、第１ビア配線４ｐの下地の貫
通孔より遥かに小さな孔径の前記貫通孔を形成すること
ができる。
【００６２】その結果、配線逃げ部４ｖについても、図
５に示す第２ビア配線４ｑの場合、その大きさ（Ｅ）が
幅：４００μｍ程度であるのに対して、図１３に示すよ
うに、第１ビア配線４ｐでは、その配線逃げ部４ｖの大
きさ（Ｇ）が直径：８００〜９００μｍ程度であり、図
１１に示す第１配線層４ｄに形成された配線逃げ部４ｖ
の方が、図９に示す第３配線層４ｆに形成された配線逃
げ部４ｖより遥かに大きい。
【００６３】また、コア層４ｃに形成された第１ビア配
線４ｐの図１３に示す配線逃げ部４ｖの直径（Ｇ）は、
８００〜９００μｍ程度であるため、第１絶縁層４ｉ、
第２絶縁層４ｊ、第３絶縁層４ｋおよび第４絶縁層４ｌ
の何れの厚さ（例えば、３０〜５０μｍ程度）と比較し
ても遥かに大きい。
【００６４】このようなパッケージ基板４を用いたＢＧ
Ａ１では、図６に示すように、コア層４ｃの表面の第１
配線層４ｄの上層の第２配線層４ｅにおいて、スルーホ
ール４ｒや配線逃げ部４ｖの直上に第１配線４ｍが配置
される場合が生じる。
【００６５】つまり、コア層４ｃの表面の図１１に示す
第１配線層４ｄには、図９に示す第３配線層４ｆに形成
される配線逃げ部４ｖより大きなスルーホール４ｒや配
線逃げ部４ｖが複数形成されており、したがって、図１
０に示す第２配線層４ｅの第１信号配線８ｃ（図６に示
す第１配線４ｍや第２配線４ｎのこと）において、第１
信号配線８ｃ全てを第１配線層４ｄのスルーホール４ｒ
上や配線逃げ部４ｖ上から避けるのは困難となり、その
結果、図６に示すように、スルーホール４ｒや配線逃げ
部４ｖの直上にも第１配線４ｍのような信号用の配線が
配置される。
【００６６】これに対して、図８に示す第４配線層４ｇ
の第２信号配線８ｄでは、その下層の図９に示す第３配
線層４ｆの配線逃げ部４ｖの大きさが第１配線層４ｄの
配線逃げ部４ｖに比較して十分に小さいため、第４配線
層４ｇにおいて第３配線層４ｆの配線逃げ部４ｖを避け
た位置にそれぞれの第２信号配線８ｄを形成することが
できる。
【００６７】そこで、本実施の形態１のＢＧＡ１におけ
るパッケージ基板４では、図６に示すように、コア層４
ｃのスルーホール４ｒ上に配置された第２配線層４ｅの
第１配線４ｍに対して、コア層４ｃの表面のプレーン層
である第１配線層４ｄと第２配線層４ｅとの間の第１絶
縁層４ｉの厚さ（Ｄ）を厚くするとともに、逆側のプレ
ーン層である第３配線層４ｆとの間の第２絶縁層４ｊの
厚さ（Ｃ）を薄くする。
【００６８】これによって、コア層４ｃの表面のプレー
ン層である第１配線層４ｄの図１１に示す電源プレーン
８ａと、第１配線４ｍや第２配線４ｎとのインピーダン
スの結合を弱め、かつ逆側のプレーン層である第３配線
層４ｆの図９に示す電源プレーン８ａと、第１配線４ｍ
や第２配線４ｎとのインピーダンスの結合を強めること
ができる。
【００６９】その結果、配線の特性インピーダンスの調
整を高精度に行うことができるようになり、スルーホー
ル４ｒの直上に配置された第１配線４ｍと、スルーホー
ル４ｒの直上から避けて配置された第２配線４ｎとの間
の特性インピーダンスの差の低減化を図ることができ
る。
【００７０】これによって、ＢＧＡ１の電気特性の向上
を図ることができる。
【００７１】ここで、図６に示す基板構造において特性
インピーダンスのばらつき低減化を図る上での計算シミ
ュレーションによる効果について説明する。
【００７２】例えば、従来の基板では、第１絶縁層４ｉ
の厚さ（Ｄ）＝第２絶縁層４ｊの厚さ（Ｃ）であり、
（Ｄ）＝（Ｃ）＝４０μｍ、第１配線４ｍおよび第２配
線４ｎの幅を５０μｍとして特性インピーダンスを計算
すると、第１配線４ｍ（スルーホール直上）で約５６．
２Ω、第２配線４ｎ（スルーホール４ｒを避けた電源プ
レーン上）で約４４．５ Ωとなる。
【００７３】これは、配線に信号が伝播する時に、対向
するプレーン層に帰還電流が流れるが、その際に帰還電
流の経路の途中に穴があることにより、インダクタンス
が大きくなるためであり、前記計算値によれば、プレー
ン層のパターンによっては約１２Ωの差を有することに
なる。
【００７４】その際、絶縁層自体の厚みや配線幅の設計
値からのばらつきを考慮すると、例えば、一般的な特性
インピーダンスの目標値の５０Ωに対して特性インピー
ダンスのばらつきを±１５％(±７．５Ω)に抑えようと
するのは非常に困難である。
【００７５】これに対して、本実施の形態１のＢＧＡ１
のパッケージ基板４では、例えば、第１絶縁層４ｉの厚
さ（Ｄ）を５０μｍ、第２絶縁層４ｊの厚さ（Ｃ）を３
０μｍ、第１配線４ｍおよび第２配線４ｎの幅を４０μ
ｍとして特性インピーダンスを計算すると、第１配線４
ｍ（スルーホール直上）で約５４．８Ω、第２配線４ｎ
（スルーホール４ｒを避けた電源プレーン上）で約４
７．９Ωとなる。
【００７６】その結果、プレーン層の配線パターンによ
るばらつきは７Ω程度となり、絶縁層自体の厚さおよび
配線幅のばらつきを考慮しても５０Ω±１５％を実現で
きる。
【００７７】これは、第１絶縁層４ｉの厚さを第２絶縁
層４ｊより厚く、かつ第２絶縁層４ｊの厚さを元より薄
くすることで、第１配線４ｍおよび第２配線４ｎは、第
３配線層４ｆの電源プレーン８ａとのインピーダンスの
結合が強化されるためである。これにより、配線間の特
性インピーダンスの大きさの中心値を変えることなく、
特性インピーダンスのばらつきを低減できる。
【００７８】スルーホール配線上を通る信号配線のみ配
線幅を広くして、スルーホール配線上を通らない信号配
線との特性インピーダンスの差を小さくする手段もある
が、配線ピッチの限界から配線幅を広げられないような
場合には、本実施の形態１のように絶縁層の厚さを変え
ることは非常に有効である。
【００７９】なお、本実施の形態１のパッケージ基板４
では、第１絶縁層４ｉ、第２絶縁層４ｊ、第３絶縁層４
ｋおよび第４絶縁層４ｌのそれぞれの厚さを設定する際
に、図５に示す第４絶縁層４ｌの厚さ（Ａ）は、第２絶
縁層４ｊの厚さ（Ｃ）より大きく、かつ第１絶縁層４ｉ
の厚さ（Ｄ）より小さい方が望ましい。さらに、第３絶
縁層４ｋの厚さ（Ｂ）は、第２絶縁層４ｊの厚さ（Ｃ）
より大きく、かつ第１絶縁層４ｉの厚さ（Ｄ）より小さ
い方が望ましい。
【００８０】すなわち、（Ｄ）＞（Ａ）＞（Ｃ）とし、
かつ（Ｄ）＞（Ｂ）＞（Ｃ）とすることにより、第２絶
縁層４ｊの厚さ（Ｃ）を第４絶縁層４ｌの厚さ(Ａ)や第
３絶縁層４ｋの厚さ（Ｂ）より薄くすることになるた
め、第２配線層４ｅの第１信号配線８ｃと第４配線層４
ｇの第２信号配線８ｄの特性インピーダンスをほぼ同じ
にすることができ、第１信号配線８ｃと第２信号配線８
ｄの特性インピーダンスのばらつきを抑えることができ
る。
【００８１】また、第１絶縁層４ｉの厚さ（Ｄ）と第２
絶縁層４ｊの厚さ（Ｃ）の差が、第２配線層４ｅの第１
信号配線８ｃの厚さより大きくなるようにする。すなわ
ち、第１信号配線８ｃや第２信号配線８ｄの配線厚さ
は、例えば、１０μｍ程度であり、第１絶縁層４ｉと第
２絶縁層４ｊの厚さの差を、第１信号配線８ｃや第２信
号配線８ｄの配線厚さよりも確実に厚くする。
【００８２】すなわち、第１絶縁層４ｉと第２絶縁層４
ｊの厚さの差は、それぞれの厚さのばらつき誤差によっ
て生じているものではなく、第１絶縁層４ｉを意図的に
第２絶縁層４ｊより厚くするものである。
【００８３】以上、本実施の形態１に示すパッケージ基
板４は、例えば、５００ＭＨｚの高速動作を行うＢＧＡ
１などの半導体パッケージに適用することがより有効で
ある。
【００８４】（実施の形態２）図１４は本発明の実施の
形態２の半導体装置（ＦＣ−ＢＧＡ）における多層配線
基板の詳細構造の一例を示す拡大部分断面図である。
【００８５】本実施の形態２は、ＢＧＡ１のパッケージ
基板４が、ビルドアップ３層配線構造の場合である。
【００８６】すなわち、パッケージ基板４のビルドアッ
プ層４ｚには、４つの絶縁層と４つの配線層が形成され
ている。まず、コア層４ｃの表面には、実施の形態１の
ＢＧＡ１と同様に図１１に示すような電源プレーン８ａ
を有した第１配線層４ｄが形成され、さらに、第１配線
層４ｄ上に第１絶縁層４ｉが形成され、この上に、図１
０に示す第１信号配線８ｃを有した第２配線層４ｅ、第
２絶縁層４ｊ、図９に示す電源プレーン８ａを有した第
３配線層４ｆ、第３絶縁層４ｋ、および図８に示す第２
信号配線８ｄを有した第４配線層４ｇが順に積層されて
配置されている。
【００８７】さらに、最上層の第４配線層４ｇがレジス
ト膜などの絶縁膜によって覆われてパッケージ基板４の
主面４ａとなり、この主面４ａ上に半導体チップ２がフ
リップチップ接続されている。
【００８８】本実施の形態２のＢＧＡ１においても第１
配線層４ｄと第２配線層４ｅとの間隔を、第２配線層４
ｅと第３配線層４ｆとの間隔より大きくし、さらに第３
配線層４ｆと第４配線層４ｇとの間隔より大きくする。
【００８９】すなわち、第１絶縁層４ｉの厚さ（Ｃ）を
第２絶縁層４ｊの厚さ（Ｂ）より厚くし、好ましくは第
３絶縁層４ｋの厚さ（Ａ）より厚くする。
【００９０】これによって、実施の形態１と同様に、配
線間の特性インピーダンスのばらつきを低減できる。
【００９１】またこの際、第３絶縁層４ｋの厚さは、第
２絶縁層４ｊの厚さと同じか、それよりも薄くすること
により、第４配線層４ｇと第３配線層４ｆとのインピー
ダンスの結合を強め、第２配線層４ｅと第４配線層４ｇ
との特性インピーダンスのセンター値のずれを抑えるこ
とができる。
【００９２】また、実施の形態１で説明したのと同様
に、第１配線層４ｄの電源プレーン８ａには、面積の大
きな複数の配線逃げ部４ｖが形成されているため、第３
配線層４ｆの電源プレーン８ａの導体面積が第１配線層
４ｄの電源プレーン８ａの導体面積より大きい。
【００９３】さらに、第１絶縁層４ｉの厚さ（Ｃ）と第
２絶縁層４ｊの厚さ（Ｂ）の差が、第２配線層４ｅの第
１信号配線８ｃの厚さより大きくなるようにする。すな
わち、第１信号配線８ｃや第２信号配線８ｄの配線厚さ
は、例えば、１０μｍ程度であり、第１絶縁層４ｉと第
２絶縁層４ｊの厚さの差が、第１信号配線８ｃや第２信
号配線８ｄの配線厚さよりも確実に厚くなるように意図
的にする。
【００９４】以上、本実施の形態２に示すパッケージ基
板４を用いたＢＧＡ１であっても、実施の形態１と同様
の作用効果を得ることが可能である。
【００９５】すなわち、実施の形態１の図６で示したの
と同様に、スルーホール４ｒ直上や配線逃げ部４ｖ直上
に信号用の第１配線４ｍが形成されていても、スルーホ
ール４ｒ上や配線逃げ部４ｖを避けて配置された第２配
線４ｎとの特性インピーダンスの差を低減できる。
【００９６】さらに、実施の形態２のパッケージ基板４
は、絶縁層が３層であるため、実施の形態１のパッケー
ジ基板４に比較してパッケージ基板４のコストを低減で
き、ＢＧＡ１のコストも低減できる。
【００９７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００９８】例えば、前記実施の形態１，２では、半導
体装置がＢＧＡ１の場合について説明したが、前記半導
体装置は、ビルドアップ製法で形成された多層配線基板
であるパッケージ基板４を用いた半導体パッケージであ
れば、例えば、ＰＧＡ（PinGrid Array) やＬＧＡ（Lan
d Grid Array)などであってもよい。
【００９９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１００】多層配線基板において基材の表面に電源プ
レーンを備えた第１配線層と、これに絶縁層を介し、か
つ電源プレーンを備えた第３配線層とが形成され、さら
に第１配線層と第３配線層との間に信号配線を備えた第
２配線層が形成されている際に、第１配線層と第２配線
層との間隔が第２配線層と第３配線層との間隔より大き
く、かつ第３配線層の電源プレーンの面積が第１配線層
の電源プレーンより大きいことにより、配線の特性イン
ピーダンスのばらつきを低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置（ＢＧＡ）
の構造の一例を示す平面図である。
【図２】図１に示すＢＧＡの構造を示す断面図である。
【図３】図１に示すＢＧＡの構造を示す底面図である。
【図４】図１に示すＢＧＡに組み込まれた多層配線基板
の構造の一例を示す拡大部分断面図である。
【図５】図４に示すＡ部の詳細構造を示す拡大部分断面
図である。
【図６】図５に示す基板構造におけるコア層のビア配線
とその直上の配線との位置関係の一例を示す拡大部分断
面図である。
【図７】図４に示す基板構造における第５配線層の構造
の一例を示す拡大部分平面図である。
【図８】図４に示す基板構造における第４配線層の構造
の一例を示す拡大部分平面図である。
【図９】図４に示す基板構造における第３配線層の構造
の一例を示す拡大部分平面図である。
【図１０】図４に示す基板構造における第２配線層の構
造の一例を示す拡大部分平面図である。
【図１１】図４に示す基板構造における第１配線層の構
造の一例を示す拡大部分平面図である。
【図１２】図４に示す基板構造におけるボール側の第１
配線層の構造の一例を示す拡大部分平面図である。
【図１３】図１１に示すビア配線の構造の一例を示す拡
大断面図と拡大平面図である。
【図１４】本発明の実施の形態２の半導体装置（ＢＧ
Ａ）における多層配線基板の詳細構造の一例を示す拡大
部分断面図である。
【符号の説明】
１ ＢＧＡ（半導体装置） ２ 半導体チップ ２ａ 主面 ３ ボール電極 ４ パッケージ基板（多層配線基板） ４ａ 主面 ４ｂ 裏面 ４ｃ コア層（基材） ４ｄ 第１配線層 ４ｅ 第２配線層 ４ｆ 第３配線層 ４ｇ 第４配線層 ４ｈ 第５配線層 ４ｉ 第１絶縁層 ４ｊ 第２絶縁層 ４ｋ 第３絶縁層 ４ｌ 第４絶縁層 ４ｍ 第１配線 ４ｎ 第２配線 ４ｐ 第１ビア配線（第１貫通孔配線） ４ｑ 第２ビア配線（第２貫通孔配線） ４ｒ スルーホール ４ｓ 電源配線 ４ｔ 信号配線 ４ｕ グランド配線 ４ｖ 配線逃げ部 ４ｗ 電源端子 ４ｘ 信号端子 ４ｙ グランド端子 ４ｚ ビルドアップ層 ５ 半田バンプ電極 ６ アンダーフィル樹脂 ７ チップコンデンサ ８ａ 電源プレーン ８ｂ グランドプレーン ８ｃ 第１信号配線 ８ｄ 第２信号配線 ８ｅ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E346 AA01 AA12 AA15 AA32 AA35 AA43 BB02 BB03 BB04 BB06 BB11 BB15 BB16 CC01 CC31 EE31 FF01 FF45 GG25 HH03

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性の基材と、前記基材の表面に配置
    されるとともに電源を供給する電源プレーンが形成され
    た第１配線層と、前記第１配線層と絶縁層を介して配置
    されるとともに電源を供給する電源プレーンが形成され
    た第３配線層と、前記第１配線層と前記第３配線層との
    間に配置されるとともに信号を伝送する第１信号配線が
    形成された第２配線層とを有する多層配線基板と、 前記多層配線基板の主面上に配置された半導体チップと
    を有し、 前記第１配線層と前記第２配線層との間隔は、前記第２
    配線層と前記第３配線層との間隔より大きいとともに、
    前記第３配線層の前記電源プレーンの面積は、前記第１
    配線層の前記電源プレーンの面積より大きいことを特徴
    とする半導体装置。
  2. 【請求項２】 絶縁性の基材と、前記基材の表面に配置
    されるとともに電源を供給する電源プレーンが形成され
    た第１配線層と、前記第１配線層と絶縁層を介して配置
    されるとともに電源を供給する第３配線層と、前記第３
    配線層より前記基材から離れた方向に絶縁層を介して配
    置されるとともに電源を供給する第５配線層と、前記第
    １配線層と前記第３配線層との間に配置されるとともに
    信号を伝送する第１信号配線が形成された第２配線層
    と、前記第３配線層と前記第５配線層との間に配置され
    るとともに信号を伝送する第２信号配線が形成された第
    ４配線層とを有する多層配線基板と、 前記多層配線基板の主面上に配置された半導体チップと
    を有し、 前記第５配線層と前記第４配線層との間隔は、前記第２
    配線層と前記第３配線層との間隔より大きいとともに前
    記第１配線層と前記第２配線層との間隔より小さく、か
    つ前記第３配線層と前記第４配線層との間隔は、前記第
    ２配線層と前記第３配線層との間隔より大きいとともに
    前記第１配線層と前記第２配線層との間隔より小さいこ
    とを特徴とする半導体装置。
  3. 【請求項３】 表裏面に通じる複数の第１貫通孔配線が
    形成された絶縁性の基材と、前記基材の表面に配置され
    るとともに電源を供給する電源プレーンが形成された第
    １配線層と、前記第１配線層と絶縁層を介して配置され
    るとともに電源を供給する電源プレーンが形成された第
    ３配線層と、前記第１配線層と前記第３配線層との間に
    配置されるとともに信号を伝送する第１信号配線が形成
    された第２配線層と、前記第３配線層より前記基材から
    離れた方向に絶縁層を介して配置されるとともに信号を
    伝送する第２信号配線が形成された第４配線層とを有す
    る多層配線基板と、 前記多層配線基板の主面上に配置された半導体チップと
    を有し、 前記第１配線層と前記第２配線層との間隔が前記第２配
    線層と前記第３配線層との間隔より大きいとともに、前
    記第１信号配線と前記第２信号配線とを接続する第２貫
    通孔配線の配線径が前記第１貫通孔配線の配線径より小
    さいことをを特徴とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置であって、前
    記第１配線層と前記第２配線層との間隔と、前記第２配
    線層と前記第３配線層との間隔との差は、前記第２配線
    層の第１信号配線の厚さより大きいことを特徴とする半
    導体装置。
  5. 【請求項５】 請求項２記載の半導体装置であって、前
    記基材の表裏面に通じる複数の第１貫通孔配線が形成さ
    れ、前記第１配線層における前記第１貫通孔配線の配線
    逃げ部の直径は、前記第５配線層と前記第４配線層との
    間隔、前記第４配線層と前記第３配線層との間隔、前記
    第３配線層と前記第２配線層との間隔、前記第２配線層
    と前記第１配線層との間隔のいずれよりも大きいことを
    ことを特徴とする半導体装置。
  6. 【請求項６】 請求項３記載の半導体装置であって、前
    記第１配線層における前記第１貫通孔配線の配線逃げ部
    は、前記第３配線層における前記第２貫通孔配線の配線
    逃げ部より大きいことを特徴とする半導体装置。
  7. 【請求項７】 絶縁性の基材と、前記基材の表面に配置
    されるとともに電源を供給する電源プレーンが形成され
    た第１配線層と、前記第１配線層と絶縁層を介して配置
    されるとともに電源を供給する電源プレーンが形成され
    た第３配線層と、前記第１配線層と前記第３配線層との
    間に配置されるとともに信号を伝送する第１信号配線が
    形成された第２配線層と、前記第３配線層より前記基材
    から離れる方向に絶縁層を介して配置されるとともに信
    号を伝送する第４配線層とを有する多層配線基板と、 前記多層配線基板の主面上に配置された半導体チップと
    を有し、 前記第１配線層と前記第２配線層との間隔は、前記第２
    配線層と前記第３配線層との間隔より大きいことを特徴
    とする半導体装置。
  8. 【請求項８】 絶縁性の基材と、前記基材の表面に配置
    されるとともに電源を供給する電源プレーンが形成され
    た第１配線層と、前記第１配線層と絶縁層を介して配置
    されるとともに電源を供給する電源プレーンが形成され
    た第３配線層と、前記第１配線層と前記第３配線層との
    間に配置されるとともに信号を伝送する第１信号配線が
    形成された第２配線層と、前記第３配線層より前記基材
    から離れる方向に絶縁層を介して配置されるとともに信
    号を伝送する第４配線層とを有する多層配線基板と、 前記多層配線基板の主面上に配置された半導体チップと
    を有し、 前記第１配線層と前記第２配線層との間隔は、前記第２
    配線層と前記第３配線層との間隔より大きく、かつ前記
    第３配線層と前記第４配線層との間隔より大きいことを
    特徴とする半導体装置。
  9. 【請求項９】 請求項７記載の半導体装置であって、前
    記第３配線層の電源プレーンの面積が前記第１配線層の
    電源プレーンの面積より大きいことを特徴とする半導体
    装置。
  10. 【請求項１０】 請求項７記載の半導体装置であって、
    前記第４配線層と前記第３配線層との間隔と、前記第３
    配線層と前記第２配線層との間隔との差は前記第２配線
    層の第１信号配線の厚さより小さいことを特徴とする半
    導体装置。
  11. 【請求項１１】 信号を伝送する第１信号配線が形成さ
    れた第２配線層と、前記第２配線層の表裏面の何れか一
    方の面側に絶縁層を介して配置されるとともに電源を供
    給する電源プレーンが形成された第１配線層と、前記第
    ２配線層の表裏面の何れか他方の面側に絶縁層を介して
    配置されるとともに電源を供給する電源プレーンが形成
    された第３配線層とを有する多層配線基板と、 前記多層配線基板の主面上に配置された半導体チップと
    を有し、 前記第１および第３配線層のうち電源プレーンの面積が
    小さい方の層と前記第２配線層との間隔が、電源プレー
    ンの面積が大きい方の層と前記第２配線層との間隔より
    大きいことを特徴とする半導体装置。
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