KR100907325B1

KR100907325B1 - 다층구조를 갖는 매립식 커패시터 코어

Info

Publication number: KR100907325B1
Application number: KR1020060090659A
Authority: KR
Inventors: 시-흐시엔 우; 민-린 리; 시인-주 레이; 치-하오 창
Original assignee: 인더스트리얼 테크놀로지 리서치 인스티튜트
Priority date: 2005-09-19
Filing date: 2006-09-19
Publication date: 2009-07-13
Also published as: US7893359B2; TWI365014B; CN101035406B; TW200803645A; JP5111815B2; US20070062725A1; JP2007088461A; KR20070032615A; DE102006042005A1; FR2891085A1; CN101035406A

Abstract

매립식 커패시터 코어가 제1 커패시터 세트, 제2 커패시터 세트 및 상기 제1 커패시터 세트와 상기 제2 커패시터 세트 사이의 층간 유전체필름을 포함한다. 상기 제1 커패시터 세트는, 적어도 둘 이상의 도체전극을 포함하는 제1 도체패턴, 상기 제1 도체패턴의 상기 적어도 둘 이상의 도체전극에 대응하는 적어도 둘 이상의 도체전극을 포함하는 제2 도체패턴, 및 상기 제1 도체패턴과 상기 제2 도체패턴 사이의 제1 유전체필름을 포함한다. 상기 제2 커패시터 세트는, 적어도 둘 이상의 도체전극을 포함하는 제3 도체패턴, 상기 제3 도체패턴의 상기 적어도 둘 이상의 도체전극에 대응하는 적어도 둘 이상의 도체전극을 포함하는 제4 도체패턴, 및 상기 제3 도체패턴과 상기 제4 도체패턴 사이의 제2 유전체필름을 포함한다.

매립, 커패시터, 코어

Description

다층구조를 갖는 매립식 커패시터 코어 {EMBEDDED CAPACITOR CORE HAVING A MULTIPLE-LAYER STRUCTURE}

이 발명의 실시예에 대한 아래의 상세한 설명은 첨부된 도면을 참조하여 읽으면 좀더 잘 알 수 있다. 도면은 이 발명의 특정한 실시예를 예시하려는 것이다. 그러나, 이 발명이 도시된 바와 동일한 장치나 수단으로 제한되는 것은 아님을 이해하여야 한다. 도면에서,

도 1은 IC를 외부 디커플링 커패시터에 연결하는 예시적 형상의 횡단면도이고,

도 2는 PCB 내에 도체층을 형성하는 예시적 형상의 횡단면도이며,

도 3은 매립식 커패시터 코어의 한 예의 횡단면도이고,

도 4는 두 개의 별도의 코어의 별도의 전극의 횡단면도이며,

도 5a-5g는 매립식 커패시터 코어를 형성하는 한 예의 횡단면도이고,

도 6은 IC에 커패시터 커플링을 제공하는 한 예의 횡단면도이며,

도 7은 IC에 매립식 커패시터 코어 커플링을 제공하는 한 예의 횡단면도이고,

도 8은 IC에 매립식 커패시터 코어 커플링을 제공하는 한 또다른 예의 횡단면도이다.

이 출원은 발명의 명칭이 “Embedded Capacitor Core Having a Multiple-Layer Structure”인 2005년 9월 19일자 미국 예비특허출원 제60/718,382호에 대한 우선권을 주장한다.

이 발명은 다층구조를 갖는 매립식 커패시터 코어(embedded capacitor core) 및 다층구조를 갖는 매립식 커패시터 코어의 제조방법에 관한 것이며, 좀더 자세하게는, 인쇄회로기판 내에 매립될 수 있는 매립식 커패시터 코어에 관한 것이다.

커패시터는 전하를 저장하거나 흡수할 수 있는 전기장치이다. 전하저장용량으로 인해, 커패시터는 집적회로(“IC”)를 포함한 전기회로의 설계 및 작동에 있어서의 광범위한 용도를 가진다. 예를 들어, IC 자체가 신호처리 등과 같은 IC의 작동을 위해 기타의 콤포넌트에 연결된 다수의 커패시터를 포함할 수 있다. 내부 커패시터 외에, IC는 외부 커패시터에 의해 전력공급을 안정시키거나, 바람직스럽지 못한 불안정을 흡수하거나, 또는 신호간섭 또는 노이즈를 줄일 수도 있다. 예를 들어, 인쇄회로기판(“PCB”) 상에 장착된 IC가 그러한 목적을 위해 PCB 상에 장착되는 세라믹 커패시터에 연결될 수 있으며, 커패시터는 공지된 표면장착기법 (“SMT”)을 이용하여 장착될 수 있다. 선택사양적으로는, 다른 종류의 커패시터가 회로기판 상이나 그 내부에 장착될 수 있고 IC와 연결되어 SMT 커패시터와 유사한 효과를 제공한다.

IC와 외부 커패시터 사이의 커플링은 일반적으로 IC 자체 내에 있는 커플링에 비해 꽤 긴 길이를 가질 수 있는 배선경로를 구성함으로써 이루어진다. 어떤 응용예에서는, 길다란 권선 또는 좁은 경로가 그 경로 자체로 인덕턴스를 생성하여 IC 신호 또는 작동에 바람직스럽지 못한 인덕턴스 효과를 미칠 수 있다. 또한, SMT 커패시터는, 크기가 작을지라도, 그 용량범위, 취급할 신호 주파수, 또는 그 모두에 제한적일 수 있다. 전기회로 및 기타의 콤포넌트의 속도증가 및 장치크기 및 활용가능한 PCB 간격의 축소로 인해, 그러한 설계요구를 충족할 수 있는 SMT 커패시터를 찾기가 어렵다. 또한, PCB 상에 장착된 SMT 커패시터는 어느 정도의 기판 간격을 요구하거나 기타의 장치를 위해 활용가능한 기판 간격을 제한할 수도 있다. IC의 단자 증가 및 단자의 밀접배치로 인해, IC를 외부 커패시터에 연결하기 위한 배선설계도 어려울 수 있다.

그러므로, 회로기판 등과 같은 기타의 구조에 매립될 수 있는 커패시터 장치를 제공하는 것이 바람직할 수도 있다. 상이한 공진주파수를 가져 노이즈억제를 위한 주파수대역을 제공하거나 다른 용도로 구현될 수 있는 다수의 용량소자를 갖는 설계를 제공하는 것이 바람직할 수도 있다. IC로부터 커패시터 또는 용량-유도 네트웍으로의 배선경로를 줄이는 것이 바람직할 수도 있다.

이 발명에 적합한 예시로는 매립식 커패시터 장치가 있다. 매립식 커패시터 장치는 제1 희생기층으로부터 전달되는 제1 도체필름의 제1 도체패턴과, 제2 희생기층으로부터 전달되는 제2 도체필름의 제2 도체패턴 및, 제1 및 제2의 도체필름 사이에 있는 제1 유전체층을 포함할 수 있다. 제1 도체패턴 및 제2 도체패턴은 모두 제1 유전체필름 속에 삽입되고, 제1 유전체필름의 부분들이 제1 도체패턴과 제2 도체패턴 사이에 끼워질 수 있다.

이 발명에 따른 또다른 예는 커패시터 장치 형성 방법을 제공한다. 이 방법은 제1 금속기층을 제1 담체를 제공하고, 제1 금속기층의 일부 위에 제1 도체패턴을 형성하며, 이 때 제1 도체패턴은 제1 금속기층보다 얇고, 제2 금속기층을 포함하는 제2 담체를 제공하고, 제2 금속기층의 일부 위에 제2 도체패턴을 형성하고, 이 때 제2 도체패턴은 제2 금속기층보다 얇고, 적어도 제1 도체패턴과 제2 도체패턴 사이에 있는 제1 유전체필름으로 제1 담체와 제2 담체를 연결하고, 제1 담체와 제2 담체를 제거하여 커패시터 장치를 제공하는 것을 포함할 수 있다.

이 발명의 예에 따른 매립식 커패시터 코어는 제1 커패시터 장치 세트와 제2 커패시터 장치 세트 및 제1 커패시터 장치 세트와 제2 커패시터 장치 세트 사이의 층간 유전체필름을 포함할 수 있다. 제1 커패시터 장치 세트는, 적어도 둘 이상의 도체전극을 포함하는 제1 도체패턴 및 제1 도체패턴의 상기 적어도 둘 이상의 도체전극에 대응하는 적어도 둘 이상의 도체전극을 포함하는 제2 도체패턴을 포함한다. 제1 도체패턴 및 제2 도체패턴은 모두 제1 유전체필름 속에 삽입되고, 제1 유전체필름의 일부는 제1 도체패턴과 제2 도체패턴 사이에 끼워져 있다. 제2 커패시터 장치 세트는 적어도 둘 이상의 도체전극을 포함하는 제3 도체패턴과, 상기 제3 도체패턴의 상기 적어도 둘 이상의 도체전극에 대응하는 적어도 둘 이상의 도체전극을 포함하는 제4 도체패턴을 포함한다. 제3 도체패턴 및 제4 도체패턴은 모두 제2 유전체필름 속에 삽입되고, 제2 유전체필름의 일부는 제3 도체패턴과 제4 도체패턴 사이에 끼워져 있다. 한 예에서는 매립식 커패시터 코어가 회로기판 속에 매립되어 있고, 제1 또는 제2 도체패턴의 적어도 하나의 도체전극은 제3 또는 제4 도체패턴의 적어도 하나의 도체전극에 전기적으로 연결되어 있다.

이 발명에 따른 한 예는 매립식 커패시터 코어를 형성하는 방법을 제공한다. 이 방법은 제1 담체 상에 적어도 둘 이상의 도체전극을 포함하는 제1 도체패턴을 형성하고, 제2 담체 상에 적어도 둘 이상의 도체전극을 포함하는 제2 도체패턴을 형성하며, 이때, 제2 도체패턴의 적어도 둘 이상의 도체전극은 제1 도체패턴의 적어도 둘 이상의 도체전극에 대응하고, 적어도 제1 도체패턴과 제2 도체패턴의 사이에 있는 제1 유전체필름으로 제1 담체와 제2 담체를 결합시키며, 제1 담체 및 제2 담체를 제거하고,

제3 담체 상에 적어도 둘 이상의 도체전극을 포함하는 제3 도체패턴을 형성하고, 제4 담체 상에 적어도 둘 이상의 도체전극을 포함하는 제4 도체패턴을 형성하며, 이때 제4 도체패턴의 적어도 둘 이상의 도체전극은 제3 도체패턴의 적어도 둘 이상의 도체전극에 대응하고, 적어도 제3 도체패턴과 제4 도체패턴의 사이에 있는 제2 유전체필름으로 제3 담체와 제4 담체를 결합시키며, 제3 담체 및 제4 담체를 제거하고, 제1, 제2, 제3, 제4의 도체패턴을 결합시키며, 제2 도체패턴과 제3 도체패턴은 그 사이에 층간 유전체필름을 갖는다. 한 예에서는 매립식 커패시터 코어는 회로기판 내에 매립되어 있고, 제1 또는 제2 도체패턴 중 적어도 하나의 도체전극은 제3 또는 제4 도체패턴 중 적어도 하나의 도체전극에 전기적으로 연결되어 있다.

이 발명에 따른 예는 도체가 유전체층 속에 삽입되게 하고 얇은 커패시터 코어를 제공할 수 있다. 이 발명에 따른 예는 커패시터 코어가 회로기판의 전기배선층 및 접지배선층에 밀접하거나 근접하게 배치될 수도 있다. 이 발명에 따른 또다른 예는 적어도 하나 이상의 매립식 커패시터 코어를 갖는 인쇄회로기판을 제공한다. 매립식 커패시터 코어는 제1 커패시터 세트와 제2 커패시터 세트 및 제1 커패시터 세트와 제2 커패시터 세트 사이에 있는 층간 유전체필름을 포함한다. 제1 커패시터 세트는 적어도 둘 이상의 도체전극을 포함하는 제1 도체패턴과, 제1 도체패턴의 적어도 둘 이상의 도체전극에 대응하는 적어도 둘 이상의 도체전극을 포함하는 제2 도체패턴 및, 제1 도체패턴과 제2 도체패턴 사이의 제1 유전체필름을 포함한다. 제2 커패시터 세트는 적어도 둘 이상의 도체전극을 포함하는 제3 도체패턴과, 상기 제3 도체패턴의 적어도 둘 이상의 도체전극에 대응하는 적어도 둘 이상의 도체전극을 포함하는 제4 도체패턴 및, 제3 도체패턴과 제4 도체패턴 사이의 제2 유전체필름을 포함한다. 한 예에서는 매립식 커패시터 코어가 회로기판 내에 매립되고, 제1 또는 제2 도체패턴의 도체전극 중의 적어도 하나는 제3 또는 제4 도체패턴의 도체전극 중의 적어도 하나에 전기적으로 연결되어 있다. 이 발명에 따른 또다른 예는 적어도 하나 이상의 매립식 커패시터 코어를 포함하는 인쇄회로기판을 포함한다. 각각의 매립식 커패시터 코어는 다수의 도체전극을 각각 갖고 하나 이상의 유전체층 속에 삽입된 다층의 도체패턴을 포함한다. 특히, 다층의 도체패턴은 서로 중첩되어 하나 이상의 커패시터를 제공할 수도 있다.

이 발명의 예는 도체패턴으로부터 형성된 다층 커패시터 구조를 포함하는 매립식 커패시터 코어를 포함한다. 매립식코어는 PCB 내에 매립되어 매립식 디커플링 커패시터 (“EDC”)의 역할을 한다. 이 발명의 예는 또한 매립식 커패시터 코어를 형성하는 방법을 포함한다. 일부의 예에서는, 각각 하나 이상의 커패시터를 갖고 있는 하나 이상의 매립식 커패시터 코어가 IC의 EDC 역할을 하며, 그 것은 어떤 응용예에서는 IC의 전력/접지 바운스 또는 신호 노이즈를 줄일 수 있다. 이 발명의 예는 또한 하나 이상의 매립식 커패시터 코어를 다층의 배선망을 갖는 PCB의 특정한 위치에 배치하는 것 등과 같이 하나 이상의 매립식 커패시터 코어 PCB에 합체시키는 것도 포함한다.

또한, 이 발명에 따른 예는 도체가 양측에 매립된 유전상수가 큰 유전체층을 갖는 커패시터 장치를 제공함으로써 도체 사이의 거리가 짧고 용량이 큰 커패시터 장치를 제공한다. 일부의 예에서는, 커패시터 장치가 다양한 용도의 커패시터 코어로서 기층 또는 인쇄회로기판 속에 매립될 수도 있다. 이 발명에 따른 일부의 예는 광범위한 주파수대역을 제공하는 상이한 공진주파수를 갖는 다수의 커패시터를 제공할 수도 있으며, 그것은 노이즈억제 또는 다른 용도로 이용될 수도 있다. 또한, 어떤 예는 유전상수가 큰 유전체층의 양측에 매립된 도체를 갖고 회로기층 또는 인쇄회로기판 속에 매립되어 하나 이상의 IC로부터 커패시터 또는 용량-유도 네트웍 등과 같은 외부 장치로의 배선경로를 줄이는 커패시터를 제공하기도 한다.

IC 설계에서, 전류는 전력단자, 접지단자 및 기타의 신호단자를 통해 흐른 다. 불행하게도, 전력/접지 바운스 및 전류/전류 스위칭 노이즈로 인해 잘못 된 신호처리가 일어날 수 있다. 디커플링 커패시터 회로장치 등과 같은 적절한 외부 회로장치 전력단자에서의 바람직스럽지 못한 바운스 또는 신호 노이즈를 분산시키거나 완화시킬 수도 있다. 바람직스럽지 못한 전력단자 바운스 또는 신호 노이즈의 감소 또는 제거는 IC 또는 시스템에 의해 유발되어 주변의 다른 회로장치 또는 시스템에 영향을 미칠 수 있는 전자기 간섭 (“EMI”)을 줄일 수 있다.

도 1은 PCB(4) 상에 장착될 수 있는 IC(2)를 위한 외부 디커플링 커패시터 형상을 예시한다. 도 1를 보면, IC(2)의 한 세트 이상의 전력 또는 신호단자가 하나 이상의 외부 용량성 루프에 연결될 수도 있다. 예를 들어, IC(2)의 전력단자 VDD는 PCB(4)의 하부배선층에 연결된 하나의 커패시터 전극에 배선될 수도 있고, IC(2)의 접지 단자 VG는 PCB(4)의 상부배선층에 연결된 또다른 커패시터 전극에 배선될 수도 있다. 그러나, 특정한 응용예의 경우에, 도시된 형상은 긴 배선경로로부터 커패시터로 너무 많은 인덕턴스가 생기게 할 수도 있고, 인덕턴스 효과는 어떤 예에서는 바람직스럽지 못한 접지 또는 전력 바운스를 감소시키는 외부 커패시터 효과에 영향을 줄 수도 있다.

아래의 표 1은 예시적 PCB의 명세를 예시한다.

예시적 PCB 전기적 명세

파라미터	최소	최대	단위
트레이스 속도: S0) (외층)	1.6	2.2	ns/ft
트레이스 속도: S0) (내층)	2.0	2.2	ns/ft
트레이스 임피던스: Z0) (전층)	54	66	오옴

예시했듯이, PCB를 통과하는 배선경로의 임피던스는 약 54 내지 60 오옴의 범위 내에 있을 수 있다. 그러나, 적절한 임피던스 제어를 이루기 위해서는, PCB 배선경로 또는 층은 적절한 임피던스 레벨을 유지하기에 적절하게 설계되어야 한다. 제어 임피던스에 대한 다층배선의 종래의 설계는 일반적인 회로장치 신호에 대해서는 적절할 수도 있지만 동력전류에 대해서는 적절하지 않을 수 있다. 도 2는 PCB 내에 도체층을 형성하는 예시적 구조를 도시한다. 도 2를 보면, 접지층은 접지 단자를 연결하기 위해 PCB의 상부에 합체될 수 있고, 전압층은 전력단자 중의 하나를 연결하기 위해 PCB의 하부에 합체될 수 있다.

도 3은 매립식 커패시터 코어(100)를 예시한다. 이 예에서 보이듯이, 매립식 커패시터 코어(100)는 다수의 서브구조를 포함할 수 있으며, 그 각각은 한 세트의 커패시터를 가질 수 있다. 예를 들어, 매립식 커패시터 코어(100)는 제1 커패시터 세트(10), 제2 커패시터 세트(20), 계속해서 N 번째까지의 커패시터 세트(90)를 포함할 수 있으며, 이 예에서는 그 각각이 한 커패시터 세트를 갖는다. 도 3을 보면, 제1 커패시터 세트(10)는 제1 도체패턴(12)을 포함할 수 있고, 그 것은 두 개 이상의 도체전극과 제2 도체패턴(14)을 가지며, 또한 그 것은 제1 도체패턴(12)의 두 개 이상의 도체전극에 대응할 수 있는 두 개 이상의 도체전극을 갖는다. 두 개의 도체패턴(12, 14) 사이에는 유기 재료를 포함할 수 있는 제1 유전체필름(16)이 있다. “대응하는”이라는 용어는, 일부의 예에서는, 두 개의 전극 사이의 상호작용 등과 같은 기능적 교신 또는 두 개의 전극의 물리적 위치 또는 크기 등과 같은 물리적 교신을 포함할 수 있다. 제1 커패시터 세트(10)와 마찬가지로, 제2 커패시터 세트(20)는 두 개 이상의 도체전극을 갖는 제3 도체패턴(22) 및 제3 도체패턴(22)의 두 개 이상의 도체전극에 대응할 수 있는 두 개 이상의 도체전극을 갖는 제4 도체패턴(24)을 포함할 수 있다. 마찬가지로, 두 개의 도체패턴(22, 24) 사이에는 유기재료를 포함할 수 있는 제2 유전체필름(26)이 있다.

위에 도시된 두 개 이상의 세트의 커패시터를 중첩시키기 위해, 층간 유전체필름(10a)이 제1 커패시터 세트(10)와 제2 커패시터 세트(20) 사이에 제공될 수 있다. 앞서 언급했듯이, 매립식 커패시터 코어(100)는 PCB 내에 매립될 수 있다. 또한, 도 4에 도시된 도체패턴은 단지 예시일 뿐이고, 각각의 층의 도체패턴 및 유전체필름은 용량, 작동주파수, IC 단자 위치 등과 같은 다양한 설계적 고려사항에 대해 그 형상과 크기 및 두께가 변할 수 있다. 한 예에서는 제1 또는 제2 도체패턴의 도체전극 중 적어도 하나는 제3 또는 제4 도체패턴의 도체전극 중 적어도 하나에 전기적으로 연결되어 제3 커패시터 세트를 형성할 수 있다. 일부의 예에서는, 제1, 제2, 제3, 제4의 도체패턴 각각은 약 5㎛ 내지 약 30㎛ 사이의 두께를 가질 수 있으며, 각각의 유전체필름은 약 10㎛ 내지 약 50㎛ 사이의 두께를 가질 수 있고; 층간 유전체 파일은 약 5㎛ 내지 약 50㎛ 사이의 두께를 가질 수 있다. 따라서, 세트 10 및 20처럼 두 개 이상의 커패시터가 중첩된 구조일지라도, 어떤 예에서는 여전히 매우 얇은 매립식 커패시터 코어가 제공될 수도 있다.

전극을 제공하기 위해, 제1, 제2, 제3, 제4의 도체패턴(12, 14, 22, 24)은 아마 어떤 예에서 적용될 수 있는 금속 및 구리 등과 같은 도전체 재료를 함유한다. 상이한 절연재료들이 유전체필름(16, 26)으로 이용될 수도 있다. 한 예에서는 제1 및 제2의 유전체필름(16, 26) 중 적어도 하나는 유기재료일 수도 있고 10 내지 500의 유전상수값을 갖는다. 한 예에서는 유전상수가 10 이상이다. 유기재료를 이용하면 매립식 커패시터 코어의 형성을 편리하게 하고 적절한 절연특성을 제공한다. 한 예에서는 제1 및 제2의 유전체필름 중 적어도 하나는 BaTiO₃를 함유하는 에폭시 재료를 함유할 수 있다. 일부의 예에서는, 접착층은 층간 유전체필름(도 3의 10a)으로서 포함되어 제1 커패시터 세트(10)를 제2 커패시터 세트(20)와 결합시키는 역할을 한다. 또한, 접착층은 예를 들어 유전상수값 3 내지 500인 높은 유전상수를 갖고 유전체필름의 역할을 하며 인접한 전극과 조합하여 적절한 레벨의 용량을 제공한다. 한 예에서는 유기질 접착재료가 이용될 수도 있으며, 그 것은 3 이상의 유전상수를 가진다.

제1, 제2, 제3, 제4의 도체패턴의 전극들 사이에 커패시터를 형성하는 것은 무수한 가능성를 가진다. 전극 커플링 및 형상에 따라, 도 3에 도시된 매립식 커패시터 코어(100)는 모든 전극들에 의해 결합적으로 형성된 단일의 커패시터 또는 도 3에 도시된 전극쌍들로부터 형성된 다수의 별도의 커패시터를 제공할 수 있다. 도 4는 세트 10과 세트 20의 별도의 전극이 연결되는 방법을 예시한다. 일부의 예에서는, 전극이 “교차적으로” 연결되어 하나 이상의 커패시터를 제공한다. 예를 들어, 세트 10과 세트 20은 하나의 단일의 커패시터 또는 두개 이상의 커패시터로서의 다수의 커패시터를 결합적으로 제공할 수도 있다. 한 예에서는 전극 A1 내지 A6가 하나의 단자로서 결합적으로 연결될 수 있고, 전극 B1 내지 B6는 또다른 단자로서 결합적으로 연결될 수 있으며, 그럼으로써 적어도 A1-B1, A2-B2, A3-B3, A4-B4, A5-B5, A6-B6, A1-B2, B2-A3, B1-A2, A2-B3, B1-A4, A2-B5, B3-A6, A4-B5, B5-A6, B4-A5, 및 A5-B6 전극쌍 각각의 사이에 커패시터를 형성한다.

또 다른 예에서는, 전극 A1 내지 A3는 제1 단자에 결합적으로 연결될 수 있고, 전극 B1 내지 B3는 제2 단자에 결합적으로 연결될 수 있으며, 그럼으로써 A1-B1, A2-B2, A3-B3, A1-B2, B2-A3, B1-A2, A2-B3 전극쌍 각각의 사이에 커패시터를 형성한다. 따라서, 세트 10은 한 쌍의 단자 사이에 연결된 단일의 커패시터를 제공할 수 있다. 또한, 전극 A4 내지 A6는 IC의 제3 단자에 결합적으로 연결될 수 있고, 전극 B1 내지 B3는 IC의 제4 단자에 결합적으로 연결될 수 있고, 그럼으로써 적어도 A4-B4, A5-B5, A6-B6, A2-B5, B3-A6, A4-B5, B5-A6, B4-A5, A5-B6 전극쌍 각각의 사이에 커패시터를 형성한다. 따라서, 세트 20은 또다른 쌍의 IC 단자 사이에 연결된 단일의 커패시터를 제공할 수도 있다. 그러므로, 매립식 커패시터 코어는 이 형상을 갖는 두 개의 별도의 커패시터를 제공할 수 있다.

그러므로, 도체패턴 및 그러한 도체패턴에서의 전극의 커플링 매립식 디커플링 커패시터 또는 기타의 용량성 장치로서의 다양한 설계요구에 적합한 다양한 방식으로 설계될 수 있다. 앞서 설명한 예시들은 단지 예시적인 것일 뿐이며, 당분야의 숙련자들에 의해 이 출원의 가르침에 기반하여 다양한 용도를 위한 다양한 설계변화가 이루어질 수 있다.

도 5a-5g는 매립식 커패시터 코어를 형성하는 것을 예시한다. 도 5a를 보면, 매립식 제1 커패시터 세트(10)를 형성하는 방법은 제1 담체(12c) 상에 있는 적어도 둘 이상의 도체전극을 포함하는 제1 도체패턴(12)을 형성하는 것과 제2 담체(14c) 상에 있는 적어도 둘 이상의 도체전극을 포함하는 제2 도체패턴(14)을 형성하는 것을 포함할 수 있다. 한 예에서는 제2 도체패턴(14)의 적어도 둘 이상의 도체전극이 제1 도체패턴(12)의 적어도 둘 이상의 도체전극에 대응할 수 있다. 도 5b를 보면, 이 방법은 제1 담체(12c)와 제2 담체(14c)를 적어도 제1 도체패턴(12)과 제2 도체패턴(14) 사이의 제1 유전체필름(16)과 결합시키는 것을 포함한다. 도 5c를 보면, 제1 담체(12c)와 제2 담체(14c)가 제거됨으로써 제1 커패시터 세트(10)를 제공할 수도 있다.

다시 말해서, 앞서 예시한 프로세스를 이용함으로써, 구조가 얇고 용량이 큰 하나 이상의 커패시터를 갖는 커패시터 장치가 제공될 수도 있다. 한 예에서는 커패시터 장치가 희생기층으로부터 전달되는 제1 도체박막의 제1 도체패턴를 포함할 수 있고, 제1 도체박막은 용도, 커패시터 설계 및 제조 프로세스에 따라 수 마이크로미터 내지 수백 마이크로미터의 두께를 가질 수 있다. 커패시터 장치가 제2 희생기층으로부터 전달되는 제2 도체박막의 제2 도체패턴를 포함할 수 있고, 제2 도체박막은 용도, 커패시터 설계 및 제조 프로세스에 따라 수 마이크로미터 내지 수백 마이크로미터의 두께를 가질 수 있다. 일부의 예에서는, 5 마이크로미터 이상의 도체필름, 즉 5, 30, 또는 50 마이크로미터의 두께를 갖는 것이 제1 도체필름, 제2 도체필름 또는 양자 모두에 이용될 수 있다. 그리고, 제1 도체패턴과 제2 도체패턴은 모두 제1 유전체필름 속에 삽입될 수 있으며, 제1 유전체필름의 부분들은 제1 도체패턴과 제2 도체패턴 사이에 끼워질 수도 있다.

일부의 예에서는, 제1 희생기층, 제2 희생기층, 또는 양자 모두는 금속기층을 포함하고 앞서 예시한 프로세스 등에 의하여 그 위에 제1 도체패턴, 제2 도체패턴, 또는 양자 모두를 형성하고 제1 및 제2의 도체패턴을 제1 유전체필름 속에 삽입한다. 제1 및 제2의 도체패턴 또는 그 중의 하나는 도체패턴 삽입프로세스 또는 기타의 도체패턴 전달 프로세스에 의해 제1 유전체필름 속에 삽입될 수도 있다. 제1 및 제2의 도체패턴 또는 그 중의 하나는 전기도금되거나 코팅된 동막 등과 같은 구리를 포함할 수도 있다. 일부의 예에서는, 제1 유전체필름은 10 이상의 유전상수를 갖는 유기질 유전체필름 등과 같은 유기질 유전체필름을 포함할 수도 있다.

유사한 프로세스는 도 5f의 제2 커패시터 세트(20)를 제공하기 위해 이용될 수도 있다. 도 5d를 보면, 매립식 제2 커패시터 세트(20)를 형성하는 방법은 제3 담체(22c) 상에 적어도 둘 이상의 도체전극을 포함하는 제3 도체패턴(22)을 형성하는 것과 제4 담체(24c) 상에 적어도 둘 이상의 도체전극을 포함하는 제4 도체패턴(24)을 형성하는 것을 포함할 수도 있다. 한 예에서는 제4 도체패턴(24)의 적어도 둘 이상의 도체전극이 제3 도체패턴(22)의 적어도 둘 이상의 도체전극에 대응할 수도 있다. 도 5e를 보면, 이 방법은 제3 담체(22c)와 제4 담체(24c)를 적어도 제3 도체패턴(22)과 제4 도체패턴(24) 사이의 제2 유전체필름(26)에 결합하는 것을 포함한다. 도 5f를 보면, 제3 담체(22c)와 제4 담체(24c)가 제거될 수도 있다.

도 5g를 보면, 제1 커패시터 세트(10)는 층간 유전체필름(10a)을 사이에 두고 제2 커패시터 세트(20) 위에 중첩될 수 있다. 다시 말해서 제1, 제2, 제3, 제4의 도체패턴(12, 14, 22, 24)은 예시에서 제2 도체패턴과 제3 도체패턴 사이에 있는 층간 유전체필름으로 서로 결합된다. 앞서 언급했듯이, 커패시터 세트 10과 20처럼 두개 이상의 커패시터를 가질 수 있는 매립식 커패시터 코어는 회로기판 내에 매립될 수도 있다. 또한, 제1 또는 제2 도체패턴(12 또는14) 중의 적어도 하나의 도체전극은 제3 또는 제4 도체패턴(22 또는 24) 중의 적어도 하나의 도체전극에 전기적으로 연결될 수도 있다.

앞서 언급했듯이, 일부의 예에서는, 매립식 커패시터 코어는 인쇄회로기판 내에 합체되어 매립식 디커플링 커패시터를 제공할 수도 있다. 전극을 제공하기 위해, 제1, 제2, 제3, 제4의 도체패턴(12, 14, 22, 24)은 구리를 포함하는 금속 등과 같은 도전체 재료를 함유한다. 일부의 예에서는, 삽입 구리 패턴 또는 구리함유 패턴이 희생담체를 통해 유전상수가 큰 유전체층 속에 형성될 수도 있다. 담체는 커패시터 세트를 형성하는 프로세스 과정에서 도체패턴을 지지하는 기층의 역할을 할 수도 있고 후에 제거될 수도 있다. 따라서, 도체패턴 또는 그 대부분은 보존하지만, 담체는 후에 제거될 수 있는 재료로 이루어질 수 있다. 일부의 예에서는, 담체 및 도체패턴은 다양한 구리, 즉 다양한 품질 또는 특성을 갖는 구리로 이루어질 수 있다. 예를 들어, 좀더 두꺼운 금속 또는 구리층이 재료의 이송을 돕는 담체의 역할을 할 수 있다. 그리고, 전기도금되거나 코팅된 동막이 도체패턴 박막의 역할을 할 수 있으며, 그것은 석판인쇄술 및 각각의 프로세스의 조합 등과 같은 공지된 프로세스에 의해 정해지는 패턴을 가질 수도 있다. 일부의 예에서는, 커패시터 장치 등과 같은 도체패턴 필름이 광범위한 두께를 가질 수도 있다. 예를 들어, 도체패턴 필름은 5, 10, 수십 또는 백 또는 수백 마이크로미터의 두께를 가질 수도 있다. 한 예에서는 도체패턴 필름이 5 마이크로미터 이상이다. 이 발명에 따른 예는 삽입된 도체를 갖고 구조가 얇은 고 용량을 제공할 수도 있다. 전극패턴이 정해진 후, 담체 구리는 에칭 또는 기타의 프로세스에 의해 제거될 수도 있다.

매립식 커패시터 코어에 대해 앞서 언급했듯이, 유기질 재료를 포함하는 다양한 절연재료가 유전체필름(16, 26)으로 이용될 수도 있다. 한 예에서는 적어도 하나의 제1 및 제2의 유전체필름(16, 26)이 10 이상의 유전상수를 가질 수도 있다. 유기재료를 이용하면 매립식 커패시터 장치의 형성을 쉽게 할 수 있고 적절한 절연특성을 제공한다. 예를 들어, 도 5b와 5e를 보면, 두 개의 담체 또는 두 세트의 도체패턴을 결합하는 프로세스 과정에서, 유기질 절연재료는 다소 유동적, 즉 너무 많은 에어갭을 만들거나 너무 높은 처리온도를 요구함이 없이 도체패턴을 덮기에 충분하게 유연해질 수 있다. 예를 들어, 종래의 세라믹 커패시터를 만드는 프로세스에 이용되는 800℃에 이를 정도로 높은 고온처리가 회피될 수 있고, 약 200℃, 또는 약 150℃ 내지 400℃의 저온 프로세스가 이용될 수 있다. 한 예에서는 제1 및 제2의 유전체필름 중 적어도 하나가 BaTiO₃를 함유하는 에폭시 재료를 함유할 수 있다. 일부의 예에서는, 접착층이 층간 유전체필름(도 5g의 10a)의 일부로서 포함되어 제1 커패시터 세트(10)를 제2 커패시터 세트(20)와 결합시키는 역할을 한다. 앞서 언급했듯이, 접착층은 3 이상의 유전상수 등과 같이 큰 유전상수를 가져 유전체필름의 역할을 하고 인접한 전극과 조합하여 적절한 레벨의 용량을 제공한다. 한 예에서는 유기질 접착재료가 이용될 수 있다.

도 6은 PCB(4) 내의 IC(2a, 2b)에 커패시터 커플링을 제공하는 것을 예시한다. 도시된 설계는 프리프레그(P.P.) , FR4 코어, P.P., FR4 코어, 및 P.P. 층 사이에 적층되는 네 개의 배선층을 갖는다. 배선층 중에서, 최상층(6a)은 IC(2a, 2b)의 전력단자에 연결되고, 최하층(6b)은 IC(2a, 2b)의 접지 단자에 연결된다. 이러한 배선층을 이용하면, 전력단자 및 접지 단자는 하나 이상의 커패시터에 연결될 수 있다. 그러나, 그러한 형상은 커패시터로의 전력배선경로 및 커패시터로의 접지배선경로에 대해 비균등 길이를 생성한다. 예를 들어, IC 2a의 경우, 커패시터로의 전력배선경로는 커패시터로의 접지 배선경로보다 짧다. 이 설계는 어떤 경우에는 IC(2a)에 대해 바람직스럽지 못한 접지 바운스를 일으킬 수 있다. 반면에, IC 2b의 경우, 커패시터로의 전력배선경로가 커패시터로의 접지 배선경로보다 길다. 이 설계는 어떤 경우에는 바람직스럽지 못한 전력 바운스를 일으킬 수 있다. 또한, 통과경로(through via) 등과 같은 상당한 수직경로를 통과하는, IC 2a에 대한 상당히 긴 커패시터로의 접지 배선경로 및 IC 2b에 대한 상당히 긴 커패시터로의 전력배선경로는 바람직스럽지 못한 인덕턴스를 생성하여, 어떤 경우에는 전력 또는 접지 바운스를 일으킬 수도 있다.

앞서 설명한 문제를 피하기 위해, 일부의 예에서는, 하나 이상의 매립식 커패시터 코어가 대칭형상을 갖는 PCB 내에 매립될 수 있다. 매립식 커패시터 코어의 다층 설계는 어떤 경우에는 그다지 큰 간격 또는 PCB 두께를 요구함이 없이 바람직한 용량성 효과를 제공할 수도 있다. 도 7은 매립식 커패시터 코어 커플링을 PCB(200) 내의 IC(400a, 400b)에 제공하는 것을 예시한다. 이 예에서, 매립식 커패시터 코어(210)는 PCB(200)의 중심층 또는 그 근처에 매립된다. 전력배선층 및 접지배선층(210a,210b)은 매립식 커패시터 코어(210)의 단자에 밀접 또는 근접하게 배치되어 별도로 연결될 수 있다.

그러한 두 개의 배선층 외에, PCB(200)는 도 7에서 IC(400a, 400b) 사이에 도시된 또 다른 둘 내지 네 개의 배선층 등과 같은 부가적인 배선층을 포함할 수 있다. 이러한 형상에서, IC 400a로부터 매립식 커패시터 코어(210)로의 전력 및 접지층 연결부는 대략 동등한 길이를 가진다. 마찬가지로, IC 400b로부터 매립식 커패시터 코어(210)로의 전력 및 접지층 연결부는 대략 동등한 길이를 가진다. 그러한 형상은 커패시터 커플링에 좀더 양호한 균일성을 제공함으로써 바운스 또는 노이즈의 감소효과가 좀더 좋고 어떤 경우에는 바람직스럽지 못한 인덕턴스를 회피한다. 예를 들어, 매립식 커패시터 코어 자체는 병렬, 직렬 또는 양자의 조합으로 연결된 다수의 커패시터의 조합일 수 있다. 매립식 커패시터 코어는 두 개 이상의 외부 커플링을 갖도록 설계되어 두 세트 이상의 별도의 커패시터를 제공한다.

도 8은 매립식 커패시터 코어 커플링을 PCB(300) 내의 IC(400a, 400b)에 제공하는 또 다른 예를 예시한다. 이 예에서는, 두 개의 매립식 커패시터 코어(310, 320) 모두 PCB(300)에 매립될 수 있으며, 그 중 하나는 PCB(300)의 최상부 근처에 있고, 다른 하나는 최하부 근처에 있다. 전력 및 접지배선층(310a 및 310b)은 매립식 커패시터 코어(310)의 단자에 밀접 또는 근접하게 배치되어 별도로 연결되고, 전력 및 접지배선층(320a 및 320b)는 매립식 커패시터 코어(320)의 단자에 밀접 또는 근접하게 배치되어 별도로 연결된다. 한 예에서는 전력 및 접지배선층 310a 와 310b가 IC 400a에 연결되고, 전력 및 접지배선층 320a와 320b가 IC 400b에 연결된다. 이 형상은 IC를 위한 커패시터의 짧은 배선경로를 제공할 수 있고, IC로부터 커패시터로의 긴 배선경로로 인해 발생하는 인덕턴스 효과를 줄일 수 있다. 도 7의 형상과 마찬가지로, 도 8의 형상은 대칭구조를 제공하기도 하며, 그것은 어떤 경우에는 시스템 설계 또는 신호에서의 불균형 또는 간섭을 줄일 수 있다.

그러한 네 개의 배선층 외에, PCB(200)는 도 8에서 배선층(310b, 320a) 사이에 도시된 또 다른 두 개의 층 등과 같은 부가적인 배선층을 포함할 수 있다. 이 형상에서, IC 400a로부터 매립식 커패시터 코어(310)로의 전력 및 접지층 연결부는 대략 동등한 길이를 가진다. 마찬가지로, IC 400b로부터 매립식 커패시터 코어(320)로의 전력 및 접지층 연결부도 대략 동등한 길이를 가진다. 또한, IC 400a에 대한 코어(310)의 근접성 및 IC 400b에 대한 코어(320)의 근접성은 단자로부터 매립식 커패시터 코어로의 배선경로를 줄인다. 일부의 예에서는, IC로부터의 단자가 IC 아래에 있는 PCB 영역에 매립된 커패시터에 직접 연결될 수도 있다. 도 8에 도시된 형상 및 기타의 형상은 커패시터 커플링의 균등성을 잘 제공함으로써 노이즈 감소 효과가 좋고, 어떤 경우에는 바람직스럽지 못한 인덕턴스를 회피한다. 예를 들어, 각각의 매립식 커패시터 코어(310, 320) 자체는 병렬, 직렬 또는 그 조합으로 연결된 다수의 커패시터의 조합체일 수 있다. 매립식 커패시터 코어는 두 개 이상의 외부 커플링을 갖도록 설계되어 두 세트 이상의 별도의 커패시터를 제공한다.

위 예에 비추어, PCB의 형상은 다양한 방식으로 설계되어 하나 이상의 매립식 커패시터 코어를 포함하고 하나 이상의 PCB에 연결된 회로 또는 IC의 역할을 하는 하나 이상의 커패시터를 제공한다. 예를 들어, 매립식 커패시터 코어 내의 커패시터의 두께, 용량, 개수, 전극 설계 및 전극 패턴은 다양한 응용예에 대한 요구를 수용하도록 변할 수 있다. 마찬가지로, 매립식 커패시터 코어의 개수, 층의 개수, 배선 또는 중간연결층의 수, 배선패턴, 커패시터에 대한 커플링 및 다양한 층의 두께도 다양한 응용예에 대한 요구를 수용하도록 변할 수 있다.

앞서 예시했듯이, 이 발명에 따른 예는 측면이 낮고 가는 커패시터 장치를 제공할 수 있으며, 그 것은 적절하거나 큰 유전상수를 갖는 유전체필름 속에 삽입될 수 있다. 일부의 예에서는, 도체의 형상이 측면이 낮고 가늘며 평평하면, 유전체필름이 얇거나 도체가 매끈한, 즉 평평한 표면을 갖지 못할 때 생길 수 있는 단락이 발생할 가능성을 줄인다. 커패시터 장치는 그러한 설계로 인해 매우 얇은 구조를 가질 수 있고 PCB의 층구조 또는 두께를 심각하게 변경시킴이 없이 PCB 속에 쉽게 매립될 수 있다. 매립식설계는 배선경로의 배치를 쉽게 하며 접지배선, 전기배선 및 커패시터 장치가 유연하게 배치되어 표 1에 예시된 예시적 명세 등과 같은 다양한 요구조건을 충족시킨다.

앞서 언급했듯이, 매립식 커패시터 코어, 그 형상, 그 형성 및 관련 응용예가 예시되었다. 당분야의 숙련자는 여기에 설명된 광의의 발명개념을 벗어남이 없이 앞서 설명한 실시예의 변화가 가능함을 알 것이다. 따라서, 이 발명은 설명된 특정한 실시예로 제한될 것이 아니라, 청구범위에 의해 정해지는 발명의 사상 및 범위 내의 변경을 포함하고자 한다.

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다수의 제1 패턴된 도전막들;

다수의 제2 패턴된 도전막들; 및

상면과 바닥면을 갖는 절연막으로서, 상기 제1 패턴된 도전막들은 상기 절연막의 상면에 고정되어(infixed) 상기 제1 패턴된 도전막들의 상면이 상기 절연막의 상면과 동일 평면에 있도록 하고, 상기 제2 패턴된 도전막들은 상기 절연막의 바닥면에 고정되어 상기 제2 패턴된 도전막들의 바닥면이 상기 절연막의 바닥면과 동일 평면에 있도록 하고, 상기 절연막의 일부는 상기 제1 패턴된 도전막들과 상기 제2 패턴된 도전막들 사이에 끼워진 절연막을 포함하되,

상기 제2 패턴된 도전막들 각각은 상기 제1 패턴된 도전막들 각각과 아래쪽으로 얼라인되어 있어, 전원을 인가받는 동안 수직 커패시터를 형성하는 커패시터 장치.
상면과 바닥면을 갖는 회로 기판; 및

상기 회로 기판 내에 임베디드된 제 31항의 제1 커패시터 장치를 포함하는 회로 기판 내에 임베디드된 커패시터 코어.
제 32항에 있어서,

상기 제1 커패시터 장치는 상기 회로 기판의 중심층(center layer)에 또는 중심층에 가깝게 위치하는 회로 기판 내에 임베디드된 커패시터 코어.
제 32항에 있어서,

상기 회로 기판은 상기 임베디드 커패시터 코어에 가깝게 또는 이웃하여 위치하는 전원 배선과 접지 배선을 포함하는 회로 기판 내에 임베디드된 커패시터 코어.
제 32항에 있어서,

상기 회로 기판 내에 임베디드된 제 31항의 제2 커패시터 장치를 더 포함하되,

상기 제1 커패시터 장치는 상기 회로 기판의 상면에 가깝게 위치하고, 상기 제2 커패시터 장치는 상기 회로 기판의 바닥면에 가깝게 위치하는 임베디드된 커패시터 코어.
제1 캐리어 상에 다수의 제1 패턴된 도적막들을 형성하고,

제2 캐리어 상에 다수의 제2 패턴된 도전막들을 형성하고,

상면과 바닥면을 갖되 절연막을 제공하되, 상기 절연막을 관통하는 어떠한 금속 비아-연결(via-connection)은 없고,

상기 제1 패턴된 도전막을 갖는 제1 캐리어를 상기 절연막에 대고 눌러서, 상기 제1 패턴된 도전막들을 상기 절연막의 상면으로 고정시키고,

상기 제2 패턴된 도전막을 갖는 제2 캐리어를 상기 절연막에 대고 눌러서, 상기 제2 패턴된 도전막들을 상기 절연막의 바닥면으로 고정시키고,

상기 제1 캐리어와 상기 제2 캐리어를 제거하는 것을 포함하는 커패시터 장치의 제조 방법.
제 36항에 있어서, 상기 2개의 고정 프로세스는 동시에 수행되는 커패시터 장치의 제조 방법.
제 31항의 커패시터 장치의 제1 시트(sheet)를 준비하고,

제 31항의 커패시터 장치의 제2 시트를 준비하고,

상면과 바닥면을 갖는 중간층 절연막(inter-layer dielectric film)을 준비하고,

상기 절연막의 상면에 상기 커패시터 장치의 제1 시트를 본딩하고,

상기 절연막의 바닥면에 상기 커패시터 장치의 제2 시트를 본딩하는 것을 포함하는 스택 커패시터 장치의 제조 방법.