KR20040011331A - 노이즈 차폐형 적층 기판과 그 제조방법 - Google Patents

Abstract

본 발명은 노이즈 차폐형 적층 기판과 그 제조방법에 관한 것으로, 기판과 기판 사이에 형성되는 회로패턴, 수동소자 및 능동소자에 선택적으로 또는 모두 자성물질을 형성하여 회로패턴, 수동소자 및 능동소자로부터 발생되는 노이즈를 차폐시켜 누설 자속 및 누화를 차폐하는 적층 기판을 제조함으로써, 인접하는 회로패턴 및 각종 부품과의 누설 자속 등에 의한 기능상의 문제를 방지할 수 있도록 한 것이다.

Description

노이즈 차폐형 적층 기판과 그 제조방법{Noise Shield type Multi Layer Substrate and Manufacturing Method thereof}

본 발명은 노이즈 차폐형 적층 기판과 그 제조방법에 관한 것으로, 더욱 상세하게는 회로패턴, 수동소자 및 능동소자로부터 발생하는 노이즈 또는 누설자속을 흡수 및 차폐하는 전자부품을 내장한 적층 기판과 그 제조방법에 관한 것이다.

종래에 능동소자와 수동소자를 포함하는 각종의 전자부품은 통상적으로 회로 패턴이 형성된 기판 위에 탑재 및 배선되었다. 그러나 이러한 각종의 전자부품은 전자제품의 소형화 및 집적화 추세에 대응하여 인쇄 회로기판 내에 실장되고 있는 실정이다. 즉 적층 기판 내에 전자부품을 삽입하여 기판을 소형화하고 집적화하고 있다.

이와 같이 종래에 적층 기판 내에 전자부품을 삽입하여 실장하는 기술은 기 출원된 일본특허공개공보 제2002-93989호(전자부품 및 그 제조방법)에 의하면, 광조형(光造形) 프로세서(process)에 의하여 광조형 수지층(樹脂層)을 적층하여 광조형 수지를 형성하고, 광조형 수지 중에 반도체 소자, 저항, 커패시터 등의 인서트 부품을 일체로 내장한 것이 있다. 이 기술은 도 1의 프로세서를 참조하면, 광조형 프로세서에 의하여 광조형 수지층(1)을 형성한 후에, 상기 수지층(1)에 인서트 부품(2)을 탑재하고, 다음으로 수지층(1) 위에 광조형 수지층(1c)을 적층하며, 비아 홀을 통하여 인서트 부품에 배선(3)을 하고, 다시 수지층(1d)을 적층한 것으로, 인서트 부품(2)을 광조형 수지층(1, 1c) 사이에 내장한 것이다.

또한, 일본특허공개공보 제2002-111222호(다층기판)는 온도변화에 따른 안정된 다층기판을 제조하기 위한 것으로, 도 2와 같이, 수지 기판층(18, 22, 25, 26)과 세라믹 기판층(11)이 적층된 다층기판에 있어서, 상기 세라믹 기판에는 임피던스소자(12-17)를 형성하고, 상기 수지 기판층의 최상층에는 전자부품(23, 24)을 장착한 것이다.

또한, 일본특허공개공보 제2002-176267호(전자부품, 회로장치와 그 제조방법 및 반도체장치)는 도 3과 같이, 층간 접속이 가능한 범프 부착(Bump Contact) 박막 전자부품(33)을 기판(30) 내에 적층함으로써, 부품의 내장과 층간 접속을 동시에 구형하여 고밀도의 회로장치, 즉 배선부품(32), 소자부(36), 배선패턴(37) 등을 구성한 것이다. 또한, 그 박막 전자부품(33)을 형성한 것에는 형판(型板)으로 범프 부착 형상으로 된 요부(凹部)를 형성하고, 그 형판 위에 전극이 없는 소자를 순차로 형성하여 특성이 우수한 미세 범프 부착 박막 전자부품을 형성한 것이다.

이와 같이 종래의 기술은 다층으로 적층된 기판 내에 각종의 전자부품을 실장하고 수지 등으로 씌워 기판을 소형화 및 집적화하고 있지만, 기판 내에 실장되는 전원, 신호선 또는 접지선 등의 회로패턴이나 수동소자(저항, 커패시터, 인덕터 등) 및 능동소자(SMD부품, 집적회로 등)를 자기장으로부터 완전히 차폐시키지 못하여 회로패턴 또는 수동소자 및 능동소자를 포함하는 전자부품의 누설 자속에 의하여 인접한 다른 회로패턴이나 수동소자 및 능동소자가 오동작을 하거나 노이즈로부터 크로스 토크(漏話; Cross Talk)되는 현상이 있었다.

따라서, 본 발명은 상기와 같은 문제를 해소하기 위하여, 적층된 다층 기판 사이의 내장되는 회로패턴, 수동소자 및 능동소자를 실딩하여 회로패턴, 수동소자 및 능동소자로부터 발생하는 누설 자속이나 노이즈를 차폐하기 위한 노이즈 차폐부품 내장형 적층 기판의 제조방법을 제공하기 위한 것이 목적이다.

또한, 상기 수동소자로서 저항, 커패시터, 인덕터 등이고, 능동소자로서 반도체 칩을 페라이트로 도금한 것이 특징이다.

또한, 본 발명은 상기 회로패턴, 수동소자 및 능동소자의 실딩 처리에 의한 제조방법에 의한 회로패턴, 수동소자 및 능동소자를 제공하기 위한 것이 다른 목적이다.

또한, 본 발명은 상기 노이즈 차폐부품 내장형 적층 기판의 제조방법에 의하여 제조된 적층 기판을 제공하는 것이 목적이다.

도 1 내지 도 3은 종래에 적층 기판을 개략적으로 나타낸 단면도,

도 4a는 본 발명에 따른 적층 기판에 노이즈 차폐부품이 내장된 상태를 나타낸 개략적인 단면도,

도 4b는 도 4a의 A-A선 단면도,

도 5는 본 발명에 따른 적층 기판에 노이즈 차폐부품을 내장하는 방법을 나타낸 단면도,

도 6 내지 도 9는 본 발명에 따른 각기 다른 실시예로서 적층 기판의 단면도,

도 10a는 적층 기판 위에 능동소자 및 수동소자가 탑재된 상태를 나타낸 사시도,

도 10b는 적층 기판 위에 능동소자를 탑재하고, 적층 기판의 내측에 수동소자를 내장한 상태를 나타낸 사시도,

도 11은 본 발명에 따른 적층 기판에 내장된 노이즈 흡수부품이 장착된 상태를 나타낸 단면도,

도 12는 본 발명에 따른 적층 기판 내장형 노이즈 흡수부품 제조방법의 다른실시예를 나타낸 흐름도.

♣ 도면의 주요부분에 대한 부호의 설명 ♣

100: 기판110: 회로패턴

120: 능동소자130: 수동소자

132: 저항134: 커패시터

136: 인덕터140: 반도체 칩

150: 페라이트

상기 목적을 달성하기 위하여, 본 발명에서는, 기판과 기판 사이에 형성되는회로패턴, 수동소자 또는 능동소자에 선택적으로 자성물질을 형성하여 회로패턴, 수동소자 또는 능동소자로부터 발생되는 노이즈를 차폐시켜 인접하는 회로패턴, 수동소자 또는 능동소자 사이의 누설 자속 및 누화를 차폐한 노이즈 차폐부품 내장형 적층 기판의 제조방법을 제공한다.

또한, 본 발명은, 기판을 준비하는 단계; 상기 기판 위에 자성물질을 형성하는 단계; 상기 자성물질이 형성된 부분에 회로패턴, 수동소자 및 능동소자를 형성하는 단계; 상기 형성된 회로패턴, 수동소자 및 능동소자의 상단에 자성물질을 형성하는 단계; 및 상기 자성물질이 형성된 상단에 기판을 적층하는 단계를 포함하여 이루어진 노이즈 차폐부품 내장형 적층 기판의 제조방법을 제공한다.

또한, 본 발명에서는, 제1기판과, 상기 제1기판의 상단에 적층되는 제2기판과, 상기 제1기판과 제2기판 사이에 인쇄되는 회로패턴과, 상기 제1기판과 제2기판 사이에 인쇄되는 회로패턴을 감싸도록 형성되는 자성물질을 포함하여 이루어진 적층 기판을 제공한다.

이하 본 발명을 첨부된 도면을 참고하면서 좀 더 구체적으로 설명하면 다음과 같다. 그러나, 이러한 구체예는 본 발명의 이해를 돕기 위해 제시된 실시예로서 본 발명의 범주를 한정하지는 않는다.

도 4a는 본 발명에 따른 적층 기판에 노이즈를 흡수 및 차폐하는 부품이 내장된 상태를 나타낸 단면을 도시한 것으로, 기판(100)과 기판(101) 사이에 구리(Cu) 또는 은(Ag) 등과 같은 도전성 라인으로서 회로패턴(스트립 라인)(110)이 형성되어 있고, 회로패턴의 상하좌우에 자성물질, 즉 페라이트(150)로 형성되어 있다. 도 4b는 도 4a의 다른 방향에서의 단면도로, 기판(100)과 기판(101) 사이에 페라이트(150)로 둘러싸인 회로패턴(110)이 내장된 상태이다.

도 5는 적층 기판에 노이즈 차폐부품이 내장되도록 제조하는 방법으로, 도 5a에서 제1기판(100)을 준비한 후에 제1기판(100)의 상단에 자성물질, 즉 페라이트(150)를 형성한다. 도 5b에서 페라이트(150)를 도금한 다음에 회로패턴(110)을 인쇄한다. 도 5c에서 회로패턴(110)이 인쇄되면 인쇄된 회로패턴(110)의 상단에 페라이트(150)를 다시 형성하여 회로패턴(110)을 둘러싸게 된다. 도 5d에서는 회로패턴(110)을 페라이트(150)로 둘러싸도록 형성한 후에 제2기판(101)을 적층한다.

상기 제1기판(100)을 준비하여 기판 위에 자성물질을 형성하고 회로패턴(110)을 형성하였지만, 제1기판(100) 위에 회로패턴을 형성한 후에 자성물질을 형성하여도 된다. 즉 기판 위에 인쇄회로를 형성한 후에 자성물질을 상부에 형성하는 과정과, 기판 위에 자성물질을 형성한 후에 회로패턴을 형성하는 과정을 수행하여도 된다.

상기 자성물질은 페라이트인 것이 바람직하지만, 누설되는 자속이나 노이즈 성분을 차폐하는 물질이라면 어떤 것이라도 좋다. 상기 수동소자는 저항, 커패시터, 인덕터 등이 포함되고, 능동소자는 반도체 칩 등을 포함한다.

또한, 상기 실시예에서는 회로패턴(110)을 자성물질로 형성하여 노이즈를 차폐하는 것이지만, 다른 실시예로서, 능동소자 및 수동소자도 회로패턴과 동일하게 자성물질로 형성하여 누설되는 자속 및 노이즈 성분을 차폐할 수 있다. 또한, 자성물질은 도금의 형태로 형성되거나 증착의 형태로 형성되는 것이 바람직하다.

도 6은 도 5와는 다른 실시예로서, 기판(100)과 기판(101) 사이에 형성된 회로패턴(110)은 기판(100)의 상단에 형성된 페라이트(150) 위에 인쇄된 것으로, 회로패턴(110)을 모두 실드 처리하지 않고 회로패턴(110)의 어느 한 면만을 자성물질로 형성하여 차폐시킨 것이다. 즉 적층 기판 사이의 회로패턴(110)의 어느 한 면을 자성물질로 형성하여 회로패턴(110)의 아래 방향으로 형성되는 노이즈를 차폐시킨 것이다.

이와 같이 도 6의 실시예에서는 적층 기판 및 회로의 설계에 따라 원하는 방향에만 자성물질을 형성(도금 또는 증착)하여 노이즈를 차폐할 수 있다. 또한, 회로패턴 뿐만 아니라, 수동소자 및 능동소자가 기판 사이에 실장되는 경우에도 어느 한 면에 자성물질을 선택적으로 형성함으로써, 부품으로부터 발생되는 노이즈를 차폐하여 다른 인접하는 부품이나 인접하는 층에 형성된 부품에 대한 누설 자속 및 누화를 방지하여 각 부품의 정상적인 기능에 대하여 노이즈에 의한 문제를 해소할 수 있도록 하였다.

도 7은 도 5 및 도 6과는 또 다른 실시예로서, 기판(100)과 기판(101) 사이의 회로패턴(110)은 기판(100)의 상부면과 기판(101)의 하부면에 각각 형성된 페라이트(150) 사이에 인쇄된 것으로, 회로패턴(110)의 양면을 자성물질로 형성하여 차폐시킨 것이다. 즉 적층 기판 사이의 회로패턴(110)의 양면을 자성물질로 형성하여 회로패턴(110)의 위 방향 및 아래 방향으로 형성되는 노이즈를 차폐시킨 것이다.

이와 같이 도 7의 실시예에서 적층 기판 및 회로의 설계에 따라 상하 방향 으로 자성물질을 형성하여 상단 및 하단으로 발생할 수 있는 노이즈를 차폐할 수 있다. 또한, 회로패턴 뿐만 아니라, 수동소자 및 능동소자가 기판 사이에 실장되는 경우에도 양면에 자성물질을 형성함으로써, 부품으로부터 발생되는 노이즈를 차폐하여 다른 인접하는 부품이나 인접하는 층에 형성된 부품에 대한 누설 자속 및 누화를 방지하여 각 부품의 정상적인 기능에 대하여 노이즈에 의한 문제를 해소할 수 있도록 하였다.

더욱이 도 8은 본 발명의 적층 기판 내에 노이즈를 흡수 및 차폐할 수 있는 차폐부품의 내장상태를 보인 다른 실시예로서, 회로패턴의 하나로 전원(Power) 및 접지(GND) 라인이 형성되는 베이스 층(102b)의 상단 및 하단에 각각 신호라인이 형성되는 신호 층(Signal Layer)(102a, 102c)이 구성된 것에 있어서, 베이스 층(102b)의 상단 경계부분과 신호 층(102c) 사이에 삽입된 차폐부품에 페라이트(150)를 형성하여 베이스 층(102b)의 전원 라인으로부터 발생하는 노이즈를 차폐하고, 신호 층(102a) 내에 차폐부품에 페라이트(150)를 형성하여 신호라인으로부터 발생하는 노이즈를 억제하도록 하였다. 상기 발생된 노이즈 성분은 자기장 성분으로 다른 회로패턴과 수동소자 및 능동소자에 누화의 영향을 주게 되므로, 전원라인 및 신호라인으로부터 발생되는 노이즈를 억제 및 차단하여 누화를 최소화하였다.

도 9는 본 발명의 다른 실시예로서, 노이즈 차폐부품이 내장된 적층 기판을 나타낸 것으로, 기판(103a)과 기판(103c) 사이에 수지층(103b)이 형성되고,기판(103c) 위에 수지층(103d)이 형성된 경우에 있어서, 기판 또는 수지층 내에 또는 기판과 기판 사이 그리고 기판과 수지층 사이에 회로패턴이나 수동소자 또는 능동소자 등에 페라이트가 형성되어 각 부품 및 소자로부터 발생되는 노이즈를 성분을 차폐할 수 있도록 한 것이다. 즉 능동소자인 반도체 칩(140)에 페라이트(150)가 형성되고, 수동소자(130)에 페라이트(150)가 도금된 상태를 도시하였다. 또한, 전력선, 접지선 및 신호선 등의 회로패턴도 페라이트를 형성하여 다른 회로패턴 및 각종 전자부품 등에 노이즈로 인한 누화 현상을 최소화시킨 것이다.

상기 실시예들에서 자성물질은 도금의 형태로 형성되거나 증착의 형태로 형성되는 것이 바람직하다.

이와 같은 적층 기판 내장형 노이즈 흡수부품을 실장하는 방법으로, 도 10의 실시예를 참조하면, 먼저, 도 10a는 적층 기판(104) 상에 반도체 칩(140)과 능동소자(120) 및 수동소자(130)가 각각 탑재된 상태이다. 도 10b는 적층 기판(104) 상에 반도체 칩(140)과 능동소자(120) 등이 탑재되고, 적층 기판(104) 내에는 수동소자가 내장되어 실질적으로 기판(104)의 크기 및 두께를 절반 이상으로 최소화시킬 수 있고, 적층 기판의 제조단가를 절감할 수 있도록 한 것이다.

이러한 수동소자를 적층 기판 내에 실장한 상태는 도 11의 단면도를 참조하면 알 수 있다. 적층 기판(105a-105e)의 상단에 반도체 칩(140)이 탑재되고, 적층 기판의 사이에는 수동소자로서 저항(132), 커패시터(134) 및 인덕터(136)를 내장한 것으로, 수동소자에 각각 페라이트(150)를 형성(도금 또는 증착)한 것이다. 도 11에서 페라이트가 형성된 수동소자는 적층 기판의 각 층마다 실장되고, 각 부품은회로패턴으로 전기적인 연결이 이루어진다. 또한, 수동소자 뿐만 아니라, 반도체 칩 등과 같은 능동소자도 실장이 가능하다.

또한, 다른 실시예로서, 도 12의 적층 기판 내장형 노이즈 흡수부품 제조방법은 먼저, 기판을 준비하는 단계(S1)를 거쳐 상기 기판 위에 포토 레지스터로 패턴을 형성하는 단계(S2)를 실시하고, 상기 포토 레지스터 패턴 위에 자성물질을 형성(도금 또는 증착)하는 단계(S3)와, 상기 자성물질을 형성한 후에 레벨링하고 레지스트를 제거하는 단계(S4), 그리고 상기 레벨링하고 레지스트의 제거 후에 전기적인 연결을 위하여 도전물질을 형성하는 단계(S5)를 실시한다. 형성된 도전물질이 다음의 에칭 공정에서 에칭액에 의하여 손상되는 것을 방지하기 위하여 도전물질을 수지, 즉 레진(resin) 처리로 도전물질을 보호하는 단계(S6)를 수행한다.

또한, 상기 도전물질의 레진 처리 후에 에칭을 실시하는 단계(S7)를 거쳐 상기 에칭한 다음에 포토 레지스터로 패턴을 형성하는 단계(S8)를 실시하고, 상기 포토 레지스터 패턴 위에 자성물질을 형성하는 단계(S9)를 거쳐 상기 자성물질을 형성한 후에 레벨링하고 레지스트를 제거하는 단계(S10) 및 상기 레벨링하고 레지스트의 제거 후에 기판을 적층하는 단계(S11)를 수행하여 노이즈를 흡수할 수 있는 부품을 적층 기판 내에 실장할 수 있다. 상기 자성물질은 페라이트인 것이 바람직하다. 또한, 자성물질은 도금의 형태로 형성되거나 증착의 형태로 형성되는 것이 바람직하다.

이와 같이 본 발명의 노이즈 차폐부품 내장형 적층 기판의 제조방법에 의하여 제조된 차폐부품 및 반도체 칩 패키지 등도 본 발명에 포함됨은 자명하다.

본 발명에 따라 적층 기판 내에 노이즈를 흡수할 수 있는 회로패턴, 수동소자 및 능동소자 등에 페라이트를 형성하여 회로패턴과 수동소자 및 능동소자로부터 발생할 수 있는 노이즈 및 누설 자속을 차폐하여 인접하는 회로패턴, 수동소자 및 능동소자와의 기능상 문제를 방지할 수 있도록 함으로써, 적층 기판의 크기 및 두께를 최소화하고, 적층 기판의 제조단가를 절감한 향상된 효과를 갖는다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims (27)

1. 기판을 준비하는 단계;

   상기 기판 위에 자성물질을 형성하는 단계;

   상기 자성물질이 형성된 부분에 회로패턴, 수동소자 및 능동소자 중에서 적어도 하나를 형성하는 단계;

   상기 회로패턴, 수동소자 및 능동소자 중에서 적어도 하나가 형성된 상단부에 기판을 적층하는 단계를 포함하여 이루어진 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
2. 제1항에 있어서, 상기 자성물질을 형성하는 기판에 요홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
3. 제1항에 있어서, 상기 자성물질은 페라이트인 것을 특징으로 하는 노이즈 차폐부품 내장형 적층 기판의 제조방법.
4. 기판을 준비하는 단계;

   상기 기판 위에 자성물질을 형성하는 단계;

   상기 자성물질이 형성된 부분에 회로패턴, 수동소자 및 능동소자 중에서 적어도 하나를 형성하는 단계;

   상기 형성된 회로패턴, 수동소자 및 능동소자의 상단에 자성물질을 형성하는 단계; 및

   상기 자성물질이 형성된 상단에 기판을 적층하는 단계를 포함하여 이루어진 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
5. 제4항에 있어서, 상기 자성물질을 형성하는 기판에 요홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
6. 제4항에 있어서, 상기 자성물질은 페라이트인 것을 특징으로 하는 노이즈 차폐부품 내장형 적층 기판의 제조방법.
7. 제4항에 있어서,

   기판을 준비하는 단계;

   상기 기판 위에 포토 레지스터로 패턴을 형성하는 단계;

   상기 포토 레지스터 패턴에 자성물질을 형성하는 단계;

   상기 자성물질을 형성한 후에 레벨링하고 레지스트를 제거하는 단계;

   상기 레벨링하고 레지스트의 제거 후에 전기적인 연결을 위한 도전물질을 형성하는 단계;

   상기 형성된 도전물질에 에칭하는 단계;

   상기 에칭한 다음에 포토 레지스터로 패턴을 형성하는 단계;

   상기 포토 레지스터 패턴에 자성물질을 형성하는 단계;

   상기 자성물질을 형성한 후에 레벨링하고 레지스트를 제거하는 단계; 및

   상기 레벨링하고 레지스트의 제거 후에 기판을 적층하는 단계를 포함하여 이루어진 노이즈 차폐형 적층 기판의 제조방법.
8. 제7항에 있어서, 상기 에칭하는 단계 이전에 레진을 처리하는 단계를 포함하는 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
9. 제8항에 있어서, 상기 자성물질은 페라이트인 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
10. 기판을 준비하는 단계;

    상기 기판 위에 자성물질을 형성하는 단계;

    상기 자성물질이 형성된 부분에 회로패턴, 수동소자 및 능동소자 중에서 적어도 하나를 형성하는 단계;

    상기 형성된 회로패턴, 수동소자 및 능동소자의 상부를 자성물질로 감싸도록 형성하는 단계; 및

    상기 자성물질이 형성된 상단에 기판을 적층하는 단계를 포함하여 이루어진 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
11. 제10항에 있어서, 상기 자성물질을 형성하는 기판에 요홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
12. 제10항에 있어서, 상기 자성물질은 페라이트인 것을 특징으로 하는 노이즈 차폐부품 내장형 적층 기판의 제조방법.
13. 제10항에 있어서,

    기판을 준비하는 단계;

    상기 기판 위에 포토 레지스터로 패턴을 형성하는 단계;

    상기 포토 레지스터 패턴에 자성물질을 형성하는 단계;

    상기 자성물질을 형성한 후에 레벨링하고 레지스트를 제거하는 단계;

    상기 레벨링하고 레지스트의 제거 후에 전기적인 연결을 위한 도전물질을 형성하는 단계;

    상기 형성된 도전물질에 에칭하는 단계;

    상기 에칭한 다음에 포토 레지스터로 패턴을 형성하는 단계;

    상기 포토 레지스터 패턴에 자성물질을 형성하는 단계;

    상기 자성물질을 형성한 후에 레벨링하고 레지스트를 제거하는 단계; 및

    상기 레벨링하고 레지스트의 제거 후에 기판을 적층하는 단계를 포함하여 이루어진 노이즈 차폐형 적층 기판의 제조방법.
14. 제13항에 있어서, 상기 에칭하는 단계 이전에 레진을 처리하는 단계를 포함하는 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
15. 제13항에 있어서, 상기 자성물질은 페라이트인 것을 특징으로 하는 노이즈 차폐형 적층 기판의 제조방법.
16. 제1기판과,

    상기 제1기판의 상단에 적층되는 제2기판과,

    상기 제1기판과 제2기판 사이에 인쇄되는 회로패턴과,

    상기 제1기판과 제2기판 사이에 인쇄되는 회로패턴의 상면부 및 하면부 중에서 적어도 한 면에 형성되는 자성물질을 포함하여 이루어진 것을 특징으로 하는 노이즈 차폐형 적층 기판.
17. 제16항에 있어서, 상기 회로패턴을 자성물질로 감싸도록 형성하는 것을 특징으로 하는 노이즈 차폐형 적층 기판.
18. 제16항에 있어서, 상기 회로패턴은 신호라인, 접지라인 또는 전원라인 중에서 어느 하나인 것을 특징으로 하는 노이즈 차폐형 적층 기판.
19. 제16항에 있어서, 상기 자성물질은 페라이트인 것을 특징으로 하는 노이즈차폐형 적층 기판.
20. 제1기판과,

    상기 제1기판의 상단에 적층되는 제2기판과,

    상기 제1기판과 제2기판 사이에 실장되는 수동소자와,

    상기 제1기판과 제2기판 사이에 실장되는 수동소자의 상부 및 하부 중에서 적어도 한 면에 형성되는 자성물질을 포함하여 이루어진 것을 특징으로 하는 노이즈 차폐형 적층 기판.
21. 제20항에 있어서, 상기 수동소자를 자성물질로 감싸도록 형성하는 것을 특징으로 하는 노이즈 차폐형 적층 기판.
22. 제20항에 있어서, 상기 수동소자는 저항, 커패시터, 인덕터를 포함하는 것을 특징으로 하는 노이즈 차폐형 적층 기판.
23. 제20항에 있어서, 상기 자성물질은 페라이트인 것을 특징으로 하는 노이즈 차폐형 적층 기판.
24. 제1기판과,

    상기 제1기판의 상단에 적층되는 제2기판과,

    상기 제1기판과 제2기판 사이에 실장되는 능동소자와,

    상기 제1기판과 제2기판 사이에 실장되는 능동소자의 상부 및 하부 중에서 적어도 한 면에 형성되는 자성물질을 포함하여 이루어진 것을 특징으로 하는 노이즈 차폐형 적층 기판.
25. 제24항에 있어서, 상기 능동소자를 자성물질로 감싸도록 형성하는 것을 특징으로 하는 노이즈 차폐형 적층 기판.
26. 제24항에 있어서, 상기 능동소자는 반도체 칩을 포함하는 것을 특징으로 하는 노이즈 차폐형 적층 기판.
27. 제24항에 있어서, 상기 자성물질은 페라이트인 것을 특징으로 하는 노이즈 차폐형 적층 기판.