TWI712343B - 中間連接體、具備中間連接體之半導體裝置、及中間連接體之製造方法 - Google Patents

中間連接體、具備中間連接體之半導體裝置、及中間連接體之製造方法 Download PDF

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Abstract

中間連接體(1)係具備有：連接於半導體積體電路(2)的各電源焊墊的細長薄板形狀的電源匯流條(11)；連接於半導體積體電路的各接地焊墊的細長薄板形狀的接地匯流條(12)；形成在電源匯流條(11)與接地匯流條(12)之間的薄膜絕緣體層(13)；及包含連接於半導體積體電路的各訊號焊墊的複數導電路(15)的細長薄板形狀的導電路部(14)。電源匯流條(11)、接地匯流條(12)、及導電路部(14)係分別在以薄板的長邊方向相對半導體積體電路的凸塊裝載面(2S)成為平行的方式呈豎立的狀態下，對應藉由半導體積體電路的電源焊墊列、接地焊墊列、及訊號焊墊列所致之並列配置作並列配置。

Description

中間連接體、具備中間連接體之半導體裝置、及中間連接體之製造方法
本發明係關於中間連接體、具備中間連接體之半導體裝置、及中間連接體之製造方法，詳言之係關於設在半導體積體電路與電路基板之間，將半導體積體電路與電路基板作電性連接的中間連接體。
以往，以上述中間連接體，所謂中介層而言，已知例如專利文獻1所揭示的技術。在專利文獻1中係揭示作為中間連接體的多層配線基板。在該多層配線基板中，揭示出將由絕緣層、配線層、及通孔導體所成之單位配線基板積層複數而形成多層配線基板的技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2005-45150號公報
但是，近年來，在伺服器系的CPU等LSI (半導體積體電路)中，LSI的晶片尺寸係達到步進器的遮罩尺寸所具有的最大直徑亦即24×24mm。對應此，面陣列的間距係狹窄間距化，結果，焊墊數亦走向增加至例如200×200(40000)個之一途。因此，對於如上所示之焊墊數多的LSI，若欲以習知之多層配線基板來對應時，必須增加積層數。但是，伴隨積層數的增加，在遠離LSI的最下段的訊號配線層的訊號中，存在多數無法控制阻抗之相對較長的通孔。藉此，有在高速傳送時造成訊號劣化之虞。此外，伴隨積層數的增加，在位於上段的電源配線層，用以使訊號通過的開口數、及用以使不同電位的電源通過的開口數增加，有無法作為電源配線層來維持電源平面的功能之虞。因此，期待一種可以簡單的構造，對應焊墊數多的半導體積體電路的中間連接體。
因此，在本說明書中，提供一邊可將電源阻抗維持較低至高頻區域，一邊對應焊墊數多的半導體積體電路的中間連接體及其製造方法。
藉由本說明書所揭示之中間連接體係設在半導體積體電路與裝載前述半導體積體電路的電路基板之間，且將前述半導體積體電路與前述電路基板作電性連接的中間連接體，前述半導體積體電路係具有：並列配置有由複數電源焊墊所成之電源焊墊列、由複數接地焊墊所成之接地焊墊列、及由複數訊號焊墊所成之訊號焊墊列的凸 塊裝載面，前述中間連接體係具備有：細長薄板形狀的電源匯流條，其係至少具有前述電源焊墊列的長度，且連接於前述電源焊墊列的各電源焊墊；細長薄板形狀的接地匯流條，其係至少具有前述接地焊墊列的長度，且連接於前述接地焊墊列的各接地焊墊；薄膜絕緣體層，其係形成在前述電源匯流條與前述接地匯流條之間；及細長薄板形狀的導電路部，其係至少具有前述訊號焊墊列的長度，且包含連接於前述訊號焊墊列的各訊號焊墊的複數導電路，前述電源匯流條、前述接地匯流條、及前述導電路部係分別在以薄板的長邊方向相對前述半導體積體電路的前述凸塊裝載面成為平行的方式呈豎立的狀態下，對應藉由前述電源焊墊列、前述接地焊墊列、及前述訊號焊墊列所致之前述並列配置作並列配置而相接合。
藉由本構成，藉由薄板形狀的匯流條、及薄板形狀的導電路部，對並列配置有焊墊列的半導體積體電路，進行電力與訊號的供給。此外，電源匯流條、接地匯流條、及導電路部係分別在以薄板的長邊方向相對半導體積體電路的凸塊裝載面成為平行的方式呈豎立的狀態下，對應半導體積體電路的焊墊的並列配置作並列配置。因此，藉由本構成之中間連接體，與以多層基板構成中間連接體的情形相比，不需要形成通孔等，可一邊將電源的低阻抗狀態維持至高頻率區域，一邊對應焊墊數多的半導體積體電路。
此外，可藉由電源匯流條、接地匯流條、及薄膜絕緣體層，形成電容器。藉此，在使用匯流條作為中間連接體的構成中，可將電源的低阻抗狀態維持至高頻率區域。
此外，在上述中間連接體中，亦可具備有以下之中的至少一方的阻尼電阻：在前述電源匯流條的上端面亦即對前述半導體積體電路的連接面上，形成在對應前述複數電源焊墊的位置且具有大於前述電源匯流條的薄片電阻的薄片電阻的阻尼電阻；及在前述接地匯流條的上端面亦即對前述半導體積體電路的連接面上，形成在對應前述複數接地焊墊的位置且具有大於前述接地匯流條的薄片電阻的薄片電阻的阻尼電阻。
藉由本構成，可藉由阻尼電阻，抑制以反共振頻率所呈現的阻抗的峰值，使形成在LSI的內部的Tr(電晶體)的電源阻抗低且安定。
此外，在上述中間連接體中，亦可前述電源匯流條係包含電源電壓不同的複數種類的電源匯流條。
藉由本構成，可對應在半導體積體電路必須要有電源電壓不同的複數種類的電源的情形。
此外，藉由本說明書所揭示之半導體裝置係具備有：具有：並列配置有由複數電源焊墊所成之電源焊墊列、由複數接地焊墊列所成之接地焊墊列、及由複數訊號焊墊所成之訊號焊墊列的焊墊面的半導體積體電路；及上述任一中間連接體。
藉由本構成，可提供一種具備有可一邊對應焊墊數多 的半導體積體電路，一邊維持電源的低阻抗狀態至高頻率區域的中間連接體的半導體裝置。
藉由本說明書所揭示之中間連接體之製造方法係設在半導體積體電路與裝載前述半導體積體電路的電路基板之間，且將前述半導體積體電路與前述電路基板作電性連接的中間連接體之製造方法，前述半導體積體電路係具有：並列配置有由複數電源焊墊所成之電源焊墊列、由複數接地焊墊所成之接地焊墊列、及由複數訊號焊墊所成之訊號焊墊列的凸塊裝載面，該中間連接體之製造方法係包含：電源匯流條形成工程，其係形成細長薄板形狀的電源匯流條，該細長薄板形狀的電源匯流條至少具有前述電源焊墊列的長度，且連接於前述電源焊墊列的各電源焊墊；接地匯流條形成工程，其係形成細長薄板形狀的接地匯流條，該細長薄板形狀的接地匯流條至少具有前述接地焊墊列的長度，且連接於前述接地焊墊列的各接地焊墊；絕緣體層形成工程，其係在前述電源匯流條與前述接地匯流條之間形成薄膜絕緣體層；導電路部形成工程，其係形成細長薄板形狀的導電路部，該細長薄板形狀的導電路部至少具有前述訊號焊墊列的長度，且包含連接於前述訊號焊墊列的各訊號焊墊的複數導電路；及接合工程，其係將前述電源匯流條、前述接地匯流條、及前述導電路部，分別在以薄板的長邊方向相對前述半導體積體電路的前述凸塊裝載面成為平行的方式呈豎立的狀態下，對應藉由前述電源焊墊列、前述接地焊墊列、及前述訊號焊墊列所致之 前述並列配置作並列配置而相接合。
此外，在上述中間連接體之製造方法中，亦可前述接合工程係包含：第1次中間物形成工程，其係將相接合的前述電源匯流條、前述接地匯流條、及前述導電路部進行接合為單元，形成單元的積層體亦即前述中間連接體的第1次中間物；第2次中間物形成工程，其係使前述第1次中間物，對應前述半導體積體電路的尺寸而切斷成長條狀，形成複數前述中間連接體的第2次中間物；及連接體形成工程，其係將複數前述第2次中間物接合而形成該中間連接體。
藉由本發明之中間連接體，可一邊維持電源的低阻抗狀態至高頻率區域，一邊對應焊墊數多的半導體積體電路。
1‧‧‧中間連接體
1A‧‧‧單元
1B‧‧‧第1次中間體
1C‧‧‧第2次中間體
2‧‧‧LSI晶片(半導體積體電路)
2S‧‧‧凸塊裝載面
10‧‧‧電容器
11‧‧‧電源匯流條
11A‧‧‧銅板
11B‧‧‧銅
11S‧‧‧電源匯流條的上端面(連接面)
12‧‧‧接地匯流條
12S‧‧‧接地匯流條的上端面(連接面)
13‧‧‧薄膜絕緣體層
14‧‧‧導電路部
15‧‧‧訊號線(導電路)
15A‧‧‧銅板
16‧‧‧絕緣體部
16A‧‧‧有機材料
16B‧‧‧有機材料
16C‧‧‧有機材料
18G‧‧‧連接體側接地焊墊
18V‧‧‧連接體側電源焊墊
19‧‧‧基板側凸塊
21G‧‧‧接地焊墊
21GL‧‧‧接地焊墊列
21S‧‧‧訊號焊墊
21SL‧‧‧訊號焊墊列
21V‧‧‧電源焊墊
21VL‧‧‧電源焊墊列
22‧‧‧凸塊
50‧‧‧電路基板
100‧‧‧半導體裝置
Rd‧‧‧阻尼電阻
圖1係顯示實施形態之半導體裝置的概略部分側面圖。
圖2係由顯示半導體裝置的圖1的左側所觀看的概略部分側面圖。
圖3係顯示中間連接體的概略部分平面圖。
圖4係顯示中間連接體的一部分的概略部分斜視圖。
圖5係半導體裝置的電源系的概略等效電路圖。
圖6係顯示藉由電容所得之電源阻抗特性的圖表。
圖7係顯示藉由基板配線所得之電源阻抗特性的圖表。
圖8係顯示藉由LSI內的配線所得之電源阻抗特性的圖表。
圖9係顯示藉由阻尼電阻所得之電源阻抗特性的圖表。
圖10係顯示增加電容後的電源阻抗特性的圖表。
圖11係說明中間連接體之製造方法的圖。
圖12係說明中間連接體之製造方法的圖。
圖13係說明中間連接體之製造方法的圖。
圖14係說明中間連接體之製造方法的圖。
圖15係說明中間連接體之製造方法的圖。
圖16係說明中間連接體之製造方法的圖。
圖17係說明中間連接體之製造方法的圖。
圖18係說明中間連接體之製造方法的圖。
<實施形態>
參照圖1至圖18，說明一實施形態1。其中，在圖中，同一符號係表示相同或相當部分。此外，對於同一構成係有省略元件符號的情形。
1.半導體裝置的構成
如圖1所示，半導體裝置100係大致包含：中間連接體1、及LSI晶片(「半導體積體電路」之一例)2。半導體裝置100係透過中間連接體1而被裝載在母板等電路基板50。LSI係例如CPU或MPU。
其中，在以下，元件符號所附加的文字「V」意指有關被施加於LSI晶片2的正極性的電源電壓的構件等，文字「G」意指有關被施加於LSI晶片2之接地電壓的構件等。此外，文字「S」係表示有關被輸出入至LSI晶片2的訊號的構件等。此外，圖3係中間連接體1的概略部分平面圖，惟由於凸塊配置相同，因此亦可謂為大致顯示LSI晶片2的凸塊裝載面2S。因此，在凸塊裝載面2S的說明中兼用圖3。
本實施形態之LSI晶片2係區域陣列類型的LSI，如圖3所示，具有並列配置有：由複數(在本實施形態中為192個)電源焊墊21V所成之電源焊墊列21VL、由複數(在本實施形態中為192個)接地焊墊21G所成之接地焊墊列21GL、及由複數(在本實施形態中192個)訊號焊墊21S所成之訊號焊墊列21SL的凸塊裝載面2S。如圖3所示，藉由各焊墊列所致之總並列數係192例。亦即，在本實施形態中，假想焊墊數為192×192(36864)個，且晶片尺寸為大致23×23mm的LSI晶片2。此外，在本實施形態中，區域陣列的間距係設為例如 120μm(微米)。
在各焊墊21係形成有用以連接LSI晶片2與中間連接體1的凸塊22(參照圖1等)。凸塊22在本實施形態中為例如Au(金)柱形凸塊。
中間連接體1係如圖1所示，包含：複數電源匯流條11、複數接地匯流條12、複數薄膜絕緣體層13、及複數導電路部14。各電源匯流條11、各接地匯流條12、及各薄膜絕緣體層13係構成電容器(旁路電容器)10。薄膜絕緣體層13係具有相對較高的相對介電常數，作為電容器10的介電質層。其中，將圖1等中的箭號X方向設為中間連接體1的寬幅W方向，將圖2等中的箭號Y方向設為中間連接體1的長度L方向，將圖1等中的箭號Z方向設為中間連接體1的高度H方向(參照圖18)。
此外，電源匯流條11、接地匯流條12、及導電路部14的長度L及高度H係等於中間連接體1的長度L及高度H。電源匯流條11、接地匯流條12、及導電路部14的厚度T方向係等於中間連接體1的寬幅W方向(箭號X方向)，各厚度T(120μm)與中間連接體1的寬幅W(23mm)相比，為極小。
各電源匯流條11係具有細長薄板形狀，至少具有LSI晶片2的電源焊墊列21VL的長度，且連接於電源焊墊列21VL的各電源焊墊21V。
同樣地，各接地匯流條12係具有細長薄板形 狀，至少具有LSI晶片2的接地焊墊列21GL的長度，且連接於接地焊墊列21GL的各接地焊墊21G。電源匯流條11及接地匯流條12係藉由低電阻的金屬導體，例如薄銅板所構成，例如厚度T為120μm，高度H為3mm，長度L為大約23mn(參照圖4、圖16、圖18)。其中，並非侷限於此，兩匯流條11、12亦可藉由例如碳等所構成。
同樣地，各導電路部14係具有細長薄板形狀，至少具有訊號焊墊列21SL的長度，包含：連接於訊號焊墊列21SL的各訊號焊墊21S的複數訊號線(導電路)15與絕緣體部16。複數訊號線15係形成在絕緣體部16之中。
電源匯流條11、接地匯流條12、及導電路部14係在分別以薄板的長邊方向(圖2的箭號Y方向)相對LSI晶片2的凸塊裝載面2S成為平行的方式呈豎立的狀態下，對應藉由LSI晶片2的電源焊墊列21VL、接地焊墊列21GL、及訊號焊墊列21SL所致之並列配置作並列配置且相接合(參照圖1至圖4)。亦即，在本實施形態中，電源匯流條11、接地匯流條12、及導電路部14係形成縱方向的平面構造。
此外，如圖3所示，電源匯流條11的上端面亦即對LSI晶片2的連接面11S係包含對應複數電源焊墊21V的複數連接體側電源焊墊18V，接地匯流條12的上端面亦即對LSI晶片2的連接面12S係包含對應複數接地焊墊21G的複數連接體側接地焊墊18G。
此外，如圖4所示，在各連接體側電源焊墊18V的下部、及各連接體側接地焊墊18G的下部係形成有具有大於電源匯流條11及接地匯流條12的薄片電阻的薄片電阻的阻尼電阻Rd。阻尼電阻Rd係具有例如由金屬系高電阻材料所成之薄板狀的形狀。金屬系高電阻材料係例如TaN(氮化鉭)。
其中，電源匯流條11、接地匯流條12、及訊號線15係透過基板側凸塊19而與電路基板50相連接。電路基板50係形成為一般的橫方向的平面構造，訊號線15係經由電路基板50且被展開(fan-out)。
2.電源阻抗的模擬
圖5係顯示模擬所使用之有關LSI晶片2的電源阻抗Zs的概略等效電路。
以等效電路的參數而言，至少使用形成在LSI晶片2的電晶體電路的近傍的Vdd-Gnd間的靜電電容C1、由LSI晶片2的電晶體電路至焊墊21的配線電阻R1與電感L1、阻尼電阻Rd、及電容器10的單位長電容Cs。
在此，各值係設為C1=90pF、R1=5.16mΩ、L1=0.05nH。
此外，各匯流條11、12的尺寸係將厚度T(圖4的箭號X方向的長度)設為100μm、高度H(圖4的箭號Z方向的長度)設為3mm、及長度L(圖4的箭號 Y方向的長度)設為30mm。其中，在圖6至圖10中，縱軸以dB顯示分流通過中的反射的比。-50dB附近所示之直線的位準相當於大致0.1Ω的電源阻抗Zs。
圖6係顯示未設有阻尼電阻Rd，將單位長電容Cs設為500pF/mm(合計相當於75nF)時的電源阻抗Zs的模擬結果。
此外，圖7係顯示作為電源線，在一般的印刷基板上為銅配線之情形下的電源阻抗Zs的模擬結果。將此時的銅圖案的厚度T設為48μm、寬幅W設為100μm、長度L設為30mm，在LSI晶片2的正下方附加有電容1F的電容器Co。
以圖6與圖7的相異處而言，在10MHz的電源阻抗Zs分別成為-70dB、-64dB，且在使用匯流條11、12的圖6中，係提供由DC至10MHz為非常低的電源阻抗Zs。此外，電源阻抗Zs成為-50dB(0.1Ω)的頻率係分別形成為130MHz、80Mz，使用匯流條11、12時，顯示可維持較低的電源阻抗Zs至較高頻率為止。
此外，在圖6中，反共振點發生在400MHz與2GHz，在圖7中，反共振點發生在1.2GHz。在圖6中的400MHz的反共振點被認為係藉由匯流條11、12所形成之相當75nF的電容器10所貢獻者。此外，圖7係顯示即使在LSI晶片2的正下方附加有電容1F的電容器Co的情形下，以80MHz以上，並無法達成電源阻抗Zs=0.1Ω。
圖8係顯示模擬出被施加於LSI晶片2的電晶體電路附近的配線(電源線)的影響者。此時，若電源線(銅)的厚度T為5μm，顯示出具有關於400MHz附近的反共振點的峰值的阻尼效果(參照圖6)。
圖9係顯示在LSI晶片2與匯流條11、12之間，在本實施形態中，在匯流條11、12的各連接面(上端面)11S、12S上附加有阻尼電阻Rd的情形。藉由阻尼電阻Rd，100MHz附近的反共振點的峰值被阻尼。相反地，阻尼電阻Rd係為了上拉基極的阻抗(接近DC的頻率的阻抗)，以最適值為宜。藉由模擬，確認出阻尼電阻Rd的最適值為0.125Ω。此時，若將LSI晶片2內的靜電電容C1由90pF變更為4000pF時，以模擬顯示出在1GHz附近的反共振點會消滅，在10MHz至1GHz的範圍，大致可達成-50dB。
圖10係在有圖9的阻尼電阻Rd的情形下，顯示將單位長電容Cs由500pF/mm變更為5000pF/mm的情形。此時，顯示出在100MHz附近發生的反共振點幾乎消滅。
3.中間連接體之製造方法
接著，參照圖11至圖18，說明中間連接體之製造方法。
首先，如圖11所示，例如，在用以形成電源匯流條11的銅板11A上黏貼用以形成導電路部14的絕緣 體部16的有機材料16A(相當於「電源匯流條形成工程」的一部分)。銅板11A的厚度T為120μm，長度為數10cm，例如60cm，寬幅(相當於電源匯流條11的高度H)為3mm(參照圖16)。有機材料16A的厚度為例如50μm。有機材料16A係例如BT(雙馬來醯亞胺-三氮雜苯)樹脂、ABF(Ajinomoto Build-Up Film)等。
接著，如圖12所示，載置用以在有機材料16A上形成訊號線15之厚度例如50μm的銅板15A。接著如圖13所示，將銅板15A蝕刻而形成訊號線15。之後，如圖14所示以有機材料16B進行回蝕，並且另外在其上貼合厚度例如50μm的有機材料16C(相當於「導電路部形成工程」)。其中，導電路部14亦可以一般的減成法、或半加成法作成。接著，在成為銅板11A的電源匯流條11的上端面11S的面上形成阻尼電阻Rd(相當於「阻尼電阻工程」)，在阻尼電阻Rd之上形成焊墊18V。
另一方面，如圖15所示，在用以形成接地匯流條12的銅板12A上，塗佈成為電容器10之薄膜絕緣體層13的例如有機絕緣材料(相當於「接地匯流條形成工程」及「絕緣體層形成工程」的一部分)。有機絕緣材料係以使用旋塗等，形成為例如0.4μm等，1μm以下為宜。以薄膜絕緣體層13而言，亦可塗佈絕緣性的無機材料。接著，在薄膜絕緣體層13的表面，使用濺鍍等而閃覆(flash coat)銅11B。接著，在成為銅板12A的接地匯流條12的上面12S的面上形成阻尼電阻Rd，且在阻尼電阻 Rd之上形成焊墊18G。
接著，將圖14的銅板11A的表面、與圖15之經閃覆的銅11B的表面進行粗化。接著，使用矽烷耦合材等，將銅板11A的表面與銅11B的表面強力接著，形成用以形成圖16所示之中間連接體1的單元1A(相當於「接合工程」的一部分)。
接著，如圖17所示，將複數(在本實施形態中為8個)單元1A接合(多重化)，形成單元1A的積層體，亦即中間連接體1的第1次中間物1B(第1次中間物形成工程、接合工程)。其中，在單元1A多重化時，例如形成導電路部14時，以有機材料16A而言，在熱硬化性的BT樹脂薄片上形成訊號線15。此外，以有機材料16C而言，將熱硬化性的BT樹脂薄片塗佈在積層的接下來的單元1A的接地匯流條12的全面。接著，以二層BT樹脂薄片夾入訊號線15，且藉由熱硬化，可在形成導電路部14的同時，使單元1A多重化。其中，單元1A的多重化亦可為與一般之多層基板之製造方法相同的方法。
接著，使第1次中間物1B對應LSI晶片2的尺寸(在本實施形態中為約23mm)，例如藉由雷射切斷長條狀，形成複數中間連接體1的第2次中間物1C(第2次中間物形成工程)。
接著，將複數(在本實施形態中為8個)第2次中間物1C接合，形成圖18所示之中間連接體1(連接體形成工程、接合工程)。亦即，將電源匯流條11、接 地匯流條12、及導電路部14，分別在以薄板的長邊方向(箭號Y方向)相對半導體積體電路2的凸塊裝載面2S成為平行的方式呈豎立的狀態下，形成對應藉由電源焊墊列21VL、接地焊墊列21GL、及訊號焊墊列21SL所致之並列配置作並列配置的中間連接體1。
其中，第2次中間物1C的接合係例如與單元1A的多重化的方法同樣地，使用熱硬化性的BT樹脂薄片來進行。亦即，以形成在二個第2次中間物1C的接合部的BT樹脂薄片，夾著其中一方第2次中間物1C的導電路部14的訊號線15，進行熱硬化，藉此可在形成其中一方第2次中間物1C的導電路部14的同時，接合另一方第2次中間物1C。
4.實施形態的效果
藉由薄板形狀的匯流條11、12、及薄板形狀的導電路部14，對並列配置有焊墊列21GL、21VL的LSI晶片2，進行電力與訊號的供給。此外，電源匯流條11、接地匯流條12、及導電路部14係分別在以薄板的長邊方向(圖2等的箭號Y方向)相對LSI晶片2的凸塊裝載面2S成為平行的方式呈豎立的狀態下，對應LS1晶片2的焊墊的並列配置作並列配置。亦即，在本實施形態中，換言之，中間連接體形成為縱方向的平面構造。因此，藉由本構成之中間連接體1，與習知之由形成為橫方向之平面構造的多層基板所構成的中間連接體相比，不需要形成通 孔等，可一邊維持電源的低阻抗狀態至高頻率區域，一邊對應焊墊數多的半導體積體電路。
此外，在電源匯流條11與接地匯流條12之間設有薄膜絕緣體層13。因此，藉由電源匯流條11與接地匯流條12與薄膜絕緣體層13，可形成電容器10。藉此，在使用匯流條11、12作為中間連接體1的構成中，可將低電源阻抗維持至高頻率區域。
此外，藉由阻尼電阻Rd，可使中間連接體1的電源阻抗特性提升。
<其他實施形態>
本發明並非為限定於藉由上述記述及圖示所說明的實施形態者，例如以下所示之實施形態亦包含在本發明之技術範圍中。
(1)在上述實施形態中，係顯示在電源匯流條11的連接面(上端面)11S上、及接地匯流條12的連接面(上端面)12S上形成阻尼電阻Rd之例，惟並非侷限於此。例如，亦可僅在電源匯流條11的連接面(上端面)11S上、或僅在接地匯流條12的連接面(上端面)12S上形成阻尼電阻Rd。此外，阻尼電阻Rd亦可省略。
(2)電源匯流條亦可包含電源電壓不同的複數種類的電源匯流條。此時，可對應在LSI晶片2必須要有電源電壓不同的複數種類的電源(例如3V(伏特)及1V)的情形。此時，亦可例如在單元1A內包含電源電壓 不同的複數種類的電源匯流條，亦可在單元1A單位，構成使電源電壓為不同。
(3)電源匯流條11、接地匯流條12、及導電路部14之並列配置的順序為任意。亦即，亦可以對應藉由LSI晶片2的電源焊墊列、接地焊墊列、及訊號焊墊列所致之並列配置的方式，適當變更。例如，亦可將作並列配置的順序，形成為導電路部14、接地匯流條12、電源匯流條11的順序，或者亦可形成為導電路部14、電源匯流條11、電源匯流條11、接地匯流條12、接地匯流條12的順序。
(4)在上述實施形態中，係假定將LSI晶片2的晶片尺寸設為約23×23mm，焊墊數為192×192(36864)個，焊墊間距為120μm的情形，顯示出對應該LSI晶片2的焊墊的中間連接體1的構成例，惟並非侷限於此。亦即，本案之中間連接體對於其他任意晶片尺寸、焊墊數、及焊墊間距的LSI晶片，亦可適用。
1‧‧‧中間連接體
2‧‧‧LSI晶片(半導體積體電路)
2S‧‧‧凸塊裝載面
10‧‧‧電容器
11‧‧‧電源匯流條
12‧‧‧接地匯流條
13‧‧‧薄膜絕緣體層
14‧‧‧導電路部
15‧‧‧訊號線(導電路)
16‧‧‧絕緣體部
19‧‧‧基板側凸塊
22‧‧‧凸塊
50‧‧‧電路基板
100‧‧‧半導體裝置
Rd‧‧‧阻尼電阻

Claims (6)

  1. 一種中間連接體，其係設在半導體積體電路與裝載前述半導體積體電路的電路基板之間，且將前述半導體積體電路與前述電路基板作電性連接的中間連接體，前述半導體積體電路係具有：並列配置有由複數電源焊墊所成之電源焊墊列、由複數接地焊墊所成之接地焊墊列、及由複數訊號焊墊所成之訊號焊墊列的凸塊裝載面，前述中間連接體係具備有：細長薄板形狀的電源匯流條，其係至少具有前述電源焊墊列的長度，且連接於前述電源焊墊列的各電源焊墊；細長薄板形狀的接地匯流條，其係至少具有前述接地焊墊列的長度，且連接於前述接地焊墊列的各接地焊墊；薄膜絕緣體層，其係形成在前述電源匯流條與前述接地匯流條之間；及細長薄板形狀的導電路部，其係至少具有前述訊號焊墊列的長度，且包含連接於前述訊號焊墊列的各訊號焊墊的複數導電路，前述電源匯流條、前述接地匯流條、及前述導電路部係分別在以薄板的長邊方向相對前述半導體積體電路的前述凸塊裝載面成為平行的方式呈豎立的狀態下，對應藉由前述電源焊墊列、前述接地焊墊列、及前述訊號焊墊列所致之前述並列配置作並列配置而相接合。
  2. 如申請專利範圍第1項之中間連接體，其中，具備有以下之中的至少一方的阻尼電阻：在前述電源匯流條的上端面亦即對前述半導體積體電路的連接面上，形成在對應前述複數電源焊墊的位置且具有大於前述電源匯流條的薄片電阻的薄片電阻的阻尼電阻；及在前述接地匯流條的上端面亦即對前述半導體積體電路的連接面上，形成在對應前述複數接地焊墊的位置且具有大於前述接地匯流條的薄片電阻的薄片電阻的阻尼電阻。
  3. 如申請專利範圍第1項之中間連接體，其中，前述電源匯流條係包含電源電壓不同的複數種類的電源匯流條。
  4. 一種半導體裝置，其係具備有：具有：並列配置有由複數電源焊墊所成之電源焊墊列、由複數接地焊墊列所成之接地焊墊列、及由複數訊號焊墊所成之訊號焊墊列的焊墊面的半導體積體電路；及如申請專利範圍第1項至第3項中任一項之中間連接體。
  5. 一種中間連接體之製造方法，其係設在半導體積體電路與裝載前述半導體積體電路的電路基板之間，且將前述半導體積體電路與前述電路基板作電性連接的中間連接體 之製造方法，前述半導體積體電路係具有：並列配置有由複數電源焊墊所成之電源焊墊列、由複數接地焊墊所成之接地焊墊列、及由複數訊號焊墊所成之訊號焊墊列的凸塊裝載面，該中間連接體之製造方法係包含：電源匯流條形成工程，其係形成細長薄板形狀的電源匯流條，該細長薄板形狀的電源匯流條至少具有前述電源焊墊列的長度，且連接於前述電源焊墊列的各電源焊墊；接地匯流條形成工程，其係形成細長薄板形狀的接地匯流條，該細長薄板形狀的接地匯流條至少具有前述接地焊墊列的長度，且連接於前述接地焊墊列的各接地焊墊；絕緣體層形成工程，其係在前述電源匯流條與前述接地匯流條之間形成薄膜絕緣體層；導電路部形成工程，其係形成細長薄板形狀的導電路部，該細長薄板形狀的導電路部至少具有前述訊號焊墊列的長度，且包含連接於前述訊號焊墊列的各訊號焊墊的複數導電路；及接合工程，其係將前述電源匯流條、前述接地匯流條、及前述導電路部，分別在以薄板的長邊方向相對前述半導體積體電路的前述凸塊裝載面成為平行的方式呈豎立的狀態下，對應藉由前述電源焊墊列、前述接地焊墊列、及前述訊號焊墊列所致之前述並列配置作並列配置而相接合。
  6. 如申請專利範圍第5項之中間連接體之製造方法，其中，前述接合工程係包含：第1次中間物形成工程，其係將相接合的前述電源匯流條、前述接地匯流條、及前述導電路部進行接合為單元，形成單元的積層體亦即前述中間連接體的第1次中間物；第2次中間物形成工程，其係使前述第1次中間物，對應前述半導體積體電路的尺寸而切斷成長條狀，形成複數前述中間連接體的第2次中間物；及連接體形成工程，其係將複數前述第2次中間物接合而形成該中間連接體。
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