CN109155308B - 堆叠式传输线 - Google Patents

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Abstract

本发明提供一种堆叠式多层传输线。该堆叠式传输线包括至少一对导电迹线，每一导电迹线具有电耦合至其上的多个导电短线。该多个短线安置于不同于该多个导电迹线的一或多个单独空间层中。

Description

堆叠式传输线
技术领域
以下描述是关于与集成电路(integrated circuit；“IC”)配合使用的传输线。更特定而言，以下描述是关于在IC封装内或在印刷电路板(printed circuit board；PCB)上的堆叠式多层微带传输线。
背景技术
微电子元件常常包含半导体材料(诸如，硅或砷化镓)的较薄厚块，其通常称为半导体晶片或晶粒。晶粒通常被设置为个别预封装单元。在一些单元设计中，将晶粒安装至基板或晶片载体，随后将该基板或晶片载体安装于电路面板或载体(诸如，印刷电路板(PCB))上。
主动电路常常装配于晶粒的第一面(例如，前表面)上。为便于电连接至主动电路，晶粒在相同面上设置有接合垫。通常将接合垫以规则阵列置放为围绕晶粒的边缘，或对于许多记忆体装置将其置放入晶粒中心中。接合垫通常由导电金属(诸如，铜或铝)制成，且可约0.5微米(μm)厚。接合垫可包括单层或多层的金属。接合垫的大小可随装置类型变化，但在一侧面上常常量测为数十微米至数百微米。
诸如半导体晶粒的微电子元件通常需要至其他电子组件的许多输入连接及输出连接。晶粒或其他可比装置的输入接触件及输出接触件通常以实质上覆盖晶粒的表面的栅格状图案(通常被称作“面积阵列”)安置，或以可平行于且邻近于晶粒的前表面的每一边缘而延伸的细长列安置或安置在前表面的中心中。晶粒可设置于促进在制造期间及在将晶粒安装于诸如电路板或其他电路面板的外部基板上期间处置晶粒的封装中。举例而言，许多晶粒设置于适合于表面安装的封装中。此通用类型的众多封装已提议用于各种应用。最常见地，所述封装包括介电元件，其通常被称作具有形成为介电质上的经镀覆或经蚀刻金属结构的端子的“晶片载体”。通常借由诸如沿晶粒载体延伸的薄迹线的导电特征及借由在晶粒的接触件与端子或迹线之间延伸的精细引线或电线将端子连接至晶粒的接触件(例如，接合垫)。在表面安装操作中，可将封装置放至电路板上，以使得封装上的每一端子与电路板上的对应接触垫对准。将焊料或其他接合材料设置于端子与接触垫之间。可借由加热组件以便熔化或“回焊”焊料或以其他方式活化接合材料来将封装永久地接合在适当的位置。
输入连接件及输出连接件以及在半导体晶粒封装内进行连接的其他薄迹线可实施为传输线(诸如，微带传输线)，该多个传输线包含具有跨越数微米至数十微米的横截面的导体。另外，传输线可用于将封装互连至PCB载体，且亦可用于在PCB载体上进行各种其他连接。在传输线的导体上可自电路的其他附近导体上传播的信号诱发呈远端串扰(far endcrosstalk；FEXT)形式的杂讯。此可能对经由传输线进行的精确信号传输产生挑战，尤其在传输线的比例及间距变得更细时。
发明内容
根据本发明的一态样，一种多层微电子结构，其包含：第一导电迹线，其安置于载体或封装的第一空间层处而在第一平面中定向，该第一导电迹线与该第一空间层的平面共平面并且该第一空间层的该平面平行于该第一平面；第二导电迹线，其安置于该第一空间层处且与该第一导电迹线共平面，该第二导电迹线的至少一部分平行于该第一导电迹线，该第一导电迹线及该第二导电迹线包含传输线；第一多个导电短线，其安置于该载体或该封装的第二空间层处且电耦合至该第一导电迹线，该第一多个导电短线中的一或多个短线在平面图中完全覆盖该第二导电迹线的一或多个区段而不机械耦合至该第二导电迹线，该第二空间层不同于该第一空间层且平行于该第一空间层；以及第二多个导电短线，其安置于该载体或该封装的第三空间层处且电耦合至该第二导电迹线，该第二多个导电短线在平面图中完全覆盖该第一导电迹线的一或多个区段而不机械耦合至该第一导电迹线，该第三空间层不同于该第一空间层且平行于该第一空间层，该第一多个导电短线及该第二多个导电短线增强该第一导电迹线与该第二导电迹线之间的电容耦合。进一步而言，该第一多个导电短线的短线横向于该第一导电迹线而安置且该第一多个导电短线的该短线与该第一导电迹线至少部分地重叠，且该第二多个导电短线的短线横向于该第二导电迹线而安置且该第二多个导电短线的该短线与该第二导电迹线至少部分地重叠。进一步而言，该第一多个导电短线的个别导电短线的至少一部分与该第二导电迹线至少部分地重叠，且该第一多个导电短线的个别导电短线的该至少一部分不机械耦合至该第二导电迹线，且该第二多个导电短线的个别导电短线的至少一部分与该第一导电迹线至少部分地重叠，且该第二多个导电短线的个别导电短线的该至少一部分不机械耦合至该第一导电迹线。进一步而言，该多层微电子结构包含将该第一多个导电短线电耦合且机械耦合至该第一导电迹线的第一多个导电通孔，及将该第二多个导电短线电耦合且机械耦合至该第二导电迹线的第二多个导电通孔。进一步而言，该多层微电子结构包含：一或多个额外导电迹线，其安置于该第一空间层处，每一额外导电迹线的至少一部分平行于该第一导电迹线及该第二导电迹线；及一或多个额外多个导电短线，其安置于该载体或该封装的一或多个其他空间层处且电耦合至相应的该一或多个额外导电迹线，该一或多个其他空间层不同于该第一空间层且平行于该第一空间层，且该一或多个额外多个导电短线增强该一或多个额外导电迹线与该第一导电迹线或该第二导电迹线之间的电容耦合。进一步而言，该传输线包括补偿部分及剩余部分，该第一多个导电短线及该第二多个导电短线在该传输线的该补偿部分处分别耦合至该第一导电迹线及该第二导电迹线，该补偿部分经配置以减少或消除至少在该传输线的该剩余部分处的远端串扰(FEXT)杂讯。进一步而言，该第一导电迹线及该第二导电迹线包含差分互连件，该第一多个导电短线及该第二多个导电短线经配置以减少或消除在该差分互连件处的差分远端串扰(FEXT)杂讯。进一步而言，该第一多个导电短线的短线以预先判定的短线间隔接合至该第一导电迹线，且该第二多个导电短线的短线以该预先判定的短线间隔接合至该第二导电迹线，该第一多个导电短线的短线沿该传输线的长度与该第二多个导电短线的短线交替。进一步而言，该多层微电子结构包含一对导体，该对导体包含该载体或该封装的电力或接地导体，该对导体安置于不同于该载体或该封装的该第一空间层的空间层处且平行于该第一空间层，且其中该第一多个导电短线或该第二多个导电短线中的至少一者在该对导体的该空间层处形成于该对导体之间的间隔内。进一步而言，该第三空间层包含该第二空间层。
根据本发明的另一态样，一种多层微电子结构，其包含：第一导电迹线，其安置于载体或封装的第一空间层处而在第一平面中定向，该第一导电迹线与该第一空间层的平面共平面并且该第一空间层的该平面平行于该第一平面；第二导电迹线，其安置于该载体或该封装的第二空间层处，该第二导电迹线与该第二空间层的平面共平面，该第二空间层不同于该第一空间层并且该第二空间层的该平面平行于该第一空间层的该平面且平行于该第一平面，该第二导电迹线的至少一部分在平面图中重迭且平行于该第一导电迹线，该第一导电迹线及该第二导电迹线包含传输线；第一多个导电短线，其安置于该载体或该封装的第三空间层处且电耦合至该第一导电迹线，该第一多个导电短线与该第三空间层的平面共平面，该第三空间层不同于该第一空间层及该第二空间层且该第三空间层的该平面平行于该第一空间层的该平面且平行于该第一平面，该第一多个导电短线中的一或多个短线在平面图中完全覆盖该第二导电迹线的一或多个区段而不机械耦合至该第二导电迹线；以及第二多个导电短线，其安置于该载体或该封装的第四空间层上且电耦合至该第二导电迹线，该第二多个导电短线与该第四空间层的平面共平面，该第四空间层不同于该第一空间层及该第二空间层并且该第四空间层的该平面平行于该第一空间层的该平面且平行于该第一平面，该第二多个导电短线中的一或多个短线在平面图中完全覆盖该第一导电迹线的一或多个区段而不机械耦合至该第一导电迹线，该第一多个导电短线及该第二多个导电短线增强该第一导电迹线与该第二导电迹线的间的电容耦合。进一步而言，该第一多个导电短线面向该第二导电迹线地接合至该第一导电迹线的表面，且该第二多个导电短线面向该第一导电迹线地接合至该第二导电迹线的表面。进一步而言，该第一多个导电短线背向该第二导电迹线地接合至该第一导电迹线的表面，且该第二多个导电短线背向该第一导电迹线地接合至该第二导电迹线的表面。进一步而言，该第四空间层包含该载体或该封装的该第三空间层，且其中该第一多个导电短线的短线及该第二多个导电短线的短线具有预先判定的间隔，该第一多个导电短线的短线沿该传输线的长度与该第二多个导电短线的短线交替。进一步而言，该传输线的组合电容匹配基于该第一多个导电短线及该第二多个导电短线的配置的该传输线的组合电感。
根据本发明的又另一态样，一种制造多层微电子结构的方法，其包含：形成传输线，包括：在载体或封装的第一空间层处形成第一导电迹线而在第一平面中定向，该第一导电迹线与该第一空间层的平面共平面并且该第一空间层的该平面平行于该第一平面；在该载体或该封装的第二空间层处形成第二导电迹线，该第二导电迹线与该第二空间层的平面共平面，并且该第二空间层的该平面平行于该第一平面，该第二导电迹线的至少一部分平行于该第一导电迹线，该第一导电迹线及该第二导电迹线包含该传输线；增强该第一导电迹线与该第二导电迹线之间的电容耦合，包括：在该载体或该封装的第三空间层处形成第一多个导电短线，该第一多个导电短线与该第三空间层的平面共平面，该第三空间层不同于该第一空间层或该第二空间层且该第三空间层的该平面平行于该第一空间层和该第二空间层的该平面且平行于该第一平面，该第一多个导电短线中的一或多个短线在平面图中完全覆盖该第二导电迹线的一或多个区段而不机械耦合至该第二导电迹线；将该第一多个导电短线电耦合至该第一导电迹线；在该载体或该封装的第四空间层处形成第二多个导电短线，该第二多个导电短线与该第四空间层的平面共平面，该第四空间层不同于该第一空间层及该第二空间层并且该第四空间层的该平面平行于该第一空间层和该第二空间层的该平面且平行于该第一平面，该第二多个导电短线中的一或多个短线在平面图中完全覆盖该第一导电迹线的一或多个区段而不机械耦合至该第一导电迹线；以及将该第二多个导电短线电耦合至该第二导电迹线。进一步而言，该方法包含形成横向于该第一导电迹线及该第二导电迹线的平行部分的该第一多个导电短线及该第二多个导电短线的短线，该第一多个导电短线的短线与该第二多个导电短线的短线交替。进一步而言，该方法包含使用安置于不同于该第一空间层的空间层处的第一导电通孔将该第一多个导电短线耦合至该第一导电迹线，且使用安置于不同于该第二空间层的空间层处的第二导电通孔将该第二多个导电短线耦合至该第二导电迹线。进一步而言，该方法包含将该第一多个导电短线形成或耦合至该第一导电迹线的顶侧表面，且将该第二多个导电短线形成或耦合至该第二导电迹线的对应顶侧表面，或将该第一多个导电短线形成或耦合至该第一导电迹线的底侧表面，且将该第二多个导电短线形成或耦合至该第二导电迹线的对应底侧表面。进一步而言，该方法包含基于相对于该第一导电迹线及该第二导电迹线配置该第一多个导电短线及该第二多个导电短线，减少或消除该传输线上的远端串扰(FEXT)杂讯。进一步而言，该方法包含基于相对于该第一导电迹线及该第二导电迹线配置该第一多个导电短线及该第二多个导电短线，将该传输线的组合电感的量值与该传输线的组合电容的量值匹配。进一步而言，该方法包含基于在不同于该第一空间层或该第二空间层的一或多个空间层中配置该第一多个导电短线及该第二多个导电短线，缩短该第一导电迹线与该第二导电迹线的间距或增加该载体上或该封装内的每一区域的导电迹线的数量，从而形成多层三维配置。进一步而言，该第二空间层包含该第一空间层且该第四空间层包含该第三空间层。
附图说明
参考附图阐述实施方式。在该多个图式中，参考标号的最左侧数位识别首次出现该参考标号的图式。在不同图式中使用同一参考标号指示类似或相同物件。
对此论述，在图式中所说明的装置及系统展示为具有大量组件。如本文中所描述，装置及/或系统的各种实施方案可包括更少组件且保持在本发明的范畴内。替代地，装置及/或系统的其他实施可包括额外组件或所描述组件的各种组合，且保持在本发明的范畴内。说明中所展示的尺寸或比例是出于论述目的。所描述及所说明的装置及组件可具有不同尺寸，且保持在本发明的范畴内。
图1展示一对邻近导电迹线，其说明远端串扰杂讯且提供用于所揭示的技术及装置的实例环境。
图2展示堆叠式传输线的实例具体实例。
图3展示堆叠式传输线的两个实例具体实例。
图4展示根据实例具体实例的具有通孔的实例堆叠式传输线。
图5展示根据另一实例具体实例的具有通孔的另一实例堆叠式传输线。
图6至图11展示根据各种具体实例的堆叠式传输线的额外实例。
图12为根据实施方案的说明用于形成堆叠式传输线的实例制程的流程图。
具体实施方式
概述
揭示一种堆叠式多层微电子结构。在实施方案中，堆叠式多层结构包含经配置以减少或消除基于远端串扰(far end crosstalk，FEXT)的杂讯(可诱发至传输线上)的三维传输线。堆叠式传输线包括可包含微带传输线的至少一对导电迹线。每一导电迹线具有电耦合至其上的多个导电短线。短线安置于不同于导电迹线的一或多个单独空间层中，从而形成堆叠式三维(多层)结构。短线的定位或置放增强了导电迹线之间的电容耦合，从而匹配迹线的电感耦合，且借此减少或消除FEXT杂讯的振幅。
在各种实施方案中，堆叠式传输线安置于诸如印刷电路板(PCB)或其类似者的载体上，或安置于诸如集成电路(IC)封装或其类似者的封装上或封装内。在实施方案中，堆叠式传输线结构安置于载体或封装的多个空间层处。换言之，结构包括组件或材料的多个三维层。
在一个具体实例中，导电短线耦合至导电迹线的顶侧或底侧表面。在具体实例中，短线及导电迹线重叠，且在重叠部分处经机械及电接合。在类似具体实例中，短线及导电迹线以一层接着一层的方式按层形成(例如，借由沉积、镀覆等)，且重叠部分将短线接合至导电迹线。在另一具体实例中，使用导电通孔将导电短线耦合至导电迹线的顶侧或底侧表面。在具体实例中，通孔将短线耦合(机械及电耦合)至其相应迹线。在额外具体实例中，可使用其他技术将短线耦合至导电迹线，且在每种状况下，借由将短线耦合至导电迹线而形成三维多层结构。
在其他实施方案中，额外导电迹线可安置有(例如，附近、邻近、平行安置等)一对导电迹线，且可在载体上或封装内形成额外传输线。在实施方案中，额外短线耦合至额外导电迹线，以借由增强迹线之间的电容耦合来减轻FEXT杂讯。
所揭示的技术及装置的优势是多样的且包括：1)减少或消除远端串扰(FEXT)杂讯；2)借由减少迹线之间所诱发的杂讯来使迹线的布线更密集；3)归因于堆叠式三维配置，能够形成在迹线之间具有较细间距的较窄迹线；4)相比于基于堆叠式3D配置的单平面配置，载体上或封装中具有更多可使用的空间；5)可借由优化或最小化载体及封装实际面积来实现成本优势；以及6)归因于传输线上的杂讯减少，电效能得到改良。其他优势对于本领域的技术人员将亦显而易见。
参考电组件及电子组件以及变化的载体及封装论述各种实施方案及配置。尽管可提及特定组件(亦即，集成电路(IC)晶片晶粒、晶圆、基板、印刷电路板(PCB)、离散组件等)，但此并不意欲是限制性的，且是为了易于论述及便于说明。所论述的技术及装置适用于任何类型或数目的封装、经封装电路或组件、电路(例如，集成电路(IC)、混合电路、ASIC、记忆体装置、处理器等)、电组件(例如，感测器、电晶体、二极体等)、组件的群组、载体结构(例如，晶圆、基板、面板、板、PCB等)及类似者。除非规定，否则对特定组件的参考亦适用于其他类型的微电子元件。
在下文使用多个实例来更详细地解释实施方案。尽管在此处且在下文论述各种实施方案及实例，但其他实施方案及实例可借由组合个别实施方案及实例的特征及元件而成为可能。
实例堆叠式传输线
图1说明一对邻近导电迹线102及104，其说明远端串扰诱发的杂讯且提供用于所揭示的技术及装置的实例环境。贯穿图式对导电迹线(例如，102及104)的说明并不按比例，而是为方便起见而说明。在各种具体实例中，导电迹线(102、104)可具有变化的长度、宽度、形状、横截面、布线及其类似者。一般而言，导电迹线(102、104)具有实质上平行且极其接近地延行的至少一部分。
如说明中所展示，信号可有意地在“驱动线”或“干扰线”(例如，导电迹线102)上传播。由于“未驱动线”或“被干扰线”(例如，导电迹线104)的至少部分实质上平行于且极其接近于驱动线(102)而延行，因此未驱动线(104)及驱动线(102)可在信号传播期间在其间形成电感耦合。电感耦合可包括自电感Ls及互电感Lm。因此，如图1中所示，远端串扰(FEXT)杂讯信号可自驱动线(102)诱发至未驱动线(104)上。
一般而言，诱发至未驱动线(104)上的FEXT杂讯信号是由两个迹线(102、104)之间的电容耦合相对于两个迹线(102、104)之间的电感耦合的差值引起的。电容耦合可包括自电容Cs及互电容Cm。若比率Cm/Cs与比率Lm/Ls之间的差值减小至零，则FEXT杂讯信号的振幅减小至零。
参看图2及图3，在各种实施方案中，堆叠式传输线200可增强第一导电迹线(102)与第二导电迹线(104)之间的电容耦合，且最小化比率Cm/Cs与比率Lm/Ls之间的差值。此将FEXT杂讯信号的振幅减小至可忽略的值或减小至零。如图2及图3中所展示，在各种实施方案中，堆叠式传输线200包含多层微电子结构200，其具有安置于载体或封装的第一空间层(例如，层AA)处的第一导电迹线102，及安置于第一空间层AA处(如在图2处所展示)或安置于不同于第一空间层AA的另一空间层AB处(如在图3(A)及图3(B)处所展示)的第二导电迹线104。
空间层(例如，空间层AA、AB、BB、CC、DD)在本文中被定义为构成载体或封装的或在载体或封装内的实际或虚拟平面(在图式中说明为X-Y平面，但在维持本文中所描述的相对空间关系时可适用于其他平面)。举例而言，载体可由三维空间中的多个层组成，且亦可包括在载体的最高实际层上方的多个虚拟层，其中通常安置有组件、迹线及其他物件。类似地，封装可由其内及其外的多个实际或虚拟层组成，包括用于组件、迹线等的层。
在本发明中，所论述的空间层与导电材料的实际层相关联，该多个实际层以多层三维配置形成或堆叠。空间层平面可经定义以具有印刷电路板(PCB)上的典型导电迹线的厚度(例如，数十微米)至密集封装集成电路(IC)晶片上的典型导电迹线的厚度(例如，小于10微米)。当就X-Y平面进行说明时，描述为在不同于其他组件的空间层上的组件在三维空间中是在其他组件上方或下方(+Z或-Z)。
如图2及图3中所展示，无论第一导电迹线(102)及第二导电迹线(104)安置于相同空间层上(例如，图2)还是安置于不同空间层上(例如，图3)，第二导电迹线104的至少部分皆平行于第一导电迹线102，且极其接近于第一导电迹线102。在各种实施方案中，第一导电迹线(102)及第二导电迹线(104)包含用于载体处或封装内的资料、电力或其他信号传输的传输线。
在实施方案中，堆叠式传输线200包括安置于载体或封装的另一空间层BB处的第一多个导电短线202(例如，导电片件、短线迹线、分路等)。空间层BB不同于空间层AA及空间层AB。换言之，第一多个导电短线202安置于不同于第一导电迹线102或第二导电迹线104的空间层处。举例而言，如图2及图3中所展示，第一多个导电短线202在第一导电迹线102上方或第一导电迹线102下方(在单独层中)堆叠或形成。在实施方案中，第一多个导电短线202电耦合至第一导电迹线102。
在实施方案中，堆叠式传输线200包括安置于载体或封装的空间层CC处的第二多个导电短线204。空间层CC不同于空间层AA及空间层AB(但在一些具体实例中可与空间层BB相同)。换言之，第二多个导电短线204安置于不同于第一导电迹线102或第二导电迹线104的空间层处。举例而言，如图2及图3中所展示，第二多个导电短线204在第二导电迹线102上方或第二导电迹线102下方(在单独层中)堆叠或形成。在实施方案中，第二多个导电短线204电耦合至第二导电迹线104。
在实施方案中，第一多个导电短线(202)及第二多个导电短线(204)增强了第一导电迹线(102)与第二导电迹线(104)之间的电容耦合。归因于短线202及204的经增强电容耦合减少了传输线200上所诱发的FEXT杂讯的振幅。
在一些实施方案中，如图2及图3中所展示，第一多个导电短线(202)及第二多个导电短线(204)分别直接机械耦合至第一导电迹线(102)及第二导电迹线(104)。举例而言，在一些具体实例中，第一多个导电短线(202)及第二多个导电短线(204)分别与第一导电迹线(102)及第二导电迹线(104)重叠并与的机械接合。在其他具体实例中，第一多个导电短线(202)及第二多个导电短线(204)分别在一或多个制程中形成有第一导电迹线(102)及第二导电迹线(104)(使用沉积、蚀刻等)。举例而言，第一多个导电短线(202)及第二多个导电短线(204)可在第一制程中形成，且第一导电迹线(102)及第二导电迹线(104)可在第二制程中形成，以便机械接合且电接合至第一多个导电短线(202)及第二多个导电短线(204)。在另外具体实例中，可使用额外或替代制程以在两个、三个或四个不同空间层上形成迹线(102及104)及短线(202及204)(如图2至图10中所展示)。
在另一实施方案中，如图4及图5中所展示，堆叠式传输线200包括将第一多个导电短线202电耦合且机械耦合至第一导电迹线102的第一多个导电通孔402，及将第二多个导电短线204电耦合且机械耦合至第二导电迹线104的第二多个导电通孔404。在实施方案中，第一导电迹线(102)及第二导电迹线(104)在空间层AA处，且第一多个导电短线(202)及第二多个导电短线(204)在与层AA分隔开的另一空间层BB处，分隔距离为通孔(402及404)的高度。
在各种实施方案中，如图2至图10中所展示，第一多个导电短线202的一或多个个别短线横向于第一导电迹线102而安置且至少部分地由第一导电迹线102重叠，且第二多个导电短线204的一或多个个别短线横向于第二导电迹线104而安置且至少部分地由第二导电迹线104重叠。另外，在一些具体实例中，如图4、图5及图7至图10中所展示，第一多个导电短线202的一或多个个别短线至少部分地由第二导电迹线104重叠，而不机械耦合至第二导电迹线104，且第二多个导电短线204的一或多个个别短线至少部分地由第一导电迹线102重叠，而不机械耦合至该第一导电迹线102。
在各种实施方案中，如图4至图7及图9至图10中所展示，第一多个导电短线202的短线以预先判定的短线间隔接合至第一导电迹线102，且第二多个导电短线204的短线以同一预先判定的短线间隔接合至第二导电迹线104。在实施方案中，第一多个导电短线202的短线沿传输线200的长度与第二多个导电短线204的短线交替。短线(202及204)的使用及短线(202及204)的交替配置允许迹线(102、104)及传输线200间隔更近，具有更细的间距，以用于更密集封装的载体或封装。
在替代具体实例中，第一多个导电短线(202)或第二多个导电短线(204)的一或多个短线可以并非分别横向于第一导电迹线(102)或第二导电迹线(104)的角度分别耦合至第一导电迹线(102)或第二导电迹线(104)。在具体实例中，第一多个导电短线(202)或第二多个导电短线(204)的一或多个短线可仍彼此平行而配置，同时并不横向于相应的导电迹线(102或104)。
参看图5，在具体实例中，载体或封装可包括接地平面、电力栅格或其类似者，包括至少一对导体502，该至少一对导体502包含安置于特定空间层(例如，层DD)上的电力导体或接地导体。在具体实例中，接地平面、电力栅格等的空间层DD亦可用于第一多个导电短线(202)及/或第二多个导电短线(204)的定位。举例而言，第一多个导电短线(202)或第二多个导电短线(204)中的至少一者可形成于接地平面、电力栅格等的导体502之间的空间内。在一个实例中，可借由蚀刻或其类似者在接地平面上形成凹陷部或孔，且第一多个导电短线(202)及/或第二多个导电短线(204)可形成于凹陷部或孔内。在具体实例中，空间层DD为不同于传输线200的第一导电迹线(102)或第二导电迹线(104)的空间层(AA)的层。
所展示的技术及装置亦适用于具有多于一对导电迹线(102、104)的布线配置。如图6、图7、图10及图11处所展示，一或多个额外导电迹线(602、1002)亦可安置于空间层AA处。每一额外导电迹线(602、1002)的至少部分平行于且接近于第一导电迹线(102)及/或第二导电迹线(104)。因此，额外导电迹线(602、1002)与第一导电迹线(102)及/或第二导电迹线(104)之间存在电感耦合，其可使FEXT杂讯诱发至导电迹线(102、104、602、1002)中的一或多者上。
在实施方案中，一或多个额外多个导电短线(604、1004)安置于载体或封装的一或多个其他空间层处，其中一或多个其他空间层不同于空间层AA(但在一些具体实例中可与层BB或层CC相同)。一或多个额外多个导电短线(604、1004)电耦合至相应的一或多个额外导电迹线(602、1002)，从而形成多层级堆叠式传输线200。在实施方案中，一或多个额外多个导电短线(604、1004)增强了一或多个额外导电迹线(602、1002)与第一导电迹线(102)或第二导电迹线(104)之间的电容耦合，借此减少或消除迹线(102、104、602、1002)中的FEXT杂讯。
如图8及图9中所展示，在各种具体实例中，堆叠式传输线200可具有多种三维形式。多个导电短线(202、204、602及1002)可安置于相同空间层上(例如，如在图8(A)及图9(A)中)，或多个导电短线(202、204、602及1002)中的一或多者可安置于不同空间层上(例如，如在图8(B)及图8(C)以及图9(B)及图9(C)中)。
当多个导电短线(202、204、602、1002)中的一或多者安置于相同空间层上时，短线(202、204、602、1002)可以交替图案配置(第一多个导电短线202的短线沿传输线200的长度与第二多个导电短线204的短线及额外多个短线(602、1002)的任何额外短线交替)。短线(202、204)及任何额外短线(602及1002)具有预先判定的短线间隔(如在图4至图7及图9至图11处所展示)。在具体实例中，传输线200的组合电容匹配基于第一多个导电短线(202)及第二多个导电短线(204)以及任何额外多个短线(602、1002)(若存在)的配置的传输线200的组合电感。
当多个导电短线(202、204、602及1002)中的一或多者安置于不同空间层上时，亦可使用一或多个图案或配置。在一个实例中，如图8(B)及图9(B)中所展示，第一多个导电短线202面向第二导电迹线104地接合至第一导电迹线102的表面，且第二多个导电短线204面向第一导电迹线102地接合至第二导电迹线104的表面。在另一实例中，如图8(C)及图9(C)中所展示，第一多个导电短线202背向第二导电迹线104地接合至第一导电迹线102的表面，且第二多个导电短线204背向第一导电迹线102地接合至第二导电迹线104的表面。与此同时，传输线200的组合电容匹配基于第一多个导电短线202及第二多个导电短线204以及任何额外多个短线(602、1002)(若存在)的配置的传输线200的组合电感。
参看图10及图11，在一些实施方案中，当一或多对导电迹线(例如，对102与104；及对602与1002)存在时，导电迹线对中的一或多对可包含差分互连件。举例而言，该对导电迹线可用于差分传信。在实施方案中，耦合至相应导电迹线中的每一者的多个导电短线(例如，短线202与204；及短线604与1004)经配置以减少或消除每一差分互连件处的差分远端串扰(FEXT)杂讯。
在实施方案中，如在图11处所展示，传输线200(包括差分对)的导电迹线(102、104、602、1002)可包括在传输线200的一部分处的导电短线(202、204、602、1002)。换言之，传输线200沿迹线(102、104、602、1002)的整个长度可不包括导电短线(202、204、602、1002)。在实施方案中，如图11中所展示，传输线200包括补偿部分1102及剩余部分1104。多个导电短线(202、204、602、1002)在传输线200的补偿部分1102处耦合至相应的导电迹线(102、104、602、1002)。剩余部分1104可不含导电短线(若需要)。在实施方案中，补偿部分1102经配置以减少或消除传输线200的剩余部分1104处或补偿部分1102及剩余部分1104处的远端串扰(FEXT)杂讯。
在各种具体实例中，导电短线(202、204、604、1004)及通孔(402、404)由诸如金属(例如，铜、金、钛、铬、铝等)、合金的导电材料或其他导电材料组成。在一些具体实例中，导电短线(202、204、604、1004)及通孔(402、404)由与导电迹线(102、202、602、1002)相同的导电材料组成。
在一些实施方案中，如图2至图7中所展示，导电短线(202、204、604)为由相关联的导电迹线(102、202、602)完全或部分重叠的较短的短线，而一些短线(202、204、604)自相关联的导电迹线(102、202、602)的一侧横向延伸。在一些实例中，如图6至图7中所展示，导电短线(202、204、604)以交替图案自相关联的导电迹线(102、202、602)的交替侧延伸。在其他实施方案中，如图8至图11中所展示，导电短线(202、204、604、1004)可略微较长，且自相关联的导电迹线(102、202、602、1002)的两侧横向延伸。
实例制程
图12为根据各种实施方案的说明用于形成堆叠式传输线(诸如，传输线200)的实例制程1200的流程图。制程1200描述在载体上，在封装上或封装内，或在另一电路环境处形成多层微电子结构。在各种具体实例中，三维堆叠式传输线减少或消除诱发至传输线上的远端串扰(FEXT)杂讯。图12的制程参考图1至图11及上文论述。
参看图12，在1202处，制程包括在载体上或在封装上或封装内形成包括至少两个导体的传输线。在具体实例中，传输线可包含微带传输线。在另一具体实例中，每对两个导体可包含差分互连件。形成传输线包括以下区块：
在区块1204处，制程包括在载体或封装的第一空间层处形成第一导电迹线(诸如，导电迹线102)。在区块1206处，制程包括在载体或封装的第二空间层处形成第二导电迹线(诸如，导电迹线104)。在一个实例中，第二空间层包含第一空间层。换言之，第一导电迹线及第二导电迹线可形成于相同层上或不同层上。第一导电迹线及第二导电迹线可借由沉积、镀覆、蚀刻或其类似者而形成。第二导电迹线的至少部分接近于且平行于第一导电迹线。第一导电迹线及第二导电迹线包含传输线。
在区块1208处，制程包括增强第一导电迹线与第二导电迹线之间的电容耦合，以接近或匹配第一导电迹线及第二导电迹线的电感耦合。增强电容耦合包括以下区块：
在区块1210处，制程包括在载体或封装的第三空间层处形成第一多个导电短线(诸如，导电短线202)，第三空间层不同于第一空间层或第二空间层。在区块1212处，制程包括将第一多个导电短线电耦合至第一导电迹线。在区块1214处，制程包括在载体或封装的第四空间层处形成第二多个导电短线(诸如，导电短线204)，第四空间层不同于第一空间层及第二空间层。在一个实例中，第四空间层包含第三空间层。换言之，第一多个导电短线及第二多个导电短线可形成于相同层上或不同层上。在区块1216处，制程包括将第二多个导电短线电耦合至第二导电迹线。
在具体实例中，传输线包括补偿部分(诸如，补偿部分1102)及剩余部分(诸如，剩余部分1104)。在具体实例中，第一多个导电短线及第二多个导电短线在传输线的补偿部分处分别耦合至第一导电迹线及第二导电迹线。在具有短线的情况下，补偿部分经配置以减少或消除传输线的剩余部分处或传输线的补偿部分及剩余部分处的远端串扰(FEXT)杂讯。
第一多个导电短线及第二多个导电短线亦可借由沉积、镀覆、蚀刻或其类似者而形成。在替代实例中，导电短线在与导电迹线相同的制程中或在单独制程中形成。在实施方案中，制程包括形成横向于第一导电迹线及第二导电迹线的平行部分的第一多个导电短线及第二多个导电短线的短线。在一个实例中，第一多个导电短线的短线沿传输线的长度与第二多个导电短线的短线交替。
在另一实施方案中，制程包括使用安置于不同于第一空间层的空间层处的第一导电通孔将第一多个导电短线耦合至第一导电迹线，且使用安置于不同于第二空间层的空间层处的第二导电通孔将第二多个导电短线耦合至第二导电迹线。换言之，导电通孔将导电短线机械耦合且电耦合至相应的导电迹线。另外，通孔使导电短线与相应的导电迹线偏离，偏移距离等于通孔的高度。
在另一实施方案中，制程包括将第一多个导电短线形成或耦合至第一导电迹线的顶侧表面，且将第二多个导电短线形成或耦合至第二导电迹线的对应顶侧表面。在另一实例中，制程包括将第一多个导电短线形成或耦合至第一导电迹线的底侧表面，且将第二多个导电短线形成或耦合至第二导电迹线的对应底侧表面。在其他实例中，导电短线以其他配置耦合至导电迹线。
在各种实施方案中，制程包括基于相对于第一导电迹线及第二导电迹线配置第一多个导电短线及第二多个导电短线，使传输线的组合电感的量值与传输线的组合电容的量值匹配。在另一实例中，制程包括基于相对于第一导电迹线及第二导电迹线配置第一多个导电短线及第二多个导电短线，减少或消除传输线上的远端串扰(FEXT)杂讯。
在替代实施方案中，制程包括基于在不同于第一空间层或第二空间层的一或多个空间层中配置第一多个导电短线及第二多个导电短线，缩短第一导电迹线及第二导电迹线的间距或增加载体上或封装内的每一区域的导电迹线的数量，从而形成多层三维配置。
与所说明或所论述的组态不同的堆叠式传输线200的组态在不同实施方案的情况下是有可能的，且是在本发明的范畴内。相比图1至图11中所展示的实例中所说明的情况，变化可具有更少元件，或其相比所展示的实例可具有更多或替代元件。
本文中所描述的制程次序并不意欲被解释为限制性的，且可按任何次序组合任何数目个所描述制程区块，以实施制程或替代制程。另外，可在不脱离本文中所描述的标的物的精神及范畴的情况下自制程删除个别区块。此外，可在不脱离本文中所描述的标的物的范畴的情况下以任何适合的材料或其组合实施制程。在替代实施方案中，其他技术可以各种组合包括于制程中，且保持在本发明的范畴内。
结论
尽管已以特定针对结构特征及/或方法动作的语言描述本发明的实施方案，但应理解实施方案未必限于所描述的特定特征或动作。确切而言，以实施实例装置及技术的代表性形式揭示特定特征及动作。
本文的每项权利要求构成单独具体实例，且组合不同权利要求的具体实例及/或不同具体实例在本发明的范畴内，且一般本领域的技术人员在查阅本发明的后将即刻明白。

Claims (23)

1.一种多层微电子结构，其包含：
第一导电迹线，其安置于载体或封装的第一空间层处而在第一平面中定向，该第一导电迹线与该第一空间层的平面共平面并且该第一空间层的该平面平行于该第一平面；
第二导电迹线，其安置于该第一空间层处且与该第一导电迹线共平面，该第二导电迹线的至少一部分平行于该第一导电迹线，该第一导电迹线及该第二导电迹线包含传输线；
第一多个导电短线，其安置于该载体或该封装的第二空间层处且电耦合至该第一导电迹线，该第一多个导电短线中的一或多个短线在平面图中完全覆盖该第二导电迹线的一或多个区段而不机械耦合至该第二导电迹线，该第二空间层不同于该第一空间层且平行于该第一空间层；以及
第二多个导电短线，其安置于该载体或该封装的第三空间层处且电耦合至该第二导电迹线，该第二多个导电短线在平面图中完全覆盖该第一导电迹线的一或多个区段而不机械耦合至该第一导电迹线，该第三空间层不同于该第一空间层且平行于该第一空间层，该第一多个导电短线及该第二多个导电短线增强该第一导电迹线与该第二导电迹线之间的电容耦合。
2.如权利要求1的多层微电子结构，其中该第一多个导电短线的短线横向于该第一导电迹线而安置且该第一多个导电短线的该短线与该第一导电迹线至少部分地重叠，且该第二多个导电短线的短线横向于该第二导电迹线而安置且该第二多个导电短线的该短线与该第二导电迹线至少部分地重叠。
3.如权利要求2的多层微电子结构，其中该第一多个导电短线的个别导电短线的至少一部分与该第二导电迹线至少部分地重叠，且该第一多个导电短线的个别导电短线的该至少一部分不机械耦合至该第二导电迹线，且该第二多个导电短线的个别导电短线的至少一部分与该第一导电迹线至少部分地重叠，且该第二多个导电短线的个别导电短线的该至少一部分不机械耦合至该第一导电迹线。
4.如权利要求1的多层微电子结构，其进一步包含将该第一多个导电短线电耦合且机械耦合至该第一导电迹线的第一多个导电通孔，及将该第二多个导电短线电耦合且机械耦合至该第二导电迹线的第二多个导电通孔。
5.如权利要求1的多层微电子结构，其进一步包含：一或多个额外导电迹线，其安置于该第一空间层处，每一额外导电迹线的至少一部分平行于该第一导电迹线及该第二导电迹线；及一或多个额外多个导电短线，其安置于该载体或该封装的一或多个其他空间层处且电耦合至相应的该一或多个额外导电迹线，该一或多个其他空间层不同于该第一空间层且平行于该第一空间层，且该一或多个额外多个导电短线增强该一或多个额外导电迹线与该第一导电迹线或该第二导电迹线之间的电容耦合。
6.如权利要求1的多层微电子结构，其中该传输线包括补偿部分及剩余部分，该第一多个导电短线及该第二多个导电短线在该传输线的该补偿部分处分别耦合至该第一导电迹线及该第二导电迹线，该补偿部分经配置以减少或消除至少在该传输线的该剩余部分处的远端串扰(FEXT)杂讯。
7.如权利要求1的多层微电子结构，其中该第一导电迹线及该第二导电迹线包含差分互连件，该第一多个导电短线及该第二多个导电短线经配置以减少或消除在该差分互连件处的差分远端串扰(FEXT)杂讯。
8.如权利要求1的多层微电子结构，其中该第一多个导电短线的短线以预先判定的短线间隔接合至该第一导电迹线，且该第二多个导电短线的短线以该预先判定的短线间隔接合至该第二导电迹线，该第一多个导电短线的短线沿该传输线的长度与该第二多个导电短线的短线交替。
9.如权利要求1的多层微电子结构，其进一步包含一对导体，该对导体包含该载体或该封装的电力或接地导体，该对导体安置于不同于该载体或该封装的该第一空间层的空间层处且平行于该第一空间层，且其中该第一多个导电短线或该第二多个导电短线中的至少一者在该对导体的该空间层处形成于该对导体之间的间隔内。
10.如权利要求1的多层微电子结构，其中该第三空间层包含该第二空间层。
11.一种多层微电子结构，其包含：
第一导电迹线，其安置于载体或封装的第一空间层处而在第一平面中定向，该第一导电迹线与该第一空间层的平面共平面并且该第一空间层的该平面平行于该第一平面；
第二导电迹线，其安置于该载体或该封装的第二空间层处，该第二导电迹线与该第二空间层的平面共平面，该第二空间层不同于该第一空间层并且该第二空间层的该平面平行于该第一空间层的该平面且平行于该第一平面，该第二导电迹线的至少一部分在平面图中重迭且平行于该第一导电迹线，该第一导电迹线及该第二导电迹线包含传输线；
第一多个导电短线，其安置于该载体或该封装的第三空间层处且电耦合至该第一导电迹线，该第一多个导电短线与该第三空间层的平面共平面，该第三空间层不同于该第一空间层及该第二空间层且该第三空间层的该平面平行于该第一空间层的该平面且平行于该第一平面，该第一多个导电短线中的一或多个短线在平面图中完全覆盖该第二导电迹线的一或多个区段而不机械耦合至该第二导电迹线；以及
第二多个导电短线，其安置于该载体或该封装的第四空间层上且电耦合至该第二导电迹线，该第二多个导电短线与该第四空间层的平面共平面，该第四空间层不同于该第一空间层及该第二空间层并且该第四空间层的该平面平行于该第一空间层的该平面且平行于该第一平面，该第二多个导电短线中的一或多个短线在平面图中完全覆盖该第一导电迹线的一或多个区段而不机械耦合至该第一导电迹线，该第一多个导电短线及该第二多个导电短线增强该第一导电迹线与该第二导电迹线的间的电容耦合。
12.如权利要求11的多层微电子结构，其中该第一多个导电短线面向该第二导电迹线地接合至该第一导电迹线的表面，且该第二多个导电短线面向该第一导电迹线地接合至该第二导电迹线的表面。
13.如权利要求11的多层微电子结构，其中该第一多个导电短线背向该第二导电迹线地接合至该第一导电迹线的表面，且该第二多个导电短线背向该第一导电迹线地接合至该第二导电迹线的表面。
14.如权利要求11的多层微电子结构，其中该第四空间层包含该载体或该封装的该第三空间层，且其中该第一多个导电短线的短线及该第二多个导电短线的短线具有预先判定的间隔，该第一多个导电短线的短线沿该传输线的长度与该第二多个导电短线的短线交替。
15.如权利要求11的多层微电子结构，其中该传输线的组合电容匹配基于该第一多个导电短线及该第二多个导电短线的配置的该传输线的组合电感。
16.一种制造多层微电子结构的方法，其包含：
形成传输线，包括：
在载体或封装的第一空间层处形成第一导电迹线而在第一平面中定向，该第一导电迹线与该第一空间层的平面共平面并且该第一空间层的该平面平行于该第一平面；
在该载体或该封装的第二空间层处形成第二导电迹线，该第二导电迹线与该第二空间层的平面共平面，并且该第二空间层的该平面平行于该第一平面，该第二导电迹线的至少一部分平行于该第一导电迹线，该第一导电迹线及该第二导电迹线包含该传输线；
增强该第一导电迹线与该第二导电迹线之间的电容耦合，包括：
在该载体或该封装的第三空间层处形成第一多个导电短线，该第一多个导电短线与该第三空间层的平面共平面，该第三空间层不同于该第一空间层或该第二空间层且该第三空间层的该平面平行于该第一空间层和该第二空间层的该平面且平行于该第一平面，该第一多个导电短线中的一或多个短线在平面图中完全覆盖该第二导电迹线的一或多个区段而不机械耦合至该第二导电迹线；
将该第一多个导电短线电耦合至该第一导电迹线；
在该载体或该封装的第四空间层处形成第二多个导电短线，该第二多个导电短线与该第四空间层的平面共平面，该第四空间层不同于该第一空间层及该第二空间层并且该第四空间层的该平面平行于该第一空间层和该第二空间层的该平面且平行于该第一平面，该第二多个导电短线中的一或多个短线在平面图中完全覆盖该第一导电迹线的一或多个区段而不机械耦合至该第一导电迹线；以及
将该第二多个导电短线电耦合至该第二导电迹线。
17.如权利要求16的方法，其进一步包含形成横向于该第一导电迹线及该第二导电迹线的平行部分的该第一多个导电短线及该第二多个导电短线的短线，该第一多个导电短线的短线与该第二多个导电短线的短线交替。
18.如权利要求16的方法，其进一步包含使用安置于不同于该第一空间层的空间层处的第一导电通孔将该第一多个导电短线耦合至该第一导电迹线，且使用安置于不同于该第二空间层的空间层处的第二导电通孔将该第二多个导电短线耦合至该第二导电迹线。
19.如权利要求16的方法，其进一步包含将该第一多个导电短线形成或耦合至该第一导电迹线的顶侧表面，且将该第二多个导电短线形成或耦合至该第二导电迹线的对应顶侧表面，或将该第一多个导电短线形成或耦合至该第一导电迹线的底侧表面，且将该第二多个导电短线形成或耦合至该第二导电迹线的对应底侧表面。
20.如权利要求16的方法，其进一步包含基于相对于该第一导电迹线及该第二导电迹线配置该第一多个导电短线及该第二多个导电短线，减少或消除该传输线上的远端串扰(FEXT)杂讯。
21.如权利要求16的方法，其进一步包含基于相对于该第一导电迹线及该第二导电迹线配置该第一多个导电短线及该第二多个导电短线，将该传输线的组合电感的量值与该传输线的组合电容的量值匹配。
22.如权利要求16的方法，其进一步包含基于在不同于该第一空间层或该第二空间层的一或多个空间层中配置该第一多个导电短线及该第二多个导电短线，缩短该第一导电迹线与该第二导电迹线的间距或增加该载体上或该封装内的每一区域的导电迹线的数量，从而形成多层三维配置。
23.如权利要求16的方法，其中该第二空间层包含该第一空间层且该第四空间层包含该第三空间层。
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