TW201816972A - 堆疊式傳輸線 - Google Patents

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少武 黃
賈維爾Ａ 迪拉克魯茲
貝爾格森 哈巴
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英帆薩斯公司
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Abstract

本發明提供一種堆疊式多層傳輸線。該堆疊式傳輸線包括至少一對導電跡線，每一導電跡線具有電耦合至其上的複數個導電短線。該等短線安置於不同於該等導電跡線的一或多個單獨空間層中。

Description

堆疊式傳輸線
以下描述係關於與積體電路(integrated circuit；「IC」)配合使用的傳輸線。更特定而言，以下描述係關於在IC封裝內或在印刷電路板(printed circuit board；PCB)上的堆疊式多層微帶傳輸線。
微電子元件常常包含半導體材料(諸如，矽或砷化鎵)之較薄厚塊，其通常稱為半導體晶片或晶粒。晶粒通常被設置為個別預封裝單元。在一些單元設計中，將晶粒安裝至基板或晶片載體，隨後將該基板或晶片載體安裝於電路面板或載體(諸如，印刷電路板(PCB))上。
主動電路常常裝配於晶粒之第一面(例如，前表面)上。為便於電連接至主動電路，晶粒在相同面上設置有接合墊。通常將接合墊以規則陣列置放為圍繞晶粒之邊緣，或對於許多記憶體裝置將其置放入晶粒中心中。接合墊通常由導電金屬(諸如，銅或鋁)製成，且可係約0.5微米(μm)厚。接合墊可包括單層或多層之金屬。接合墊之大小可隨裝置類型變化，但在一側面上常常量測為數十微米至數百微米。
諸如半導體晶粒之微電子元件通常需要至其他電子組件的許多輸入連接及輸出連接。晶粒或其他可比裝置之輸入接觸件及輸出接觸件通常以實質上覆蓋晶粒之表面的柵格狀圖案(通常被稱作「面積陣列」) 安置，或以可平行於且鄰近於晶粒之前表面的每一邊緣而延伸的細長列安置或安置在前表面之中心中。晶粒可設置於促進在製造期間及在將晶粒安裝於諸如電路板或其他電路面板之外部基板上期間處置晶粒的封裝中。舉例而言，許多晶粒設置於適合於表面安裝的封裝中。此通用類型之眾多封裝已提議用於各種應用。最常見地，此等封裝包括介電元件，其通常被稱作具有形成為介電質上之經鍍覆或經蝕刻金屬結構的端子之「晶片載體」。通常藉由諸如沿晶粒載體延伸之薄跡線之導電特徵及藉由在晶粒之接觸件與端子或跡線之間延伸的精細引線或電線將端子連接至晶粒之接觸件(例如，接合墊)。在表面安裝操作中，可將封裝置放至電路板上，以使得封裝上之每一端子與電路板上之對應接觸墊對準。將焊料或其他接合材料設置於端子與接觸墊之間。可藉由加熱組件以便熔化或「回焊」焊料或以其他方式活化接合材料來將封裝永久地接合在適當的位置。
輸入連接件及輸出連接件以及在半導體晶粒封裝內進行連接的其他薄跡線可實施為傳輸線(諸如，微帶傳輸線)，該等傳輸線包含具有跨越數微米至數十微米之橫截面的導體。另外，傳輸線可用於將封裝互連至PCB載體，且亦可用於在PCB載體上進行各種其他連接。在傳輸線之導體上可自電路之其他附近導體上傳播之信號誘發呈遠端串擾(far end crosstalk；FEXT)形式的雜訊。此可能對經由傳輸線進行之精確信號傳輸產生挑戰，尤其在傳輸線之比例及間距變得更細時。
根據本發明之態樣，一種多層微電子結構包含：第一導電跡線，其安置於載體或封裝之第一空間層處；第二導電跡線，其安置於第一 空間層處，該第二導電跡線之至少一部分平行於第一導電跡線，第一導電跡線及第二導電跡線包含傳輸線；第一複數個導電短線，其安置於載體或封裝之第二空間層處且電耦合至第一導電跡線，第二空間層不同於第一空間層；以及第二複數個導電短線，其安置於載體或封裝之第三空間層處且電耦合至第二導電跡線，第三空間層不同於第一空間層，第一複數個導電短線及第二複數個導電短線增強第一導電跡線與第二導電跡線之間的電容耦合。
根據本發明之另一態樣，一種多層微電子結構包含：第一導電跡線，其安置於載體或封裝之第一空間層處；第二導電跡線，其安置於載體或封裝之第二空間層處，第二空間層不同於第一空間層，第二導電跡線之至少一部分平行於第一導電跡線，第一導電跡線及第二導電跡線包含傳輸線；第一複數個導電短線，其安置於載體或封裝之第三空間層處且電耦合至第一導電跡線，第三空間層不同於第一空間層及第二空間層；以及第二複數個導電短線，其安置於載體或封裝之第四空間層上且電耦合至第二導電跡線，第四空間層不同於第一空間層及第二空間層，第一複數個導電短線及第二複數個導電短線增強第一導電跡線與第二導電跡線之間的電容耦合。
根據本發明之又一態樣，一種製造多層微電子結構之方法包含：形成傳輸線，包括：在載體或封裝之第一空間層處形成第一導電跡線；在載體或封裝之第二空間層處形成第二導電跡線，第二導電跡線之至少一部分平行於第一導電跡線，第一導電跡線及第二導電跡線包含傳輸線；增強第一導電跡線與第二導電跡線之間的電容耦合，包括：在載體或封裝之 第三空間層處形成第一複數個導電短線，第三空間層不同於第一空間層或第二空間層；將第一複數個導電短線電耦合至第一導電跡線；在載體或封裝之第四空間層處形成第二複數個導電短線，第四空間層不同於第一空間層及第二空間層；以及將第二複數個導電短線電耦合至第二導電跡線。
102‧‧‧第一導電跡線/驅動線
104‧‧‧第二導電跡線/未驅動線
200‧‧‧堆疊式傳輸線/多層微電子結構
202‧‧‧第一複數個導電短線
204‧‧‧第二複數個導電短線
402‧‧‧第一複數個導電通孔
404‧‧‧第二複數個導電通孔
502‧‧‧導體
602‧‧‧額外導電跡線
604‧‧‧額外複數個導電短線
1002‧‧‧額外導電跡線
1004‧‧‧額外複數個導電短線
1102‧‧‧補償部分
1104‧‧‧剩餘部分
1200‧‧‧製程
1202‧‧‧區塊
1204‧‧‧區塊
1206‧‧‧區塊
1208‧‧‧區塊
1210‧‧‧區塊
1212‧‧‧區塊
1214‧‧‧區塊
1216‧‧‧區塊
AA‧‧‧第一空間層
AB‧‧‧另一空間層
BB‧‧‧空間層
CC‧‧‧空間層
DD‧‧‧空間層
參考附圖闡述實施方式。在該等圖式中，參考標號之最左側數位識別首次出現該參考標號之圖式。在不同圖式中使用同一參考標號指示類似或相同物件。
對此論述，在圖式中所說明之裝置及系統展示為具有大量組件。如本文中所描述，裝置及/或系統之各種實施方案可包括更少組件且保持在本發明之範疇內。替代地，裝置及/或系統之其他實施可包括額外組件或所描述組件之各種組合，且保持在本發明之範疇內。說明中所展示之尺寸或比例係出於論述目的。所描述及所說明之裝置及組件可具有不同尺寸，且保持在本發明之範疇內。
圖1展示一對鄰近導電跡線，其說明遠端串擾雜訊且提供用於所揭示之技術及裝置的實例環境。
圖2展示堆疊式傳輸線之實例具體實例。
圖3展示堆疊式傳輸線之兩個實例具體實例。
圖4展示根據實例具體實例之具有通孔的實例堆疊式傳輸線。
圖5展示根據另一實例具體實例之具有通孔的另一實例堆疊式傳輸線。
圖6至圖11展示根據各種具體實例之堆疊式傳輸線的額外實例。
圖12為根據實施方案的說明用於形成堆疊式傳輸線之實例製程的流程圖。
概述
揭示一種堆疊式多層微電子結構。在實施方案中，堆疊式多層結構包含經配置以減少或消除基於遠端串擾(far end crosstalk，FEXT)之雜訊(可誘發至傳輸線上)的三維傳輸線。堆疊式傳輸線包括可包含微帶傳輸線的至少一對導電跡線。每一導電跡線具有電耦合至其上的複數個導電短線。短線安置於不同於導電跡線的一或多個單獨空間層中，從而形成堆疊式三維(多層)結構。短線之定位或置放增強了導電跡線之間的電容耦合，從而匹配跡線之電感耦合，且藉此減少或消除FEXT雜訊之振幅。
在各種實施方案中，堆疊式傳輸線安置於諸如印刷電路板(PCB)或其類似者之載體上，或安置於諸如積體電路(IC)封裝或其類似者之封裝上或封裝內。在實施方案中，堆疊式傳輸線結構安置於載體或封裝之多個空間層處。換言之，結構包括組件或材料之多個三維層。
在一個具體實例中，導電短線耦合至導電跡線的頂側或底側表面。在具體實例中，短線及導電跡線重疊，且在重疊部分處經機械及電接合。在類似具體實例中，短線及導電跡線以一層接著一層之方式按層形成(例如，藉由沈積、鍍覆等)，且重疊部分將短線接合至導電跡線。在另一具體實例中，使用導電通孔將導電短線耦合至導電跡線之頂側或底側表 面。在具體實例中，通孔將短線耦合(機械及電耦合)至其相應跡線。在額外具體實例中，可使用其他技術將短線耦合至導電跡線，且在每種狀況下，藉由將短線耦合至導電跡線而形成三維多層結構。
在其他實施方案中，額外導電跡線可安置有(例如，附近、鄰近、平行安置等)一對導電跡線，且可在載體上或封裝內形成額外傳輸線。在實施方案中，額外短線耦合至額外導電跡線，以藉由增強跡線之間的電容耦合來減輕FEXT雜訊。
所揭示之技術及裝置的優勢係多樣的且包括：1)減少或消除遠端串擾(FEXT)雜訊；2)藉由減少跡線之間所誘發的雜訊來使跡線之佈線更密集；3)歸因於堆疊式三維配置，能夠形成在跡線之間具有較細間距的較窄跡線；4)相比於基於堆疊式3D配置之單平面配置，載體上或封裝中具有更多可使用的空間；5)可藉由優化或最小化載體及封裝實際面積來實現成本優勢；以及6)歸因於傳輸線上之雜訊減少，電效能得到改良。其他優勢對於熟習此項技術者將亦顯而易見。
參考電組件及電子組件以及變化之載體及封裝論述各種實施方案及配置。儘管可提及特定組件(亦即，積體電路(IC)晶片晶粒、晶圓、基板、印刷電路板(PCB)、離散組件等)，但此並不意欲係限制性的，且係為了易於論述及便於說明。所論述之技術及裝置適用於任何類型或數目之封裝、經封裝電路或組件、電路(例如，積體電路(IC)、混合電路、ASIC、記憶體裝置、處理器等)、電組件(例如，感測器、電晶體、二極體等)、組件之群組、載體結構(例如，晶圓、基板、面板、板、PCB等)及類似者。除非規定，否則對特定組件之參考亦適用於其他類型之微電子元 件。
在下文使用複數個實例來更詳細地解釋實施方案。儘管在此處且在下文論述各種實施方案及實例，但其他實施方案及實例可藉由組合個別實施方案及實例之特徵及元件而成為可能。
實例堆疊式傳輸線
圖1說明一對鄰近導電跡線102及104，其說明遠端串擾誘發之雜訊且提供用於所揭示之技術及裝置的實例環境。貫穿圖式對導電跡線(例如，102及104)之說明並不按比例，而是為方便起見而說明。在各種具體實例中，導電跡線(102、104)可具有變化的長度、寬度、形狀、橫截面、佈線及其類似者。一般而言，導電跡線(102、104)具有實質上平行且極其接近地延行的至少一部分。
如說明中所展示，信號可有意地在「驅動線」或「干擾線」(例如，導電跡線102)上傳播。由於「未驅動線」或「被干擾線」(例如，導電跡線104)之至少部分實質上平行於且極其接近於驅動線(102)而延行，因此未驅動線(104)及驅動線(102)可在信號傳播期間在其間形成電感耦合。電感耦合可包括自電感Ls及互電感Lm。因此，如圖1中所示，遠端串擾(FEXT)雜訊信號可自驅動線(102)誘發至未驅動線(104)上。
一般而言，誘發至未驅動線(104)上之FEXT雜訊信號係由兩個跡線(102、104)之間的電容耦合相對於兩個跡線(102、104)之間的電感耦合之差值引起的。電容耦合可包括自電容Cs及互電容Cm。若比率Cm/Cs與比率Lm/Ls之間的差值減小至零，則FEXT雜訊信號之振幅減小至零。
參看圖2及圖3，在各種實施方案中，堆疊式傳輸線200可增強第一導電跡線(102)與第二導電跡線(104)之間的電容耦合，且最小化比率Cm/Cs與比率Lm/Ls之間的差值。此將FEXT雜訊信號之振幅減小至可忽略的值或減小至零。如圖2及圖3中所展示，在各種實施方案中，堆疊式傳輸線200包含多層微電子結構200，其具有安置於載體或封裝之第一空間層(例如，層AA)處的第一導電跡線102，及安置於第一空間層AA處(如在圖2處所展示)或安置於不同於第一空間層AA的另一空間層AB處(如在圖3(A)及圖3(B)處所展示)的第二導電跡線104。
空間層(例如，空間層AA、AB、BB、CC、DD)在本文中被定義為構成載體或封裝的或在載體或封裝內的實際或虛擬平面(在圖式中說明為X-Y平面，但在維持本文中所描述之相對空間關係時可適用於其他平面)。舉例而言，載體可由三維空間中之多個層組成，且亦可包括在載體之最高實際層上方的多個虛擬層，其中通常安置有組件、跡線及其他物件。類似地，封裝可由其內及其外的多個實際或虛擬層組成，包括用於組件、跡線等的層。
在本發明中，所論述之空間層與導電材料之實際層相關聯，該等實際層以多層三維配置形成或堆疊。空間層平面可經定義以具有印刷電路板(PCB)上的典型導電跡線之厚度(例如，數十微米)至密集封裝積體電路(IC)晶片上的典型導電跡線之厚度(例如，小於10微米)。當就X-Y平面進行說明時，描述為在不同於其他組件之空間層上的組件在三維空間中係在其他組件上方或下方(+Z或-Z)。
如圖2及圖3中所展示，無論第一導電跡線(102)及第二 導電跡線(104)安置於相同空間層上(例如，圖2)還是安置於不同空間層上(例如，圖3)，第二導電跡線104之至少部分皆平行於第一導電跡線102，且極其接近於第一導電跡線102。在各種實施方案中，第一導電跡線(102)及第二導電跡線(104)包含用於載體處或封裝內之資料、電力或其他信號傳輸的傳輸線。
在實施方案中，堆疊式傳輸線200包括安置於載體或封裝之另一空間層BB處的第一複數個導電短線202(例如，導電片件、短線跡線、分路等)。空間層BB不同於空間層AA及空間層AB。換言之，第一複數個導電短線202安置於不同於第一導電跡線102或第二導電跡線104的空間層處。舉例而言，如圖2及圖3中所展示，第一複數個導電短線202在第一導電跡線102上方或第一導電跡線102下方(在單獨層中)堆疊或形成。在實施方案中，第一複數個導電短線202電耦合至第一導電跡線102。
在實施方案中，堆疊式傳輸線200包括安置於載體或封裝之空間層CC處的第二複數個導電短線204。空間層CC不同於空間層AA及空間層AB(但在一些具體實例中可與空間層BB相同)。換言之，第二複數個導電短線204安置於不同於第一導電跡線102或第二導電跡線104的空間層處。舉例而言，如圖2及圖3中所展示，第二複數個導電短線204在第二導電跡線102上方或第二導電跡線102下方(在單獨層中)堆疊或形成。在實施方案中，第二複數個導電短線204電耦合至第二導電跡線104。
在實施方案中，第一複數個導電短線(202)及第二複數個導電短線(204)增強了第一導電跡線(102)與第二導電跡線(104)之間的電容耦合。歸因於短線202及204之經增強電容耦合減少了傳輸線200上 所誘發之FEXT雜訊的振幅。
在一些實施方案中，如圖2及圖3中所展示，第一複數個導電短線(202)及第二複數個導電短線(204)分別直接機械耦合至第一導電跡線(102)及第二導電跡線(104)。舉例而言，在一些具體實例中，第一複數個導電短線(202)及第二複數個導電短線(204)分別與第一導電跡線(102)及第二導電跡線(104)重疊並與之機械接合。在其他具體實例中，第一複數個導電短線(202)及第二複數個導電短線(204)分別在一或多個製程中形成有第一導電跡線(102)及第二導電跡線(104)(使用沈積、蝕刻等)。舉例而言，第一複數個導電短線(202)及第二複數個導電短線(204)可在第一製程中形成，且第一導電跡線(102)及第二導電跡線(104)可在第二製程中形成，以便機械接合且電接合至第一複數個導電短線(202)及第二複數個導電短線(204)。在另外具體實例中，可使用額外或替代製程以在兩個、三個或四個不同空間層上形成跡線(102及104)及短線(202及204)(如圖2至圖10中所展示)。
在另一實施方案中，如圖4及圖5中所展示，堆疊式傳輸線200包括將第一複數個導電短線202電耦合且機械耦合至第一導電跡線102的第一複數個導電通孔402，及將第二複數個導電短線204電耦合且機械耦合至第二導電跡線104的第二複數個導電通孔404。在實施方案中，第一導電跡線(102)及第二導電跡線(104)在空間層AA處，且第一複數個導電短線(202)及第二複數個導電短線(204)在與層AA分隔開的另一空間層BB處，分隔距離為通孔(402及404)之高度。
在各種實施方案中，如圖2至圖10中所展示，第一複數個 導電短線202之一或多個個別短線橫向於第一導電跡線102而安置且至少部分地由第一導電跡線102重疊，且第二複數個導電短線204之一或多個個別短線橫向於第二導電跡線104而安置且至少部分地由第二導電跡線104重疊。另外，在一些具體實例中，如圖4、圖5及圖7至圖10中所展示，第一複數個導電短線202之一或多個個別短線至少部分地由第二導電跡線104重疊，而不機械耦合至第二導電跡線104，且第二複數個導電短線204之一或多個個別短線至少部分地由第一導電跡線102重疊，而不機械耦合至該第一導電跡線102。
在各種實施方案中，如圖4至圖7及圖9至圖10中所展示，第一複數個導電短線202之短線以預先判定之短線間隔接合至第一導電跡線102，且第二複數個導電短線204之短線以同一預先判定之短線間隔接合至第二導電跡線104。在實施方案中，第一複數個導電短線202之短線沿傳輸線200之長度與第二複數個導電短線204之短線交替。短線(202及204)之使用及短線(202及204)之交替配置允許跡線(102、104)及傳輸線200間隔更近，具有更細的間距，以用於更密集封裝的載體或封裝。
在替代具體實例中，第一複數個導電短線(202)或第二複數個導電短線(204)之一或多個短線可以並非分別橫向於第一導電跡線(102)或第二導電跡線(104)之角度分別耦合至第一導電跡線(102)或第二導電跡線(104)。在具體實例中，第一複數個導電短線(202)或第二複數個導電短線(204)之一或多個短線可仍彼此平行而配置，同時並不橫向於相應的導電跡線(102或104)。
參看圖5，在具體實例中，載體或封裝可包括接地平面、電 力柵格或其類似者，包括至少一對導體502，該至少一對導體502包含安置於特定空間層(例如，層DD)上之電力導體或接地導體。在具體實例中，接地平面、電力柵格等之空間層DD亦可用於第一複數個導電短線(202)及/或第二複數個導電短線(204)之定位。舉例而言，第一複數個導電短線(202)或第二複數個導電短線(204)中之至少一者可形成於接地平面、電力柵格等之導體502之間的空間內。在一個實例中，可藉由蝕刻或其類似者在接地平面上形成凹陷部或孔，且第一複數個導電短線(202)及/或第二複數個導電短線(204)可形成於凹陷部或孔內。在具體實例中，空間層DD為不同於傳輸線200之第一導電跡線(102)或第二導電跡線(104)之空間層(AA)的層。
所展示的技術及裝置亦適用於具有多於一對導電跡線(102、104)的佈線配置。如圖6、圖7、圖10及圖11處所展示，一或多個額外導電跡線(602、1002)亦可安置於空間層AA處。每一額外導電跡線(602、1002)之至少部分平行於且接近於第一導電跡線(102)及/或第二導電跡線(104)。因此，額外導電跡線(602、1002)與第一導電跡線(102)及/或第二導電跡線(104)之間存在電感耦合，其可使FEXT雜訊誘發至導電跡線(102、104、602、1002)中之一或多者上。
在實施方案中，一或多個額外複數個導電短線(604、1004)安置於載體或封裝之一或多個其他空間層處，其中一或多個其他空間層不同於空間層AA(但在一些具體實例中可與層BB或層CC相同)。一或多個額外複數個導電短線(604、1004)電耦合至相應的一或多個額外導電跡線(602、1002)，從而形成多層級堆疊式傳輸線200。在實施方案中，一或多 個額外複數個導電短線(604、1004)增強了一或多個額外導電跡線(602、1002)與第一導電跡線(102)或第二導電跡線(104)之間的電容耦合，藉此減少或消除跡線(102、104、602、1002)中之FEXT雜訊。
如圖8及圖9中所展示，在各種具體實例中，堆疊式傳輸線200可具有多種三維形式。複數個導電短線(202、204、602及1002)可安置於相同空間層上(例如，如在圖8(A)及圖9(A)中)，或複數個導電短線(202、204、602及1002)中之一或多者可安置於不同空間層上(例如，如在圖8(B)及圖8(C)以及圖9(B)及圖9(C)中)。
當複數個導電短線(202、204、602、1002)中之一或多者安置於相同空間層上時，短線(202、204、602、1002)可以交替圖案配置(第一複數個導電短線202之短線沿傳輸線200之長度與第二複數個導電短線204之短線及額外複數個短線(602、1002)之任何額外短線交替)。短線(202、204)及任何額外短線(602及1002)具有預先判定之短線間隔(如在圖4至圖7及圖9至圖11處所展示)。在具體實例中，傳輸線200之組合電容匹配基於第一複數個導電短線(202)及第二複數個導電短線(204)以及任何額外複數個短線(602、1002)(若存在)之配置的傳輸線200之組合電感。
當複數個導電短線(202、204、602及1002)中之一或多者安置於不同空間層上時，亦可使用一或多個圖案或配置。在一個實例中，如圖8(B)及圖9(B)中所展示，第一複數個導電短線202面向第二導電跡線104地接合至第一導電跡線102之表面，且第二複數個導電短線204面向第一導電跡線102地接合至第二導電跡線104之表面。在另一實例中，如 圖8(C)及圖9(C)中所展示，第一複數個導電短線202背向第二導電跡線104地接合至第一導電跡線102之表面，且第二複數個導電短線204背向第一導電跡線102地接合至第二導電跡線104之表面。與此同時，傳輸線200之組合電容匹配基於第一複數個導電短線202及第二複數個導電短線204以及任何額外複數個短線(602、1002)(若存在)之配置的傳輸線200之組合電感。
參看圖10及圖11，在一些實施方案中，當一或多對導電跡線(例如，對102與104；及對602與1002)存在時，導電跡線對中之一或多對可包含差分互連件。舉例而言，該對導電跡線可用於差分傳信。在實施方案中，耦合至相應導電跡線中之每一者的複數個導電短線(例如，短線202與204；及短線604與1004)經配置以減少或消除每一差分互連件處的差分遠端串擾(FEXT)雜訊。
在實施方案中，如在圖11處所展示，傳輸線200(包括差分對)之導電跡線(102、104、602、1002)可包括在傳輸線200之一部分處的導電短線(202、204、602、1002)。換言之，傳輸線200沿跡線(102、104、602、1002)之整個長度可不包括導電短線(202、204、602、1002)。在實施方案中，如圖11中所展示，傳輸線200包括補償部分1102及剩餘部分1104。複數個導電短線(202、204、602、1002)在傳輸線200之補償部分1102處耦合至相應的導電跡線(102、104、602、1002)。剩餘部分1104可不含導電短線(若需要)。在實施方案中，補償部分1102經配置以減少或消除傳輸線200之剩餘部分1104處或補償部分1102及剩餘部分1104處的遠端串擾(FEXT)雜訊。
在各種具體實例中，導電短線(202、204、604、1004)及通孔(402、404)由諸如金屬(例如，銅、金、鈦、鉻、鋁等)、合金之導電材料或其他導電材料組成。在一些具體實例中，導電短線(202、204、604、1004)及通孔(402、404)由與導電跡線(102、202、602、1002)相同的導電材料組成。
在一些實施方案中，如圖2至圖7中所展示，導電短線(202、204、604)為由相關聯之導電跡線(102、202、602)完全或部分重疊的較短之短線，而一些短線(202、204、604)自相關聯之導電跡線(102、202、602)之一側橫向延伸。在一些實例中，如圖6至圖7中所展示，導電短線(202、204、604)以交替圖案自相關聯之導電跡線(102、202、602)之交替側延伸。在其他實施方案中，如圖8至圖11中所展示，導電短線(202、204、604、1004)可略微較長，且自相關聯之導電跡線(102、202、602、1002)之兩側橫向延伸。
實例製程
圖12為根據各種實施方案的說明用於形成堆疊式傳輸線(諸如，傳輸線200)之實例製程1200的流程圖。製程1200描述在載體上，在封裝上或封裝內，或在另一電路環境處形成多層微電子結構。在各種具體實例中，三維堆疊式傳輸線減少或消除誘發至傳輸線上的遠端串擾(FEXT)雜訊。圖12之製程參考圖1至圖11及上文論述。
參看圖12，在1202處，製程包括在載體上或在封裝上或封裝內形成包括至少兩個導體的傳輸線。在具體實例中，傳輸線可包含微帶傳輸線。在另一具體實例中，每對兩個導體可包含差分互連件。形成傳輸 線包括以下區塊：在區塊1204處，製程包括在載體或封裝之第一空間層處形成第一導電跡線(諸如，導電跡線102)。在區塊1206處，製程包括在載體或封裝之第二空間層處形成第二導電跡線(諸如，導電跡線104)。在一個實例中，第二空間層包含第一空間層。換言之，第一導電跡線及第二導電跡線可形成於相同層上或不同層上。第一導電跡線及第二導電跡線可藉由沈積、鍍覆、蝕刻或其類似者而形成。第二導電跡線之至少部分接近於且平行於第一導電跡線。第一導電跡線及第二導電跡線包含傳輸線。
在區塊1208處，製程包括增強第一導電跡線與第二導電跡線之間的電容耦合，以接近或匹配第一導電跡線及第二導電跡線之電感耦合。增強電容耦合包括以下區塊：在區塊1210處，製程包括在載體或封裝之第三空間層處形成第一複數個導電短線(諸如，導電短線202)，第三空間層不同於第一空間層或第二空間層。在區塊1212處，製程包括將第一複數個導電短線電耦合至第一導電跡線。在區塊1214處，製程包括在載體或封裝之第四空間層處形成第二複數個導電短線(諸如，導電短線204)，第四空間層不同於第一空間層及第二空間層。在一個實例中，第四空間層包含第三空間層。換言之，第一複數個導電短線及第二複數個導電短線可形成於相同層上或不同層上。在區塊1216處，製程包括將第二複數個導電短線電耦合至第二導電跡線。
在具體實例中，傳輸線包括補償部分(諸如，補償部分1102)及剩餘部分(諸如，剩餘部分1104)。在具體實例中，第一複數個導電短線 及第二複數個導電短線在傳輸線之補償部分處分別耦合至第一導電跡線及第二導電跡線。在具有短線之情況下，補償部分經配置以減少或消除傳輸線之剩餘部分處或傳輸線之補償部分及剩餘部分處的遠端串擾(FEXT)雜訊。
第一複數個導電短線及第二複數個導電短線亦可藉由沈積、鍍覆、蝕刻或其類似者而形成。在替代實例中，導電短線在與導電跡線相同之製程中或在單獨製程中形成。在實施方案中，製程包括形成橫向於第一導電跡線及第二導電跡線之平行部分的第一複數個導電短線及第二複數個導電短線之短線。在一個實例中，第一複數個導電短線之短線沿傳輸線之長度與第二複數個導電短線之短線交替。
在另一實施方案中，製程包括使用安置於不同於第一空間層之空間層處的第一導電通孔將第一複數個導電短線耦合至第一導電跡線，且使用安置於不同於第二空間層之空間層處的第二導電通孔將第二複數個導電短線耦合至第二導電跡線。換言之，導電通孔將導電短線機械耦合且電耦合至相應的導電跡線。另外，通孔使導電短線與相應的導電跡線偏離，偏移距離等於通孔的高度。
在另一實施方案中，製程包括將第一複數個導電短線形成或耦合至第一導電跡線之頂側表面，且將第二複數個導電短線形成或耦合至第二導電跡線之對應頂側表面。在另一實例中，製程包括將第一複數個導電短線形成或耦合至第一導電跡線之底側表面，且將第二複數個導電短線形成或耦合至第二導電跡線之對應底側表面。在其他實例中，導電短線以其他配置耦合至導電跡線。
在各種實施方案中，製程包括基於相對於第一導電跡線及第二導電跡線配置第一複數個導電短線及第二複數個導電短線，使傳輸線之組合電感之量值與傳輸線之組合電容之量值匹配。在另一實例中，製程包括基於相對於第一導電跡線及第二導電跡線配置第一複數個導電短線及第二複數個導電短線，減少或消除傳輸線上之遠端串擾(FEXT)雜訊。
在替代實施方案中，製程包括基於在不同於第一空間層或第二空間層之一或多個空間層中配置第一複數個導電短線及第二複數個導電短線，縮短第一導電跡線及第二導電跡線之間距或增加載體上或封裝內之每一區域的導電跡線之數量，從而形成多層三維配置。
與所說明或所論述之組態不同的堆疊式傳輸線200之組態在不同實施方案之情況下係有可能的，且係在本發明之範疇內。相比圖1至圖11中所展示之實例中所說明的情況，變化可具有更少元件，或其相比所展示之實例可具有更多或替代元件。
本文中所描述之製程次序並不意欲被解釋為限制性的，且可按任何次序組合任何數目個所描述製程區塊，以實施製程或替代製程。另外，可在不脫離本文中所描述之標的物之精神及範疇的情況下自製程刪除個別區塊。此外，可在不脫離本文中所描述之標的物之範疇的情況下以任何適合之材料或其組合實施製程。在替代實施方案中，其他技術可以各種組合包括於製程中，且保持在本發明之範疇內。
結論
儘管已以特定針對結構特徵及/或方法動作之語言描述本發明之實施方案，但應理解實施方案未必限於所描述之特定特徵或動作。確 切而言，以實施實例裝置及技術之代表性形式揭示特定特徵及動作。
本文之每項申請專利範圍構成單獨具體實例，且組合不同申請專利範圍之具體實例及/或不同具體實例在本發明之範疇內，且一般熟習此項技術者在查閱本發明之後將即刻明白。

Claims (23)

  1. 一種多層微電子結構，其包含：第一導電跡線，其安置於載體或封裝之第一空間層處；第二導電跡線，其安置於該第一空間層處，該第二導電跡線之至少一部分平行於該第一導電跡線，該第一導電跡線及該第二導電跡線包含傳輸線；第一複數個導電短線，其安置於該載體或該封裝之第二空間層處且電耦合至該第一導電跡線，該第二空間層不同於該第一空間層；以及第二複數個導電短線，其安置於該載體或該封裝的第三空間層處且電耦合至該第二導電跡線，該第三空間層不同於該第一空間層，該第一複數個導電短線及該第二複數個導電短線增強該第一導電跡線與該第二導電跡線之間的電容耦合。
  2. 如申請專利範圍第1項之多層微電子結構，其進一步包含將該第一複數個導電短線電耦合且機械耦合至該第一導電跡線的第一複數個導電通孔，及將該第二複數個導電短線電耦合且機械耦合至該第二導電跡線的第二複數個導電通孔。
  3. 如申請專利範圍第1項之多層微電子結構，其進一步包含：一或多個額外導電跡線，其安置於該第一空間層處，每一額外導電跡線之至少一部分平行於該第一導電跡線及該第二導電跡線；及一或多個額外複數個導電短線，其安置於該載體或該封裝之一或多個其他空間層處且電耦合至相應的該一或多個額外導電跡線，該一或多個其他空間層不同於該第一空間層，且該一或多個額外複數個導電短線增強該一或多 個額外導電跡線與該第一導電跡線或該第二導電跡線之間的電容耦合。
  4. 如申請專利範圍第1項之多層微電子結構，其中該第一複數個導電短線之短線橫向於該第一導電跡線而安置且由該第一導電跡線至少部分地重疊，且該第二複數個導電短線之短線橫向於該第二導電跡線而安置且由該第二導電跡線至少部分地重疊。
  5. 如申請專利範圍第1項之多層微電子結構，其中該傳輸線包括補償部分及剩餘部分，該第一複數個導電短線及該第二複數個導電短線在該傳輸線之該補償部分處分別耦合至該第一導電跡線及該第二導電跡線，該補償部分經配置以減少或消除至少在該傳輸線之該剩餘部分處的遠端串擾(FEXT)雜訊。
  6. 如申請專利範圍第1項之多層微電子結構，其中該第一導電跡線及該第二導電跡線包含差分互連件，該第一複數個導電短線及該第二複數個導電短線經配置以減少或消除在該差分互連件處的差分遠端串擾(FEXT)雜訊。
  7. 如申請專利範圍第4項之多層微電子結構，其中該第一複數個導電短線之個別導電短線之至少一部分由該第二導電跡線至少部分地重疊，而不機械耦合至該第二導電跡線，且該第二複數個導電短線之個別導電短線之至少一部分由該第一導電跡線至少部分地重疊，而不機械耦合至該第一導電跡線。
  8. 如申請專利範圍第1項之多層微電子結構，其中該第一複數個導電短線之短線以預先判定之短線間隔接合至該第一導電跡線，且該第二複 數個導電短線之短線以該預先判定之短線間隔接合至該第二導電跡線，該第一複數個導電短線之短線沿該傳輸線之長度與該第二複數個導電短線之短線交替。
  9. 如申請專利範圍第1項之多層微電子結構，其進一步包含一對導體，該對導體包含該載體或該封裝之電力或接地導體，該對導體安置於不同於該載體或該封裝之該第一空間層的空間層處，且其中該第一複數個導電短線或該第二複數個導電短線中之至少一者在該對導體之該空間層處形成於該對導體之間的間隔內。
  10. 如申請專利範圍第1項之多層微電子結構，其中該第三空間層包含該第二空間層。
  11. 一種多層微電子結構，其包含：第一導電跡線，其安置於載體或封裝之第一空間層處；第二導電跡線，其安置於該載體或該封裝之第二空間層處，該第二空間層不同於該第一空間層，該第二導電跡線之至少一部分平行於該第一導電跡線，該第一導電跡線及該第二導電跡線包含傳輸線；第一複數個導電短線，其安置於該載體或該封裝之第三空間層處且電耦合至該第一導電跡線，該第三空間層不同於該第一空間層及該第二空間層；以及第二複數個導電短線，其安置於該載體或該封裝之第四空間層上且電耦合至該第二導電跡線，該第四空間層不同於該第一空間層及該第二空間層，該第一複數個導電短線及該第二複數個導電短線增強該第一導電跡線與該第二導電跡線之間的電容耦合。
  12. 如申請專利範圍第11項之多層微電子結構，其中該第一複數個導電短線面向該第二導電跡線地接合至該第一導電跡線之表面，且該第二複數個導電短線面向該第一導電跡線地接合至該第二導電跡線之表面。
  13. 如申請專利範圍第11項之多層微電子結構，其中該第一複數個導電短線背向該第二導電跡線地接合至該第一導電跡線之表面，且該第二複數個導電短線背向該第一導電跡線地接合至該第二導電跡線之表面。
  14. 如申請專利範圍第11項之多層微電子結構，其中該第四空間層包含該載體或該封裝之該第三空間層，且其中該第一複數個導電短線之短線及該第二複數個導電短線之短線具有預先判定之間隔，該第一複數個導電短線之短線沿該傳輸線之長度與該第二複數個導電短線之短線交替。
  15. 如申請專利範圍第11項之多層微電子結構，其中該傳輸線之組合電容匹配基於該第一複數個導電短線及該第二複數個導電短線之配置的該傳輸線之組合電感。
  16. 一種製造多層微電子結構之方法，其包含：形成傳輸線，包括：在載體或封裝之第一空間層處形成第一導電跡線；在該載體或該封裝之第二空間層處形成第二導電跡線，該第二導電跡線之至少一部分平行於該第一導電跡線，該第一導電跡線及該第二導電跡線包含該傳輸線；增強該第一導電跡線與該第二導電跡線之間的電容耦合，包括：在該載體或該封裝之第三空間層處形成第一複數個導電短線，該第三空 間層不同於該第一空間層或該第二空間層；將該第一複數個導電短線電耦合至該第一導電跡線；在該載體或該封裝之第四空間層處形成第二複數個導電短線，該第四空間層不同於該第一空間層及該第二空間層；以及將該第二複數個導電短線電耦合至該第二導電跡線。
  17. 如申請專利範圍第16項之方法，其進一步包含形成橫向於該第一導電跡線及該第二導電跡線之平行部分的該第一複數個導電短線及該第二複數個導電短線之短線，該第一複數個導電短線之短線與該第二複數個導電短線之短線交替。
  18. 如申請專利範圍第16項之方法，其進一步包含使用安置於不同於該第一空間層之空間層處的第一導電通孔將該第一複數個導電短線耦合至該第一導電跡線，且使用安置於不同於該第二空間層之空間層處的第二導電通孔將該第二複數個導電短線耦合至該第二導電跡線。
  19. 如申請專利範圍第16項之方法，其進一步包含將該第一複數個導電短線形成或耦合至該第一導電跡線之頂側表面，且將該第二複數個導電短線形成或耦合至該第二導電跡線之對應頂側表面，或將該第一複數個導電短線形成或耦合至該第一導電跡線之底側表面，且將該第二複數個導電短線形成或耦合至該第二導電跡線之對應底側表面。
  20. 如申請專利範圍第16項之方法，其進一步包含基於相對於該第一導電跡線及該第二導電跡線配置該第一複數個導電短線及該第二複數個導電短線，減少或消除該傳輸線上的遠端串擾(FEXT)雜訊。
  21. 如申請專利範圍第16項之方法，其進一步包含基於相對於該第一導電 跡線及該第二導電跡線配置該第一複數個導電短線及該第二複數個導電短線，將該傳輸線之組合電感之量值與該傳輸線之組合電容之量值匹配。
  22. 如申請專利範圍第16項之方法，其進一步包含基於在不同於該第一空間層或該第二空間層之一或多個空間層中配置該第一複數個導電短線及該第二複數個導電短線，縮短該第一導電跡線與該第二導電跡線之間距或增加該載體上或該封裝內之每一區域的導電跡線之數量，從而形成多層三維配置。
  23. 如申請專利範圍第16項之方法，其中該第二空間層包含該第一空間層且該第四空間層包含該第三空間層。
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