KR20190013804A - 적층형 전송선 - Google Patents

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KR20190013804A
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conductive
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traces
layer
spatial layer
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KR1020187034905A
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샤오우 황
하비에르 에이. 드라크루즈
벨가셈 하바
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인벤사스 코포레이션
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Abstract

적층형 다층 전송선이 제공된다. 적층형 전송선은 적어도 한 쌍의 전도성 트레이스를 포함하며, 각각의 전도성 트레이스는 그에 전기적으로 결합된 복수의 전도성 스터브를 갖는다. 스터브는 전도성 트레이스와는 별개의 하나 이상의 공간 층 내에 배치된다.

Description

적층형 전송선
다음의 설명은 집적 회로("IC")와 함께 사용되는 전송선(transmission line)에 관한 것이다. 보다 구체적으로, 다음의 설명은 IC 패키지 내의 또는 인쇄 회로 보드(printed circuit board, PCB) 상의 적층형 다층 마이크로-스트립 전송선(stacked, multi-layer micro-strip transmission line)에 관한 것이다.
마이크로전자 요소(microelectronic element)는 흔히, 통상적으로 반도체 칩 또는 다이로 불리는, 규소 또는 비화갈륨과 같은 반도체 재료의 얇은 슬래브(slab)를 포함한다. 다이는 통상적으로 개별적인 사전패키징된(prepackaged) 유닛으로서 제공된다. 일부 유닛 설계에서, 다이는 기판(substrate) 또는 칩 캐리어(chip carrier)에 실장되고, 이는 이어서 인쇄 회로 보드(PCB)와 같은 회로 패널 또는 캐리어 상에 실장된다.
능동형 회로가 흔히 다이의 제1 면(예컨대, 전방 표면) 상에 제조된다. 능동형 회로에 대한 전기 접속을 용이하게 하기 위해, 다이에는 동일한 면 상에 접합 패드(bond pad)가 제공된다. 접합 패드는 전형적으로 다이의 에지 주위에, 또는 많은 메모리 디바이스의 경우 다이 중심에, 규칙적인 어레이로 배치된다. 접합 패드는 일반적으로 구리 또는 알루미늄과 같은 전도성 금속으로 제조되고, 약 0.5 마이크로미터(μm) 두께일 수 있다. 접합 패드는 금속의 단일 층 또는 다수의 층을 포함할 수 있다. 접합 패드의 크기는 디바이스 타입에 따라 다르지만, 흔히 한 변이 수십 내지 수백 마이크로미터일 수 있다.
반도체 다이와 같은 마이크로전자 요소는 전형적으로 다른 전자 컴포넌트에 대한 많은 입력 및 출력 접속을 필요로 한다. 다이 또는 다른 비교할 만한 디바이스의 입력 및 출력 접점은 일반적으로 다이의 표면을 실질적으로 덮는 그리드-유사(grid-like) 패턴(통상적으로 "에어리어 어레이(area array)"로 지칭됨)으로, 또는 다이의 전방 표면의 각각의 에지에 인접하여 평행하게 연장될 수 있는 긴 열(elongated row)로, 또는 전방 표면의 중심에 배치된다. 다이는 제조 중에 그리고 회로 보드 또는 다른 회로 패널과 같은 외부 기판 상에의 다이의 실장 중에 다이의 취급을 용이하게 하는 패키지로 제공될 수 있다. 예를 들어, 많은 다이가 표면 실장에 적합한 패키지로 제공된다. 이러한 일반적인 타입의 다수의 패키지가 다양한 응용을 위해 제안되었다. 가장 통상적으로, 그러한 패키지는 통상적으로 "칩 캐리어"로 지칭되는 유전체 요소(dielectric element)를 포함하며, 이때 단자가 유전체 상에 도금된 또는 에칭된 금속성 구조체(metallic structure)로서 형성된다. 단자는 전형적으로 다이 캐리어를 따라 연장되는 가는 트레이스(thin trace)와 같은 전도성 특징부에 의해, 그리고 다이의 접점과 단자 또는 트레이스 사이에서 연장되는 미세한 리드(lead) 또는 와이어(wire)에 의해, 다이의 접점(예컨대, 접합 패드)에 접속된다. 표면 실장 작업에서, 패키지는 패키지 상의 각각의 단자가 회로 보드 상의 대응하는 접촉 패드와 정렬되도록 회로 보드 상에 배치될 수 있다. 솔더(solder) 또는 다른 접합 재료가 단자와 접촉 패드 사이에 제공된다. 패키지는 조립체를 가열하여 솔더를 용융 또는 "리플로우(reflow)"시키거나 달리 접합 재료를 활성화시킴으로써 영구적으로 제 위치에 접합될 수 있다.
입력 및 출력 접속, 및 반도체 다이 패키지 내의 접속을 만드는 다른 가는 트레이스는 (예를 들어, 마이크로-스트립 전송선과 같은) 전송선으로서 구현될 수 있으며, 이는 가로로 수 내지 수십 마이크로미터인 단면을 갖는 도체들을 포함한다. 또한, 전송선은 패키지를 PCB 캐리어에 상호 접속하는 데 사용될 수 있으며, PCB 캐리어 상의 다양한 다른 접속을 만드는 데에도 사용될 수 있다. 회로의 다른 인근 도체들 상에서 전파되는 신호로부터 전송선들의 도체들 상에 원단 누화(far end crosstalk, FEXT)의 형태의 잡음이 유도될 수 있다. 이는, 특히 전송선의 스케일 및 피치가 더 미세해짐에 따라, 전송선을 통한 정확한 신호 전송에 문제를 야기할 수 있다.
상세한 설명은 첨부 도면을 참조하여 기재된다. 도면에서, 도면 부호의 가장 왼쪽의 숫자(들)는 도면 부호가 처음 나타나는 도면을 식별한다. 상이한 도면들에서의 동일한 도면 부호의 사용은 동종의 또는 동일한 아이템을 지시한다.
이러한 논의를 위해, 도면에 예시된 디바이스 및 시스템은 다수의 컴포넌트를 갖는 것으로 도시된다. 본 명세서에 설명된 바와 같은, 디바이스들 및/또는 시스템들의 다양한 구현예는 더 적은 컴포넌트들을 포함할 수 있으며 여전히 본 개시의 범위 내에 있다. 대안적으로, 디바이스들 및/또는 시스템들의 다른 구현예들은 추가 컴포넌트들, 또는 설명된 컴포넌트들의 다양한 조합을 포함할 수 있으며, 여전히 본 개시의 범위 내에 있다. 예시에 도시된 치수 또는 스케일은 논의 목적을 위한 것이다. 기술되고 예시된 디바이스 및 컴포넌트는 상이한 치수를 가질 수 있으며 여전히 본 개시의 범위 내에 있다.
도 1은 원단 누화 잡음을 예시하고, 개시된 기법 및 디바이스에 대한 예시적인 환경을 제공하는, 한 쌍의 인접한 전도성 트레이스를 도시한다.
도 2는 적층형 전송선의 예시적인 실시예를 도시한다.
도 3은 적층형 전송선의 2개의 예시적인 실시예를 도시한다.
도 4는 예시적인 실시예에 따른, 비아(via)를 갖는 예시적인 적층형 전송선을 도시한다.
도 5는 다른 예시적인 실시예에 따른, 비아를 갖는 다른 예시적인 적층형 전송선을 도시한다.
도 6 내지 도 11은 다양한 실시예에 따른, 적층형 전송선의 추가의 예를 도시한다.
도 12는 구현예에 따른, 적층형 전송선을 형성하기 위한 예시적인 프로세스를 예시하는 흐름도이다.
개요
적층형 다층 마이크로전자 구조체가 개시된다. 구현예에서, 적층형 다층 구조체는 전송선 상에 유도될 수 있는 원단 누화(FEXT)에 기초한 잡음을 감소시키거나 제거하도록 배열된 3차원 전송선을 포함한다. 적층형 전송선은 적어도 한 쌍의 전도성 트레이스를 포함하며, 이는 마이크로-스트립 전송선을 포함할 수 있다. 각각의 전도성 트레이스는 그것에 전기적으로 결합된 복수의 전도성 스터브(stub)를 갖는다. 스터브는 전도성 트레이스로부터 하나 이상의 별개의 공간 층 내에 배치되어, 적층형 3차원 (다층) 구조체를 형성한다. 스터브의 위치 또는 배치는 트레이스의 유도성 결합과 정합하도록 전도성 트레이스들 간의 용량성 결합을 증가시키고, 그에 의해 FEXT 잡음의 진폭을 감소시키거나 제거한다.
다양한 구현예에서, 적층형 전송선은 인쇄 회로 보드(PCB) 등과 같은 캐리어 상에, 또는 집적 회로(IC) 패키지 등과 같은 패키지 상에 또는 내에 배치된다. 이 구현예들에서, 적층형 전송선 구조체는 캐리어 또는 패키지의 다수의 공간 층에 배치된다. 다시 말해서, 구조체는 컴포넌트 또는 재료의 다수의 3차원 층을 포함한다.
일 실시예에서, 전도성 스터브는 전도성 트레이스의 상부측 또는 하부측 표면에 결합된다. 이 실시예에서, 스터브와 전도성 트레이스는 중첩되고, 중첩된 부분에서 기계적으로 및 전기적으로 접합된다. 유사한 실시예에서, 스터브와 전도성 트레이스는 (예컨대, 침착, 도금 등에 의해) 한 층씩 차례로 층으로 형성되며, 이때 중첩하는 부분이 스터브를 전도성 트레이스에 접합시킨다. 다른 실시예에서, 전도성 스터브는 전도성 비아를 사용하여 전도성 트레이스의 상부측 또는 하부측 표면에 결합된다. 이 실시예에서, 비아들은 스터브들을 그들 각각의 트레이스들에 (기계적으로 및 전기적으로) 결합시킨다. 추가의 실시예에서, 스터브를 전도성 트레이스에 결합시키기 위해 다른 기법이 사용될 수 있으며, 각각의 경우에, 스터브를 전도성 트레이스에 결합시킴으로써 3차원 다층 구조체가 형성된다.
다른 구현예에서, 추가의 전도성 트레이스가 상기 한 쌍의 전도성 트레이스와 함께 배치될 수 있고(예컨대, 인근에, 인접하여, 평행하게 등), 캐리어 상에 또는 패키지 내에 추가의 전송선을 형성할 수 있다. 이 구현예들에서, 트레이스들 간의 용량성 결합을 증가시킴으로써 FEXT 잡음을 완화시키기 위해 추가의 스터브가 추가의 전도성 트레이스에 결합된다.
개시된 기법 및 디바이스의 이점은 다양하며, 다음을 포함한다: 1) 원단 누화(FEXT) 잡음의 감소 또는 제거; 2) 트레이스들 간의 유도 잡음에 있어서의 감소에 의해 트레이스들의 더 조밀한 라우팅이 가능해짐; 3) 적층형 3차원 배열로 인해 트레이스들 간의 더 미세한 피치로 더 좁은 트레이스들에 대한 가능성; 4) 적층형 3D 배열에 기초하여 단일 평면 배열과 비교해 캐리어 상의 또는 패키지 내의 더 많은 사용가능 공간; 5) 캐리어 및 패키지 리얼 에스테이트(real estate)를 최적화하거나 최소화함으로써 비용 이점이 실현될 수 있음; 및 6) 전송선 상의 잡음 감소로 인한 전기적 성능 개선. 다른 이점이 또한 당업자에게 명백할 것이다.
다양한 구현예 및 배열이 전기 및 전자 컴포넌트 및 다양한 캐리어 및 패키지와 관련하여 논의된다. 특정 컴포넌트(즉, 집적 회로(IC) 칩 다이, 웨이퍼, 기판, 인쇄 회로 보드(PCB), 별개의 컴포넌트 등)가 언급될 수 있지만, 이는 제한하는 것으로 의도되지 않으며, 논의의 용이함 및 예시의 편의를 위한 것이다. 논의되는 기법들 및 디바이스들은 임의의 타입 또는 개수의 패키지, 패키지 회로 또는 컴포넌트, 회로(예를 들어, 집적 회로(IC), 혼합 회로, ASIC, 메모리 디바이스, 프로세서 등), 전기 컴포넌트(예를 들어, 센서, 트랜지스터, 다이오드 등), 컴포넌트들의 그룹, 캐리어 구조(예를 들어, 웨이퍼, 기판, 패널, 보드, PCB 등) 등에 적용가능하다. 달리 명시되지 않는 한, 특정 컴포넌트에 대한 언급은 또한 다른 타입의 마이크로전자 요소에 적용가능하다.
구현예가 복수의 예를 사용하여 아래에서 더욱 상세히 설명된다. 다양한 구현예 및 예가 여기서 그리고 아래에서 논의되지만, 개개의 구현예들 및 예들의 특징들 및 요소들을 조합함으로써 추가의 구현예 및 예가 가능할 수 있다.
예시적인 적층형 전송선
도 1은 원단 누화 유도 잡음을 예시하고, 개시된 기법 및 디바이스에 대한 예시적인 환경을 제공하는, 한 쌍의 인접한 전도성 트레이스(102 및 104)를 예시한다. 도면 전체에 걸쳐 전도성 트레이스(예컨대, 102 및 104)의 예시는 일정한 축척으로 작성된 것은 아니고, 편의를 위해 예시되어 있다. 다양한 실시예에서, 전도성 트레이스(102, 104)는 다양한 길이, 폭, 형상, 단면, 라우팅 등을 가질 수 있다. 일반적으로, 전도성 트레이스(102, 104)는 실질적으로 평행하게 그리고 매우 근접하여 연장되는 적어도 일부분을 갖는다.
예시에 도시된 바와 같이, "구동 선(driven line)" 또는 "침략자 선(aggressor line)"(예를 들어, 전도성 트레이스(102)) 상에 신호가 의도적으로 전파될 수 있다. "비구동 선(un-driven line)" 또는 "희생자 선(victim line)"(예를 들어, 전도성 트레이스(104))의 적어도 일부분이 구동 선(102)에 실질적으로 평행하게 그리고 매우 근접하여 연장되기 때문에, 비구동 선(104)과 구동 선(102)은 신호 전파 중에 그들 간의 유도성 결합을 가질 수 있다. 유도성 결합은 자기 인덕턴스 Ls 및 상호 인덕턴스 Lm을 포함할 수 있다. 결과적으로, 도 1에 도시된 바와 같이, 원단 누화(FEXT) 잡음 신호가 구동 선(102)으로부터 비구동 선(104) 상에 유도될 수 있다.
일반적으로, 비구동 선(104) 상에 유도되는 FEXT 잡음 신호는 2개의 트레이스(102, 104) 간의 유도성 결합에 대한 2개의 트레이스(102, 104) 간의 용량성 결합에 있어서의 차이에 의해 야기된다. 용량성 결합은 자기 용량 Cs 및 상호 용량 Cm을 포함할 수 있다. 비율 Cm/Cs와 비율 Lm/Ls 사이의 차이가 0으로 감소되면, FEXT 잡음 신호의 진폭은 0으로 감소된다.
도 2 및 도 3을 참조하면, 다양한 구현예에서, 적층형 전송선(200)은 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104) 간의 용량성 결합을 증가시키고, 비율 Cm/Cs와 비율 Lm/Ls 사이의 차이를 최소화할 수 있다. 이는 FEXT 잡음 신호의 진폭을 무시할 만한 값으로 또는 0으로 감소시킨다. 도 2 및 도 3에 도시된 바와 같이, 다양한 구현예에서, 적층형 전송선(200)은 캐리어 또는 패키지의 제1 공간 층(예컨대, 층 AA)에 배치된 제1 전도성 트레이스(102), 및 (도 2에 도시된 바와 같이) 제1 공간 층 AA에 배치되거나, 또는 제1 공간 층 AA와는 상이한, (도 3의 (A) 및 도 3의 (B)에 도시된 바와 같이) 다른 공간 층 AB에 배치된 제2 전도성 트레이스(104)를 갖는 다층 마이크로전자 구조체(200)를 포함한다.
공간 층(예를 들어, 공간 층 AA, 공간 층 AB, 공간 층 BB, 공간 층 CC, 공간 층 DD)은 본 명세서에서 캐리어 또는 패키지를 구성하는 또는 캐리어 또는 패키지 내의 실제 또는 가상 평면(도면에서 X-Y 평면으로 예시되어 있지만, 본 명세서에 기술된 상대적인 공간 관계를 유지하면서 다른 평면에 적용가능함)으로 정의된다. 예를 들어, 캐리어는 3차원 공간에서 다수의 층으로 구성될 수 있고, 캐리어의 최상부 실제 층 위에 다수의 가상 층을 또한 포함할 수 있으며, 이곳에 컴포넌트, 트레이스 및 다른 아이템이 일반적으로 배치된다. 유사하게, 패키지가 컴포넌트, 트레이스 등을 위한 층을 비롯해, 내부 및 외부에서 다수의 실제 또는 가상 층으로 구성될 수 있다.
본 개시에서, 논의되는 공간 층은 다층 3차원 배열로 형성되거나 적층된 전도성 재료의 실제 층과 관련된다. 공간 층 평면은 인쇄 회로 보드(PCB) 상의 전형적인 전도성 트레이스의 두께(예컨대, 수십 마이크로미터) 내지 조밀하게 패킹된 집적 회로(IC) 칩 상의 전형적인 전도성 트레이스의 두께(예컨대, 10 마이크로미터 미만)를 갖는 것으로 정의될 수 있다. X-Y 평면에 관하여 예시될 때, 다른 컴포넌트와는 상이한 공간 층에 있는 것으로 기술되는 컴포넌트는 3차원 공간에서 다른 컴포넌트 위 또는 아래(+Z 또는 -Z)에 있다.
도 2 및 도 3에 도시된 바와 같이, 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104)가 동일한 공간 층 상에 배치되든지(예컨대, 도 2) 상이한 공간 층 상에 배치되든지(예컨대, 도 3) 간에, 제2 전도성 트레이스(104)의 적어도 일부분은 제1 전도성 트레이스(102)에 평행하고, 제1 전도성 트레이스(102)에 매우 근접해 있다. 다양한 구현예에서, 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104)는 캐리어에서 또는 패키지 내에 데이터, 전력, 또는 다른 신호 전송을 위한 전송선을 포함한다.
구현예에서, 적층형 전송선(200)은 캐리어 또는 패키지의 다른 공간 층 BB에 배치된 제1 복수의 전도성 스터브(202)(예컨대, 전도성 피스(piece), 스터브 트레이스, 드롭(drop) 등)를 포함한다. 공간 층 BB는 공간 층 AA 및 공간 층 AB와는 상이하다. 다시 말해서, 제1 복수의 전도성 스터브(202)는 제1 전도성 트레이스(102) 또는 제2 전도성 트레이스(104)와는 상이한 공간 층에 배치된다. 예를 들어, 도 2 및 도 3에 도시된 바와 같이, 제1 복수의 전도성 스터브(202)는 제1 전도성 트레이스(102) 위에 또는 제1 전도성 트레이스(102) 아래에 (별개의 층으로) 적층되거나 형성된다. 이 구현예에서, 제1 복수의 전도성 스터브(202)는 제1 전도성 트레이스(102)에 전기적으로 결합된다.
이 구현예에서, 적층형 전송선(200)은 캐리어 또는 패키지의 공간 층 CC에 배치된 제2 복수의 전도성 스터브(204)를 포함한다. 공간 층 CC는 공간 층 AA 및 공간 층 AB와는 상이하다(그러나 일부 실시예에서는 공간 층 BB와 동일할 수 있다). 다시 말해서, 제2 복수의 전도성 스터브(204)는 제1 전도성 트레이스(102) 또는 제2 전도성 트레이스(104)와는 상이한 공간 층에 배치된다. 예를 들어, 도 2 및 도 3에 도시된 바와 같이, 제2 복수의 전도성 스터브(204)는 제2 전도성 트레이스(102) 위에 또는 제2 전도성 트레이스(102) 아래에 (별개의 층으로) 적층되거나 형성된다. 이 구현예에서, 제2 복수의 전도성 스터브(204)는 제2 전도성 트레이스(104)에 전기적으로 결합된다.
이 구현예에서, 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204)는 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104) 간의 용량성 결합을 증가시킨다. 스터브(202 및 204)로 인한 증가된 용량성 결합은 전송선(200) 상에 유도되는 FEXT 잡음의 진폭을 감소시킨다.
일부 구현예에서, 도 2 및 도 3에 도시된 바와 같이, 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204)는, 각각, 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104)에 직접 기계적으로 결합된다. 예를 들어, 일부 실시예에서, 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204)는 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104)와 각각 중첩되고 기계적으로 접합된다. 다른 실시예에서, 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204)는 하나 이상의 프로세스에서, 각각, 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104)와 함께 형성된다(침착, 에칭 등을 사용하여). 예를 들어, 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204)가 제1 프로세스에서 형성될 수 있고, 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104)가 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204)에 기계적으로 및 전기적으로 접합되도록 제2 프로세스에서 형성될 수 있다. 추가 실시예에서, (도 2 내지 도 10에 도시된 바와 같이) 2개, 3개, 또는 4개의 상이한 공간 층 상에 트레이스(102 및 104) 및 스터브(202 및 204)를 형성하기 위해 추가의 또는 대안적인 프로세스가 사용될 수 있다.
다른 구현예에서, 도 4 및 도 5에 도시된 바와 같이, 적층형 전송선(200)은 제1 복수의 전도성 스터브(202)를 제1 전도성 트레이스(102)에 전기적으로 및 기계적으로 결합시키는 제1 복수의 전도성 비아(402), 및 제2 복수의 전도성 스터브(204)를 제2 전도성 트레이스(104)에 전기적으로 및 기계적으로 결합시키는 제2 복수의 전도성 비아(404)를 포함한다. 이 구현예에서, 제1 전도성 트레이스(102)와 제2 전도성 트레이스(104)는 공간 층 AA에 있고, 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204)는 비아(402 및 404)의 높이만큼 층 AA로부터 분리된 다른 공간 층 BB에 있다.
다양한 구현예에서, 도 2 내지 도 10에 도시된 바와 같이, 제1 복수의 전도성 스터브(202)의 하나 이상의 개개의 스터브가 제1 전도성 트레이스(102)에 대해 횡단하여 배치되고 제1 전도성 트레이스(102)에 의해 적어도 부분적으로 중첩되며, 제2 복수의 전도성 스터브(204)의 하나 이상의 개개의 스터브가 제2 전도성 트레이스(104)에 대해 횡단하여 배치되고 제2 전도성 트레이스(104)에 의해 적어도 부분적으로 중첩된다. 또한, 일부 실시예에서, 도 4, 도 5, 및 도 7 내지 도 10에 도시된 바와 같이, 제1 복수의 전도성 스터브(202)의 하나 이상의 개개의 스터브가 제2 전도성 트레이스(104)에 기계적으로 결합됨이 없이 제2 전도성 트레이스(104)에 의해 적어도 부분적으로 중첩되고, 제2 복수의 전도성 스터브(204)의 하나 이상의 개개의 스터브가 제1 전도성 트레이스(102)에 기계적으로 결합됨이 없이 제1 전도성 트레이스(102)에 의해 적어도 부분적으로 중첩된다.
다양한 구현예에서, 도 4 내지 도 7과 도 9 및 도 10에 도시된 바와 같이, 제1 복수의 전도성 스터브(202)의 스터브들이 미리 결정된 스터브 간격으로 제1 전도성 트레이스(102)에 접합되고, 제2 복수의 전도성 스터브(204)의 스터브들이 동일한 미리 결정된 스터브 간격으로 제2 전도성 트레이스(104)에 접합된다. 이 구현예들에서, 제1 복수의 전도성 스터브(202)의 스터브들은 전송선(200)의 길이를 따라 제2 복수의 전도성 스터브(204)의 스터브들과 교번한다. 스터브(202 및 204)의 사용 및 스터브(202 및 204)의 교번하는 배열은 더 조밀하게 패킹된 캐리어 또는 패키지를 위해 트레이스(102, 104) 및 전송선(200)이 더 미세한 피치로 더 가깝게 이격될 수 있게 한다.
대안적인 실시예에서, 제1 복수의 전도성 스터브(202) 또는 제2 복수의 전도성 스터브(204)의 하나 이상의 스터브가, 각각, 제1 전도성 트레이스(102) 또는 제2 전도성 트레이스(104)에 대해 횡단하지 않는 각도로, 각각, 제1 전도성 트레이스(102) 또는 제2 전도성 트레이스(104)에 결합될 수 있다. 이 실시예에서, 제1 복수의 전도성 스터브(202) 또는 제2 복수의 전도성 스터브(204)의 하나 이상의 스터브는, 각자의 전도성 트레이스(102 또는 104)에 대해 횡단함이 없이, 여전히 서로 평행하게 배열될 수 있다.
도 5를 참조하면, 실시예에서, 캐리어 또는 패키지는 특정 공간 층(예컨대, 예를 들어, 층 DD) 상에 배치된, 전력 또는 접지 도체를 포함하는 적어도 한 쌍의 도체(502)를 포함하는, 접지 평면, 전력 그리드 등을 포함할 수 있다. 이 실시예에서, 접지 평면, 전력 그리드 등의 공간 층 DD는 또한 제1 복수의 스터브(202) 및/또는 제2 복수의 스터브(204)의 배치를 위해 사용될 수 있다. 예를 들어, 제1 복수의 전도성 스터브(202) 또는 제2 복수의 전도성 스터브(204) 중 적어도 하나가 접지 평면, 전력 그리드 등의 도체들(502) 사이의 공간 내에 형성될 수 있다. 일 예에서, 에칭 등에 의해 접지 평면 상에 함몰부(depression) 또는 홀(hole)이 형성될 수 있고, 이 함몰부 또는 홀 내에 제1 복수의 스터브(202) 및/또는 제2 복수의 스터브(204)가 형성될 수 있다. 이 실시예에서, 공간 층 DD는 전송선(200)의 제1 전도성 트레이스(102) 또는 제2 전도성 트레이스(104)의 공간 층(AA) 이외의 층이다.
도시된 기법 및 디바이스는 또한 한 쌍 초과의 전도성 트레이스(102, 104)를 갖는 라우팅 배열에 적용가능하다. 도 6, 도 7, 도 10, 및 도 11에 도시된 바와 같이, 하나 이상의 추가의 전도성 트레이스(602, 1002)가 또한 공간 층 AA에 배치될 수 있다. 각각의 추가의 전도성 트레이스(602, 1002)의 적어도 일부분이 제1 전도성 트레이스(102) 및/또는 제2 전도성 트레이스(104)에 평행하고 근접해 있다. 따라서, 추가의 전도성 트레이스(602, 1002)와 제1 전도성 트레이스(102) 및/또는 제2 전도성 트레이스(104) 간에 유도성 결합이 존재하며, 이는 전도성 트레이스(102, 104, 602, 1002) 중 하나 이상에 FEXT 잡음이 유도되게 할 수 있다.
구현예에서, 캐리어 또는 패키지의 하나 이상의 다른 공간 층에 하나 이상의 추가의 복수의 전도성 스터브(604, 1004)가 배치되며, 여기서 하나 이상의 다른 공간 층은 공간 층 AA와는 상이하다(그러나, 일부 실시예에서, 층 BB 또는 층 CC와 동일할 수 있다). 하나 이상의 추가의 복수의 전도성 스터브(604, 1004)는 각자의 하나 이상의 추가의 전도성 트레이스(602, 1002)에 전기적으로 결합되어, 다층 적층형 전송선(200)을 형성한다. 이 구현예에서, 하나 이상의 추가의 복수의 전도성 스터브(604, 1004)는 하나 이상의 추가의 전도성 트레이스(602, 1002)와 제1 전도성 트레이스(102) 또는 제2 전도성 트레이스(104) 간의 용량성 결합을 증가시키고, 그에 의해 트레이스(102, 104, 602, 1002)에서의 FEXT 잡음을 감소시키거나 제거한다.
도 8 및 도 9에 도시된 바와 같이, 다양한 실시예에서, 적층형 전송선(200)은 다양한 3차원 형태를 가질 수 있다. 복수의 전도성 스터브(202, 204, 602, 및 1002)는 동일한 공간 층 상에 배치될 수 있거나(예를 들어, 도 8의 (A) 및 도 9의 (A)에서와 같이), 복수의 전도성 스터브(202, 204, 602, 및 1002) 중 하나 이상이 상이한 공간 층들 상에 배치될 수 있다(예를 들어, 도 8의 (B) 및 (C)와 도 9의 (B) 및 (C)에서와 같이).
복수의 전도성 스터브(202, 204, 602, 1002) 중 하나 이상이 동일한 공간 층 상에 배치될 때, 스터브(202, 204, 602, 1002)는 교번하는 패턴으로 배열될 수 있다(제1 복수의 전도성 스터브(202)의 스터브들은 전송선(200)의 길이를 따라 제2 복수의 전도성 스터브(204)의 스터브들, 및 추가의 복수의 스터브(602, 1002)의 임의의 추가의 스터브들과 교번한다). 스터브(202, 204) 및 임의의 추가의 스터브(602, 및 1002)는 미리 결정된 스터브 간격을 갖는다(도 4 내지 도 7 및 도 9 내지 도 11에 도시된 바와 같이). 이 실시예들에서, 전송선(200)의 결합된 커패시턴스는 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204), 및 임의의 추가의 복수의 스터브(602, 1002)(존재한다면)의 배열에 기초하여 전송선(200)의 결합된 인덕턴스와 정합한다.
하나 이상의 패턴 또는 배열은 복수의 전도성 스터브(202, 204, 602, 및 1002) 중 하나 이상이 상이한 공간 층들 상에 배치될 때에도 사용될 수 있다. 일 예에서, 도 8의 (B) 및 도 9의 (B)에 도시된 바와 같이, 제1 복수의 전도성 스터브(202)는 제2 전도성 트레이스(104)를 향하는 제1 전도성 트레이스(102)의 표면에 접합되고, 제2 복수의 전도성 스터브(204)는 제1 전도성 트레이스(102)를 향하는 제2 전도성 트레이스(104)의 표면에 접합된다. 다른 예에서, 도 8의 (C) 및 도 9의 (C)에 도시된 바와 같이, 제1 복수의 전도성 스터브(202)는 제2 전도성 트레이스(104)로부터 멀어지는 쪽을 향하는 제1 전도성 트레이스(102)의 표면에 접합되고, 제2 복수의 전도성 스터브(204)는 제1 전도성 트레이스(102)로부터 멀어지는 쪽을 향하는 제2 전도성 트레이스(104)의 표면에 접합된다. 여기서도, 전송선(200)의 결합된 커패시턴스는 제1 복수의 전도성 스터브(202)와 제2 복수의 전도성 스터브(204), 및 임의의 추가의 복수의 스터브(602, 1002)(존재한다면)의 배열에 기초하여 전송선(200)의 결합된 인덕턴스와 정합한다.
도 10 및 도 11을 참조하면, 일부 구현예에서, 전도성 트레이스들의 하나 이상의 쌍(예컨대, 쌍(102 및 104); 및 쌍(602 및 1002))이 존재할 때, 전도성 트레이스들의 쌍들 중 하나 이상이 차동 인터커넥트(differential interconnect)를 포함할 수 있다. 예를 들어, 쌍은 차동 시그널링에 사용될 수 있다. 이 구현예들에서, 각자의 전도성 트레이스들 각각에 결합되는 복수의 전도성 스터브(예컨대, 스터브(202 및 204); 및 스터브(604 및 1004))는 각각의 차동 인터커넥트에서 차동 원단 누화(FEXT) 잡음을 감소시키거나 제거하도록 배열된다.
구현예에서, 도 11에 도시된 바와 같이, 전송선(200)의 전도성 트레이스(102, 104, 602, 1002)(차동 쌍을 포함함)는 전송선(200)의 일부분에서 전도성 스터브(202, 204, 602, 1002)를 포함할 수 있다. 다시 말해서, 전송선(200)은 트레이스(102, 104, 602, 1002)의 전체 길이를 따라 전도성 스터브(202, 204, 602, 1002)를 포함하지 않을 수 있다. 이 구현예에서, 도 11에 도시된 바와 같이, 전송선(200)은 보상 부분(1102) 및 나머지 부분(1104)을 포함한다. 복수의 전도성 스터브(202, 204, 602, 1002)는 전송선(200)의 보상 부분(1102)에서 각자의 전도성 트레이스(102, 104, 602, 1002)에 결합된다. 나머지 부분(1104)은, 원한다면, 전도성 스터브가 없는 상태로 유지될 수 있다. 이 구현예에서, 보상 부분(1102)은 전송선(200)의 나머지 부분(1104)에서 또는 보상 부분(1102) 및 나머지 부분(1104)에서 원단 누화(FEXT) 잡음을 감소시키거나 제거하도록 배열된다.
다양한 실시예에서, 전도성 스터브(202, 204, 604, 1004) 및 비아(402, 404)는 금속(예컨대, 구리, 금, 티타늄, 크롬, 알루미늄 등), 합금, 또는 다른 전도성 재료와 같은 전도성 재료로 구성된다. 일부 실시예에서, 전도성 스터브(202, 204, 604, 1004) 및 비아(402, 404)는 전도성 트레이스(102, 202, 602, 1002)와 동일한 전도성 재료로 구성된다.
일부 구현예에서, 도 2 내지 도 7에 도시된 바와 같이, 전도성 스터브(202, 204, 604)는 관련 전도성 트레이스(102, 202, 602)에 의해 완전히 또는 부분적으로 중첩된 더 짧은 스터브이며, 이때 일부 스터브(202, 204, 604)는 관련 전도성 트레이스(102, 202, 602)의 일측으로부터 횡단하여 연장된다. 일부 예에서, 도 6 및 도 7에 도시된 바와 같이, 전도성 스터브(202, 204, 604)는 교번하는 패턴으로 관련 전도성 트레이스(102, 202, 602)의 교번하는 측들로부터 연장된다. 다른 구현예에서, 도 8 내지 도 11에 도시된 바와 같이, 전도성 스터브(202, 204, 604, 1004)는 약간 더 길 수 있으며, 관련 전도성 트레이스(102, 202, 602, 1002)의 양측으로부터 횡단하여 연장된다.
예시적인 프로세스
도 12는 다양한 구현예에 따른 (예를 들어, 전송선(200)과 같은) 적층형 전송선을 형성하기 위한 예시적인 프로세스(1200)를 예시하는 흐름도이다. 프로세스(1200)는 캐리어 상에, 패키지 상에 또는 내에, 또는 다른 회로 환경에서 다층 마이크로전자 구조체를 형성하는 것을 기술한다. 다양한 실시예에서, 3차원 적층형 전송선은 전송선 상에 유도되는 원단 누화(FEXT) 잡음을 감소시키거나 제거한다. 도 12의 프로세스는 도 1 내지 도 11 및 위의 논의를 참조한다.
도 12를 참조하면, 1202에서, 프로세스는 캐리어 상에 또는 패키지 상에 또는 내에, 적어도 2개의 도체를 포함하는 전송선을 형성하는 것을 포함한다. 실시예에서, 전송선은 마이크로-스트립 전송선을 포함할 수 있다. 다른 실시예에서, 2개의 도체의 각각의 쌍은 차동 인터커넥트를 포함할 수 있다. 전송선을 형성하는 것은 다음의 블록을 포함한다:
블록 1204에서, 프로세스는 캐리어 또는 패키지의 제1 공간 층에 (예를 들어, 전도성 트레이스(102)와 같은) 제1 전도성 트레이스를 형성하는 것을 포함한다. 블록 1206에서, 프로세스는 캐리어 또는 패키지의 제2 공간 층에 (예를 들어, 전도성 트레이스(104)와 같은) 제2 전도성 트레이스를 형성하는 것을 포함한다. 일 예에서, 제2 공간 층은 제1 공간 층을 포함한다. 다시 말해서, 제1 및 제2 전도성 트레이스는 동일한 층 상에 또는 상이한 층들 상에 형성될 수 있다. 제1 및 제2 전도성 트레이스는 침착, 도금, 에칭 등에 의해 형성될 수 있다. 제2 전도성 트레이스의 적어도 일부분은 제1 전도성 트레이스에 근접하고 평행하다. 제1 및 제2 전도성 트레이스는 전송선을 포함한다.
블록 1208에서, 프로세스는 제1 전도성 트레이스와 제2 전도성 트레이스의 유도성 결합에 근접하거나 그와 정합하도록, 제1 전도성 트레이스와 제2 전도성 트레이스 간의 용량성 결합을 증가시키는 것을 포함한다. 용량성 결합을 증가시키는 것은 다음의 블록을 포함한다:
블록 1210에서, 프로세스는 캐리어 또는 패키지의 제3 공간 층에 (예를 들어, 전도성 스터브(202)와 같은) 제1 복수의 전도성 스터브를 형성하는 것을 포함하며, 제3 공간 층은 제1 또는 제2 공간 층과는 상이하다. 블록 1212에서, 프로세스는 제1 복수의 전도성 스터브를 제1 전도성 트레이스에 전기적으로 결합시키는 것을 포함한다. 블록 1214에서, 프로세스는 캐리어 또는 패키지의 제4 공간 층에 (예를 들어, 전도성 스터브(204)와 같은) 제2 복수의 전도성 스터브를 형성하는 것을 포함하며, 제4 공간 층은 제1 및 제2 공간 층과는 상이하다. 일 예에서, 제4 공간 층은 제3 공간 층을 포함한다. 다시 말해서, 제1 및 제2 복수의 전도성 스터브는 동일한 층 상에 또는 상이한 층들 상에 형성될 수 있다. 블록 1216에서, 프로세스는 제2 복수의 전도성 스터브를 제2 전도성 트레이스에 전기적으로 결합시키는 것을 포함한다.
실시예에서, 전송선은 (예를 들어, 보상 부분(1102)과 같은) 보상 부분 및 (예를 들어, 나머지 부분(1104)과 같은) 나머지 부분을 포함한다. 이 실시예에서, 제1 및 제2 복수의 전도성 스터브는 전송선의 보상 부분에서, 제1 및 제2 전도성 트레이스에 각각 결합된다. 스터브를 갖기 때문에, 보상 부분은 전송선의 나머지 부분에서 또는 전송선의 보상 부분 및 나머지 부분에서 원단 누화(FEXT) 잡음을 감소시키거나 제거하도록 배열된다.
제1 및 제2 복수의 전도성 스터브가 또한 침착, 도금, 에칭 등에 의해 형성될 수 있다. 대안적인 예들에서, 전도성 스터브는 전도성 트레이스와 동일한 프로세스에서, 또는 별개의 프로세스에서 형성된다. 구현예에서, 프로세스는 제1 및 제2 전도성 트레이스의 평행 부분에 대해 횡단하여 제1 및 제2 복수의 전도성 스터브의 스터브들을 형성하는 것을 포함한다. 일 예에서, 제1 복수의 전도성 스터브의 스터브들은 전송선의 길이를 따라 제2 복수의 전도성 스터브의 스터브들과 교번한다.
다른 구현예에서, 프로세스는 제1 공간 층 이외의 공간 층에 배치된 제1 전도성 비아를 사용하여 제1 복수의 전도성 스터브를 제1 전도성 트레이스에 결합시키고, 제2 공간 층 이외의 공간 층에 배치된 제2 전도성 비아를 사용하여 제2 복수의 전도성 스터브를 제2 전도성 트레이스에 결합시키는 것을 포함한다. 다시 말해서, 전도성 비아는 전도성 스터브를 각자의 전도성 트레이스에 기계적으로 및 전기적으로 결합시킨다. 또한, 비아는 비아의 높이와 동일한 거리만큼 전도성 스터브를 각자의 전도성 트레이스로부터 오프셋시킨다.
다른 구현예에서, 프로세스는 제1 복수의 전도성 스터브를 제1 전도성 트레이스의 상부측 표면에 형성하거나 결합시키고, 제2 복수의 전도성 스터브를 제2 전도성 트레이스의 대응하는 상부측 표면에 형성하거나 결합시키는 것을 포함한다. 다른 예에서, 프로세스는 제1 복수의 전도성 스터브를 제1 전도성 트레이스의 하부측 표면에 형성하거나 결합시키고, 제2 복수의 전도성 스터브를 제2 전도성 트레이스의 대응하는 하부측 표면에 형성하거나 결합시키는 것을 포함한다. 다른 예들에서, 전도성 스터브는 다른 배열로 전도성 트레이스에 결합된다.
다양한 구현예에서, 프로세스는, 제1 및 제2 전도성 트레이스에 대하여 제1 및 제2 복수의 전도성 스터브를 배열하는 것에 기초하여, 전송선의 결합된 인덕턴스의 크기를 전송선의 결합된 커패시턴스의 크기와 정합시키는 것을 포함한다. 다른 예에서, 프로세스는, 제1 및 제2 전도성 트레이스에 대하여 제1 및 제2 복수의 전도성 스터브를 배열하는 것에 기초하여, 전송선 상의 원단 누화(FEXT) 잡음을 감소시키거나 제거하는 것을 포함한다.
대안적인 구현예들에서, 프로세스는, 제1 또는 제2 공간 층과는 상이한 하나 이상의 공간 층에 제1 및 제2 복수의 전도성 스터브를 배열하여, 다층 3차원 배열을 형성하는 것에 기초하여, 캐리어 상의 또는 패키지 내의 면적당 전도성 트레이스의 수량을 증가시키거나 제1 및 제2 전도성 트레이스의 피치를 감소시키는 것을 포함한다.
예시되거나 논의된 것과는 상이한 적층형 전송선(200)의 구성이 상이한 구현예로 가능할 수 있으며, 본 개시의 범위 내에 있다. 변형들은 도 1 내지 도 11에 도시된 예에 예시된 것보다 더 적은 요소를 가질 수 있거나, 그들은 도시된 것들보다 더 많은 또는 대안적인 요소를 가질 수 있다.
프로세스들이 본 명세서에서 설명되는 순서는 제한으로 해석되도록 의도되지 않으며, 프로세스들, 또는 대안적인 프로세스들을 구현하기 위해 임의의 수의 설명된 프로세스 블록들이 임의의 순서로 조합될 수 있다. 게다가, 본 명세서에서 설명된 주제의 사상 및 범위로부터 벗어남이 없이 개개의 블록들이 프로세스들로부터 제거될 수 있다. 게다가, 프로세스들은 본 명세서에서 설명된 주제의 범위로부터 벗어남이 없이 임의의 적합한 재료들 또는 이들의 조합들로 구현될 수 있다. 대안적 구현들에서, 다른 기법들이 다양한 조합으로 프로세스들에 포함될 수 있으며, 여전히 본 개시의 범위 내에 있다.
결론
본 개시의 구현예들이 구조적 특징들 및/또는 방법론적 동작들에 특정한 언어로 설명되었지만, 구현예들은 반드시 설명된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 특정 특징들 및 동작들은 예시적인 디바이스들 및 기법들을 구현하는 대표적인 형태들로서 개시된다.
본 문헌의 각각의 청구항은 별개의 실시예를 구성하며, 상이한 청구항 및/또는 상이한 실시예를 조합하는 실시예가 본 개시의 범위 내에 있고, 본 개시의 검토 시에 당업자에게 명백할 것이다.

Claims (23)

  1. 다층 마이크로전자 구조체(multi-layer microelectronic structure)로서,
    캐리어 또는 패키지의 제1 공간 층에 배치된 제1 전도성 트레이스(trace);
    상기 제1 공간 층에 배치된 제2 전도성 트레이스 - 상기 제2 전도성 트레이스의 적어도 일부분은 상기 제1 전도성 트레이스에 평행하고, 상기 제1 및 제2 전도성 트레이스는 전송선(transmission line)을 포함함 -;
    상기 캐리어 또는 상기 패키지의 제2 공간 층에 배치되고 상기 제1 전도성 트레이스에 전기적으로 결합된 제1 복수의 전도성 스터브(stub) - 상기 제2 공간 층은 상기 제1 공간 층과는 상이함 -; 및
    상기 캐리어 또는 상기 패키지의 제3 공간 층에 배치되고 상기 제2 전도성 트레이스에 전기적으로 결합된 제2 복수의 전도성 스터브 - 상기 제3 공간 층은 상기 제1 공간 층과는 상이하고, 상기 제1 및 제2 복수의 전도성 스터브는 상기 제1 전도성 트레이스와 상기 제2 전도성 트레이스 간의 용량성 결합을 증가시킴 - 를 포함하는, 다층 마이크로전자 구조체.
  2. 제1항에 있어서,
    상기 제1 복수의 전도성 스터브를 상기 제1 전도성 트레이스에 전기적으로 및 기계적으로 결합시키는 제1 복수의 전도성 비아(via), 및 상기 제2 복수의 전도성 스터브를 상기 제2 전도성 트레이스에 전기적으로 및 기계적으로 결합시키는 제2 복수의 전도성 비아를 추가로 포함하는, 다층 마이크로전자 구조체.
  3. 제1항에 있어서,
    상기 다층 마이크로전자 구조체는 상기 제1 공간 층에 배치된 하나 이상의 추가의 전도성 트레이스 - 각각의 추가의 전도성 트레이스의 적어도 일부분은 상기 제1 및 제2 전도성 트레이스에 평행함 -, 및 상기 캐리어 또는 상기 패키지의 하나 이상의 다른 공간 층에 배치되고 각자의 하나 이상의 추가의 전도성 트레이스에 전기적으로 결합된 하나 이상의 추가의 복수의 전도성 스터브를 추가로 포함하며, 상기 하나 이상의 다른 공간 층은 상기 제1 공간 층과는 상이하고, 상기 하나 이상의 추가의 복수의 전도성 스터브는 상기 하나 이상의 추가의 전도성 트레이스와 상기 제1 또는 제2 전도성 트레이스 간의 용량성 결합을 증가시키는, 다층 마이크로전자 구조체.
  4. 제1항에 있어서,
    상기 제1 복수의 전도성 스터브의 스터브는 상기 제1 전도성 트레이스에 대해 횡단하여 배치되고 상기 제1 전도성 트레이스에 의해 적어도 부분적으로 중첩되며, 상기 제2 복수의 전도성 스터브의 스터브는 상기 제2 전도성 트레이스에 대해 횡단하여 배치되고 상기 제2 전도성 트레이스에 의해 적어도 부분적으로 중첩되는, 다층 마이크로전자 구조체.
  5. 제1항에 있어서,
    상기 전송선은 보상 부분 및 나머지 부분을 포함하고, 상기 제1 및 제2 복수의 전도성 스터브는 상기 전송선의 상기 보상 부분에서 상기 제1 및 제2 전도성 트레이스에 각각 결합되고, 상기 보상 부분은 적어도 상기 전송선의 상기 나머지 부분에서 원단 누화(far end crosstalk, FEXT) 잡음을 감소시키거나 제거하도록 배열되는, 다층 마이크로전자 구조체.
  6. 제1항에 있어서,
    상기 제1 및 제2 전도성 트레이스는 차동 인터커넥트(differential interconnect)를 포함하고, 상기 제1 및 제2 복수의 전도성 스터브는 상기 차동 인터커넥트에서 차동 원단 누화(FEXT) 잡음을 감소시키거나 제거하도록 배열되는, 다층 마이크로전자 구조체.
  7. 제4항에 있어서,
    상기 제1 복수의 전도성 스터브의 개개의 전도성 스터브의 적어도 일부분은 상기 제2 전도성 트레이스에 기계적으로 결합됨이 없이 상기 제2 전도성 트레이스에 의해 적어도 부분적으로 중첩되고, 상기 제2 복수의 전도성 스터브의 개개의 전도성 스터브의 적어도 일부분은 상기 제1 전도성 트레이스에 기계적으로 결합됨이 없이 상기 제1 전도성 트레이스에 의해 적어도 부분적으로 중첩되는, 다층 마이크로전자 구조체.
  8. 제1항에 있어서,
    상기 제1 복수의 전도성 스터브의 스터브는 미리 결정된 스터브 간격으로 상기 제1 전도성 트레이스에 접합되고, 상기 제2 복수의 전도성 스터브의 스터브는 상기 미리 결정된 스터브 간격으로 상기 제2 전도성 트레이스에 접합되고, 상기 제1 복수의 전도성 스터브의 스터브는 상기 전송선의 길이를 따라 상기 제2 복수의 전도성 스터브의 스터브와 교번하는, 다층 마이크로전자 구조체.
  9. 제1항에 있어서,
    상기 다층 마이크로전자 구조체는 상기 캐리어 또는 상기 패키지의 전력 또는 접지 도체를 포함하는 한 쌍의 도체를 추가로 포함하며, 상기 한 쌍의 도체는 상기 캐리어 또는 상기 패키지의 상기 제1 공간 층 이외의 공간 층에 배치되고, 상기 제1 또는 제2 복수의 전도성 스터브 중 적어도 하나는 상기 한 쌍의 도체의 상기 공간 층에서 상기 한 쌍의 도체 사이의 공간 내에 형성되는, 다층 마이크로전자 구조체.
  10. 제1항에 있어서,
    상기 제3 공간 층은 상기 제2 공간 층을 포함하는, 다층 마이크로전자 구조체.
  11. 다층 마이크로전자 구조체로서,
    캐리어 또는 패키지의 제1 공간 층에 배치된 제1 전도성 트레이스;
    상기 캐리어 또는 상기 패키지의 제2 공간 층에 배치된 제2 전도성 트레이스 - 상기 제2 공간 층은 상기 제1 공간 층과는 상이하고, 상기 제2 전도성 트레이스의 적어도 일부분은 상기 제1 전도성 트레이스에 평행하고, 상기 제1 및 제2 전도성 트레이스는 전송선을 포함함 -;
    상기 캐리어 또는 상기 패키지의 제3 공간 층에 배치되고 상기 제1 전도성 트레이스에 전기적으로 결합된 제1 복수의 전도성 스터브 - 상기 제3 공간 층은 상기 제1 공간 층 및 상기 제2 공간 층과는 상이함 -; 및
    상기 캐리어 또는 상기 패키지의 제4 공간 층 상에 배치되고 상기 제2 전도성 트레이스에 전기적으로 결합된 제2 복수의 전도성 스터브 - 상기 제4 공간 층은 상기 제1 공간 층 및 상기 제2 공간 층과는 상이하고, 상기 제1 및 제2 복수의 전도성 스터브는 상기 제1 전도성 트레이스와 상기 제2 전도성 트레이스 간의 용량성 결합을 증가시킴 - 를 포함하는, 다층 마이크로전자 구조체.
  12. 제11항에 있어서,
    상기 제1 복수의 전도성 스터브는 상기 제2 전도성 트레이스를 향하는 상기 제1 전도성 트레이스의 표면에 접합되고, 상기 제2 복수의 전도성 스터브는 상기 제1 전도성 트레이스를 향하는 상기 제2 전도성 트레이스의 표면에 접합되는, 다층 마이크로전자 구조체.
  13. 제11항에 있어서,
    상기 제1 복수의 전도성 스터브는 상기 제2 전도성 트레이스로부터 멀어지는 쪽을 향하는 상기 제1 전도성 트레이스의 표면에 접합되고, 상기 제2 복수의 전도성 스터브는 상기 제1 전도성 트레이스로부터 멀어지는 쪽을 향하는 상기 제2 전도성 트레이스의 표면에 접합되는, 다층 마이크로전자 구조체.
  14. 제11항에 있어서,
    상기 제4 공간 층은 상기 캐리어 또는 상기 패키지의 상기 제3 공간 층을 포함하고, 상기 제1 복수의 전도성 스터브의 스터브와 상기 제2 복수의 전도성 스터브의 스터브는 미리 결정된 간격을 갖고, 상기 제1 복수의 전도성 스터브의 스터브는 상기 전송선의 길이를 따라 상기 제2 복수의 전도성 스터브의 스터브와 교번하는, 다층 마이크로전자 구조체.
  15. 제11항에 있어서,
    상기 전송선의 결합된 커패시턴스는 상기 제1 및 제2 복수의 전도성 스터브의 배열에 기초하여 상기 전송선의 결합된 인덕턴스와 정합하는, 다층 마이크로전자 구조체.
  16. 다층 마이크로전자 구조체를 제조하는 방법으로서,
    전송선을 형성하는 단계를 포함하며, 상기 전송선을 형성하는 단계는,
    캐리어 또는 패키지의 제1 공간 층에 제1 전도성 트레이스를 형성하는 단계;
    상기 캐리어 또는 상기 패키지의 제2 공간 층에 제2 전도성 트레이스를 형성하는 단계 - 상기 제2 전도성 트레이스의 적어도 일부분은 상기 제1 전도성 트레이스에 평행하고, 상기 제1 및 제2 전도성 트레이스는 상기 전송선을 포함함 -;
    상기 제1 전도성 트레이스와 상기 제2 전도성 트레이스 간의 용량성 결합을 증가시키는 단계를 포함하고, 상기 용량성 결합을 증가시키는 단계는,
    상기 캐리어 또는 상기 패키지의 제3 공간 층에 제1 복수의 전도성 스터브를 형성하는 단계 - 상기 제3 공간 층은 상기 제1 또는 제2 공간 층과는 상이함 -;
    상기 제1 복수의 전도성 스터브를 상기 제1 전도성 트레이스에 전기적으로 결합시키는 단계;
    상기 캐리어 또는 상기 패키지의 제4 공간 층에 제2 복수의 전도성 스터브를 형성하는 단계 - 상기 제4 공간 층은 상기 제1 및 제2 공간 층과는 상이함 -; 및
    상기 제2 복수의 전도성 스터브를 상기 제2 전도성 트레이스에 전기적으로 결합시키는 단계를 포함하는, 다층 마이크로전자 구조체를 제조하는 방법.
  17. 제16항에 있어서,
    상기 방법은 상기 제1 및 제2 전도성 트레이스의 평행 부분에 대해 횡단하여 상기 제1 및 제2 복수의 전도성 스터브의 스터브를 형성하는 단계를 추가로 포함하며, 상기 제1 복수의 전도성 스터브의 스터브는 상기 제2 복수의 전도성 스터브의 스터브와 교번하는, 다층 마이크로전자 구조체를 제조하는 방법.
  18. 제16항에 있어서,
    상기 제1 공간 층 이외의 공간 층에 배치된 제1 전도성 비아를 사용하여 상기 제1 복수의 전도성 스터브를 상기 제1 전도성 트레이스에 결합시키고, 상기 제2 공간 층 이외의 공간 층에 배치된 제2 전도성 비아를 사용하여 상기 제2 복수의 전도성 스터브를 상기 제2 전도성 트레이스에 결합시키는 단계를 추가로 포함하는, 다층 마이크로전자 구조체를 제조하는 방법.
  19. 제16항에 있어서,
    상기 제1 복수의 전도성 스터브를 상기 제1 전도성 트레이스의 상부측 표면에 형성하거나 결합시키고 상기 제2 복수의 전도성 스터브를 상기 제2 전도성 트레이스의 대응하는 상부측 표면에 형성하거나 결합시키거나, 또는 상기 제1 복수의 전도성 스터브를 상기 제1 전도성 트레이스의 하부측 표면에 형성하거나 결합시키고 상기 제2 복수의 전도성 스터브를 상기 제2 전도성 트레이스의 대응하는 하부측 표면에 형성하거나 결합시키는 단계를 추가로 포함하는, 다층 마이크로전자 구조체를 제조하는 방법.
  20. 제16항에 있어서,
    상기 제1 및 제2 전도성 트레이스에 대하여 상기 제1 및 제2 복수의 전도성 스터브를 배열하는 것에 기초하여, 상기 전송선 상의 원단 누화(FEXT) 잡음을 감소시키거나 제거하는 단계를 추가로 포함하는, 다층 마이크로전자 구조체를 제조하는 방법.
  21. 제16항에 있어서,
    상기 제1 및 제2 전도성 트레이스에 대하여 상기 제1 및 제2 복수의 전도성 스터브를 배열하는 것에 기초하여, 상기 전송선의 결합된 인덕턴스의 크기를 상기 전송선의 결합된 커패시턴스의 크기와 정합시키는 단계를 추가로 포함하는, 다층 마이크로전자 구조체를 제조하는 방법.
  22. 제16항에 있어서,
    상기 제1 또는 제2 공간 층과는 상이한 하나 이상의 공간 층에 상기 제1 및 제2 복수의 전도성 스터브를 배열하여, 다층 3차원 배열을 형성하는 것에 기초하여, 상기 캐리어 상의 또는 상기 패키지 내의 면적당 전도성 트레이스의 수량을 증가시키거나 상기 제1 및 제2 전도성 트레이스의 피치를 감소시키는 단계를 추가로 포함하는, 다층 마이크로전자 구조체를 제조하는 방법.
  23. 제16항에 있어서,
    상기 제2 공간 층은 상기 제1 공간 층을 포함하고 상기 제4 공간 층은 상기 제3 공간 층을 포함하는, 다층 마이크로전자 구조체를 제조하는 방법.
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