TW201448172A - 具有矽穿中介層／矽穿孔應用之非揮發性記憶體設備 - Google Patents

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Abstract

本發明公開一種記憶體設備及形成該設備的方法。該設備包括：基板，具有陣列表面及非陣列表面；記憶體陣列，具有藉由在第一方向的第一導體及在第二方向的第二導體而互連的複數個記憶體單元。該記憶體陣列設置在基板的陣列表面上。該記憶體陣列還包含配置在基板中的矽穿孔(TSV)接點。該TSV接點從陣列表面延伸至非陣列表面，使非陣列表面至陣列具有電性連接。

Description

具有矽穿中介層/矽穿孔應用之非揮發性記憶體設備
一般來說，本發明涉及記憶體設備的領域，更特定來說，涉及記憶體設備及其形成方法。
一種隨機存取記憶體(RAM)設備包括具有互連的許多記憶體單元的記憶體陣列，以儲存資訊。提供控制電路以便於存取記憶體單元。舉例來說，非揮發性記憶體(NVM)陣列包括NVM記憶體單元及用於存取所儲存資訊的控制電路。在NVM陣列的情況下，當斷電時仍然保留資料。
然而，隨著對於更大容量的儲存有持續需求，設備變得更大。舉例來說，為了容納元件，伴隨更複雜控制電路的具有更多記憶體單元的更大陣列需要更大的晶片區域。這導致更高的費用。另外，由於某些記憶體的類型，如相變隨機存取記憶體(PCRAM)或磁隨機存取記憶體(MRAM)，需要高的熱預算，具有集成控制電路的傳統的RAM設備降低靈活性。這可能會造成伴隨控制電路的處理 問題。
從前面的討論，想要的是提供改進的記憶體設備。
具體實施例一般涉及NVM設備。在一具體實施例中，設備包括：基板，具有陣列表面及非陣列表面；記憶體陣列，具有藉由在第一方向的第一導體及在第二方向的第二導體而互連的複數個記憶體單元。該記憶體陣列配置在基板的陣列表面上。該記憶體陣列還包含配置在基板中的矽穿孔(TSV)接點。該TSV接點從陣列表面延伸至非陣列表面。該TSV接點使非陣列表面至陣列具有電性連接。
在另一具體實施例中，呈現一種用於形成記憶體設備的方法。該方法包括：提供具有陣列表面及非陣列表面的基板。形成從該基板的陣列表面延伸至非陣列表面的TSV接點。形成具有藉由第一導體及第二導體而互連的複數個記憶體單元。該記憶體陣列耦接該TSV接點。
在另一具體實施例中，呈現一種用於形成NVM設備的方法。該方法包括提供具有陣列表面及非陣列表面的基板。形成從該基板的陣列表面延伸至非陣列表面的TSV接點。形成具有由第一導體及第二導體而互連的複數個記憶體單元的電阻式NVM。該電阻式NVM耦接於該TSV接點。
本文所述的具體實施例的這些和其他的優 點及特徵將通過參照下面的描述及附圖而變得清楚明白。此外，應理解的是本文所述的各種具體實施例的特徵不是相互排斥的，且可以各種組合及排列中存在。
100‧‧‧設備
120‧‧‧記憶體陣列
130‧‧‧記憶體單元
140‧‧‧儲存元件
150‧‧‧第一導體
160‧‧‧第二導體
165‧‧‧寫入線
180‧‧‧矽穿孔接點
190‧‧‧列解碼器
192‧‧‧行解碼器
200‧‧‧設備
205‧‧‧基板
206‧‧‧第一主表面
207‧‧‧第二主表面
225‧‧‧記憶體介電層
270‧‧‧介電層
275‧‧‧介電層
277‧‧‧主動元件
278‧‧‧導孔接點
279‧‧‧金屬線
295‧‧‧墊
300‧‧‧設備
305‧‧‧中介基板
306‧‧‧第一主表面
307‧‧‧第二主表面
312‧‧‧中介接點
318‧‧‧介電層
325‧‧‧記憶體介電層
330‧‧‧封裝基板
336‧‧‧第一主封裝表面
337‧‧‧第二主封裝表面
342‧‧‧封裝墊
346‧‧‧封裝接點
3961‧‧‧第一記憶體控制器
3962‧‧‧第二記憶體控制器
3963‧‧‧微控制器
410、420、430、440、450、460、470、510、515、520、525、530、535、540、545、550、560‧‧‧步驟
在附圖中，相同的元件符號通常指的是在所有不同視圖中的相同組件。同時，附圖不一定是成比例的，重點反而是通常放在說明本發明的原理上。本發明的各種具體實施例是參照下面的附圖而描述，其中：第1a至1d圖顯示設備的具體實施例的簡化視圖；第2至3圖顯示設備的具體實施例的剖視圖；以及第4及5圖顯示用於形成設備的流程的具體實施例。
具體實施例涉及非揮發性記憶體(NVM)設備。NVM設備例如可包含相變隨機存取記憶體(PCRAM)、磁隨機存取記憶體(MRAM)及電阻式隨機存取記憶體(ReRAM)。也可使用其他類型的NVM或記憶體設備。這樣的NVM設備可併入電子產品或設備中，如電話、計算器，移動式智慧產品等等。
第1a至1d圖顯示設備100的具體實施例的簡化視圖。如其顯示的設備包括具有複數個記憶體單元130的記憶體陣列120。在一具體實施例中，記憶體陣列為具有非揮發性記憶體單元的非揮發性記憶體(NVM)陣列。記憶體單元包括配置在第一導體150及第二導體160之間的儲存元件140。儲存元件可例如為配置在第一導體及第 二導體之間的儲存插件。在一具體實施例中，儲存元件為形成電阻式NVM單元的電阻式儲存元件。
陣列包括在第一方向(例如，X方向)的複數個第一導體及在第二方向(例如，y方向)的複數個第二導體。舉例來說，第一或上導體是在第二或下導體配置在第二方向時配置在第一方向。在一具體實施例中，上導體為字元線(WL)而下導體為位元線(BL)。舉例來說，第一方向及第二方向為正交方向。也可使用導體的其他配置。在上導體及下導體的交叉點處配置儲存元件，進而形成記憶單元。
電阻式儲存元件為可編程的電阻式元件。可編程的電阻式元件具有多個穩定電阻狀態。在一具體實施例中，電阻式元件為具有第一穩定電阻狀態及第二穩定電阻狀態的雙穩定電阻式元件。舉例來說，電阻式元件具有其中一者對應於邏輯“0”及另一者對應於邏輯“1”的穩定高電阻狀態及穩定低電阻狀態。舉例來說，高電阻狀態可在低電阻狀態可表現為邏輯“1”時，可表現為邏輯“0”。也可使用具有高電阻狀態表現為邏輯“1”及低電阻狀態表現為邏輯“0”。也可使用用於電阻式元件的資料儲存的其他配置。
在一具體實施例中，儲存元件為相變(PC)儲存元件。相變儲存元件包括形成相變隨機存取記憶體(PCRAM)單元的相變材料(PCM)。可使用多種類型的PCM。舉例來說，PCM可為硫族化物材料。在一具體實施例中， 硫族化物材料為鍺銻碲(GeSbTe)合金。在一具體實施例中，硫族化物材料為五鍺二銻五碲(Ge2Sb2Te5(GST))。也可使用其他類型的硫族化物或PCM。
PCM可為結晶或非晶相。結晶相在非晶相為高電阻相時為低電阻相。PCM直到復位或設定(set)前在任一相或狀態為穩定的。舉例來說，PCM可藉由將其暴露至復位條件而從結晶相復位至非晶相，或可藉由將其暴露至設定條件而從非晶相設定為結晶相。
在一具體實施例中，設定條件包括在其非晶相變換至結晶的溫度持續加熱足夠時間以將其變換至結晶相。從另一方面來看，復位條件包括將結晶PCM加熱至熔化並將其快速冷卻以使其成為非晶。加熱PCM包括適度通入電流至加熱器或加熱元件。在一具體實施例中，儲存插件包括與PCM一起的加熱組件。
另外，儲存元件可包括電阻材料(RM)以形成電阻式隨機存取記憶體(ReRAM)單元。RM可為可形成絲狀物的材料。舉例來說，RM可為非化學計量的金屬氧化物層，如二氧化鉿(HfO2)或氧化鉭(TaOx或Ta2Ox，其中x為非整數)層。也可使用其他類型的RM。使RM進行形成製造絲狀物的傳導路徑的過程。絲狀物可藉由使RM進行復位過程或條件而復位或斷開，而絲狀物可藉由使RM進行設定過程或條件而設定或重新形成。當伴隨形成或重新形成的絲狀物的設定RM導致低電阻狀態(例如，邏輯“1”)時，伴隨斷開的絲狀物的重定RM導致高電阻狀態(例如， 邏輯“0”)。RM儲存插件可包括例如為鉑(Pt)或銥(Ir)電極且使RM夾置其中的上電極及下電極。一般來說，用於RM的設定及復位電流是相反的方向。舉例來說，RM使用雙極性電流以用於設定及復位。也可使用用於設定及復位的單極性電流。
在另一具體實施例中，儲存單元可為磁阻性(MR)儲存插件以形成MRAM單元。對於MR儲存插件而言，其包括在例如為鉑錳(PtMn)、銥錳(IrMn)或鈷/鈀(Co/Pd)的上電極及下電極之間的磁性隧道接面(MJT)堆疊。MJT堆疊包括由隧道層分開的第一及第二磁性或鐵磁(FM)層。舉例來說，FM層為當第二FM層為具有可切換磁化方向的自由層時為具有固定磁化方向的固定或釘紮層。固定層可為鈷鐵硼(CoFeB)，隧道層可為氧化鎂(MgO)或三氧化二鋁(Al2O3)，且自由層可為鈷鐵硼/銣/鈷鐵硼。也可使用MJT堆疊的其他配置。固定層及自由層的磁化方向可對準對與MR堆疊平行或垂直的方向。
當層的磁化方向在相反方向時MR儲存元件具有高電阻狀態，而當層的磁化方向在相同方向時MR儲存元件具有低電阻狀態。自由層的磁場切換可藉由施加極化電流至MR堆疊內而達成。舉例來說，極化電流可如第1b圖及第1d圖表示地施加到配置在位元線下方的寫入線(WrL)165。舉例來說，配置在另一者上方的一個字元線可包括第一字元線及第二字元線。可使用第一字元線及第二字元線以設定及重定MRAM單元。舉例來說，取決於電 流的方向，自由層的磁化方向從一方向切換至另一方向。舉例來說，雙向或雙極性電流是用於將自由層的磁化方向切換至想要的方向。如此，設定(例如，低電阻相)及復位(例如，高電阻相)是相反的方向。
記憶體陣列是配置在基板(未圖示)上。舉例來說，基板可為例如矽晶圓的半導體基板。也可使用其他類型的基板。舉例來說，基板可為例如絕緣體上矽的絕緣體上單晶(COI)、矽鍺或其他類型的半導體基板。非半導體基板的使用也可能是有用的。舉例來說，在基板作為中介層的情況下，基板不需要是半導體基板。舉例來說，基板可由玻璃或其他非半導體材料所形成。一般來說，平行處理晶圓以形成多個設備。在處理完成後，將晶圓切割為單獨的設備。
舉例來說，基板包括第一主表面及第二主表面。記憶體陣列配置在主表面的其中之一者上。舉例來說，陣列配置其上的主表面可稱為陣列表面，而另一表面可稱為非陣列表面。陣列可配置在陣列表面上的介電層內。介電層可為對應具有金屬層(metal level)的層間介電質(ILD)層的多個介電層。金屬層對應陣列的各種導體。舉例來說，金屬層是提供給位元元線、字元線及在某些狀況下的WrL。儲存元件配置在介電層中的位元線及字元線之間。
如所描述地，陣列不包括如記憶體控制(例如，周邊或支援)電路的主動元件。舉例來說，陣列可稱為被動陣列，而不包括如列解碼器、行解碼器、編程電路、 讀取電路或其他類型電路的控制電路。
在一具體實施例中，陣列藉由矽穿孔(TSV)接點180連接到基板的非陣列側。舉例來說，TSV是用於將陣列的導體耦接至基板的非陣列側。TSV接點形成在矽穿孔中。TSV接點可配置在基板的周邊。將TSV接點定位在不包括元件的其他部分也是可使用的。在一具體實施例中，TSV接點延伸通過基板表面。舉例來說，TSV接點延伸通過基板的陣列表面及非陣列表面。
在一具體實施例中，基板作用為如第1a及1b圖的中介。舉例來說，非陣列表面包括相連至TSV接點的接點或接觸凸塊，以提供到記憶體陣列的連接。接觸凸塊可通過例如重分佈層(RDL)連接而連接至TSV接點。也可使用用於將接觸凸塊耦接TSV接點的其他製程。
在其他如第1c及1d圖的具體實施例中，提供TSV接點以連接到配置在基板的非陣列側上的記憶體控制電路。舉例來說，如圖所示，TSV接點180將陣列連接到列解碼器190及行解碼器192。TSV接點180也用於將陣列連接到其他控制電路。在這種情況下，非陣列側可稱作基板的作用側，而陣列側可稱作非作用。
第2圖顯示設備200的示例性具體實施例的剖視圖。設備可類似於第1c及1d圖所述者。而一般元件可不描述或不詳細描述。如第2圖所示，可提供基板205。在一具體實施例中，基板為半導體基板。舉例來說，基板為矽晶圓。也可使用其他類型的基板。舉例來說，基板可 為COI、矽鍺或其他類型的半導體基板。
基板包括第一主表面206及第二主表面207。在一具體實施例中，第一主表面在第二主表面為基板的不作用表面或底表面時為基板的作用表面或頂表面。記憶體陣列120是配置在基板的不主動表面上。記憶體陣列可為NVM記憶體陣列。NVM記憶體陣列可為電阻式NVM記憶體陣列，如PCRAM、ReRAM或MRAM陣列。提供其他類型的記憶體陣列也是有用的。陣列可配置在陣列表面上的記憶體介電層225內。介電層可包括對應具有金屬層的ILD層的多個介電層。金屬層對應陣列的各種導體。儲存元件配置於在介電層中的例如位元線及字元線之間。
在一具體實施例中，用於控制對記憶體陣列存取的主動元件277是配置在基板的作用表面上。舉例來說，主動元件可包括行解碼器、列解碼器、編程電路、讀取電路或其他類型電路的控制電路。主動組件可形成為前段製程(FEOL)處理的一部分。如前金屬介電(PMD)層的介電層270是配置在基板上並覆蓋主動組件。介電層275是配置在PMD層上方。介電層270可包括複數個ILD層。ILD層包括具有金屬線279的金屬層及具有導孔接點278的導孔層。導孔接點可用於在兩不同的金屬層的金屬線之間提供連接。在PMD層中提供接點(CA)以將主動元件互連至M1層中的金屬線。如圖所示，介電層包括金屬層M1至Mx。舉例來說，金屬線及接點是使用後段製程(BEOL)處理所形成。舉例來說，可使用包括雙重鑲嵌製程的鑲嵌製程。 也可使用其他製程以形成金屬線及接點。也可包括墊295。所述墊提供到達設備的外部連接。墊可經墊接點而耦接Mx。可在墊上提供接觸凸塊(未圖示)。
在一具體實施例中，TSV接點180是通過基板表面而提供。TSV接點在基板的作用側上的主動組件與基板的不作用側上的記憶體陣列之間提供互連。如圖所示，設備包括在基板的不同側上集成的記憶體陣列及控制電路，而基板為使用TSV接點的3D應用。
為了便於堆疊設備，包含記憶體陣列的記憶體介電層的底表面或暴露的表面可包括接觸凸塊及RDL層。接觸凸塊耦接TSV接點，提供給基板的作用側的互連。以這種方式，設備可堆疊並互連。
第3圖顯示設備300的示例性具體實施例的剖視圖。如圖所示，設備可為多晶片系統(MCS)設備。如圖所示，設備包括中介設備100。舉例來說，中介設備可類似於第1a及1b圖中所述者。而一般元件可不描述或不詳細描述。中介設備包括中介基板305。在一具體實施例中，基板為半導體基板。也可使用如玻璃的非半導體基板。
基板包括第一主表面306及第二主表面307。在一具體實施例中，第一主表面為陣列表面且第二主表面為非陣列表面。在中介件的情況下，兩個表面都可為不作用表面。記憶體陣列120配置在基板的陣列表面上。記憶體陣列可為NVM記憶體陣列。NVM記憶體陣列可為任何類型的記憶體陣列。舉例來說，記憶體陣列可為如 PCRAM、ReRAM或MRAM陣列的NVM記憶體陣列。也可使用其他類型的記憶體陣列。陣列可配置在陣列表面上的記憶體介電層325內。介電層可包括對應具有金屬層的ILD層的多個介電層。金屬層對應陣列的各種導體。儲存元件配置於在介電層中的例如位元線及字元線之間。
在一具體實施例中，TSV接點180通過基板的表面而提供。TSV接點從基板的非陣列表面提供到達記憶體陣列的互連。非陣列表面包括配置其上的中介接點312。舉例來說，中介接點可藉由介電層318而從非陣列基板表面分開。介電層可包括RDL以使中介接點與TSV接點互連。
在記憶體介電層的頂表面，可配置如微柱的墊以連接上方的晶粒。墊提供對於陣列及對於在中介基板上的TSV接點的連接。可提供RDL以利於在TSV及記憶體陣列之間對於接觸凸塊的連接。
在一具體實施例中，中介設備是耦接封裝基板330。舉例來說，封裝基板可為聚醯亞胺基板。也可使用其他類型的封裝基板。封裝基板包括第一主封裝表面336及第二主封裝表面337。舉例來說，第一主表面可在第二主表面可為封裝基板的底表面時作為頂表面。頂表面在底表面包括封裝接點346時包括封裝墊342。封裝墊通過在封裝基板中的內部金屬跡線及接點而耦接封裝接點。舉例來說，封裝基板可包含金屬跡線及接點的多個層，以在封裝墊及封裝接點之間形成想要的連接。
在一具體實施例中，一或多控制器396可堆疊在中介設備的頂部上。舉例來說，第一記憶體控制器3961、第二記憶體控制器3962及微控制器(MCU)3963是配置在中介設備的記憶體介電層上。舉例來說，控制器設備是配合(mated)記憶體介電層上的中介墊。提供其他數量或類型的控制器設備也是有用的。如已經描述的，控制電路是在一個別的設備中或多個個別的設備中。如第3圖所示的MCS為2.5D的應用。舉例來說，MCS系統可通過封裝接點安裝在電路板上。應理解到，第3圖僅為說明性而不意味作出限制。舉例來說，中介層可包含任何數量的晶片或晶粒。
第4圖顯示用於形成如第1c至1d圖及第2圖所述的設備的流程400的具體實施例。一般元件可不描述或不詳細描述。在步驟410中，進行晶圓的製程起點(start)。舉例來說，在步驟420使用FEOL處理來處理晶圓。舉例來說，FEOL處理在晶圓的作用側上形成記憶體控制電路。在FEOL處理後，進行TSV模組以在步驟430中形成TSV接點。晶圓的處理隨BEOL處理而持續，以在金屬層及導孔層中形成金屬線及導孔。這樣形成對TSV接點的控制線路的連接。接著進行鈍化及墊開口處理。舉例來說，可在墊上方形成鈍化層並在其中形成開口以暴露墊。這樣可完成晶圓的作用側的處理。
製程繼續處理基板的背面側或不作用側。在一具體實施例中，製程藉由薄化晶圓的背面側而進行， 以在步驟450暴露TSV接點的底部。在步驟460，形成背側RDL及記憶體陣列，並使陣列連接TSV。在形成記憶體陣列後，形成接觸凸塊。舉例來說，可針對具有已堆疊的晶粒應用而形成記憶體凸塊。在晶圓的背面處理完成後，製程可在步驟470進行設備的組裝、堆疊及封裝而繼續。
第5圖顯示用於形成如第1a至1b圖及第3圖所述的設備的流程500的具體實施例。製程可包含如第4圖中所示的類似步驟。一般元件可不描述或不詳細描述。如圖所示，製程包含兩獨立的子流程501及子流程505。對於第一子流程，使用其以形成伴隨有集成記憶體陣列的矽穿中介層(TSI)設備。在一具體實施例中，在步驟510中，進行中介晶圓的製程起點。製程以步驟520的執行TSV模組而開始，以在TSI晶圓中形成TSV接點。在步驟530，可形成RDL及記憶體陣列。RDL提供用於記憶體陣列到TSV的從例如為TSI晶圓的前側的連接。
製程繼續處理TSI晶圓的背面。在一具體實施例中，進行製程以在步驟540暴露TSV接點。舉例來說，製程包括薄化/研磨晶圓的背面以暴露TSV接點的底部。在步驟550中，可形成背側RDL及中介接觸凸塊。舉例來說，這樣完成TSI晶圓的處理。
作為第二子流程，其形成記憶體控制器設備。在步驟515中，進行頂部晶粒/控制器晶圓的製程起點。在步驟525，晶圓使用FEOL處理而進行處理。舉例來說，FEOL處理形成記憶體控制線路。在FEOL處理後，BEOL 處理在步驟535開始以在金屬層及導孔層中形成金屬線及導孔。這樣形成用於控制電路的互連。可在步驟545於金屬層上方形成鈍化層。在鈍化層中形成開口，並接著在開口中形成接觸凸塊。接觸凸塊提供給控制電路的外部通路。這樣完成頂部晶粒/控制器晶圓的作用側的處理。切割晶圓以使頂部晶粒/控制器設備分開成單獨的頂部晶粒/控制器設備。
在步驟560中，如第1a及1b圖與第3圖中所述，安裝頂部晶粒/控制器設備至TSI設備以形成設備。具有頂部晶粒/控制器設備的TSI設備可安裝在封裝基板上。在某些情況下，一個以上的頂部晶粒/控制器設備可安裝在TSI設備上。
本發明可在不偏離本發明的精神及其基本特徵下以其他特定形式而具體實施。因此，前述說明中的具體實施例是完全被視為說明的用途，而非限制本文所述的本發明。因此，本發明的範疇是由所附申請專利範圍，而非由前述所指定，並且落入申請專利範圍的等效的意圖及範圍內的所有變更是意欲含括於其中。
120‧‧‧記憶體陣列
180‧‧‧矽穿孔接點
200‧‧‧設備
205‧‧‧基板
206‧‧‧第一主表面
207‧‧‧第二主表面
225‧‧‧記憶體介電層
270‧‧‧介電層
275‧‧‧介電層
277‧‧‧主動元件
278‧‧‧導孔接點
279‧‧‧金屬線
295‧‧‧墊

Claims (20)

  1. 一種設備，包括：基板，具有陣列表面及非陣列表面；記憶體陣列，具有藉由在第一方向的第一導體及在第二方向的第二導體而互連的複數個記憶體單元，該記憶體陣列設置在該基板的該陣列表面上；以及矽穿孔(TSV)接點，配置在該基板中，該矽穿孔接點從該陣列表面延伸至該非陣列表面，該矽穿孔接點使該非陣列表面至該陣列具有電性連接。
  2. 如申請專利範圍第1項所述的設備，其中，該基板作為中介基板；設置中介接點，以使該記憶體陣列之間藉由該矽穿孔接點具有電性連接；以及設置中介墊，以經由該矽穿孔而電性連接該記憶體陣列與其他電路。
  3. 如申請專利範圍第2項所述的設備，其中，控制器設備係連接到該中介墊，用以控制記憶體存取該記憶體陣列。
  4. 如申請專利範圍第1項所述的設備，還包括設置在該基板的該非陣列表面上的控制電路，其中，該基板的該非陣列表面作為該基板的作用表面。
  5. 如申請專利範圍第4項所述的設備，還包括設置在該非陣列表面上方的介電層的暴露表面上的設備凸塊，該設備凸塊耦接該矽穿孔接點。
  6. 如申請專利範圍第5項所述的設備，還包括設置於設置在該陣列表面上的陣列介電層的表面上的陣列接點，該陣列接點耦接該矽穿孔接點，以利於該設備與另一個設備的堆疊。
  7. 如申請專利範圍第1項所述的設備，其中，該記憶體陣列為非揮發性記憶體(NVM)陣列。
  8. 如申請專利範圍第7項所述的設備，其中，該非揮發性記憶體陣列為電阻式非揮發性記憶體陣列。
  9. 如申請專利範圍第8項所述的設備，其中，該非揮發性記憶體陣列為相變隨機存取記憶體(PCRAM)或磁隨機存取記憶體(MRAM)。
  10. 如申請專利範圍第1項所述的設備，其中，該記憶體單元包含設置在第一導體及第二導體之間的儲存插件。
  11. 一種用於形成設備的方法，包括：提供具有陣列表面及非陣列表面的基板；形成從該基板的該陣列表面延伸至該非陣列表面的矽穿孔(TSV)接點；以及形成具有藉由第一導體及第二導體而互連的複數個記憶體單元的記憶體陣列，其中，該記憶體陣列耦接該矽穿孔接點。
  12. 如申請專利範圍第11項所述的方法，還包括：在形成該記憶體陣列之前形成該矽穿孔接點；以及 形成中介墊，以經由該矽穿孔接點而與該記憶體陣列及其它電路電性連接。
  13. 如申請專利範圍第12項所述的方法，還包括在該基板的該非陣列表面上形成中介接點，該中介接點耦接該矽穿孔接點。
  14. 如申請專利範圍第13項所述的方法，其中，該陣列表面為該基板的記憶體陣列側，而該非陣列表面為該基板的非記憶體陣列側。
  15. 如申請專利範圍第14項所述的方法，還包括：先處理該基板的該記憶體陣列側；以及在完成該陣列側的處理後，處理該基板的該非記憶體陣列側。
  16. 如申請專利範圍第15項所述的方法，其中，處理該非記憶體陣列側包括：薄化該基板的背側以暴露該矽穿孔接點；以及形成耦接該矽穿孔接點的封裝接點。
  17. 如申請專利範圍第11項所述的方法，還包括：使用前段製程(FEOL)處理而形成設置在該基板的該非陣列表面上的控制電路；在形成該控制電路後形成該矽穿孔接點；以及使用後段製程(BEOL)處理而互連該矽穿孔接點與該控制電路。
  18. 如申請專利範圍第11項所述的方法，還包括：在處理該基板的該非陣列表面之後，處理該基板 的該陣列表面；薄化該陣列表面以暴露該矽穿孔接點；以及在該陣列表面上形成該記憶體陣列，該記憶體陣列與該矽穿孔接點互連。
  19. 如申請專利範圍第18項所述的方法，其中，該記憶體陣列包括電阻式非揮發性記憶體(NVM)陣列。
  20. 一種用於形成非揮發性記憶體(NVM)之記憶體設備的方法，包括：提供具有陣列表面及非陣列表面的基板；形成從該基板的該陣列表面延伸至該非陣列表面的矽穿孔接點；以及形成具有由第一導體及第二導體互連的複數個記憶體單元的電阻式非揮發性記憶體，其中，該電阻式非揮發性記憶體耦接於該矽穿孔接點。
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