JP2008078663A - 互いに異なる相変化物質を備えたメモリセルを有する相変化メモリ素子、それに関連した方法及びシステム - Google Patents

互いに異なる相変化物質を備えたメモリセルを有する相変化メモリ素子、それに関連した方法及びシステム Download PDF

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Abstract

【課題】互いに異なる相変化物質を有するメモリセルを備える相変化メモリ素子、それに関連した方法及びシステムを開示する。
【解決手段】相変化メモリ素子は集積回路基板及び前記集積回路基板上に配置された第１及び第２相変化メモリ要素を備える。前記１相変化メモリ要素は第１結晶化温度を有する第１相変化物質を備える。前記２相変化メモリ要素は第２結晶化温度を有する第２相変化物質を備える。前記第１及び第２相変化メモリ要素を互いに異なる温度においてプログラムできるように前記第１及び第２結晶化温度は互いに異なる。それに関連した方法及びシステムも提供する。
【選択図】図４

Description

本発明はメモリ素子に係り、特に相変化メモリ素子及びそれに関連した方法に関するものである。
相変化メモリ素子において、相変化物質の状態は情報を保存する役割をしており、それによって不揮発性メモリが提供される。相変化物質は少なくとも二つの互いに異なる状態を有することができる。例えば、前記相変化物質は非晶質状態及び結晶質状態を有することができる。前記非晶質状態と前記結晶質状態との間の転移は、例えば、電流誘導温度サイクルを用いて選択的に行うことができる。一般に、前記非晶質状態は前記結晶質状態よりも高い抵抗を示すので、前記のような状態を区別することができる。前記非晶質状態は相対的に無秩序な原子配列を有し、前記結晶質状態は相対的に規則的な原子配列を有する。一般的に、すべての相変化物質は相変化メモリ素子として用いられるが、薄膜カルコゲナイド合金（ｔｈｉｎ−ｆｉｌｍ ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙ ｍａｔｅｒｉａｌｓ）が最も好適であると知られている。
相変化メモリ素子において、メモリセル内の相変化物質の相（ｐｈａｓｅ）は、前記非晶質状態と前記結晶質状態との間を繰り返し循環し変換することができる。これによって、それぞれの相変化メモリセルは抵抗性加熱により誘導された温度サイクルに応答して高い抵抗状態と低い抵抗状態との間を繰り返して変換するプログラマブルレジスタ（ｐｒｏｇｒａｍｍａｂｌｅ ｒｅｓｉｓｔｏｒ）となることができる。例えば、相変化メモリ素子は、特許文献１に開示されている。
米国特許第６５０７０６１号明細書
本発明が解決しようとする技術的課題は、高温に露出されても保存したデータが保存される領域を有する相変化メモリ素子を提供することにある。
本発明が解決しようとする他の技術的課題は、高温に露出されても保存したデータが保存される領域を有する相変化メモリ素子を採用する電子システムを提供することにある。
本発明が解決しようとするさらに他の技術的課題は、高温に露出されても保存したデータが保存される領域を有する相変化メモリ素子の製造方法を提供することにある。
本発明のいくつかの実施形態によると、相変化メモリ素子は集積回路基板、及び前記集積回路基板上に配置された第１及び第２相変化メモリ要素を備える。前記１相変化メモリ要素は第１結晶化温度を有する第１相変化物質を備える。前記２相変化メモリ要素は第２結晶化温度を有する第２相変化物質を備える。前記第１及び第２相変化メモリ要素を互いに異なる温度でプログラムできるように前記第１及び第２結晶化温度は互いに異なるものとすることができる。
前記第２相変化メモリ要素は前記第１相変化物質を含まないものとすることができる。前記第１相変化メモリ要素は前記第２相変化物質を含まないものとすることができ、前記第１相変化メモリ要素は前記第１相変化物質の第１膜及び前記第２相変化物質の第２膜を備えるものとすることができる。前記第１相変化メモリ要素が前記第１及び第２相変化物質の膜を備える場合に、前記第１相変化物質の前記第１膜と前記第２相変化物質の前記第２膜との間にＴｉ／ＴｉＮ膜のような反応阻止膜が配置される。
前記第１結晶化温度は、前記第２結晶化温度よりも高く、少なくとも５０℃以上とすることができ、より具体的には、前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも１００℃以上とすることができる。前記第１及び第２相変化物質は互いに異なるカルコゲナイド物質（ｃｈａｌｃｏｇｅｎｉｄｅ ｍａｔｅｒｉａｌｓ）を含むことができる。例えば、前記第１相変化物質は、ＧａＳｂ、ＩｎＧａＳｂ２、及びＧｅ１５Ｓｂ８５からなる一群から選択された一つであり、前記第２相変化物質は、ＩｎＳｂ、ＩｎＧａＳｂ２、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｅＴｅ、及びＳｂ２Ｔｅからなる一群から選択された一つであるが、前記第１及び第２相変化物質は互いに異なるものとすることができる。
さらに、前記集積回路基板上に配置された第３相変化メモリ要素が提供される。前記第３相変化メモリ要素は第３結晶化温度を有する第３相変化物質を備える。前記第１、第２及び第３相変化メモリ要素を互いに異なる温度においてプログラムできるように前記第３結晶化温度は前記第１及び第２結晶化温度と異なるものとすることができる。
第１ダイオードは、第１ワードラインと第１ビットラインとの間に配置し、前記第１相変化メモリ要素に電気的に直列接続される。また、第２ダイオードは、第２ワードラインと第２ビットラインとの間に配置し、前記第２相変化メモリ要素に電気的に直列接続される。他の実施形態において、前記第１相変化メモリ要素は第１ビットライン及び第１メモリアクセストランジスタの一端に電気的に接続し、前記第２相変化メモリ要素は第２ビットライン及び前記第２メモリアクセストランジスタの一端に電気的に接続される。さらに他の実施形態において、ダイオードは第１ワードラインと第１ビットラインとの間に配置し、前記第１相変化メモリ要素に電気的に直列接続することができ、前記第２相変化メモリ要素は第２ビットライン及びメモリアクセストランジスタの一端に電気的に接続される。
さらに、電子基板は前記集積回路基板に電気的／機械的に接続される。例えば、前記電子基板ははんだバンプ（ｓｏｌｄｅｒ ｂｕｍｐｓ）を用いて前記集積回路基板に電気的／機械的に接続される。また、プロセッサ（ｐｒｏｃｅｓｓｏｒ）は前記電子基板を介して前記集積回路基板に電気的に接続される。さらに、前記第１結晶化温度は前記第２結晶化温度よりも高く、前記プロセッサは前記第１相変化メモリ要素からデータを読み出すが、前記第１相変化メモリ要素にデータを書き込まず、前記プロセッサは前記第２相変化メモリ要素にデータを書き込み、前記第２相変化メモリ要素からデータを読み出すように構成することができる。
本発明の他の実施形態によると、相変化メモリ素子の製造方法が提供される。集積回路基板に第１及び第２相変化メモリ要素が形成される。前記第１相変化メモリ要素は前記集積回路基板の第１メモリ領域に形成することができ、前記第１相変化メモリ要素は第１結晶化温度を有する第１相変化物質を備える。前記第２相変化メモリ要素は前記集積回路基板の第２メモリ領域に形成することができ、前記第２相変化メモリ要素は第２結晶化温度を有する第２相変化物質を備える。さらに、前記第１及び第２相変化メモリ要素を互いに異なる温度においてプログラムできるように前記第１及び第２結晶化温度は互いに異なるものとすることができる。
前記第１相変化メモリ要素を形成することは、前記第１メモリ領域上に前記第１相変化物質の膜を形成することを含むことができる。ここで、前記第２メモリ領域は前記第１相変化物質の前記膜がないように形成される。また、前記第２相変化メモリ要素を形成することは、前記第１相変化物質の前記膜を形成した後に前記第２メモリ領域上に前記第２相変化物質の膜を形成することを含むことができる。前記第１相変化物質の前記膜を形成することは、前記第１及び第２メモリ領域上に前記第１相変化物質の前記膜を形成し、前記第１メモリ領域上に前記第１相変化物質の前記膜を保存する一方、前記第２メモリ領域から前記第１相変化物質の前記膜を除去することを含むことができる。
前記第２相変化物質の前記膜を形成することは、前記第１メモリ領域の前記第１相変化物質の前記膜及び前記第２メモリ領域上に前記第２相変化物質の前記膜を形成し、前記第２メモリ領域上に前記第２相変化物質の前記膜を保存する一方、前記第１及び第２メモリ領域間の前記第２相変化物質の前記膜を除去することを含むことができる。前記第２相変化物質の前記膜を除去することは、前記第１メモリ領域上の前記第１相変化物質の前記膜から前記第２相変化物質の前記膜を除去することを含むことができる。他の実施形態において、前記第２相変化物質の前記膜を除去することは、前記第１メモリ領域上の前記第１相変化物質の前記膜上に前記第２相変化物質の前記膜を保存することを含むことができる。前記第２相変化物質の前記膜を形成する前に、前記第１相変化物質の前記膜上に反応阻止膜が形成される。前記反応阻止膜は、前記第１メモリ領域内の前記第１相変化物質の前記膜と前記第２相変化物質の前記膜との間に存在することができる。前記反応阻止膜はＴｉ／ＴｉＮ膜で形成される。
前記第１結晶化温度は、前記第２結晶化温度よりも高く、少なくとも５０℃以上とすることができ、より具体的には、前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも１００℃以上とすることができる。前記第１及び第２相変化物質は互いに異なるカルコゲナイド物質を含むことができる。例えば、前記第１相変化物質は、ＧａＳｂ、ＩｎＧａＳｂ２、及びＧｅ１５Ｓｂ８５からなる一群から選択された一つで、前記第２相変化物質はＩｎＳｂ、ＩｎＧａＳｂ２、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｅＴｅ、及びＳｂ２Ｔｅからなる一群から選択された一つであるが、前記第１及び第２相変化物質は互いに異なるものとすることができる。
さらに、前記集積回路基板上に第３相変化メモリ要素が形成される。前記第３相変化メモリ要素は第３結晶化温度を有する第３相変化物質を備える。前記第１、第２及び第３相変化メモリ要素を互いに異なる温度においてプログラムできるように前記第３結晶化温度は前記第１及び第２結晶化温度と異なるものとすることができる。
前記第１及び第２相変化メモリ要素を形成する前に、前記第１及び第２メモリ領域のそれぞれに第１及び第２ダイオードが形成される。前記第１ダイオードは前記第１相変化メモリ要素と第１ワードラインとの間に電気的に接続され、前記第２ダイオードは前記第２相変化メモリ要素と第２ワードラインとの間に電気的に接続される。他の実施形態において、前記第１及び第２相変化メモリ要素を形成する前に、前記第１及び第２メモリ領域のそれぞれに第１及び第２メモリアクセストランジスタが形成される。前記第１相変化メモリ要素は前記第１メモリアクセストランジスタの一端に電気的に接続され、前記第２相変化メモリ要素は前記第２メモリアクセストランジスタの一端に電気的に接続される。さらに他の実施形態において、前記第１相変化メモリ要素を形成する前に、前記第１メモリ領域にダイオードが形成される。また、前記第２相変化メモリ要素を形成する前に、前記第２メモリ領域にメモリアクセストランジスタが形成される。この場合、前記ダイオードは第１ワードラインと第１ビットラインとの間に形成し、前記ダイオードは前記第１相変化メモリ要素に電気的に直列接続され、前記第２相変化メモリ要素は第２ビットライン及び前記メモリアクセストランジスタの一端に電気的に接続される。
前記第１結晶化温度は前記第２結晶化温度よりも高くすることができる。前記第１及び第２相変化メモリ要素を形成した後、前記第１相変化メモリ要素をプログラムすることができる。前記第１相変化メモリ要素をプログラムした後に、前記集積回路基板が電子基板に電気的／機械的に接続される。その結果、プロセッサが前記電子基板を介して前記集積回路基板に電気的に接続される。前記集積回路基板を電子基板に電気的／機械的に接続することは、はんだ（ｓｏｌｄｅｒ）をリフロー（ｒｅｆｌｏｗ）することを含むことができる。前記はんだのリフロー温度は前記第１結晶化温度よりも低くすることができる。さらに、前記はんだのリフロー温度は前記第２結晶化温度より高くすることができる。さらに、前記プロセッサは前記第１相変化メモリ要素からデータを読み出すが、前記第１相変化メモリ要素にデータを書き込まず、前記プロセッサは前記第２相変化メモリ要素にデータを書き込み、前記第２相変化メモリ要素からデータを読み出すように構成することができる。
本発明のさらに他の実施形態によると、電子基板、前記電子基板に電気的／機械的に接続された相変化メモリ素子、及び前記電子基板に電気的に接続されたプロセッサを備えた電子システムを提供することができる。前記相変化メモリ素子は集積回路基板上に配置された第１及び第２相変化メモリ要素を備える。前記第１相変化メモリ要素は第１結晶化温度を有する第１相変化物質を備える。前記第２相変化メモリ要素は第２結晶化温度を有する第２相変化物質を備える。前記第１及び第２相変化メモリ要素を互いに異なる温度においてプログラムできるように、前記第１及び第２結晶化温度は互いに異なるものとすることができる。前記プロセッサ及び前記相変化メモリ素子は前記電子基板を介して電気的に接続される。
前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上とすることができ、より具体的には、前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも１００℃以上とすることができる。前記第１及び第２相変化物質は互いに異なるカルコゲナイド物質を含むことができる。さらに、前記プロセッサは前記第１相変化メモリ要素からデータを読み出すが、前記第１相変化メモリ要素にデータを書き込まず、前記プロセッサは前記第２相変化メモリ要素にデータを書き込み前記第２相変化メモリ要素からデータを読み出すように構成したものとすることができる。
本発明のさらに他の実施形態によると、電子基板、前記電子基板に電気的／機械的に接続した第１及び第２相変化メモリ素子、及び前記電子基板に電気的に接続したプロセッサを備える電子システムを提供することができる。前記第１相変化メモリ素子は第１集積回路基板上に配置された複数の第１相変化メモリ要素を備える。前記第１相変化メモリ要素のそれぞれは第１結晶化温度を有する第１相変化物質を備える。前記第２相変化メモリ素子は第２集積回路基板上に配置した複数の第２相変化メモリ要素を備える。前記第２相変化メモリ要素のそれぞれは第２結晶化温度を有する第２相変化物質を備える。さらに、前記第１及び第２相変化メモリ要素を互いに異なる温度においてプログラムできるように、前記第１及び第２結晶化温度は互いに異なるものとすることができる。さらに、前記プロセッサ、前記第１相変化メモリ素子、及び前記第２相変化メモリ素子は前記電子基板を介して電気的に接続される。
前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上とすることができ、より具体的には、前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも１００℃以上とすることができる。前記第１及び第２相変化物質は互いに異なるカルコゲナイド物質を含むことができる。さらに、前記プロセッサは前記第１相変化メモリ素子からデータを読み出すが、前記第１相変化メモリ素子にデータを書き込まず、前記プロセッサは前記第２相変化メモリ素子にデータを書き込み前記第２相変化メモリ素子からデータを読み出すように構成したものとすることができる。
本発明のさらに他の実施形態によると、電子システムは複数の第１相変化メモリ要素、複数の第２相変化メモリ要素、及び前記第１及び第２相変化メモリ要素に電気的に接続したプロセッサを備える。前記第１相変化メモリ要素のそれぞれは第１結晶化温度を有する第１相変化物質を備える。前記第２相変化メモリ要素のそれぞれは第２結晶化温度を有する第２相変化物質を備える。前記第１及び第２相変化メモリ要素を互いに異なる温度においてプログラムできるように、前記第１及び第２結晶化温度は互いに異なるものとすることができる。前記電子システムの動作方法は、前記複数の第１相変化メモリ要素からＲＯＭデータを前記プロセッサに読み出すが、前記プロセッサから前記ＲＯＭデータを前記複数の第１相変化メモリ要素に書き込まないことを含むことができる。さらに、前記プロセッサからプログラマブルデータを前記複数の第２相変化メモリ要素に書き込むことができる。前記プログラマブルデータを書き込んだ後に、前記複数の第２相変化メモリ要素から前記プログラマブルデータを前記プロセッサに読み出すことができる。
前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上とすることができ、前記第１及び第２相変化物質は互いに異なるカルコゲナイド物質を含むことができる。さらに、前記第１及び第２相変化メモリ要素は同一の半導体集積回路基板上に提供することができる。これとは異なって、前記第１相変化メモリ要素は第１半導体集積回路基板上に提供されて、前記第２相変化メモリ要素は第２半導体集積回路基板上に提供される。
本発明のさらに他の実施形態によると、複数の第１相変化メモリ要素、複数の第２相変化メモリ要素、及び前記第１及び第２相変化メモリ要素に電気的に接続されたプロセッサを備える電子システムが提供することができる。前記第１相変化メモリ要素のそれぞれは第１結晶化温度を有する第１相変化物質を備える。前記第２相変化メモリ要素のそれぞれは第２結晶化温度を有する第２相変化物質を備える。前記第１及び第２相変化メモリ要素を互いに異なる温度においてプログラムできるように、前記第１及び第２結晶化温度は互いに異なるものとすることができる。前記プロセッサは前記複数の第１相変化メモリ要素からＲＯＭデータを読み出すが、前記プロセッサから前記ＲＯＭデータを前記複数の第１相変化メモリ要素に書き込まない。また、前記プロセッサはプログラマブルデータを前記複数の第２相変化メモリ要素から書き込み、前記プログラマブルデータを書き込んだ後、前記複数の第２相変化メモリ要素から前記プログラマブルデータを読み出すように構成したものとすることができる。
前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上とすることができ、前記第１及び第２相変化物質は互いに異なるカルコゲナイド物質を含むことができる。さらに、前記第１及び第２相変化メモリ要素は同一の半導体集積回路基板上に提供することができる。これとは異なって、前記第１相変化メモリ要素を第１半導体集積回路基板上に提供し、前記第２相変化メモリ要素を第２半導体集積回路基板上に提供することもできる。
本発明によれば、半導体基板上の高温領域に高温相変化メモリ要素を有する高温相変化メモリセルを提供し、前記半導体基板上の低温領域に低温相変化メモリ要素を有する低温相変化メモリセルを提供する。前記高温相変化メモリ要素は前記低温相変化メモリ要素よりも高い結晶化温度を有する物質膜を備える。これによって、前記高温相変化メモリ要素のデータ保存可能温度は前記低温相変化メモリ要素よりも高くすることができる。結果的に、高い温度においても保存されたデータが保存できる特性を有する前記高温相変化メモリセル及び低電力消耗特性を有する前記低温相変化メモリセルを備える相変化メモリ素子を提供することができる。
添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されている。また、層が、他の層、又は基板「上」にあると言われた場合、それは他の層、又は基板上に直接形成されるか、又はそれらの間に第３の層が介在されることもある。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
図１は相変化メモリセルに用いられる相変化物質の特性を示すグラフである。図１の横軸は時間であり、図１の縦軸は前記相変化物質に印加される温度である。図１を参照すると、前記相変化物質は融点Ｔｍよりも高い温度に加熱された後に相対的に短い第１時間Ｔ１以上で結晶化温度Ｔｃ以下に急激に冷却された場合に、前記相変化物質のプログラミング体積は点線１に示すように非晶質化される。前記相変化物質は融点Ｔｍよりも低く、結晶化温度Ｔｃよりも高い温度で第２時間Ｔ２以上加熱されて後冷却される場合に、前記相変化物質の前記プログラミング体積は実線２に示すように結晶質となる。前記非晶質状態物質の抵抗は前記結晶質状態物質の抵抗よりも高い。
読み出しモードにおいて、前記相変化物質を通じて流れる電流は前記相変化メモリ要素に保存された情報が論理「１」であるか、論理「０」であるかを判別するのに用いられる。例えば、Ｇｅ２Ｓｂ２Ｔｅ５の場合に、前記結晶化温度Ｔｃは約１６０℃であり、前記融点Ｔｍは約６１０℃とすることができ、前記非晶質状態に設定するのに用いられる前記第１時間Ｔ１は約４ｎｓないし約５ｎｓとすることができ、前記結晶質状態に設定するのに用いられる前記第２時間Ｔ２は約５００ｎｓとすることができる。一方、相変化メモリセルの動作は米国特許第７０６１０１３号明細書にホリイヒデキ（Ｈｏｒｉｉ Ｈｉｄｅｋｉ）によって開示されている。
本発明のいくつかの実施形態によると、同一半導体基板に提供された同一相変化メモリ素子のＲＡＭ領域及びＲＯＭ領域は互いに異なる結晶化温度を有する互いに異なる相変化物質からなるメモリ要素を備える。具体的には、前記相変化メモリ素子のＲＯＭ領域は相対的に高い結晶化温度を有する相変化物質を用いるメモリ要素を備える。前記相変化メモリ素子のＲＡＭ領域は相対的に低い結晶化温度を有する相変化物質を用いるメモリ要素を備える。
前記相変化メモリ素子の前記ＲＯＭ領域はパッケージ工程以前にプログラムされる。この場合に、ＲＯＭデータはパッケージ工程の最も高い温度においても消去されてはいけない。前記ＲＯＭ領域の前記相変化物質はすべてのパッケージ工程の温度よりも高い結晶化温度を有するように選択することができる。例えば、前記ＲＯＭ領域の前記相変化物質ははんだリフロー（ｓｏｌｄｅｒ ｒｅｆｌｏｗ）温度よりも高い結晶化温度を有するように選択することができる。前記相変化メモリ素子の前記ＲＡＭ領域はパッケージ工程の後までプログラムされてない状態を維持しても良いので、前記相変化メモリ素子の前記ＲＡＭ領域の結晶化温度は一つ又は複数のパッケージ工程温度よりも低くすることができる。前記ＲＯＭデータはパッケージ工程の間に消去されないので、前記相変化メモリ素子の前記ＲＯＭ領域はパッケージ工程前に効率的にプログラムすることができる。一方、低い結晶化温度を有する相変化物質は前記ＲＡＭ領域に高速で低電力の書き込み動作を提供することができる。
図２は、本発明の実施形態による高温及び低温メモリセル領域を有する相変化メモリ素子の等価回路図である。図２に示すように、相変化メモリセルは高温相変化膜を備える可変抵抗体Ｒｐｈ及び低温相変化膜を備える可変抵抗体Ｒｐを備える。前記メモリ素子の高温領域ＨＴに高温メモリセル１００が配置される。前記高温メモリセル１００のそれぞれは前記高温相変化膜を備える可変抵抗体Ｒｐｈ及びダイオードＤを備える。すなわち、前記高温メモリセル１００のそれぞれは相対的に高い結晶化温度を有する相変化物質の膜を備える。前記高温相変化膜を備える可変抵抗体Ｒｐｈは前記ダイオードＤに電気的に直列接続される。また、前記高温メモリセル１００のそれぞれはビットラインＢＬ１とワードラインＷＬ１との間に配置される。前記メモリ素子の低温領域ＬＴに低温メモリセル２００が配置される。前記低温メモリセル２００のそれぞれは前記低温相変化膜を備える可変抵抗体Ｒｐ及びダイオードＤを備える。すなわち、前記低温メモリセル２００のそれぞれは相対的に低い結晶化温度を有する相変化物質の膜を備える。前記低温相変化膜を備える可変抵抗体Ｒｐは前記ダイオードＤに電気的に直列接続される。また、前記低温メモリセル２００のそれぞれはビットラインＢＬ２とワードラインＷＬ２との間に配置される。
図３は、本発明の他の実施形態による高温及び低温メモリセル領域を有する相変化メモリ素子の等価回路図である。図３に示すように、相変化メモリセルは高温相変化膜を備える可変抵抗体Ｒｐｈ及び低温相変化膜を備える可変抵抗体Ｒｐを備える。前記メモリ素子の高温領域ＨＴにおいて高温メモリセルのそれぞれは前記高温相変化膜を備える可変抵抗体Ｒｐｈ及びトランジスタＴを備える。すなわち、前記高温メモリセルのそれぞれは相対的に高い結晶化温度を有する相変化物質の膜を備える。前記高温相変化膜を備える可変抵抗体Ｒｐｈは前記トランジスタＴの一端に電気的に直列接続される。前記高温相変化膜を備える可変抵抗体ＲｐｈはビットラインＢＬ１と前記トランジスタＴのソースラインとの間に配置される。また、前記トランジスタＴのゲートはワードラインＷＬ１に接続される。前記メモリ素子の低温領域ＬＴにおいて低温メモリセルのそれぞれは前記低温相変化膜を備える可変抵抗体Ｒｐ及びトランジスタＴを備える。すなわち、前記低温メモリセルのそれぞれは相対的に低い結晶化温度を有する相変化物質の膜を備える。前記低温相変化膜を備える可変抵抗体Ｒｐは前記トランジスタＴの一端に電気的に直列接続される。前記低温相変化膜を備える可変抵抗体ＲｐはビットラインＢＬ２と前記トランジスタＴのソースラインとの間に配置される。また、前記トランジスタＴのゲートはワードラインＷＬ２に接続される。
図４は、本発明の実施形態による図２の前記相変化メモリ素子の高温領域ＨＴに配置された高温メモリセル及び低温領域ＬＴに配置された低温メモリセルを示す断面図である。上述のように、前記高温領域ＨＴに配置された高温メモリセルはパッケージ工程前にプログラムされるＲＯＭを提供することができる。例えば、前記パッケージ工程は印刷回路基板にフリップチップはんだ付け（ｆｌｉｐ−ｃｈｉｐ ｓｏｌｄｅｒｉｎｇ）のような工程を有することができる。前記低温領域ＬＴに配置された低温メモリセルはパッケージ工程後にプログラムされるＲＡＭを提供することができる。例えば、前記パッケージ工程は印刷回路基板にフリップチップはんだ付けのような工程を有することができる。
図４に示すように、ワードラインＷＬ１、ＷＬ２が半導体基板５1のドーピング領域に提供される。前記ワードラインＷＬ１、ＷＬ２は素子分離膜５３によって絶縁される。これとは異なって、前記ワードラインＷＬ１、ＷＬ２は、金属パターン、ドーピングされたポリシリコンパターン、シリサイドパターン、などのように他の導電性パターンとすることができシリコン酸化膜のような下部誘電膜５５が前記ワードラインＷＬ１、ＷＬ２上に提供される。前記下部誘電膜５５にコンタクトホールが形成される。前記コンタクトホール内にダイオードＤが提供される。前記ダイオードＤは互いに異なる導電型を有するドーピングされたポリシリコン膜５６、５７を備える。図２及び図４に示すように、シリサイド電極のようなダイオード電極５９が前記コンタクトホール内の前記ダイオードＤ上に提供される。前記ダイオード電極５９はニッケルシリサイド（ｎｉｃｋｅｌ ｓｉｌｉｃｉｄｅ）、銅シリサイド（ｃｏｐｐｅｒ ｓｉｌｉｃｉｄｅ）、又はこれらの組み合わせを含むことができる。
シリコン酸化膜のような中間誘電膜６１が前記ダイオード電極５９及び前記下部誘電膜５５上に形成される。前記中間誘電膜６１を貫通して前記ダイオード電極５９を部分的に露出させるコンタクトホールが形成される。下部電極６３が前記中間誘電膜６１を貫通するコンタクトホール内に形成される。前記下部電極６３はＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ、及び／又はＣｕのような一つ又は複数の導電性物質を備える。
図４に示すように、低温相変化メモリ要素Ｒｐは第１低温相変化物質膜７１ａを備える。前記低温相変化メモリ要素Ｒｐ上に第１上部電極７３ａが提供される。高温相変化メモリ要素Ｒｐｈは高温相変化物質膜６５ｂ、反応阻止膜６７ｂ、及び第２低温相変化物質膜７１ｂを備える。例えば、前記反応阻止膜６７ｂはＴｉ／ＴｉＮ膜を含むことができる。前記高温相変化メモリ要素Ｒｐｈ上に第２上部電極７３ｂが提供される。前記低温相変化物質膜７１ａ、７１ｂは前記高温相変化物質膜６５ｂよりも低い結晶化温度を有するものとすることができる。前記相変化メモリ要素Ｒｐ、Ｒｐｈ、及び前記上部電極７３ａ、７３ｂ上に上部誘電膜７５が形成される。前記上部誘電膜７５を貫通して前記上部電極７３ａ、７３ｂを部分的に露出させるコンタクトホールが形成される。前記露出した上部電極７３ａ、７３ｂ及び前記上部誘電膜７５上にビットラインＢＬ１、ＢＬ２が形成される。
前記上部電極７３ａ、７３ｂは、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＢＮ、ＷＳｉＮ、ＷＡｌＮ、ＺｒＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、ＴｉＷ、及び／又はＣｕを含むことができる。前記ビットラインＢＬ１、ＢＬ２は、アルミニウム、タングステン、及び／又は銅を含むことができる。前記下部電極６３とこれに対応する前記相変化メモリ要素Ｒｐ、Ｒｐｈとの間の接触面は、前記上部電極７３ａ、７３ｂとこれに対応する前記相変化メモリ要素Ｒｐ、Ｒｐｈとの間の接触面よりも小さいものとする。これによって、プログラミング動作中の加熱による相変化は前記相変化メモリ要素Ｒｐ、Ｒｐｈの前記下部電極６３に隣接している領域で優先的に発生する。これにより、前記高温相変化メモリ要素Ｒｐｈ内の前記第２低温相変化物質膜７１ｂは前記高温相変化メモリ要素Ｒｐｈのプログラミングに対して深刻な影響を及ぼすことはない。すなわち、前記高温相変化メモリ要素Ｒｐｈのプログラム容積（ｐｒｏｇｒａｍｍａｂｌｅ ｖｏｌｕｍｅ）は前記高温相変化物質膜６５ｂに限られる。このようにして、前記低温相変化メモリ要素Ｒｐは相対的に低い温度においてプログラムされ、前記高温相変化メモリ要素Ｒｐｈは相対的に高い温度においてプログラムされる。
前記高温相変化物質膜６５ｂの結晶化温度は、前記低温相変化物質膜７１ａ、７１ｂの結晶化温度よりも高く、少なくとも５０℃以上とすることができる。より具体的には、前記高温相変化物質膜６５ｂの結晶化温度は前記低温相変化物質膜７１ａ、７１ｂの結晶化温度よりも高く、少なくとも１００℃以上とすることができる。
前記低温相変化物質膜７１ａ、７１ｂは相対的に低い結晶化温度を有する第１カルコゲナイド物質膜とすることができ、前記高温相変化物質膜６５ｂは相対的に高い結晶化温度を有する第２カルコゲナイド物質膜とすることができる。図５は、互いに異なるカルコゲナイド物質及びこれらの結晶化温度を示す。本発明のいくつかの実施形態によると、前記高温相変化物質膜６５ｂはＧａＳｂ、ＩｎＧａＳｂ２、及びＧｅ１５Ｓｂ８５からなる一群から選択された一つとすることができ、前記低温相変化物質膜７１ａ、７１ｂはＩｎＳｂ、ＩｎＧａＳｂ２、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｅＴｅ、及びＳｂ２Ｔｅからなる一群から選択された一つとすることができる。この場合に、前記高温相変化物質膜６５ｂは前記低温相変化物質膜７１ａ、７１ｂと異なる物質膜とすることができる。
図４に示すように、前記低温相変化メモリ要素Ｒｐは高温相変化物質を備えないものとすることができる。これに反して、前記高温相変化メモリ要素Ｒｐｈは前記高温相変化物質及び低温相変化物質の膜をすべて備える。図６に示すように、本発明の他の実施形態によると、前記高温相変化メモリ要素Ｒｐｈ’は前記低温相変化物質を備えないものとすることができる。図６において、前記下部電極６３、前記中間誘電膜６１、及び前記下部電極６３及び前記中間誘電膜６１の下部構成要素は、図４において詳しく記述したので具体的な説明は省略する。さらに、前記低温相変化メモリ要素Ｒｐ、前記低温相変化物質膜７１ａ、前記上部電極７３ａ、７３ｂ、前記上部誘電膜７５、及び前記ビットラインＢＬ１、ＢＬ２も、図４で詳しく記述したので、具体的な説明は省略する。しかしながら、図６に示すように、前記高温相変化メモリ要素Ｒｐｈ’は前記高温相変化物質膜６５ｂを備える。この場合に、前記反応阻止膜６７ｂ及び前記第２低温相変化物質膜７１ｂのいずれか一つ又は二つは省略される。前記高温相変化物質膜６５ｂは図４と同じものとすることができる。
図４及び図６に示すように、前記高温及び低温相変化メモリ要素Ｒｐ、Ｒｐｈ、Ｒｐｈ’は二つの異なる温度でプログラムすることができる。前記二つの異なる温度は前記高温及び低温相変化物質の前記互いに異なる結晶化温度によって決定される。相変化メモリ要素は、互いに異なる結晶化温度を有する相変化物質を使用した数の分だけ互いに異なる温度においてプログラムすることができる。
図７に示すように、半導体基板５1上に高温、中温、及び低温相変化メモリ要素Ｒｐｈｈ、Ｒｐｍ、Ｒｐｌｌを備えるメモリ素子が提供される。前記低温相変化メモリ要素Ｒｐｌｌは第１低温相変化物質膜８１ａを備える。前記中温相変化メモリ要素Ｒｐｍは第１中温相変化物質膜７１ｂ、第１反応阻止膜８７ｂ、及び第２低温相変化物質膜８１ｂを備える。前記第１反応阻止膜８７ｂはＴｉ及び／又はＴｉＮを備える。前記高温相変化メモリ要素Ｒｐｈｈは、高温相変化物質膜６５ｃ、第２反応阻止膜６７ｃ、第２中温相変化物質膜７１ｃ、第３反応阻止膜８７ｃ、及び第３低温相変化物質膜８１ｃを備える。前記第２反応阻止膜６７ｃ及び前記第３反応阻止膜８７ｃもＴｉ及び／又はＴｉＮを備える。
図７において、前記下部電極６３、前記中間誘電膜６１、及び前記下部電極６３及び前記中間誘電膜６１下部の構成要素は、図４及び図６で詳しく記述したので具体的な説明は省略する。さらに、前記上部電極７３ａ、７３ｂ、７３ｃ、前記上部誘電膜７５、及び前記ビットラインＢＬ１、ＢＬ２も図４及び図６の対応する要素と等しいので具体的な説明は省略する。図７に示すように、前記中温及び低温相変化メモリ要素Ｒｐｍ、Ｒｐｌｌは、前記第２ビットラインＢＬ２に共同して接続することもできる一方、前記中温及び低温相変化メモリ要素Ｒｐｍ、Ｒｐｌｌは互いに異なるビットラインにそれぞれ接続することもできる。
前記下部電極６３とこれに対応する前記相変化メモリ要素Ｒｐｈｈ、Ｒｐｍ、Ｒｐｌｌとの間の接触面は、前記上部電極７３ａ、７３ｂ、７３ｃとこれに対応する前記相変化メモリ要素Ｒｐｈｈ、Ｒｐｍ、Ｒｐｌｌとの間の接触面よりも小さいものとすることができる。これにより、プログラミング動作間の加熱による相変化は前記相変化メモリ要素Ｒｐｈｈ、Ｒｐｍ、Ｒｐｌｌの前記下部電極６３に隣接した領域において優先的に発生することができる。したがって、前記高温相変化メモリ要素Ｒｐｈｈ内の前記第２中温相変化物質膜７１ｃ及び前記第３低温相変化物質膜８１ｃは、前記高温相変化メモリ要素Ｒｐｈｈのプログラミングに対して深刻な影響を及ぼさない。これと同様に、前記中温相変化メモリ要素Ｒｐｍ内の前記第２低温相変化物質膜８１ｂは、前記中温相変化メモリ要素Ｒｐｍのプログラミングに深刻な影響を及ぼさない。
換言すれば、前記高温相変化メモリ要素Ｒｐｈｈのプログラム容積は前記高温相変化物質膜６５ｃに限られ、前記中温相変化メモリ要素Ｒｐｍのプログラム容積は第１中温相変化物質膜７１ｂに限られる。このように、前記低温相変化メモリ要素Ｒｐｌｌは相対的に低い温度でプログラムすることができ、前記中温相変化メモリ要素Ｒｐｍは中間温度においてプログラムすることができ、前記高温相変化メモリ要素Ｒｐｈｈは相対的に高い温度においてプログラムすることができる。
前記高温相変化物質膜６５ｃの結晶化温度は、前記中温相変化物質膜７１ｂ、７１ｃの結晶化温度よりも高く、少なくとも５０℃以上とすることができる。さらに、前記中温相変化物質膜７１ｂ、７１ｃの結晶化温度は、前記低温相変化物質膜８１ａ、８１ｂ、８１ｃの結晶化温度よりも高く、少なくとも５０℃以上とすることができる。
前記低温相変化物質膜８１ａ、８１ｂ、８１ｃは相対的に低い結晶化温度を有する第１カルコゲナイド物質膜とすることができ、前記高温相変化物質膜６５ｃは相対的に高い結晶化温度を有する第２カルコゲナイド物質膜とすることができ、前記中温相変化物質膜７１ｂ、７１ｃは前記低温相変化物質膜８１ａ、８１ｂ、８１ｃと前記高温相変化物質膜６５ｃとの間の中間結晶化温度を有する第３カルコゲナイド物質膜とすることができる。図５は互いに異なるカルコゲナイド物質及びそれらの結晶化温度を示す。
本発明のいくつかの実施形態によると、前記高温相変化物質膜６５ｃは、ＧａＳｂ、ＩｎＧａＳｂ２、及びＧｅ１５Ｓｂ８５からなる一群から選択された一つとすることができ、前記中温相変化物質膜７１ｂ、７１ｃは、ＩｎＳｂ、ＩｎＧａＳｂ２、Ｇｅ２Ｓｂ２Ｔｅ５、及びＧｅＴｅからなる一群から選択された一つとすることができ、前記低温相変化物質膜８１ａ、８１ｂ、８１ｃは、ＩｎＳｂ、ＩｎＧａＳｂ２、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｅＴｅ、及びＳｂ２Ｔｅからなる一群から選択された一つとすることができる。この場合に、前記高温相変化物質膜６５ｃ、前記中温相変化物質膜７１ｂ、７１ｃ、及び前記低温相変化物質膜８１ａ、８１ｂ、８１ｃは互いに異なる物質膜とすることができる。本発明の他の実施形態によると、前記高温相変化物質膜６５ｃは、ＧａＳｂ及びＧｅ１５Ｓｂ８５からなる一群から選択された一つとすることができ、前記中温相変化物質膜７１ｂ、７１ｃは、ＩｎＳｂ、ＩｎＧａＳｂ２、Ｇｅ２Ｓｂ２Ｔｅ５、及びＧｅＴｅからなる一群から選択された一つとすることができ、前記低温相変化物質膜８１ａ、８１ｂ、８１ｃは、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、及びＳｂ２Ｔｅからなる一群から選択された一つとすることができる。
図７に示すように、前記低温相変化メモリ要素Ｒｐｌｌは前記中温及び高温相変化物質を含まないものとすることができ、前記中温相変化メモリ要素Ｒｐｍは前記高温相変化物質を含まないものとすることができる。一方、前記高温相変化メモリ要素Ｒｐｈｈは前記低温、中温、及び高温相変化物質の膜を備える。図８に示す本発明の他の実施形態によると、前記高温相変化メモリ要素Ｒｐｈｈ’は前記低温及び中温相変化物質を含まないものとすることができ、前記中温相変化メモリ要素Ｒｐｍ’は前記低温相変化物質を含まないものとすることができる。
図８において、前記下部電極６３、前記中間誘電膜６１、及び前記下部電極６３及び前記中間誘電膜６１下部の構成要素は図４、図６、及び図７に詳しく記述してあるので具体的な説明は省略する。さらに、前記低温相変化メモリ要素Ｒｐｌｌ、前記上部電極７３ａ、７３ｂ、７３ｃ、前記上部誘電膜７５、及び前記ビットラインＢＬ１、ＢＬ２も図７の対応する要素と同様であり、具体的な説明は省略する。図８に示すように、前記高温相変化メモリ要素Ｒｐｈｈ’は前記高温相変化物質膜６５ｃを備える。この場合に、反応阻止膜、中温相変化物質膜、及び低温相変化物質膜は省略することができる。これと同様に、前記中温相変化メモリ要素Ｒｐｍ’は前記中温相変化物質膜７１ｂを備える。この場合に、反応阻止膜、及び低温相変化物質膜は省略することができる。前記高温相変化物質膜６５ｃ及び前記中温相変化物質膜７１ｂは図７を参照して記述したものと同一のものとすることができる。
図７及び図８に示すように、高温、中温、及び低温相変化メモリ要素Ｒｐｈｈ、Ｒｐｈｈ’、Ｒｐｍ、Ｒｐｍ’、Ｒｐｌｌは３種類の互いに異なる温度においてプログラムすることができる。前記３種類の互いに異なる温度は、前記高温、中温、及び低温相変化物質の前記互いに異なる結晶化温度によって決定される。相変化メモリ要素は互いに異なる結晶化温度を有する相変化物質を使用する数の分だけ互いに異なる温度においてプログラムすることができる。
図９に示すように、本発明のさらに他の実施形態によると、相変化メモリ要素に直列接続されたメモリアクセストランジスタを備えたメモリセルが提供される。例えば、図９のメモリ構造は図３に示したメモリの実施例とすることができる。図９において、前記中間誘電膜６１、前記下部電極６３、前記低温相変化メモリ要素Ｒｐ、前記低温相変化物質膜７１ａ、前記高温相変化メモリ要素Ｒｐｈ、前記低温及び高温相変化物質膜６５ｂ、７１ｂ、前記反応阻止膜６７ｂ、前記上部電極７３ａ、７３ｂ、前記上部誘電膜７５、及び前記ビットラインＢＬ１、ＢＬ２は、図４に示したのと同様であり、その詳細な説明は省略する。
図９に示すように、図４の前記ダイオードＤは、対応するメモリアクセストランジスタに替えられる。前記メモリアクセストランジスタはドレイン領域９１、ソース領域９３、及びゲート電極９５を備える。前記ゲート電極９５はワードラインＷＬ１、ＷＬ２に接続される。より具体的には、前記ソース／ドレイン領域９１、９３は半導体基板５１の活性領域５２に提供される不純物ドーピングされた領域とすることができる。前記メモリアクセストランジスタは素子分離膜５３によって絶縁される。前記ゲート電極９５及び前記ソース／ドレイン領域９１、９３上に下部誘電膜５５が形成される。前記ドレイン領域９１とこれに対応する下部電極６３との間を電気的に接続させるドレインプラグ９６及びドレインパッド９７が提供される。これと同様に、前記ソース領域９３とこれに対応するソースライン９９との間を電気的に接続させるソースプラグ９８が提供される。図３の等価回路図に示すように、前記ソースライン９９は接地される。選択されたメモリ要素／セルのソースライン９９は前記選択されたメモリ要素／セルの読み出し／書き込み動作に好適な基準電圧に接続される。前記関連のメモリアクセストランジスタをオンにして前記関連のビットライン及び前記関連のソースラインに電気信号を印加して、相変化メモリ要素Ｒｐ、Ｒｐｈに読み出し／書き込み動作を行なわせることができる。
図示してないが、図９に示すようなメモリアクセストランジスタを、図４、図６、図７、及び／又は図８に示す構造に含まれたダイオードＤに代替することができる。本発明のさらに他の実施形態によると、メモリアクセストランジスタに接続された、いくつかの相変化メモリ要素及びダイオードに接続された異なる相変化メモリ要素が同一の半導体基板上に存在する一つのメモリ素子として提供される。例えば、図２の前記高温領域ＨＴ内において前記ダイオードＤはメモリアクセストランジスタと代替することができ、前記低温領域ＬＴ内においては図２のように前記ダイオードＤが配置される。換言すれば、図２の前記低温領域ＬＴの前記構造を維持する一方、図３の前記高温領域ＨＴの前記構造は図２の前記高温領域ＨＴの前記構造と代替することができる。本発明のさらに他の実施形態によると、図２の前記高温領域ＨＴに前記ダイオードＤを維持する一方、図２の前記低温領域ＬＴの前記ダイオードＤはメモリアクセストランジスタに代替することができる。換言すれば、図２の前記高温領域ＨＴの前記構造を維持する一方、図２の前記低温領域ＬＴの前記構造は図３の前記低温領域ＬＴの前記構造に代替することができる。
図４及び図９の前記相変化メモリ要素Ｒｐ、Ｒｐｈの形成方法を図１０Ａ、図１０Ｂ、及び図１０Ｃを参照して説明する。図１０Ａ、図１０Ｂ、及び図１０Ｃに示す前記相変化メモリ要素Ｒｐ、Ｒｐｈの形成方法は、図２及び図４に示すダイオードメモリ構造、図３及び図９に示すトランジスタメモリ構造、及び／又はこれらの組み合わせにすべて適用される。ダイオード及びトランジスタの形成方法については省略する。前記基板５２、前記下部誘電膜５５のような構成要素も省略する。
図１０Ａに示すように、中間誘電膜６１を貫通する下部電極６３を形成する。上述のように、前記下部電極６３のそれぞれは、対応するダイオード及び／又はメモリアクセストランジスタに接続される。前記中間誘電膜６１及び前記下部電極６３上に高温相変化物質膜６５を形成することができる。前記高温相変化物質膜６５上に反応阻止膜６７を形成することができる。
図１０Ｂに示すように、前記高温相変化物質膜６５及び前記反応阻止膜６７をパターニングして、パターニングされた高温相変化物質膜６５’及びパターニングされた反応阻止膜６７’を形成する。具体的には、前記低温領域ＬＴ上を覆っていた前記高温相変化物質膜６５を除去することができる。前記パターニングされた高温相変化物質膜６５’は前記高温領域ＨＴに残存することができる。前記中間誘電膜６１及び前記パターニングされた反応阻止膜６７’上に低温相変化物質膜７１が形成される。前記低温相変化物質膜７１上に電極物質膜７３が形成される。
図１０Ｃに示すように、前記電極物質膜７３、前記低温相変化物質膜７１、前記パターニングされた反応阻止膜６７’、及び前記パターニングされた高温相変化物質膜６５’を連続的にパターニングして前記高温相変化メモリ要素Ｒｐｈ及び前記低温相変化メモリ要素Ｒｐを形成することができる。例えば、前記パターニングには一つのマスクを用いるフォトリソグラフィ工程が適用される。これによって、前記低温相変化メモリ要素Ｒｐの前記第１低温相変化物質膜７１ａは前記第１上部電極７３ａに自己整列（ｓｅｌｆ−ａｌｉｇｎｅｄ）される。これと同様に、前記高温相変化メモリ要素Ｒｐｈの前記高温相変化物質膜６５ｂ、前記反応阻止膜６７ｂ、前記第２低温相変化物質膜７１ｂは、前記第２上部電極７３ｂに自己整列される。
前記メモリ要素Ｒｐ、Ｒｐｈをパターニングした後、前記中間誘電膜６１及び前記上部電極７３ａ、７３ｂ上に上部誘電膜７５が形成される。前記上部誘電膜７５を貫通して前記上部電極７３ａ、７３ｂを部分的に露出させるコンタクトホールが形成される。さらに、前記露出した上部電極７３ａ、７３ｂ及び前記上部誘電膜７５上に前記ビットラインＢＬ１、ＢＬ２が形成される。図示してないが、図７を参照して説明したように、同一半導体基板上に高温、中温、及び低温相変化メモリ要素を備えるメモリ素子の製造方法にも上述の製造方法が適用される。
次に、図１１Ａ、図１１Ｂ、図１１Ｃ、及び図１１Ｄを参照して図６の前記相変化メモリ要素Ｒｐ、Ｒｐｈ’を説明する。図１１Ａ、図１１Ｂ、図１１Ｃ、及び図１１Ｄに示す前記相変化メモリ要素Ｒｐ、Ｒｐｈ’の形成方法は、図２及び図６に示すダイオードメモリ構造、図３に示すトランジスタメモリ構造、及び／又はこれらの組み合わせにすべて適用される。ダイオード及びトランジスタの形成方法は省略する。前記基板５２、前記下部誘電膜５５のような構成要素も省略する。
図１１Ａに示すように、前記中間誘電膜６１を貫通する下部電極６３が形成される。上述のように、前記下部電極６３のそれぞれは、対応するダイオード及び／又はメモリアクセストランジスタに接続される。前記中間誘電膜６１及び前記下部電極６３上に高温相変化物質膜６５が形成される。
図１１Ｂに示すように、前記高温相変化物質膜６５をパターニングして、パターニングされた高温相変化物質膜６５が形成される。具体的には、前記低温領域ＬＴ上を覆っていた前記高温相変化物質膜６５は除去される。前記パターニングされた高温相変化物質膜６５’は前記高温領域ＨＴに残存することができる。前記中間誘電膜６１及び前記パターニングされた高温相変化物質膜６５’上に低温相変化物質膜７１が形成される。
図１１Ｃに示すように、前記低温相変化物質膜７１をパターニングして、パターニングされた低温相変化物質膜７１’が形成される。具体的には、前記高温領域ＨＴ上を覆っていた前記低温相変化物質膜７１は除去される。前記パターニングされた低温相変化物質膜７１’は前記低温領域ＬＴに残存することができる。前記パターニングされた低温相変化物質膜７１’、前記パターニングされた高温相変化物質膜６５’、及び前記中間誘電膜６１上に電極物質膜７３が形成される。
図１１Ｄに示すように、前記電極物質膜７３、前記パターニングされた低温相変化物質膜７１’、及び前記パターニングされた高温相変化物質膜６５’を連続的にパターニングして前記高温相変化メモリ要素Ｒｐｈ’及び前記低温相変化メモリ要素Ｒｐが形成される。例えば、前記パターニングには、一つのマスクを用いるフォトリソグラフィ工程が適用される。これによって、前記低温相変化メモリ要素Ｒｐの前記低温相変化物質膜７１ａは、前記第１上部電極７３ａに自己整列される。これと同様に、前記高温相変化メモリ要素Ｒｐｈ’の前記高温相変化物質膜６５ｂは前記第２上部電極７３ｂに自己整列される。
前記メモリ要素Ｒｐ、Ｒｐｈ’をパターニングした後、前記中間誘電膜６１及び前記上部電極７３ａ、７３ｂ上に上部誘電膜７５が形成される。前記上部誘電膜７５を貫通して前記上部電極７３ａ、７３ｂを部分的に露出させるコンタクトホールが形成される。さらに、前記露出した上部電極７３ａ、７３ｂ及び前記上部誘電膜７５上に前記ビットラインＢＬ１、ＢＬ２が形成される。図示してないが、図８を参照して説明したように同一半導体基板上に高温、中温、及び低温相変化メモリ要素を備えるメモリ素子の製造方法にも上述の製造方法が適用される。
本発明のさらに他の実施形態によると、図１２Ａに示すように、複数のメモリ素子１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄ、１２０１ｅが同一の半導体ウエハ１１００上に形成される。前記メモリ素子１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄ、１２０１ｅは、図２、図３、図４、図６、図７、図８、図９、図１０Ａ、図１０Ｂ、図１０Ｃ、図１１Ａ、図１１Ｂ、図１１Ｃ、及び図１１Ｄを参照して説明したようなものとすることができる。前記メモリ素子１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄ、１２０１ｅは分離することができる。例えば、前記メモリ素子１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄ、１２０１ｅの分離には、前記半導体ウエハ１１００をダイシング（ｄｉｃｉｎｇ）する工程が適用される。前記分離したメモリ素子１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄ、１２０１ｅは図１２Ｂのメモリ素子１２０１のように示すことができる。
前記メモリ素子１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄ、１２０１ｅの高温相変化メモリ要素は、電子基板又は電子システムの他の部品に装着される前に、ＲＯＭにプログラムすることができる。例えば、前記電子基板は印刷回路基板（ＰＣＢ）とすることができる。具体的に、前記メモリ素子１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄ、１２０１ｅの前記高温相変化メモリ要素は、前記半導体ウエハ１１００をダイシングする前又は後にＲＯＭにプログラムすることができる。続いて、前記ＲＯＭプログラムされた高温相変化メモリ要素を備える前記分離したメモリ素子１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄ、１２０１ｅは、一つ又は複数の対応する電子基板にはんだ付けのような方法によって電気的／機械的に接続される。
図１２Ｃを参照すると、図１２Ａ及び図１２Ｂのメモリ素子１２０１は、コンピュータ、通信機器、娯楽機器などのような電子システム１２００のメモリとして用いることができる。具体的には、前記メモリ素子１２０１は、前記電子システム１２００のプロセッサ１２０５とともに印刷回路基板（ＰＣＢ）のような電子基板１２０３に装着される。また、前記電子システム１２００は前記電子基板１２０３、前記プロセッサ１２０５、及び／又は前記メモリ素子１２０１に電気的に接続されたユーザ入力装置、出力装置、スピーカ（ｓｐｅａｋｅｒ）、及び／又はマイクロフォン（ｍｉｃｒｏ ｐｈｏｎｅ）を含むことができる。例えば、前記ユーザ入力装置はキーパッド（ｋｅｙ ｐａｄ）、ダイヤル（ｄｉａｌ）、ジョイ・スティック（ｊｏｙ ｓｔｉｃｋ）、タッチスクリーン（ｔｏｕｃｈ ｓｅｎｓｉｔｉｖｅ ｓｃｒｅｅｎ）、などとすることができる。前記出力装置は、プリンタ（ｐｒｉｎｔｅｒ）、ディスプレイ（ｄｉｓｐｌａｙ）などとすることができる。前記メモリ素子１２０１及び前記プロセッサ１２０５は、図示したように、同一の前記電子基板１２０３上に装着することができ、前記メモリ素子１２０１及び前記プロセッサ１２０５は互いに異なる基板上に装着することもできる。前記メモリ素子１２０１と前記プロセッサ１２０５との間の電気的接続は前記電子基板１２０３に配置された導電性配線を用いて提供される。さらに、前記メモリ素子１２０１及び前記プロセッサ１２０５は、はんだバンプ（ｓｏｌｄｅｒ ｂｕｍｐｓ）１２０７、１２０９を用いて前記電子基板１２０３に電気的／機械的に接続される。
前記メモリ素子１２０１の前記ＲＯＭプログラムされた高温相変化メモリ要素は前記電子システム１２００のＲＯＭの役割をすることができる。一方、前記低温相変化メモリ要素は前記電子システム１２００のＲＡＭの役割をすることができる。すなわち、前記低温相変化メモリ要素は前記電子システム１２００が動作する間に前記電子システム１２００にデータを書き込み、前記電子システム１２００からデータを読み出すのに用いられる。前記メモリ素子１２０１の高温相変化メモリ要素は、前記メモリ素子１２０１を前記電子基板１２０３に装着する温度よりも高い温度でプログラムされるために、前記ＲＯＭは前記メモリ素子１２０１を前記電子基板１２０３に装着する前に効果的にプログラムすることができる。前記低温相変化メモリ要素は、はんだ付け温度よりも低い温度のように、相対的に低い温度でプログラムすることができる。これによって、前記電子システム１２００が動作する間に前記ＲＡＭとして用いられる前記低温相変化メモリ要素にデータを書き込むには、相対的に低い電力だけで十分となる。前記電子システム１２００がバッテリ電源（ｂａｔｔｅｒｙ ｐｏｗｅｒｅｄ）を用いる場合に、前記低温相変化メモリ要素をＲＡＭとして用いて前記バッテリ電源の寿命を著しく延ばすことができる。
図１３に示すように、本発明のさらに他の実施形態によると、第１メモリ素子１３０１及び第２メモリ素子１３０２を備える電子システム１３００が提供される。前記電子システム１３００はコンピュータ、通信機器、娯楽器機などのようなものとすることができる。前記第１メモリ素子１３０１は前記高温相変化メモリ要素を備える。前記第２メモリ素子１３０２は前記低温相変化メモリ要素を備える。具体的には、前記第１メモリ素子１３０１は第１半導体基板上に複数の高温相変化メモリ要素を備え、前記第２メモリ素子１３０２は第２半導体基板上に複数の低温相変化メモリ要素を備え、前記第１及び第２半導体基板は互いに異なるものとすることができる。これによって、前記第１メモリ素子１３０１のメモリ要素は第１温度でプログラムすることができ、前記第２メモリ素子１３０２のメモリ要素は第２温度でプログラムすることができ、前記第１温度は前記第２温度よりも高くすることができる。
図１３に示すように、前記プロセッサ１３０５及び前記第１及び第２メモリ素子１３０１、１３０２は、はんだバンプ１３０７、１３０９、１３１１を用いて印刷回路基板ＰＣＢのような電子基板１３０３に接続される。前記電子システム１３００は前記電子基板１３０３、前記プロセッサ１３０５、及び／又は前記メモリ素子１３０１、１３０２に電気的に接続されたユーザ入力装置、出力装置、スピーカ（ｓｐｅａｋｅｒ）、及び／又はマイクロフォン（ｍｉｃｒｏｐｈｏｎｅ）を含むことができる。例えば、前記ユーザ入力装置は、キーパッド（ｋｅｙｐａｄ）、ダイヤル（ｄｉａｌ）、ジョイ・スティック（ｊｏｙ ｓｔｉｃｋ）、タッチスクリーン（ｔｏｕｃｈ ｓｅｎｓｉｔｉｖｅ ｓｃｒｅｅｎ）などとすることができる。前記出力装置は、プリンタ（ｐｒｉｎｔｅｒ）、ディスプレイ（ｄｉｓｐｌａｙ）などとすることができる。前記第１メモリ素子１３０１、前記第２メモリ素子１３０２、及び前記プロセッサ１３０５は図示したように同一の前記電子基板１３０３上に装着することができ、前記第１メモリ素子１３０１、前記第２メモリ素子１３０２、及び前記プロセッサ１３０５は互いに異なる基板上に装着される。前記第１メモリ素子１３０１、前記第２メモリ素子１３０２、及び前記プロセッサ１３０５間の電気的接続は前記電子基板１３０３に配置された導電性配線を用いて提供される。
高温相変化メモリ要素を備える前記第１メモリ素子１３０１は、前記電子基板１３０３に装着される前にＲＯＭでプログラムすることができる。これに反して、前記第２メモリ素子１３０２は、前記電子基板１３０３に装着された後にデータを書き込み読み出しできるＲＡＭの役割をする。
前記第１メモリ素子１３０１の前記ＲＯＭプログラムされた高温相変化メモリ要素は、前記電子システム１３００のＲＯＭの役割をする。一方、前記第２メモリ素子１３０２の前記低温相変化メモリ要素は前記電子システム１３００のＲＡＭ役割をする。すなわち、前記低温相変化メモリ要素は前記電子システム１３００が動作する間に前記電子システム１３００にデータを書き込み、前記電子システム１３００からデータを読み出すのに用いられる。前記第１メモリ素子１３０１の高温相変化メモリ要素は、前記第１メモリ素子１３０１を前記電子基板１３０３に装着する温度よりも高い温度でプログラムするので、前記ＲＯＭは前記第１メモリ素子１３０１を前記電子基板１３０３に装着する前に効果的にプログラムすることができる。前記第２メモリ素子１３０２の前記低温相変化メモリ要素ははんだ付け温度よりも低い温度のように相対的に低い温度でプログラムすることができる。これによって、前記電子システム１３００が動作する間に前記ＲＡＭとして用いる前記低温相変化メモリ要素にデータを書き込むのには相対的に低い電力で十分である。前記電子システム１３００がバッテリ電源を用いる場合に、前記低温相変化メモリ要素をＲＡＭとして用いて前記バッテリ電源の寿命を著しく延長させることができる。
図２、図３、図４、図６、図７、図８、及び図９に示す高温及び低温領域ＨＴ、ＬＴは、明確な説明のために分離して表示されているが、それぞれの図に示す前記高温及び低温領域ＨＴ、ＬＴは単一半導体ダイ（ｓｉｎｇｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）内に配置される。さらに、前記高温及び低温領域ＨＴ、ＬＴを備える前記半導体ダイは半導体ウエハ上に複数個形成される。続いて、前記複数の半導体ダイはダイシング工程によって一つずつ分離される。
相変化メモリセルに用いられる相変化物質の特性を示すグラフである。 本発明の実施形態による高温及び低温メモリセル領域を有する相変化メモリ素子の等価回路図である。 本発明の他の実施形態による高温及び低温メモリセル領域を有する相変化メモリ素子の等価回路図である。 本発明の実施形態による図２の前記相変化メモリ素子の高温及び低温メモリ要素を示す断面図である。 カルコゲナイド物質及び結晶化温度を示す表である。 本発明の他の実施形態による図２の前記相変化メモリ素子の高温及び低温メモリ要素を示す断面図である。 本発明のさらに他の実施形態による前記相変化メモリ素子の高温、中温、及び低温メモリ要素を示す断面図である。 本発明のさらに他の実施形態による前記相変化メモリ素子の高温、中温、及び低温メモリ要素を示す断面図である。 本発明のさらに他の実施形態による前記相変化メモリ素子の高温及び低温メモリ要素、及びメモリアクセストランジスタを示す断面図である。 本発明の実施形態による相変化メモリ要素を形成する方法を示す断面図である。 本発明の実施形態による相変化メモリ要素を形成する方法を示す断面図である。 本発明の実施形態による相変化メモリ要素を形成する方法を示す断面図である。 本発明の実施形態による相変化メモリ要素を形成する方法を示す断面図である。 本発明の実施形態による相変化メモリ要素を形成する方法を示す断面図である。 本発明の実施形態による相変化メモリ要素を形成する方法を示す断面図である。 本発明の実施形態による相変化メモリ要素を形成する方法を示す断面図である。 本発明の実施形態による高温及び低温相変化メモリ要素を有する複数の相変化メモリ素子を備える半導体集積回路ウエハを示す平面図である。 本発明の実施形態による図１２Ａのウエハをダイシングした後に高温及び低温相変化メモリ要素を有するそれぞれの相変化メモリ素子を示す平面図である。 本発明の実施形態による高温及び低温相変化メモリ要素を有する相変化メモリ素子を備える電子システムを示す断面図である。 本発明の実施形態による高温相変化メモリ素子及び低温相変化メモリ素子を備える電子システムを示す断面図である。
符号の説明
５１ 半導体基板
５２ 活性領域
５３ 素子分離膜
５５ 下部誘電膜
５６、５７ ポリシリコン膜
５９ ダイオード電極
６１ 中間誘電膜
６３ 下部電極
６５ｂ 高温相変化物質膜
６７ｂ 反応阻止膜
７１ａ 第１低温相変化物質膜
７１ｂ 第２低温相変化物質膜
７３ａ 第１上部電極
７３ｂ 第２上部電極
７５ 上部誘電膜
ＢＬ１、ＢＬ２ ビットライン
Ｄ ダイオード
Ｒｐ 低温相変化メモリ要素
Ｒｐｈ 高温相変化メモリ要素
ＷＬ１，ＷＬ２ ワードライン

Claims (54)

  1. 集積回路基板と、
    前記集積回路基板上に配置され、第１相変化物質を備える第１相変化メモリ要素と、
    前記集積回路基板上に配置され、第２相変化物質を備える第２相変化メモリ要素と、
    を含み、
    前記第１及び第２相変化物質はそれぞれ第１及び第２結晶化温度を有し、前記第１及び第２相変化メモリ要素を互いに異なる温度でプログラムできるように前記第１及び第２結晶化温度は互いに異なることを特徴とする相変化メモリ素子。
  2. 前記第２相変化メモリ要素は、前記第１相変化物質を含まないことを特徴とする請求項１に記載の相変化メモリ素子。
  3. 前記第１相変化メモリ要素は、前記第２相変化物質を含まないことを特徴とする請求項２に記載の相変化メモリ素子。
  4. 前記第１相変化メモリ要素は、前記第１相変化物質の第１膜及び前記第２相変化物質の第２膜を含むことを特徴とする請求項２に記載の相変化メモリ素子。
  5. 前記第１相変化メモリ要素は反応阻止膜をさらに含み、前記反応阻止膜は前記第１相変化物質の前記第１膜と前記第２相変化物質の前記第２膜との間に配置されていることを特徴とする請求項４に記載の相変化メモリ素子。
  6. 前記反応阻止膜は、Ｔｉ／ＴｉＮ膜を含むことを特徴とする請求項５に記載の相変化メモリ素子。
  7. 前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上であることを特徴とする請求項１に記載の相変化メモリ素子。
  8. 前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも１００℃以上であることを特徴とする請求項１に記載の相変化メモリ素子。
  9. 前記第１相変化物質はＧａＳｂ、ＩｎＧａＳｂ２、及びＧｅ１５Ｓｂ８５からなる一群から選択された一つであり、前記第２相変化物質はＩｎＳｂ、ＩｎＧａＳｂ２、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｅＴｅ、及びＳｂ２Ｔｅからなる一群から選択された一つであるが、前記第１及び第２相変化物質は互いに異なることを特徴とする請求項１に記載の相変化メモリ素子。
  10. 前記第１及び第２相変化物質は、互いに異なるカルコゲナイド物質を含むことを特徴とする請求項１に記載の相変化メモリ素子。
  11. 前記集積回路基板上に配置された第３相変化メモリ要素をさらに含み、前記第３相変化メモリ要素は第３結晶化温度を有する第３相変化物質を備え、前記第１、第２及び第３相変化メモリ要素を互いに異なる温度でプログラムできるように前記第３結晶化温度は前記第１及び第２結晶化温度と異なることを特徴とする請求項１に記載の相変化メモリ素子。
  12. 第１ワードラインと第１ビットラインとの間に配置され、前記第１相変化メモリ要素に電気的に直列接続された第１ダイオードと、
    第２ワードラインと第２ビットラインとの間に配置され、前記第２相変化メモリ要素に電気的に直列接続された第２ダイオードと、
    をさらに含むことを特徴とする請求項１に記載の相変化メモリ素子。
  13. 第１メモリアクセストランジスタと、
    第２メモリアクセストランジスタと、
    をさらに含み、
    前記第１相変化メモリ要素は第１ビットライン及び前記第１メモリアクセストランジスタの一端に電気的に接続され、前記第２相変化メモリ要素は第２ビットライン及び前記第２メモリアクセストランジスタの一端に電気的に接続されていることを特徴とする請求項１に記載の相変化メモリ素子。
  14. 第１ワードラインと第１ビットラインとの間に配置され、前記第１相変化メモリ要素に電気的に直列接続されたダイオードと、
    メモリアクセストランジスタと、
    をさらに含み、
    前記第２相変化メモリ要素は第２ビットライン及び前記メモリアクセストランジスタの一端に電気的に接続されていることを特徴とする請求項１に記載の相変化メモリ素子。
  15. 前記集積回路基板に電気的／機械的に接続された電子基板と、
    前記電子基板を介して前記集積回路基板に電気的に接続されたプロセッサと、
    をさらに含むことを特徴とする請求項１に記載の相変化メモリ素子。
  16. 前記第１結晶化温度は前記第２結晶化温度よりも高く、前記プロセッサは前記第１相変化メモリ要素からはデータを読み出すが、前記第１相変化メモリ要素にデータを書き込まず、かつ、前記プロセッサは前記第２相変化メモリ要素にデータを書き込み、前記第２相変化メモリ要素からデータを読み出すように配置されたことを特徴とする請求項１５に記載の相変化メモリ素子。
  17. 集積回路基板の第１メモリ領域に第１相変化メモリ要素を形成する段階と、
    前記集積回路基板の第２メモリ領域に第２相変化メモリ要素を形成する段階とを備え、
    前記第１相変化メモリ要素は第１結晶化温度を有する第１相変化物質を備え、前記第２相変化メモリ要素は第２結晶化温度を有する第２相変化物質を備え、前記第１及び第２相変化メモリ要素を互いに異なる温度でプログラムできるように前記第１及び第２結晶化温度は互いに異なることを特徴とする相変化メモリ素子の製造方法。
  18. 前記第１相変化メモリ要素を形成する段階は、
    前記第１メモリ領域上に前記第１相変化物質の膜を形成する段階を含み、前記第２メモリ領域は前記第１相変化物質の前記膜がなく、
    前記第２相変化メモリ要素を形成する段階は、
    前記第１相変化物質の前記膜を形成した後に前記第２メモリ領域上に前記第２相変化物質の膜を形成する段階を含むことを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  19. 前記第１相変化物質の前記膜を形成する段階は、
    前記第１及び第２メモリ領域上に前記第１相変化物質の前記膜を形成する段階と、
    前記第１メモリ領域上に前記第１相変化物質の前記膜を保存する一方、前記第２メモリ領域から前記第１相変化物質の前記膜を除去する段階と、
    を含むことを特徴とする請求項１８に記載の相変化メモリ素子の製造方法。
  20. 前記第２相変化物質の前記膜を形成する段階は、
    前記第１メモリ領域の前記第１相変化物質の前記膜及び前記第２メモリ領域上に前記第２相変化物質の前記膜を形成する段階と、
    前記第２メモリ領域上に前記第２相変化物質の前記膜を保存する一方、前記第１及び第２メモリ領域との間の前記第２相変化物質の前記膜を除去する段階と、
    を含むことを特徴とする請求項１８に記載の相変化メモリ素子の製造方法。
  21. 前記第２相変化物質の前記膜を除去する段階は、
    前記第１メモリ領域上の前記第１相変化物質の前記膜から前記第２相変化物質の前記膜を除去する段階を含むことを特徴とする請求項２０に記載の相変化メモリ素子の製造方法。
  22. 前記第２相変化物質の前記膜を除去する段階は、
    前記第１メモリ領域上の前記第１相変化物質の前記膜上に前記第２相変化物質の前記膜を保存する段階を含むことを特徴とする請求項２０に記載の相変化メモリ素子の製造方法。
  23. 前記第２相変化物質の前記膜を形成する前に、
    前記第１相変化物質の前記膜上に反応阻止膜を形成する段階をさらに含み、前記反応阻止膜は前記第１メモリ領域内の前記第１相変化物質の前記膜と前記第２相変化物質の前記膜との間に存在することを特徴とする請求項２２に記載の相変化メモリ素子の製造方法。
  24. 前記反応阻止膜は、Ｔｉ／ＴｉＮ膜を含むことを特徴とする請求項２３に記載の相変化メモリ素子の製造方法。
  25. 前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上であることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  26. 前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも１００℃以上であることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  27. 前記第１相変化物質はＧａＳｂ、ＩｎＧａＳｂ２、及びＧｅ１５Ｓｂ８５からなる一群から選択された一つであり、前記第２相変化物質はＩｎＳｂ、ＩｎＧａＳｂ２、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｅＴｅ、及びＳｂ２Ｔｅからなる一群から選択された一つであるが、前記第１及び第２相変化物質は互いに異なることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  28. 前記第１及び第２相変化物質は、互いに異なるカルコゲナイド物質を含むことを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  29. 前記集積回路基板上に第３相変化メモリ要素を形成する段階をさらに含み、前記第３相変化メモリ要素は第３結晶化温度を有する第３相変化物質を備え、前記第１、第２及び第３相変化メモリ要素を互いに異なる温度でプログラムできるように前記第３結晶化温度は前記第１及び第２結晶化温度と異なることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  30. 前記第１及び第２相変化メモリ要素を形成する前に、
    前記第１及び第２メモリ領域のそれぞれに第１及び第２ダイオードを形成する段階をさらに含み、前記第１ダイオードは前記第１相変化メモリ要素と第１ワードラインとの間に電気的に接続され、前記第２ダイオードは前記第２相変化メモリ要素と第２ワードラインとの間に電気的に接続されることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  31. 前記第１及び第２相変化メモリ要素を形成する前に、
    前記第１及び第２メモリ領域のそれぞれに第１及び第２メモリアクセストランジスタを形成する段階をさらに含み、前記第１相変化メモリ要素は前記第１メモリアクセストランジスタの一端に電気的に接続され、前記第２相変化メモリ要素は前記第２メモリアクセストランジスタの一端に電気的に接続されることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  32. 前記第１相変化メモリ要素を形成する前に、前記第１メモリ領域にダイオードを形成する段階と、
    前記第２相変化メモリ要素を形成する前に、前記第２メモリ領域にメモリアクセストランジスタを形成する段階と、
    をさらに含み、
    前記ダイオードは第１ワードラインと第１ビットラインとの間に形成され、前記ダイオードは前記第１相変化メモリ要素に電気的に直列接続され、前記第２相変化メモリ要素は第２ビットライン及び前記メモリアクセストランジスタの一端に電気的に接続されることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  33. 前記第１及び第２相変化メモリ要素を形成した後に、前記第１相変化メモリ要素にプログラムする段階と、
    前記第１相変化メモリ要素にプログラムした後に、前記集積回路基板を電子基板に電気的／機械的に接続する段階と
    をさらに含み、
    プロセッサが前記電子基板を介して前記集積回路基板に電気的に接続されるようにし、前記第１結晶化温度は前記第２結晶化温度よりも高いことを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
  34. 前記集積回路基板を電子基板に電気的／機械的に接続する段階は、
    はんだをリフローする段階を含み、前記はんだのリフロー温度は前記第１結晶化温度よりも低いことを特徴とする請求項３３に記載の相変化メモリ素子の製造方法。
  35. 前記はんだのリフロー温度は、前記第２結晶化温度よりも高いことを特徴とする請求項３４に記載の相変化メモリ素子の製造方法。
  36. 前記プロセッサは、前記第１相変化メモリ要素からデータを読み出すが、前記第１相変化メモリ要素にデータを書き込まず、かつ、前記プロセッサは前記第２相変化メモリ要素にデータを書き込み、前記第２相変化メモリ要素からデータを読み出すように構成されることを特徴とする請求項３４に記載の相変化メモリ素子の製造方法。
  37. 電子基板と、
    前記電子基板に電気的／機械的に接続された相変化メモリ素子と、
    前記電子基板に電気的に接続されたプロセッサと、
    を含み、
    前記相変化メモリ素子は集積回路基板上に配置された第１及び第２相変化メモリ要素を備え、前記第１相変化メモリ要素は第１結晶化温度を有する第１相変化物質を備え、前記第２相変化メモリ要素は第２結晶化温度を有する第２相変化物質を備え、前記第１及び第２相変化メモリ要素を互いに異なる温度でプログラムできるように前記第１及び第２結晶化温度は互いに異なっており、前記プロセッサ及び前記相変化メモリ素子は前記電子基板を介して電気的に接続されていることを特徴とする電子システム。
  38. 前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上であることを特徴とする請求項３７に記載の電子システム。
  39. 前記第１及び第２相変化物質は、互いに異なるカルコゲナイド物質を含むことを特徴とする請求項３７に記載の電子システム。
  40. 前記プロセッサは、前記第１相変化メモリ要素からデータを読み出すが、前記第１相変化メモリ要素にデータを書き込まず、かつ、前記プロセッサは前記第２相変化メモリ要素にデータを書き込み、前記第２相変化メモリ要素からデータを読み出すように構成されたことを特徴とする請求項３７に記載の電子システム。
  41. 電子基板と、
    前記電子基板に電気的／機械的に接続された第１相変化メモリ素子と、
    前記電子基板に電気的／機械的に接続された第２相変化メモリ素子と、
    前記電子基板に電気的に接続されたプロセッサと、
    を含み、
    前記第１相変化メモリ素子は第１集積回路基板上に配置された複数の第１相変化メモリ要素を備え、前記第１相変化メモリ要素のそれぞれは第１結晶化温度を有する第１相変化物質を備え、前記第２相変化メモリ素子は第２集積回路基板上に配置された複数の第２相変化メモリ要素を備え、前記第２相変化メモリ要素のそれぞれは第２結晶化温度を有する第２相変化物質を備え、前記第１及び第２相変化メモリ要素を互いに異なる温度でプログラムできるように前記第１及び第２結晶化温度は互いに異なっており、前記プロセッサ、前記第１相変化メモリ素子、及び前記第２相変化メモリ素子は前記電子基板を介して電気的に接続されていることを特徴とする電子システム。
  42. 前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上であることを特徴とする請求項４１に記載の電子システム。
  43. 前記第１及び第２相変化物質は、互いに異なるカルコゲナイド物質を含むことを特徴とする請求項４１に記載の電子システム。
  44. 前記プロセッサは、前記第１相変化メモリ素子からデータを読み出すが、前記第１相変化メモリ素子にデータを書き込まず、かつ、前記プロセッサは前記第２相変化メモリ素子にデータを書き込み、前記第２相変化メモリ素子からデータを読み出すように構成されたことを特徴とする請求項４１に記載の電子システム。
  45. 複数の第１相変化メモリ要素、複数の第２相変化メモリ要素、及び前記第１及び第２相変化メモリ要素に電気的に接続されたプロセッサを備え、前記第１相変化メモリ要素のそれぞれは第１結晶化温度を有する第１相変化物質を備え、前記第２相変化メモリ要素のそれぞれは第２結晶化温度を有する第２相変化物質を備え、前記第１及び第２相変化メモリ要素を互いに異なる温度でプログラムできるように前記第１及び第２結晶化温度は互いに異なる電子システムの動作方法であって、
    前記複数の第１相変化メモリ要素からＲＯＭデータを前記プロセッサに読み出すが、前記プロセッサから前記ＲＯＭデータを前記複数の第１相変化メモリ要素として書き込まず、
    前記プロセッサからプログラマブルデータを前記複数の第２相変化メモリ要素に書き込み、
    前記プログラマブルデータを書き込んだ後、前記複数の第２相変化メモリ要素から前記プログラマブルデータを前記プロセッサに読み出すことを含むことを特徴とする電子システム動作方法。
  46. 前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上であることを特徴とする請求項４５に記載の電子システム動作方法。
  47. 前記第１及び第２相変化物質は、互いに異なるカルコゲナイド物質を含むことを特徴とする請求項４５に記載の電子システム動作方法。
  48. 前記第１及び第２相変化メモリ要素は、同一の半導体集積回路基板上に提供されることを特徴とする請求項４５に記載の電子システム動作方法。
  49. 前記第１相変化メモリ要素は第１半導体集積回路基板上に提供され、前記第２相変化メモリ要素は第２半導体集積回路基板上に提供されることを特徴とする請求項４５に記載の電子システム動作方法。
  50. 複数の第１相変化メモリ要素と、
    複数の第２相変化メモリ要素と、
    前記第１及び第２相変化メモリ要素に電気的に接続されたプロセッサと、
    を含み、
    前記第１相変化メモリ要素のそれぞれは第１結晶化温度を有する第１相変化物質を備え、前記第２相変化メモリ要素のそれぞれは第２結晶化温度を有する第２相変化物質を備え、前記第１及び第２相変化メモリ要素を互いに異なる温度でプログラムできるように前記第１及び第２結晶化温度は互いに異なっており、
    前記プロセッサは前記複数の第１相変化メモリ要素からＲＯＭデータを読み出すが、前記プロセッサから前記ＲＯＭデータを前記複数の第１相変化メモリ要素に書き込まず、かつ、プログラマブルデータを前記複数の第２相変化メモリ要素に書き込み、前記プログラマブルデータを書き込んだ後に、前記複数の第２相変化メモリ要素から前記プログラマブルデータを読み出すように構成されたことを特徴とする電子システム。
  51. 前記第１結晶化温度は前記第２結晶化温度よりも高く、少なくとも５０℃以上であることを特徴とする請求項５０に記載の電子システム。
  52. 前記第１及び第２相変化物質は、互いに異なるカルコゲナイド物質を含むことを特徴とする請求項５０に記載の電子システム。
  53. 前記第１及び第２相変化メモリ要素は、同一の半導体集積回路基板上に提供されていることを特徴とする請求項５０に記載の電子システム。
  54. 前記第１相変化メモリ要素は、第１半導体集積回路基板上に提供され、前記第２相変化メモリ要素は第２半導体集積回路基板上に提供されることを特徴とする請求項５０に記載の電子システム。
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