KR100589569B1 - 반도체 메모리 장치 - Google Patents

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산요덴키가부시키가이샤
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Abstract

보다 소형화(박형화) 및 고속화를 달성하는 것이 가능한 서로 다른 종류의 메모리를 포함하는 반도체 메모리 장치가 얻어진다. 이 반도체 메모리 장치는, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선의 사이에 배치된 기억 수단(43)을 포함하는 제1 메모리와, 제1 메모리와는 종류가 다른 제2 메모리(13)를 구비한다. 그리고, 제1 메모리와 제2 메모리는, 반도체 기판(31) 상에 형성되어 있다. 이 경우, 제1 메모리와 제2 메모리를 동일한 반도체 기판(31) 상에 적층하여 형성하면, 높이 방향의 두께가 작아지기 때문에, 보다 소형화(박형화)를 도모하는 것이 가능하게 된다. 또, 제1 메모리와 제2 메모리의 접속에 기생 용량이 큰 와이어나 땜납 등을 이용할 필요가 없기 때문에, 제1 메모리와 제2 메모리의 사이에서 고속의 데이터의 교환이 가능하게 된다.
소형화, 반도체 메모리 장치, 제1 메모리, 제2 메모리, 기생 용량

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 제1 실시 형태에 따른 반도체 메모리 장치의 전체 구성을 도시한 평면도.
도 2는 도 1에 도시한 제1 실시 형태의 반도체 메모리 장치에서의 메모리 셀 어레이 부분의 구성을 개념적으로 도시한 모식도.
도 3은 도 2에 도시한 제1 실시 형태의 반도체 메모리 장치에서의 제1 선택 트랜지스터를 도시한 등가 회로도.
도 4는 도 2에 도시한 제1 실시 형태의 반도체 메모리 장치에서의 제2 선택 트랜지스터를 도시한 등가 회로도.
도 5는 도 2에 도시한 제1 실시 형태의 반도체 메모리 장치에서의 SRAM 부의 구성을 도시한 등가 회로도.
도 6은 도 2에 도시한 제1 실시 형태의 반도체 메모리 장치에서의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 메모리 장치의 전체 구성을 도시한 평면 레이아웃도.
도 8은 도 7에 도시한 제1 실시 형태의 반도체 메모리 장치의 200-200선을 따른 단면도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 메모리 장치의 SRAM 부의 평면 레이아웃도.
도 10은 도 9에 도시한 평면 레이아웃도에 대응하는 회로도.
도 11은 본 발명의 제1 실시 형태에 따른 반도체 메모리 장치의 메모리 셀부의 평면 레이아웃도.
도 12는 본 발명의 제1 실시 형태에 따른 반도체 메모리 장치의 글로벌 워드선 및 글로벌 비트선 부분의 평면 레이아웃도.
도 13은 본 발명의 제2 실시 형태에 따른 반도체 메모리 장치의 카운터부의 구성을 설명하기 위한 사시도.
도 14는 도 13에 도시한 제2 실시 형태의 카운터부의 내부 구성을 도시한 등가 회로도.
도 15는 본 발명의 제2 실시 형태에 따른 반도체 메모리 장치의 평면 레이아웃도.
도 16은 도 15에 도시한 제2 실시 형태의 반도체 메모리 장치의 300-300선을 따른 단면도.
도 17은 본 발명의 제2 실시 형태에 따른 반도체 메모리 장치의 카운터부의 평면 레이아웃도.
도 18은 본 발명의 제1 및 제2 실시 형태의 변형예에 의한 반도체 메모리 장치를 도시한 사시도.
도 19는 도 18에 도시한 변형예에 의한 반도체 메모리 장치의 제조 프로세스 를 설명하기 위한 사시도.
도 20은 도 18에 도시한 변형예에 의한 반도체 메모리 장치의 제조 프로세스를 설명하기 위한 사시도.
도 21은 종래의 SRAM과 플래시 메모리를 포함하는 메모리 시스템의 구성을 도시한 블록도.
도 22는 종래의 SRAM 칩과 플래시 메모리칩을 포함하는 반도체 패키지의 구성을 도시한 사시도.
본 발명은, 반도체 메모리 장치에 관한 것으로, 보다 특정적으로는, 서로 다른 종류의 메모리를 포함하는 반도체 메모리 장치에 관한 것이다.
종래, 컴퓨터 아키텍처를 채용하는 휴대 기기에서는, 예를 들면, 주기억부로서, 고속의 SRAM(Static Random Access Memory)를 이용함과 함께, 보조 기억부로서, 고집적 또한 불휘발성인 플래시 메모리가 사용되고 있다. 도 21은, 이러한 구성을 갖는 종래의 휴대 기기에 있어서의 메모리 시스템의 구성을 도시한 블록도이다. 도 21에 도시한 종래예에서는, SRAM(102)가 CPU(중앙 연산 처리 장치)(103)의 데이터를 기억하는 주기억부로서 이용된다. 또한, 플래시 메모리(101)는, 보조 기억부로서 이용된다.
도 21에 도시한 종래의 구성의 경우, 통상, 플래시 메모리(101)와 SRAM(102) 의 2개의 칩이 필요하기 때문에, 기기의 소형화에 불리하다. 또한, 칩과 칩 사이의 배선에 의해서 지연이 발생하기 때문에, 속도에 있어서도 불리하다.
이러한 문제점을 해결하기 위해서, 최근, 플래시 메모리(101)의 칩과 SRAM(102)의 칩을 접합하여 1개의 패키지에 수납한 제품도 개발되어 있다. 도 22는, 그와 같은 종래의 개발된 반도체 패키지의 구성을 도시한 사시도이다. 이 반도체 패키지에서는, 도 22에 도시한 바와 같이, 플래시 메모리(101)의 칩과 SRAM(102)의 칩을 세로 방향으로 중첩시킴으로써, 어느 정도의 소형화에는 대응 가능하다.
그러나, 도 22에 도시한 플래시 메모리(101)의 칩과 SRAM(102)의 칩을 세로 방향으로 중첩시켜서 1개의 패키지에 수납한 제품에서는, 2개의 칩을 중첩시키기 때문에, 높이 방향을 얇게 하는 것은 곤란했다. 이 때문에, 보다 소형화(박형화)를 도모하는 것은 곤란하다고 하는 문제점이 있었다.
또한, 플래시 메모리(101)의 칩과 SRAM(102)의 칩을 와이어(104)와 땜납 등에 의해서 배선하기 때문에, 기생 용량이 증가한다. 이 때문에, 소비 전력이 커짐과 함께 고속화가 방해된다고 하는 문제점도 있었다.
또한, 휴대 기기의 저전원 전압화의 요구에 대하여, 플래시 메모리(101)의 메모리 셀의 기입에는, 고전압을 필요로 한다는 문제점이 있었다. 또한, 고전압을 발생시키기 위한 승압 회로(101a)의 면적 및 소비 전력이 커진다고 하는 문제점도 있었다. 이 때문에, 휴대 기기의 저전원 전압화 및 저소비 전력화를 도모하는 것이 곤란했다.
그런데, 최근 주목받고 있는 불휘발성 메모리의 하나로서, 강유전체 메모리가 알려져 있다. 이 강유전체 메모리는, 강유전체의 분극 방향에 따른 용량 변화를 메모리 소자로서 이용하는 메모리이다. 이 강유전체 메모리는, 원리적으로, 고속이고 또한 저전압으로 데이터 기입이 가능하기 때문에, 차세대의 불휘발성 메모리로서 주목받고 있다.
강유전체 메모리의 메모리 셀 방식 중, 2 트랜지스터 2 캐패시터 방식 및 1 트랜지스터 1 캐패시터 방식에서는, 플래시 메모리에 비하여 집적도가 낮기 때문에, 플래시 메모리를 대체하는 것으로서는 불충분하다. 이것에 대하여, 단순 매트릭스 방식의 강유전체 메모리는, 워드선과 비트선의 교점에 강유전체 캐패시터를 배치할 뿐인 간단한 구성을 갖기 때문에, 고집적화가 가능하다. 이 때문에, 단순 매트릭스 방식의 강유전체 메모리는, 플래시 메모리의 치환 가능한 메모리로서 주목받고 있다.
그러나, 단순 매트릭스 방식의 강유전체 메모리에서는, 비선택셀의 데이터가 지워지는 간섭이라는 문제점이 있다. 즉, 선택 비트선 및 선택 워드선에 접속되는 비선택의 메모리 셀에는, 기입 시 및 판독 시에, 1/2 Vcc의 전압이 인가되게 된다. 따라서, 강유전체가 갖는 히스테리시스 특성에 의해서, 분극량이 감소하게 되어, 그 결과, 데이터가 지워져 버린다고 하는 문제점이 있다.
본 발명의 하나의 목적은, 서로 다른 종류의 메모리를 포함하는 경우에, 보다 소형화(박형화) 및 고속화를 도모하는 것이 가능한 반도체 메모리 장치를 제공 하는 것이다.
본 발명의 다른 하나의 목적은, 상기의 반도체 메모리 장치에서, 간섭 현상을 방지하는 것이다.
본 발명의 또 다른 하나의 목적은, 상기의 반도체 메모리 장치에서, 저전압화 및 저소비 전력화를 도모하는 것이다.
본 발명의 제1 국면에 따른 반도체 메모리 장치는, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선의 사이에 배치된 기억 수단을 포함하는 제1 메모리와, 제1 메모리와는 종류가 다른 제2 메모리를 구비한다. 그리고, 제1 메모리와 제2 메모리는, 반도체 기판 상에 형성되어 있다.
이 제1 국면에 따른 반도체 메모리 장치에서는, 상기한 바와 같이, 제1 메모리와 제2 메모리를 반도체 기판 상에 형성함으로써, 예를 들면, 제1 메모리와 제2 메모리를 동일한 반도체 기판 상에 적층하여 형성하면, 높이 방향의 두께를 작게 할 수 있으므로, 보다 소형화(박형화)를 도모할 수 있다. 또한, 제1 메모리와 제2 메모리를, 반도체 기판 상에 적층하여 형성하면, 제1 메모리와 제2 메모리의 접속에 기생 용량이 큰 와이어나 땜납 등을 이용할 필요가 없어, 밀접하게 배치 가능하기 때문에, 제1 메모리와 제2 메모리의 사이에서 고속의 데이터의 교환이 가능하게 된다.
상기 제1 국면에 따른 반도체 메모리 장치에서, 제1 메모리와 제2 메모리는, 동일한 반도체 기판 상에 적층되어 형성되어 있는 것이 바람직하다.
상기 제1 국면에 따른 반도체 메모리 장치에서, 바람직하게는, 워드선 및 비 트선 중 적어도 어느 하나는, 제1 메모리와 제2 메모리에서, 공유화되어 있다. 이와 같이 구성하면, 비트선이나 워드선의 수를 줄일 수 있기 때문에, 구조를 간소화할 수 있다.
상기 제1 국면에 따른 반도체 메모리 장치에서, 바람직하게는, 제1 메모리는, 복수의 메모리 셀을 각각 포함하는 복수의 메모리 셀 어레이를 포함하며, 비트선은, 주 비트선과, 주 비트선에 접속되고, 메모리 셀 어레이마다 배치된 보조 비트선을 포함하며, 워드선은, 주 워드선과, 주 워드선에 접속되고, 메모리 셀 어레이마다 배치된 보조 워드선을 포함하고, 제1 메모리의 메모리 셀은, 보조 워드선과 보조 비트선에 접속되어 있다. 이와 같이, 비트선 및 워드선을 계층 구조로 함으로써, 메모리 셀에 접속되는 배선이 짧아지기 때문에, 배선 용량이 작아진다. 이에 의해, 고속의 판독을 행할 수 있다.
이 경우, 바람직하게는, 제1 메모리는, 강유전체 메모리를 포함하며, 강유전체 메모리의 메모리 셀은, 보조 비트선과, 보조 워드선과, 보조 비트선과 보조 워드선의 사이에 배치된 기억 수단으로서의 강유전체층을 포함한다. 이와 같이 구성하면, 용이하게, 단순 매트릭스 방식의 강유전체 메모리로 이루어지는 제1 메모리를 실현할 수 있다. 이 경우, 바람직하게는, 제2 메모리는, 스태틱형 메모리를 포함하며, 제1 메모리를 구성하는 강유전체 메모리와, 제2 메모리를 구성하는 스태틱형 메모리에서, 주 비트선이 공유화되어 있다. 이와 같이 구성하면, 주 비트선을 각각 별개로 설치하는 경우에 비하여, 구조를 간소화할 수 있다.
상기의 계층 구조의 비트선 및 워드선을 갖는 구성에 있어서, 바람직하게는, 주 비트선과 보조 비트선은, 동일한 반도체 기판 상에 적층되어 형성되어 있고, 주 워드선과 보조 워드선은, 동일한 반도체 기판 상에 적층되어 형성되어 있다. 이와 같이 구성하면, 용이하게, 비트선 및 워드선의 계층 구조를 형성할 수 있다. 이 경우, 주 비트선 및 주 워드선은, 보조 비트선 및 보조 워드선의 위쪽에 형성되어 있어도 된다.
상기의 계층 구조의 비트선 및 워드선을 갖는 구성에 있어서, 바람직하게는, 보조 비트선과 주 비트선의 사이에 접속된 제1 선택 트랜지스터와, 보조 워드선과 주 워드선의 사이에 접속된 제2 선택 트랜지스터를 더 구비한다. 이와 같이 구성하면, 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 이용하여, 소정의 보조 워드선과 보조 비트선을 선택할 수 있으므로, 용이하게, 제1 메모리의 소정의 메모리 셀을 선택하여 데이터의 기입 및 판독을 행할 수 있다. 이 경우, 바람직하게는, 제1 선택 트랜지스터의 게이트에 접속된 제1 선택선과, 제2 선택 트랜지스터의 게이트에 접속된 제2 선택선을 더 구비한다. 이와 같이 구성하면, 제1 선택선 및 제2 선택선을 이용하여, 용이하게, 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 온/오프할 수 있다.
상기의 계층 구조의 비트선 및 워드선을 갖는 구성에 있어서, 바람직하게는, 제2 메모리는, 주 비트선에 접속되어 있음과 함께, 메모리 셀 어레이마다 설치되어 있다. 이와 같이 구성하면, 그 메모리 셀 어레이마다 배치된 제2 메모리를 고속의 캐쉬 메모리로서 기능시키는 것이 가능하게 된다.
상기의 계층 구조의 비트선 및 워드선을 갖는 구성에 있어서, 바람직하게는, 제2 메모리와 주 비트선의 사이에 접속된 트랜지스터를 더 구비한다. 이와 같이 구성하면, 이 트랜지스터를 이용하여, 선택된 메모리 셀 어레이의 제2 메모리와 주 비트선을 접속할 수 있다. 이 경우, 바람직하게는, 제2 메모리와 주 비트선의 사이에 접속된 트랜지스터의 게이트에 접속된 제3 선택선을 더 구비한다. 이와 같이 구성하면, 제3 선택선을 이용하여, 용이하게, 제2 메모리와 주 비트선의 사이에 접속된 트랜지스터를 온/오프할 수 있다.
상기 제1 국면에 따른 반도체 메모리 장치에서, 바람직하게는, 제1 메모리는, 강유전체 메모리를 포함하며, 제2 메모리는, 스태틱형 메모리를 포함하며, 강유전체 메모리는, 스태틱형 메모리의 위쪽에 적층되어 형성되어 있다. 이와 같이 구성하면, 보다 소형화(박형화) 및 고속화를 도모하는 것이 가능한 강유전체 메모리와 스태틱형 메모리로 이루어지는 메모리 시스템을 실현할 수 있다. 또, 강유전체 메모리에서는, 플래시 메모리와 달리, 기입 시에 고전압을 필요로 하지 않기 때문에, 저전압화 및 저소비 전력화를 도모할 수 있다.
상기 제1 국면에 따른 반도체 메모리 장치에서, 바람직하게는, 제1 메모리는, 자기 메모리를 포함하며, 제2 메모리는, 스태틱형 메모리를 포함하며, 자기 메모리는, 스태틱형 메모리의 위쪽에 적층되어 형성되어 있다. 이와 같이 구성하면, 보다 소형화(박형화) 및 고속화를 도모하는 것이 가능한 자기 메모리와 스태틱형 메모리로 이루어지는 메모리 시스템을 실현할 수 있다.
상기 제1 국면에 따른 반도체 메모리 장치에서, 바람직하게는, 상기 제1 메모리는, 상변화 메모리를 포함하며, 제2 메모리는, 스태틱형 메모리를 포함하며, 상변화 메모리는, 스태틱형 메모리의 위쪽에 적층되어 형성되어 있다. 이와 같이 구성하면, 보다 소형화(박형화) 및 고속화를 도모하는 것이 가능한 상변화 메모리와 스태틱형 메모리로 이루어지는 메모리 시스템을 실현할 수 있다.
상기 제1 국면에 따른 반도체 메모리 장치에서, 바람직하게는, 상기 제1 메모리는, 안티퓨즈 ROM을 포함하며, 제2 메모리는, 스태틱형 메모리를 포함하며, 안티퓨즈 ROM은, 스태틱형 메모리의 위쪽에 적층되어 형성되어 있다. 이와 같이 구성하면, 보다 소형화(박형화) 및 고속화를 도모하는 것이 가능한 안티퓨즈 ROM과 스태틱형 메모리로 이루어지는 메모리 시스템을 실현할 수 있다.
상기의 계층 구조의 비트선 및 워드선을 갖는 구성에 있어서, 바람직하게는, 각 메모리 셀 어레이마다 배치되어, 각 메모리 셀 어레이에 포함되는 제1 메모리의 메모리 셀의 기입 횟수 및 판독 횟수를 검출하는 횟수 검출 수단과, 횟수 검출 수단에 의해서 검출된 기입 횟수 및 판독 횟수의 합계가 소정의 횟수에 달한 것에 기초하여, 메모리 셀 어레이에 포함되는 제1 메모리의 메모리 셀에 대하여 재기입을 행하는 리프레시 수단을 더 구비한다. 이와 같이 구성하면, 정기적으로 리프레시 동작을 행할 수 있기 때문에, 제1 메모리의 비선택셀의 데이터가 지워지는 간섭 현상을 방지할 수 있다. 또, 메모리 셀 어레이마다 횟수 검출 수단을 설치하는 것에 의해서, 메모리 셀 어레이마다 리프레시 동작을 행할 수 있기 때문에, 모든 메모리 셀에 대하여 리프레시(재기입) 동작을 행하는 경우에 비하여, 리프레시 시에 메모리 셀이 받는 간섭의 횟수를 감소시킬 수 있다. 이에 의해, 리프레시(재기입) 동작에 의해서 데이터가 지워지는 경우도 없다. 이 경우, 횟수 검출 수단은, 카운터 를 포함하고 있어도 된다.
또한, 상기의 횟수 검출 수단을 포함하는 구성에 있어서, 바람직하게는, 횟수 검출 수단과, 제1 메모리는, 반도체 기판 상에, 적층되어 형성되어 있다. 이와 같이 구성하면, 보다 소형화(박형화)를 도모할 수 있다.
또한, 상기 제1 국면에 따른 반도체 메모리 장치에서, 제2 메모리는, 제1 메모리의 복수의 메모리 셀에 대하여 1개의 비율로 설치되어 있다. 이와 같이 구성하면, 제1 메모리의 메모리 셀마다 제2 메모리를 1개씩 설치하는 경우에 비하여, 제1 메모리의 메모리 셀의 집적도에 미치는 제2 메모리의 영향을 보다 작게 할 수 있다.
본 발명의 제2 국면에 따른 반도체 메모리 장치는, 매트릭스 형상으로 배치된 메모리 셀을 포함하는 불휘발성의 제1 메모리와, 휘발성의 제2 메모리를 구비하고 있다. 그리고, 제1 메모리와 제2 메모리는, 동일한 반도체 기판 상에 적층되어 형성되어 있다.
이 제2 국면에 따른 반도체 메모리 장치에서는, 상기한 바와 같이, 불휘발성의 제1 메모리와, 휘발성의 제2 메모리를, 동일한 반도체 기판 상에 적층하여 형성함으로써, 높이 방향의 두께를 작게 할 수 있으므로, 보다 소형화(박형화)를 도모할 수 있다. 또한, 제1 메모리와 제2 메모리를, 반도체 기판 상에 적층하여 형성함으로써, 제1 메모리와 제2 메모리의 접속에 기생 용량이 큰 와이어나 땜납 등을 이용할 필요가 없어, 밀접하게 배치 가능하기 때문에, 제1 메모리와 제2 메모리의 사이에서 고속의 데이터의 교환이 가능하게 된다.
이하, 본 발명을 구체화한 실시 형태를 도면에 기초하여 설명한다.
(제1 실시 형태)
우선, 도 1 및 도 2에 도시한 바와 같이, 이 제1 실시 형태의 반도체 메모리 장치에서는, 각 메모리 셀 어레이(1a, 1b, 1c 및 1d)에, 각각, 4×4=16개의 불휘발성의 강유전체 메모리(FeRAM)의 메모리 셀(10)과, 4 비트의 휘발성의 SRAM(13)이 배치되어 있다. 강유전체 메모리의 메모리 셀(10)은, 로컬 워드선 LWL과 로컬 비트선 LBL에 접속되어 있다. 로컬 비트선 LBL은, 제1 선택 트랜지스터(11)를 통하여, 글로벌 비트선 GBL에 접속되어 있다. 또한, 로컬 워드선 LWL은, 제2 선택 트랜지스터(12)를 통하여, 글로벌 워드선 GWL에 접속되어 있다.
또, 강유전체 메모리는, 본 발명의 「제1 메모리」의 일례이고, SRAM(13)는, 본 발명의 「제2 메모리」 및「스태틱형 메모리」의 일례이다. 또한, 글로벌 워드선 GWL은, 본 발명의 「주 워드선」의 일례이고, 로컬 워드선 LWL은, 본 발명의 「보조 워드선」의 일례이다. 또한, 글로벌 비트선 GBL은, 본 발명의 「주 비트선」의 일례이고, 로컬 비트선 LBL은, 본 발명의 「보조 비트선」의 일례이다.
제1 선택 트랜지스터(11)는, RAA 선(로우 어레이 선택 어드레스선)에 의해서 온/오프된다. 또한, 제2 선택 트랜지스터(12)는, CAA 선(컬럼 어레이 선택 어드레스선)에 의해서 온/오프된다. 또, RAA 선은, 본 발명의 「제1 선택선」의 일례이고, CAA 선은, 본 발명의 「제2 선택선」의 일례이다.
제1 선택 트랜지스터(11)는, 도 3에 도시한 바와 같이, n 채널 MOS 트랜지스 터로 구성되어 있고, 제2 선택 트랜지스터(12)는, 도 4에 도시한 바와 같이, n 채널 트랜지스터로 구성되어 있다. 제1 선택 트랜지스터(11)의 게이트에는, RAA 선이 접속되어 있고, 제2 선택 트랜지스터(12)의 게이트에는, CAA 선이 접속되어 있다. 또한, SRAM(13)은, 도 5에 도시한 바와 같이, 2개의 인버터 회로로 구성되어 있다. 또한, SRAM(13)은, 트랜지스터(14)를 통하여 글로벌 비트선 GBL에 접속되어 있음과 함께, 트랜지스터(14)의 게이트에는, RAAS 선이 접속되어 있다. 또, RAAS 선은, 본 발명의 「제3 선택선」의 일례이다.
이 제1 실시 형태에서는, 글로벌 비트선 GBL은, 강유전체 메모리와 SRAM(13)에서 공용화되어 있다.
또한, 도 2에 도시한 강유전체 메모리는, 도 6에 도시한 바와 같이, 복수의 메모리 셀 어레이(1a, 1b, ···1n)와, 로우 디코더(2)와, 컬럼 디코더(3)와, 로우 어드레스 버퍼(4)와, 컬럼 어드레스 버퍼(5)와, 리드/라이트 증폭기(6)와, 제어부(클럭 발생부)(7)를 구비하고 있다.
다음으로, 도 7∼도 12를 참조하여, 도 2에 도시한 제1 실시 형태의 반도체 메모리 장치의 평면 레이아웃 및 그것에 대응하는 단면 구조에 대하여 설명한다.
제1 실시 형태의 반도체 메모리 장치에서는, 도 7 및 도 8에 도시한 바와 같이, p형 반도체 기판(31)의 표면 상에, 한 쌍의 n형 소스/드레인 영역(32)과 게이트 전극(33)으로 이루어지는 제2 선택 트랜지스터(12)가 형성되어 있다. 제2 선택 트랜지스터(12)의 게이트 전극(33)에는, CAA 선(46)이 접속되어 있다. 또한, P형 반도체 기판(31)의 표면 상에는, n형 소스/드레인 영역(38)과 게이트 전극(39)으로 이루어지는 2개의 n 채널 트랜지스터가 형성되어 있다. 이 2개의 n 채널 트랜지스터와, 도 8의 단면에는 도시되어 있지 않은 2개의 p 채널 트랜지스터로, SRAM(13)가 형성되어 있다(도 10 참조).
또한, SRAM(13)을 구성하는 n 채널 트랜지스터의 양단의 n형 소스/드레인 영역(38)에는, 배선층(40)이 접속되어 있음과 함께, 중앙의 n형 소스/드레인 영역(38)에는, GND 선(41b)이 접속되어 있다.
또한, 제2 선택 트랜지스터(12)의 한쪽의 n형 소스/드레인 영역(32)에는, 로컬 워드선(LWL)(44)이 접속되어 있다. 로컬 워드선(LWL)(44)의 하면에는, 강유전체층(43)을 개재하여, 로컬 비트선(LBL)(42)이 형성되어 있다. 이 로컬 비트선(LBL)(42), 강유전체층(43)과, 로컬 워드선(LWL)(44)에 의해, 강유전체 캐패시터로 이루어지는 단순 매트릭스 방식의 메모리 셀(10)이 구성되어 있다. 또, 강유전체층은, 본 발명의 「기억 수단」의 일례이다.
또한, 제2 선택 트랜지스터(12)의 다른 쪽의 n형 소스/드레인 영역(32)에 접속함과 함께, 로컬 워드선(LWL)(44)의 위쪽으로 연장되도록, 글로벌 워드선(GWL)(45)이 형성되어 있다. 또한, 글로벌 워드선(GWL)(45)의 위쪽에는, 로컬 비트선(LBL)(42)에 대응하도록, 글로벌 비트선(GBL)(47)이 형성되어 있다.
또, 도 7에 도시한 평면 레이아웃 및 도 8에 도시한 단면 구조에서는, 도 2에 도시한 모식도와 달리, 로컬 워드선 LWL 및 로컬 비트선 LBL의 위쪽에, 글로벌 워드선 GWL 및 글로벌 비트선 GBL이 형성되어 있다. 이와 같이, 도 2에 도시한 모식도의 로컬 워드선 LWL 및 로컬 비트선 LBL과, 글로벌 워드선 GWL 및 글로벌 비트 선 GBL과의 계층 구조를 실제로 실현하려고 하면, 도 7 및 도 8에 도시한 바와 같은 구조가 된다.
또한, SRAM 부의 평면 레이아웃으로서는, 도 9에 도시한 바와 같이, 배선층(40)이 1층째 배선층으로 형성되어 있음과 함께, Vcc 선(41a) 및 GND 선(41b)이 2층째 배선층으로 형성되어 있다. 또한, 도 10에 도시한 바와 같이, SRAM 부는, 2개의 p 채널 트랜지스터와, 2개의 n 채널 트랜지스터를 포함하고 있다.
또한, 메모리 셀부의 평면 레이아웃으로서는, 도 11에 도시한 바와 같이, 로컬 비트선(LBL)(42)이 3층째 배선층으로 형성되어 있음과 함께, 로컬 워드선(LWL)(44)이 4번째 배선층으로 형성되어 있다. 그리고, 로컬 비트선(LBL)(42)과 로컬 워드선(LWL)(44)의 교점에 강유전체층(43)이 배치되어 있다.
또한, 글로벌 워드선(GWL) 및 글로벌 비트선(GBL) 부분의 평면 레이아웃으로서는, 도 12에 도시한 바와 같이, 글로벌 워드선(GWL)(45)이, 5층째 배선층으로 형성되어 있음과 함께, 글로벌 비트선(GBL)(47) 및 CAA 선(46)이, 6층째 배선층으로 형성되어 있다.
다음으로, 상기한 바와 같이 구성된 제1 실시 형태의 반도체 메모리 장치의 동작의 개략에 대하여 설명한다. 여기서는, 도 2에 도시한 어레이(n, m)의 중의 로컬 워드선 LWL2에 접속하고 있는 강유전체 메모리의 4개의 메모리 셀(10)에 액세스하는 경우를 상정한다. 이 경우, 선택 어레이가 어레이(n, m)이기 때문에, CAAm 선 및 RAAn 선이 활성화됨으로써, 우선, 어레이가 선택된다. 이 CAAm 선 및 RAAn 선의 활성화에 의해서, 제1 선택 트랜지스터(11) 및 제2 선택 트랜지스터(12)가 함 께 온 상태가 되므로, 로컬 워드선 LWL1∼4이, 각각, 글로벌 워드선 GWLn1∼n4에 접속됨과 함께, 로컬 비트선 LBL1∼4이, 각각, 글로벌 비트선 GBLm1∼m4에 접속된다. 글로벌 워드선 GWLn1∼n4 중, 글로벌 워드선 GWLn2만이 활성화되기 때문에, 로컬 워드선 LWL2만이 활성화된다.
이에 의해, 로컬 워드선 LWL2에 연결되는 4개의 메모리 셀(10)의 데이터가, 4개의 제1 선택 트랜지스터(11)를 통하여, 4개의 글로벌 비트선 GBLm1∼m4에 각각 나타난다. 이 4개의 데이터는, 글로벌 비트선 GBLm1∼GBLm4를 통하여, 리드/라이트 증폭기(6)(도 6 참조)에 의해서 외부로 판독된다. 그것과 동시에, 4개의 데이터는, 글로벌 비트선 GBLm1∼m4, 제1 선택 트랜지스터(11) 및 로컬 비트선 LBL1∼4를 통하여, 로컬 워드선 LWL2에 연결되는 4개의 메모리 셀(10)에 재기입(리스토어)된다.
또한, SRAM(13)은, RAASn 선의 활성화에 의해서, 트랜지스터(14)(도 5 참조)가 온 상태가 되므로, 글로벌 비트선 GBLm1∼m4에 접속된다. 따라서, 4개의 메모리 셀(10)에 재기입된 데이터(리스토어 데이터)는, SRAM(13)에도 유지되게 된다.
기입의 경우도 마찬가지로, 기입 데이터가, 글로벌 비트선 GBLm1∼m4에 연결되는 4개의 SRAM(13)에 유지된다. 따라서, 각 어레이에 있어서, 마지막으로 액세스된 데이터가, SRAM(13)에 유지되게 되기 때문에, SRAM(13)가 캐쉬 메모리로서 기능하게 된다.
아래의 표 1에는, 각 동작 모드에 있어서의 전압이 기재되어 있다.
스탠바이 FeRAM 판독 FeRAM 기입 SRAM 액세스
GWLn2(선택) 1/2 Vcc Vcc 0 1/2 Vcc
LWLn2(선택) 1/2 Vcc Vcc 0 1/2 Vcc
GWLn1(비선택) 1/2 Vcc 1/2 Vcc 1/2 Vcc 1/2 Vcc
LWLn1(비선택) 1/2 Vcc 1/2 Vcc(부유) 1/2 Vcc(부유) 1/2 Vcc
GBLm1(선택) 1/2 Vcc Data Data Data
LBLm1(선택) 1/2 Vcc Data Data Data
GBLk1(비선택) 1/2 Vcc 1/2 Vcc 1/2 Vcc 1/2 Vcc
LBLk1(비선택) 1/2 Vcc 1/2 Vcc(부유) 1/2 Vcc(부유) 1/2 Vcc
RAAn(선택) Vcc Vcc Vcc 0
RAAj(비선택) Vcc 0 0 0
CAAm(선택) Vcc Vcc+ Vcc+ Vcc
CAAk(비선택) Vcc 0 0 0
RAASn(선택) 0 0 Vcc+ Vcc+
RAASj(비선택) 0 0 0 0
상기 표 1 및 도 1∼도 6을 참조하여, 이하에, 제1 실시 형태에 따른 반도체 메모리 장치의 각 동작 모드에 있어서의 동작의 상세에 대하여 설명한다.
(스탠바이 모드)
이 스탠바이(대기) 모드에서는, 모든 글로벌 워드선 GWL과 글로벌 비트선 GBL과 1/2 Vcc를 인가함과 함께, 모든 RAA 선 및 CAA 선에 Vcc를 인가한다. 이에 의해, 모든 제1 선택 트랜지스터(11) 및 제2 선택 트랜지스터(12)가 온 상태가 되므로, 모든 글로벌 워드선 GWL과 모든 로컬 워드선 LWL이 접속됨과 함께, 모든 글로벌 비트선 GBL과 모든 로컬 비트선 LBL이 접속된다. 이 때문에, 모든 로컬 워드선 LWL과 로컬 비트선 LBL이 1/2 Vcc가 된다. 또한, 이 경우, 모든 RAAS 선은 0 V로 설정되기 때문에, 모든 SRAM(13)은, 글로벌 비트선 GBL으로부터 분리된 상태가 된다. 이에 의해, 모든 SRAM(13)은, 데이터가 유지된 상태이다. 또한, 모든 강유전체 메모리의 메모리 셀(10)의 양단(로컬 워드선 LWL과 로컬 비트선 LBL)에는, 1/2 Vcc이 인가되어 있는 상태이다. 이에 의해, 메모리 셀(10)도 데이터가 유지된 상태이다.
(강유전체 메모리의 판독 모드)
우선, 선택 어레이의 어드레스가 결정되면, 선택 어레이 이외의 RAA 선 및 CAA 선은 0 V가 된다. 또, 선택 어레이의 RAA 선 및 CAA 선은, 스탠바이 모드인 채이고, Vcc가 인가되어 있다. 이에 의해, 선택 어레이와 RAA 선 및 CAA 선을 공유하고 있지 않은 모든 비선택 어레이의 로컬 워드선 LWL 및 로컬 비트선 LBL은, 글로벌 워드선 GWL 및 글로벌 비트선 GBL으로부터 분리되기 때문에, 1/2 Vcc에서 부유 상태가 된다.
선택 어레이의 글로벌 비트선 GBL은, 0 V로 낮추어진 후, 부유 상태가 된다. 이 경우, 선택 어레이의 RAA 선에는, Vcc이 인가되어 있기 때문에, 선택 어레이의 RAA 선에 연결되는 제1 선택 트랜지스터(11)는, 항상 온 상태이다. 이 때문에, 선택 어레이의 글로벌 비트선 GBL과 로컬 비트선 LBL은, 항상 접속된 상태이기 때문에, 선택 어레이의 로컬 비트선 LBL도, 0 V로 낮추어진 후, 부유 상태가 된다.
다음으로, 선택 어레이의 CAA 선은, 임계값 전압에 의한 전압 강하를 방지하기 위해서, Vcc로부터, Vcc에 제2 선택 트랜지스터(12)의 임계값 전압을 가한 전압 Vcc+로 승압한다. 그리고, 글로벌 워드선 GWLn2이, Vcc로 상승하는 것에 의해서, 제2 선택 트랜지스터(12)를 통하여, 로컬 워드선 LWL2이 Vcc로 상승한다.
따라서, 글로벌 비트선 GBLm1∼m4에는, 로컬 비트선 LBL1∼4 및 제1 선택 트랜지스터(11)를 통하여, 로컬 워드선 LWL2에 연결되어 있는 메모리 셀(10)의 데이터가 나타난다. 이 데이터가, 리드/라이트 증폭기(6)(도 6 참조)에 의해서 판독된다.
(리스토어(재기입) 모드)
리드/라이트 증폭기(6)에 의해서 확정된 판독 데이터는, 리드/라이트 증폭기(6)에 의해, 글로벌 비트선 GBLm1∼m4를 통하여, 선택 어레이의 로컬 비트선 LBL1∼4로 복귀된다. 즉, 데이터 「1」이 판독된 선택셀의 로컬 비트선 LBL에는, Vcc이 인가되고, 데이터 「0」이 판독된 선택셀의 로컬 비트선 LBL에는, 0 V가 인가된다. 이 때, 선택 워드선 LWL2는, Vcc인 채이고, 데이터 「0」이 판독된 선택셀에는, 데이터 「0」이 리스토어(재기입)된다. 다음으로, 선택 워드선이 0 V로 하강됨으로써, 데이터 「1」이 판독된 셀에 대하여, 데이터 「1」이 리스토어(재기입)된다. 또한, 그 동안, RAASn 선을 Vcc+로 상승시킴으로써, 선택 어레이의 SRAM(13)에 대하여도, 판독 데이터가 기입되어 유지된다.
또한, 기입 동작에 대해서도, 상기의 리스토어되는 데이터가, IO 패드로부터 입력된 기입 데이터로 치환될 뿐으로서, 동작은 동일하다
(SRAM 액세스 모드)
스탠바이 상태로부터, 우선, 모든 RAA 선을 0 V로 함으로써, 글로벌 비트선 GBL과 로컬 비트선 LBL을 분리한다. 그리고, 모든 글로벌 비트선 GBL을 부유 상태로 한다. 이 후, RAASn 선을 상승시킴으로써, 글로벌 비트선 GBL과 SRAM(13)를 접속함으로써 액세스를 행한다.
제1 실시 형태의 반도체 메모리 장치에서는, 상기한 바와 같이, 강유전체 메모리와 SRAM(13)를 동일한 p형 반도체 기판(31) 상에 적층하여 형성함으로써, 높이 방향의 두께를 작게 할 수 있으므로, 보다 소형화(박형화)를 도모할 수 있다.
또한, 강유전체 메모리와 SRAM(13)를 동일한 p형 반도체 기판(31) 상에 적층하여 형성함으로써, 강유전체 메모리와 SRAM(13)의 접속에 기생 용량이 큰 와이어나 땜납 등을 이용할 필요가 없어, 강유전체 메모리와 SRAM(13)를 밀접하게 배치하는 것이 가능하기 때문에, 강유전체 메모리와 SRAM의 사이에서 고속의 데이터의 교환이 가능하게 된다.
또한, 제1 실시 형태의 반도체 메모리 장치에서는, 강유전체 메모리와 SRAM(13)에서 글로벌 비트선 GBL을 공유화함으로써, 글로벌 비트선 GBL을 각각 별개로 설치하는 경우에 비하여, 구조를 간소화할 수 있다.
또한, 제1 실시 형태에 따른 반도체 메모리 장치에서는, 글로벌 워드선 GWL 및 글로벌 비트선 GBL과, 로컬 워드선 LWL 및 로컬 비트선 LBL을 이용한 계층 구조로 함으로써, 메모리 셀(10)에 접속되는 배선(로컬 워드선 LWL 및 로컬 비트선 LBL)이 짧아지기 때문에, 배선 용량이 작아진다. 이것에 의해서도, 고속의 판독을 행할 수 있다.
또한, 제1 실시 형태에 따른 반도체 메모리 장치에서는, SRAM(13)를 메모리 셀 어레이마다 설치함과 함께, 글로벌 비트선 GBL에 접속함으로써, 그 어레이마다 배치된 SRAM(13)을 용이하게 고속의 캐쉬 메모리로서 기능시키는 것이 가능하게 된다.
또한, 제1 실시 형태에 따른 반도체 메모리 장치에 포함되는 강유전체 메모리에서는, 플래시 메모리와 달리, 기입 시에 고전압을 필요로 하지 않기 때문에, 저전압화 및 저소비 전력화를 도모할 수 있다.
(제2 실시 형태)
이 제2 실시 형태의 반도체 메모리 장치에서는, 상기한 제1 실시 형태의 구성 외에, 메모리 셀 어레이마다, 메모리 셀에의 액세스 횟수를 카운트하기 위한 카운터부를 내장한 구성을 갖는다.
구체적으로는, 이 제2 실시 형태에서는, 도 13에 도시한 바와 같이, NAND 회로(22)와, 그 NAND 회로(22)의 출력에 접속되는 카운터부(23)가, 메모리 셀 어레이(21a), ···마다 설치되어 있다. 이 카운터부(23)가, 본 발명의 「횟수 검출 수단」의 일례이다. NAND 회로(22)의 입력에는, CE(칩 인에이블) 신호와, CAAm 선으로부터의 신호와, RAAn 선으로부터의 신호가 입력된다. 카운터부(23)의 출력으로부터는 리프레시(REFRESH) 신호가 출력된다. 이 리프레시 신호는, 메모리 셀(10)(도 2 참조)의 기입 및 판독 횟수의 합계가 소정의 카운트값이 된 것에 응답하여, 메모리 셀에 재기입 동작을 행하기 위한 신호이다.
즉, 이 제2 실시 형태의 반도체 메모리 장치는, 메모리 셀(10)의 기입 횟수 및 판독 횟수를 검출하기 위한 카운터부(23)와, 카운터부(23)에 의해서 검출된 기입 횟수 및 판독 횟수의 합계가 소정의 횟수(256)에 달한 것에 기초하여, 메모리 셀에 대하여 재기입을 행하는 리프레시 수단을 구비하고 있다. 또, 이 리프레시 수단으로서는, 도 6에 도시한 제1 실시 형태의 제어부(7)가 이용된다. 또한, 카운터부(23)는, 도 14에 도시한 바와 같이, 인버터 회로(23a)와, 복수(8개)의 TFF(트리거 플립플롭)(23b)를 포함하고 있다. TFF(23b)는, 도시가 생략되어 있지만, 2개의 인버터와 2개의 트랜스퍼 게이트로 이루어지는 2조의 래치부와, 이들의 래치부 사이를 접속하는 트랜스퍼 게이트로 구성되어 있다.
다음으로, 도 15∼도 17을 참조하여, 제2 실시 형태의 반도체 메모리 장치에서의 평면 레이아웃 및 그것에 대응하는 단면 구조에 대하여 설명한다. 이 제2 실시 형태에서는, 도 16에 도시한 바와 같이, p형 반도체 기판(31)의 표면 상에, 한 쌍의 n형 소스/드레인 영역(32)과 게이트 전극(33)으로 이루어지는 제2 선택 트랜지스터(12)가 형성되어 있다.
또한, p형 반도체 기판(31)의 표면에는, 4개의 n형 소스/드레인 영역(51)과 3개의 게이트 전극(52)으로 구성되는 3개의 n 채널 트랜지스터로 이루어지는 NAND 회로(22)가 형성되어 있다. 또한, p형 반도체 기판(31)의 표면 상에는, 3개의 n형 소스/드레인 영역(53)과 2개의 게이트 전극(54)으로 구성되는 2개의 n 채널 트랜지스터를 포함하는 카운터부(23)가 형성되어 있다. NAND 회로(22)를 구성하는 좌단의 n형 소스/드레인 영역(51)은, 카운터부(23)의 n 채널 트랜지스터를 구성하는 1개의 게이트 전극(54)에 접속되어 있다. 또한, 카운터부(23)의 중간의 n형 소스/드레인 영역(53)에는, GND 선(41b)이 접속되어 있고, 좌측의 n형 소스/드레인 영역(53)에는, 리프레시 신호선(REF)(55)이 접속되어 있다.
또한, 제2 선택 트랜지스터(12)를 구성하는 게이트 전극(33)에는, CAA 선(46)이 접속되어 있다. 그리고, 한쪽의 n형 소스/드레인 영역(32)에는, 로컬 워드선(LWL)(44)이 접속되어 있고, 다른 쪽의 n형 소스/드레인 영역(32)에는, 글로벌 워드선(GWL)(45)이 접속되어 있다. 또한, 로컬 워드선(LWL)(44) 밑에는 강유전체층(43)을 개재하여 로컬 비트선(LBL)(42)이 형성되어 있다. 이 로컬 워드선(LWL)(44)과 강유전체층(43)과 로컬 비트선(LBL)(42)에 의해 강유전체 캐패시터로 이루어지는 메모리 셀(10)이 구성되어 있다. 또한, 글로벌 워드선(GWL)(45)의 위쪽에는, 로컬 비트선(LBL)(42)에 대응하도록, 글로벌 비트선(GBL)(47)이 형성되어 있다.
또한, 카운터부(23)의 평면 레이아웃도는, 도 15 및 도 17에 도시되는 것 같은 레이아웃으로 되어 있다. NAND 회로(22)는, CE(칩 인에이블)선(56)에 접속되어 있다.
상기한 바와 같이, 카운터부(23)는, 강유전체 메모리의 메모리 셀(10)의 아래쪽에 위치하고 있다. 즉, 카운터부(23) 및 NAND 회로(22)와, 강유전체 메모리의 메모리 셀(10)은, 동일한 p형 반도체 기판(31) 상에 적층되어 형성되어 있다.
상기한 바와 같은 구성을 갖는 제2 실시 형태의 반도체 메모리 장치의 각 동작 모드에 있어서의 동작은, 기본적으로는, 상기한 제1 실시 형태와 마찬가지이다. 다음으로, 이 제2 실시 형태 특유의 카운트 업 동작 및 리프레시(재기입) 동작에 대하여 설명한다.
우선, 카운트 업 동작으로서는, 예를 들면 소정의 메모리 셀 어레이(21a)(도 13 참조)의 강유전체 메모리의 메모리 셀(10)에, 기입 동작 및 판독 동작 중 어느 하나가 행해질 때마다, 카운터부(23)를 1개씩 카운트 업한다. 이 경우, 기입 횟수에는, 판독 후의 재기입도 포함된다. 그리고, 이 판독 횟수 및 기입 횟수의 합계가 소정의 횟수에 달한 시점에서, 그 메모리 셀 어레이(21a)의 리프레시(재기입)를 행한다. 구체적으로는, 각 어레이마다 NAND 회로(22)의 입력으로서, CAA선과 RAA선과 CE(칩 인에이블)선과의 앤드를 취함으로써, 카운트 업용의 트리거 신호를 NAND 회로(22)로부터 출력한다.
예를 들면, 카운터가, 256 비트이면, 이 메모리 셀 어레이(21a)에 256회 액세스가 행하여진 시점에서, 리프레시 신호(REFRESH 신호)가 활성화된다. 이에 의해, 이 메모리 셀 어레이(21a)에 대하여, 재기입(리프레시 동작)이 행하여진다. 이 리프레시 동작은, 그 메모리 셀 어레이(21a) 내의 메모리 셀(10)을 1개씩 판독하여 재기입하는 동작이다.
제2 실시 형태에서는, 상기한 바와 같이, 메모리 셀 어레이(21a)에 포함되는 메모리 셀(10)의 기입 횟수 및 판독 횟수의 합계가 소정의 값(256회)에 달한 경우에 리프레시 동작을 행함으로써, 정기적으로 리프레시 동작을 행할 수 있기 때문에, 강유전체 메모리의 비선택셀의 데이터가 지워지는 현상인 간섭을 유효하게 방지할 수 있다. 이에 의해, 고집적화에 우수하고, 또한, 기입에 고전압을 필요로 하지 않고서 고속으로 기입이 가능한 단순 매트릭스 방식의 강유전체 메모리를 용이하게 실용화할 수 있다.
또한, 제2 실시 형태에서는, 상기한 바와 같이, 메모리 셀 어레이마다 카운터부(23)를 설치하는 것에 의해서, 메모리 셀 어레이마다 리프레시 동작을 행할 수 있기 때문에, 모든 메모리 셀에 대하여 리프레시(재기입) 동작을 행하는 경우에 비하여, 리프레시 시에 메모리 셀(10)이 받는 간섭의 횟수를 감소시킬 수 있다. 이에 의해, 리프레시(재기입) 동작에 의해서 데이터가 지워지는 경우도 없다.
또한, 제2 실시 형태에서는, 카운터부(23)와 강유전체 메모리를 p형 반도체 기판(31) 상에 적층하여 형성함으로써, 높이 방향의 두께를 작게 할 수 있으므로, 보다 소형화(박형화)를 도모할 수 있다.
또, 이번에 개시된 실시 형태는, 모든 점에서 예시이고 제한적인 것이 아니다고 생각돼야 된다. 본 발명의 범위는, 상기한 실시 형태의 설명이 아니라 특허 청구의 범위에 의해서 기술되고, 또한 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
*예를 들면, 상기 실시 형태에서는, 불휘발성의 단순 매트릭스 방식의 강유전체 메모리와, 휘발성의 SRAM(스태틱형 메모리)를 동일한 반도체 기판 상에 적층하여 형성하는 예를 나타내었지만, 본 발명은 이것에 한하지 않고, 강유전체 메모리 대신에, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선의 사이에 배치된 기억 수단을 포함하는 단순 매트릭스 방식의 다른 메모리나 매트릭스 형상으로 배치된 메모리 셀을 포함하는 불휘발성의 다른 메모리를 이용하여도 된다. 예를 들면, 강유전체 메모리 대신에, 자기 메모리(MRAM: Magnetic Random Access Memory), 상변화 메모리(OUM: Ovonic Unified Memory)또는 안티퓨즈(anti-fuse) ROM 등을 이용하여도 된다. 또한, SRAM 대신에, SRAM 이외의 DRAM 등의 휘발성의 메모리를 이용하여도 된다.
또한, 강유전체 메모리 및 SRAM 중 어느 한쪽에 대신하여, 제어 회로 등을 배치해도 된다. 예를 들면, 강유전체 메모리의 아래쪽에, SRAM에 대신하여, 강유전체 메모리의 제어 회로를 배치하도록 하여도 된다.
또한, 상기 실시 형태에서는, SRAM과 강유전체 메모리에서 글로벌 비트선을 공유화하도록 구성했지만, 본 발명은 이것에 한하지 않고, 다른 메모리끼리의 조합을 이용하는 경우에는, 비트선 및 워드선 중 적어도 어느 하나를 공유화하도록 하면 된다.
또한, 상기 제2 실시 형태에서는, 강유전체 메모리의 메모리 셀의 기입 횟수 및 판독 횟수를 검출하는 횟수 검출 수단으로서, 카운터를 이용했지만, 본 발명은 이것에 한하지 않고, 카운터 이외의 횟수 검출 수단을 이용하여도 된다.
또한, 상기 제1 및 제2 실시 형태에서는, 불휘발성의 단순 매트릭스 방식의 강유전체 메모리와, 휘발성의 SRAM(스태틱형 메모리)를 동일한 반도체 기판 상에 적층하여 형성하는 예를 나타내었지만, 본 발명은 이것에 한하지 않고, 도 18의 변형예에 도시한 바와 같이, 강유전체 메모리 등과, SRAM 등을 각각 별개의 반도체 기판(61) 및 반도체 기판(71) 상에 형성한 후, 각 반도체 기판(61) 및 반도체 기판(71)을 접합하도록 해도 된다.
구체적으로는, 도 19에 도시한 바와 같이, 반도체 기판(61)의 표면(61a) 상에, 강유전체 메모리 등의 메모리 셀(10a), 로컬 워드선 LWL 및 로컬 비트선 LBL 등을 형성한다. 또한, 도 20에 도시한 바와 같이, 반도체 기판(71)의 표면(71a) 상에, SRAM 등의 메모리 셀(13a), RAA 선(로우 어레이 선택 어드레스선, CAA 선(컬럼 어레이 선택 어드레스선), RAAS 선이나, 제어 회로(도시 생략) 등을 형성한다. 그리고, 도 19에 도시한 반도체 기판(61)의 이면(61b)이 위가 되도록 한 상태에서, 도 20에 도시한 반도체 기판(71)의 표면(71a) 상에 도 19에 도시한 반도체 기판(61)을 접합한다. 이에 의해, 도 18에 도시한 구조가 얻어진다. 또, 반도체 기판(61)의 측의 배선과, 반도체 기판(71)측의 배선과의 접속은, 예를 들면, 양자 사이에 배치된 층간 절연막에 설치된 컨택트홀(비아홀) 내에 매립된 플러그 전극 등을 이용하여 행한다.
본 발명에 따르면, 서로 다른 종류의 메모리를 포함하는 경우에, 보다 소형화(박형화) 및 고속화를 도모하는 것이 가능한 반도체 메모리 장치를 제공할 수 있다. 또한, 본 발명에 따르면, 상기의 반도체 메모리 장치에서, 간섭 현상을 방지할 수 있으며, 상기의 반도체 메모리 장치에서, 저전압화 및 저소비 전력화를 도모할 수 있다.

Claims (18)

  1. 비트선과, 상기 비트선과 교차하도록 배치된 워드선과, 상기 비트선과 상기 워드선의 사이에 배치된 기억 수단(43)을 포함하는 제1 메모리와,
    상기 제1 메모리와는 종류가 다른 제2 메모리(13)를 구비하고,
    상기 제1 메모리와 상기 제2 메모리는, 반도체 기판(31, 61, 71) 상에 형성되며,
    상기 제1 메모리의 비트선 및 워드선 각각을 계층 구조로 형성하고,
    상기 제1 메모리는, 복수의 메모리 셀(10)을 각각 포함하는 복수의 메모리 셀 어레이(1a, 1b, 1c, 1d)를 포함하고,
    상기 비트선은, 주 비트선(GBL)과, 상기 주 비트선에 접속되고, 상기 메모리 셀 어레이마다 배치된 보조 비트선(LBL)을 포함하고,
    상기 워드선은, 주 워드선(GWL)과, 상기 주 워드선에 접속되고, 상기 메모리 셀 어레이마다 배치된 보조 워드선(LWL)을 포함하고,
    상기 제1 메모리의 메모리 셀(10)은, 상기 보조 워드선과 상기 보조 비트선에 접속되어 있으며,
    상기 제2 메모리와 상기 주 비트선의 사이에 접속된 트랜지스터(14)를 더 구비하고,
    상기 제2 메모리와 상기 주 비트선의 사이에 접속된 트랜지스터의 게이트에 접속된 제3 선택선(RAAS)을 더 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리와 상기 제2 메모리는, 동일한 반도체 기판(31) 상에 적층되어 형성되어 있는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 워드선 및 상기 비트선 중 적어도 어느 하나는, 상기 제1 메모리와 상기 제2 메모리에서, 공유화되어 있는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 메모리는, 강유전체 메모리를 포함하고,
    상기 강유전체 메모리의 메모리 셀(10)은, 상기 보조 비트선과, 상기 보조 워드선과, 상기 보조 비트선과 상기 보조 워드선의 사이에 배치된 상기 기억 수단으로서의 강유전체층(43)을 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제2 메모리는, 스태틱형 메모리(13)를 포함하고,
    상기 제1 메모리를 구성하는 강유전체 메모리와, 상기 제2 메모리를 구성하는 스태틱형 메모리에서, 상기 주 비트선(GBL)이 공유화되어 있는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 주 비트선(GBL)과 상기 보조 비트선(LBL)은, 상기 동일한 반도체 기판(31) 상에 적층되어 형성되어 있고,
    상기 주 워드선(GWL)과 상기 보조 워드선(LWL)은, 상기 동일한 반도체 기판(31) 상에 적층되어 형성되어 있는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 주 비트선(GBL) 및 상기 주 워드선(GWL)은, 상기 보조 비트선(LBL) 및 상기 보조 워드선(LWL)의 위쪽에 형성되어 있는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 보조 비트선과 상기 주 비트선의 사이에 접속된 제1 선택 트랜지스터(11)와,
    상기 보조 워드선과 상기 주 워드선의 사이에 접속된 제2 선택 트랜지스터(12)를 더 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 선택 트랜지스터의 게이트에 접속된 제1 선택선(RAA)과,
    상기 제2 선택 트랜지스터의 게이트에 접속된 제2 선택선(CAA)을 더 구비하 는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제2 메모리는, 상기 주 비트선에 접속되어 있음과 함께, 상기 메모리 셀 어레이마다 설치되어 있는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 제1메모리는, 강유전체 메모리를 포함하고,
    상기 제2 메모리는, 스태틱형 메모리(13)를 포함하고,
    상기 강유전체 메모리는, 상기 스태틱형 메모리의 위쪽에 적층되어 형성되어 있는 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 제1 메모리는, 자기 메모리를 포함하고,
    상기 제2 메모리는, 스태틱형 메모리를 포함하고,
    상기 자기 메모리는, 상기 스태틱형 메모리의 위쪽에 적층되어 형성되어 있는 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 제1 메모리는, 상변화 메모리를 포함하고,
    상기 제2 메모리는, 스태틱형 메모리를 포함하고,
    상기 상변화 메모리는, 상기 스태틱형 메모리의 위쪽에 적층되어 형성되어 있는 반도체 메모리 장치.
  14. 제1항에 있어서,
    상기 제1 메모리는, 안티퓨즈 ROM을 포함하고,
    상기 제2 메모리는, 스태틱형 메모리를 포함하고,
    상기 안티퓨즈 ROM은, 상기 스태틱형 메모리의 위쪽에 적층되어 형성되어 있는 반도체 메모리 장치.
  15. 제1항에 있어서,
    상기 각 메모리 셀 어레이마다 배치되어, 상기 각 메모리 셀 어레이에 포함되는 상기 제1 메모리의 메모리 셀의 기입 횟수 및 판독 횟수를 검출하는 횟수 검출 수단(23)과,
    상기 횟수 검출 수단에 의해서 검출된 기입 횟수 및 판독 횟수의 합계가 소정의 횟수에 달한 것에 기초하여, 상기 메모리 셀 어레이에 포함되는 상기 제1 메모리의 메모리 셀에 대하여 재기입을 행하는 리프레시 수단(7)을 더 구비하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 횟수 검출 수단은, 카운터(23)를 포함하는 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 횟수 검출 수단과, 상기 제1 메모리는, 상기 반도체 기판(31) 상에, 적층되어 형성되어 있는 반도체 메모리 장치.
  18. 제1항에 있어서,
    상기 제2 메모리(13)는, 상기 제1 메모리의 복수의 메모리 셀(10)에 대하여 1개의 비율로 설치되어 있는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100990944B1 (ko) 2008-11-10 2010-11-01 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100589569B1 (ko) * 2001-07-17 2006-06-19 산요덴키가부시키가이샤 반도체 메모리 장치
JP2004023062A (ja) * 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
JP2004145952A (ja) * 2002-10-23 2004-05-20 Nec Electronics Corp Ｍｒａｍ及びその書込方法
US6940749B2 (en) * 2003-02-24 2005-09-06 Applied Spintronics Technology, Inc. MRAM array with segmented word and bit lines
US6930340B2 (en) * 2003-03-03 2005-08-16 Seiko Epson Corporation Memory cell array including ferroelectric capacitors, method for making the same, and ferroelectric memory device
JP3920827B2 (ja) * 2003-09-08 2007-05-30 三洋電機株式会社 半導体記憶装置
JP3970259B2 (ja) * 2003-09-11 2007-09-05 三洋電機株式会社 メモリ
JP5121859B2 (ja) * 2003-09-12 2013-01-16 ルネサスエレクトロニクス株式会社 記憶装置
DE602004024907D1 (de) * 2003-09-23 2010-02-11 Applied Spintronics Tech Inc Mram-matrix mit segmentierten wort- und bitleitungen
JP2005115857A (ja) * 2003-10-10 2005-04-28 Sony Corp ファイル記憶装置
KR100576483B1 (ko) * 2003-11-03 2006-05-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
DE102004008245B3 (de) * 2004-02-19 2005-09-08 Infineon Technologies Ag Integrierter Halbleiterspeicher und Verfahren zum elektrischen Stressen eines integrierten Halbleiterspeichers
JP2005285190A (ja) 2004-03-29 2005-10-13 Sanyo Electric Co Ltd メモリ
US7209383B2 (en) * 2004-06-16 2007-04-24 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
FR2871921A1 (fr) * 2004-06-16 2005-12-23 St Microelectronics Sa Architecture de memoire a lignes d'ecriture segmentees
US7372728B2 (en) * 2004-06-16 2008-05-13 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
JP4753873B2 (ja) * 2004-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7079415B2 (en) * 2004-06-30 2006-07-18 Stmicroelectronics, Inc. Magnetic random access memory element
US7301800B2 (en) * 2004-06-30 2007-11-27 Stmicroelectronics, Inc. Multi-bit magnetic random access memory element
US7106621B2 (en) * 2004-06-30 2006-09-12 Stmicroelectronics, Inc. Random access memory array with parity bit structure
US7136298B2 (en) * 2004-06-30 2006-11-14 Stmicroelectronics, Inc. Magnetic random access memory array with global write lines
JP4291751B2 (ja) * 2004-07-23 2009-07-08 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP2006210718A (ja) * 2005-01-28 2006-08-10 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7172908B2 (en) * 2005-02-15 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic memory cells and manufacturing methods
KR100714475B1 (ko) 2006-01-11 2007-05-04 삼성전자주식회사 상변화 메모리 장치
JP2008021668A (ja) * 2006-07-10 2008-01-31 Renesas Technology Corp 相変化型不揮発性メモリおよびその製造方法
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
KR100772904B1 (ko) * 2006-10-02 2007-11-05 삼성전자주식회사 가변저항 메모리 장치 및 그 제조 방법
KR100837412B1 (ko) 2006-12-12 2008-06-12 삼성전자주식회사 멀티 스택 메모리 소자
TWI320180B (en) * 2007-01-12 2010-02-01 A driving method and a driving system for writing the phase change memory
JP5159116B2 (ja) * 2007-02-07 2013-03-06 株式会社東芝 半導体記憶装置
US20080232169A1 (en) * 2007-03-20 2008-09-25 Atmel Corporation Nand-like memory array employing high-density nor-like memory devices
US7463514B1 (en) * 2007-06-21 2008-12-09 Intel Corporation Multi-level cell serial-parallel sense scheme for non-volatile flash memory
US8125829B2 (en) 2008-05-02 2012-02-28 Micron Technology, Inc. Biasing system and method
KR101415877B1 (ko) * 2008-05-19 2014-07-07 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치
JP4607256B2 (ja) * 2008-12-18 2011-01-05 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法
JP5396415B2 (ja) * 2011-02-23 2014-01-22 株式会社東芝 半導体装置
US8724393B2 (en) 2011-05-02 2014-05-13 Macronix International Co., Ltd. Thermally assisted flash memory with diode strapping
US8824212B2 (en) 2011-05-02 2014-09-02 Macronix International Co., Ltd. Thermally assisted flash memory with segmented word lines
US9001590B2 (en) 2011-05-02 2015-04-07 Macronix International Co., Ltd. Method for operating a semiconductor structure
TWI514387B (zh) * 2012-02-09 2015-12-21 Macronix Int Co Ltd 具有分段字線之熱輔助快閃記憶體
CN103871468A (zh) * 2012-12-12 2014-06-18 旺宏电子股份有限公司 一种具有二极管搭接的热辅助闪存的操作方法
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
JP2018129109A (ja) 2017-02-10 2018-08-16 東芝メモリ株式会社 磁気メモリ装置
US11329099B2 (en) * 2017-12-30 2022-05-10 Integrated Silicon Solution, (Cayman) Inc. Magnetic memory chip having nvm class and SRAM class MRAM elements on the same chip
US10971681B2 (en) * 2018-12-05 2021-04-06 Spin Memory, Inc. Method for manufacturing a data recording system utilizing heterogeneous magnetic tunnel junction types in a single chip
CN113488505B (zh) * 2019-04-30 2022-09-30 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01186534A (ja) * 1988-01-13 1989-07-26 Toshiba Corp ラピッドスタート形けい光ランプの製造方法
JP2788290B2 (ja) 1988-07-08 1998-08-20 オリンパス光学工業株式会社 強誘電体メモリ
US5666305A (en) * 1993-03-29 1997-09-09 Olympus Optical Co., Ltd. Method of driving ferroelectric gate transistor memory cell
WO1997004458A1 (fr) * 1995-07-21 1997-02-06 Seiko Epson Corporation Dispositif de memorisation a semi-conducteurs et procede d'amplification de la ligne de mots du dispositif
JPH0991970A (ja) * 1995-09-26 1997-04-04 Olympus Optical Co Ltd 非破壊型強誘電体メモリ及びその駆動方法
JP3355595B2 (ja) * 1996-03-25 2002-12-09 シャープ株式会社 不揮発性半導体記憶装置
JPH10112191A (ja) * 1996-10-04 1998-04-28 Hitachi Ltd 半導体装置
US6114861A (en) * 1997-03-14 2000-09-05 Matsushita Electronics Corporation Apparatus for and method of evaluating the polarization characteristic of a ferroelectric capacitor
US6157563A (en) * 1997-06-27 2000-12-05 Matsushita Electronics Corporation Ferroelectric memory system and method of driving the same
JP3092557B2 (ja) * 1997-09-16 2000-09-25 日本電気株式会社 半導体記憶装置
US5963466A (en) * 1998-04-13 1999-10-05 Radiant Technologies, Inc. Ferroelectric memory having a common plate electrode
US6215692B1 (en) * 1998-05-13 2001-04-10 Hyundai Electronics Industries Co., Ltd. Non-volatile ferroelectric memory
JP2000235794A (ja) * 1999-02-12 2000-08-29 Nec Corp 半導体装置
JP2000269444A (ja) 1999-03-16 2000-09-29 Sanyo Electric Co Ltd 誘電体メモリ装置
US6370056B1 (en) * 2000-03-10 2002-04-09 Symetrix Corporation Ferroelectric memory and method of operating same
US6336174B1 (en) * 1999-08-09 2002-01-01 Maxtor Corporation Hardware assisted memory backup system and method
JP4409018B2 (ja) * 1999-12-08 2010-02-03 パナソニック株式会社 半導体メモリ装置
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
KR100589569B1 (ko) * 2001-07-17 2006-06-19 산요덴키가부시키가이샤 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100990944B1 (ko) 2008-11-10 2010-11-01 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법

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