JP2788290B2

JP2788290B2 - 強誘電体メモリ

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Publication number: JP2788290B2
Application number: JP1175065A
Authority: JP
Inventors: 達夫長崎; 正由大村; 均渡辺; 博之由森; 愼一今出; 英嗣生田; 一向柳沢
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 1988-07-08
Filing date: 1989-07-06
Publication date: 1998-08-20
Anticipated expiration: 2013-08-20
Also published as: JPH02154389A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は強誘電体材料を情報記録媒体（メモリ）に
用いた強誘電体メモリおよびその製造方法に関する。特
に隣接するメモリセル間のクロストークを防止すること
ができる強誘電体メモリに関する。

［従来の技術］強誘電体材料はヒステリシス特性を有し、この特性を
利用してデータを記憶できることが一般に知られてい
る。第42図はこのヒステリシス特性を示す図であり、横
軸は電界Ｅ、縦軸は分極状態Ｐを表している。±Ecは分
極方向が逆方向に反転する電界（以下、抗電界という）
であり、±Esはヒステリシス特性における正負方向が反
転する電界（以下、反転電界という）である。図におい
て、電界が０のときの分極にはＡとＣの２つの状態があ
り、それぞれデジタル信号の“1"と“0"を対応させる。
すなわち、Ａの状態のときに“1"信号が記憶され、Ｃの
状態のときに“0"信号が記憶される。

いま、この強誘導体に“1"信号が記憶され、分極がＡ
の状態であるとする。このとき、正方向の読出しパルス
Erを加えると、分極はＡからＢに移り再びＡに戻るが、
この部分は傾斜が緩やかであるので容量値C_Lの変化は小
さい。これに対して、強誘電体に“0"信号が記憶され、
分極がＣの状態にあるとき、正方向の読出しパルスErを
加えると、分極がＣからＤに移り再びＣに戻る。このＣ
からＤの部分の傾斜は大きいので容量値C_Lの変化が大き
くなる。したがって、この容量値の違いにより、“1"状
態の時は出力が小さく、“0"状態のときは出力が大きく
なるので、“1"と“0"の状態を判別してデータを読出す
ことができる。

ここで、図から判るように、強誘電体の分極状態を
“0"から“1"にするためには、Ew以上の電界を有する記
録パルスを印加し、“1"から“0"にするためには、−Ew
の電界を有するパルスを印加すればよい。

そこで、従来、上記のような強誘電体のヒステリシス
特性を利用して強誘電体を情報記録媒体として用いた先
行技術に特開昭55−126905号，特開昭57−117186号，特
開昭59−215096号，特開昭59−215097号等がある。この
ような強誘電体メモリに対して情報の記録，読出しを行
なう１つの方法として、例えば、上記特開昭59−215096
号には第43図に示すように基板72上に透明電極73,75に
挾まれた強誘電体薄膜74を積層して構成した強誘電体メ
モリ71に電圧を印加しつつ光導電体の選択した部分に光
ビーム76を照射してその部分を電極させて情報を記録
し、読出時にはこの選択部分に再び光ビームを照射し、
分極による光の屈折，干渉，偏光を利用して情報を読出
すものが示されている。

［発明が解決しようとする課題］上記従来技術は強誘電体メモリの表面上に光ビームを
照射して光ビームを操作することで、順次情報の記録ま
たは読み出しを行うものである。このように強誘電体メ
モリの表面上に直接光ビームを照射して情報の記録，読
出しを行うものであるが、強誘電体メモリにおいて情報
記録位置は特定されておらず記録位置の制御は光ビーム
の操作位置を機械的に制御することにより行われてい
る。そのため光ビームの位置ずれにより、隣接する記録
部に誤って情報を記録読み出しをすることがないように
光ビームを操作する位置制御を正確に行う必要があり、
記録密度を向上しようとすればするほど、ますます位置
制御に正確さが要求され、そのための機構が複雑にな
る。

そこで、この発明は、強誘電体メモリの情報記録位置
の常に特定することが可能で、記録，読出しを位置制御
を簡単にし、かつ、高速に情報の記録，読出しを行うこ
とができる小型で薄型の強誘電体メモリおよびその駆動
方法，製造方法を提供することを目的とする。

［課題を解決するための手段および作用］上記目的を達成する為に、この発明は以下のような手
段を講じたものである。

すなわち、強誘電体薄膜と、この強誘電体薄膜の一方
の面に格子状に配列した複数の短冊状の電極からなる第
１ストライプ電極と、この第１ストライプ電極と互いに
交差するように上記強誘電体薄膜の他方の面に格子状に
配列した複数の短冊状の電極からなる第２ストライプ電
極と、この２つのストライプ電極のそれぞれの配列方向
に沿ってストライプ電極の端部から離間して設けられた
第１及び第２の共通電極と、上記第1,第２ストライプ電
極と上記第1,第２共通電極とにまたがって積層された光
導電体とからなることを特徴とする強誘電体メモリとし
たものである。

上記の手段によればデータはメモリセルに残留分極と
して記録され、データの記録位置が特定され、データの
記録，読出しが確実かつ高速に行われる。

［実施例］以下、この発明を実施例に基いて説明する。

第１図はこの発明の基本的な概念を説明するための説
明図である。図に示すように、強誘電体メモリ１は絶縁
性と機械的強度を保持するための厚さ200μｍの基板２
の表面上に積層された厚さ0.3μｍの強誘電体薄膜３か
ら成る。上記基板２の材料としてはガラス、セラミック
ス、金属、高分子材料、半導体材料等から用途に適して
選択され、上記強誘電体薄膜３の材料としてはPZT（ジ
ルコンチタン酸鉛）やBaTiO₃（チタン酸バリウム）やKN
O₃等の無機材料、またはフッ化ビニリデン系共重合体の
様な高分子材料が使用される。上記基板２と強誘電体薄
膜３の間には格子状に配列した短冊状の複数の電極から
なる第１ストライプ電極４が設けられ、強誘電体薄膜３
を挾んだ反対側の面には第１ストライプ電極４の配列方
向と直交するように格子状に配列した第２ストライプ電
極が設けられている。この第1,第２ストライプ電極4,5
はAlまたはTiWまたはMo−Ta等からなり、厚さ0.1μｍ
で、電極の幅および隣接する電極の間隔は共に0.5μｍ
で等間隔に設けられている。そして、上記第1,第２スト
ライプ電極4,5の端部から離間した基板２上には、共通
電極６と７が図に示す様にストライプ電極4,5のそれぞ
れの配列方向に沿って設けられている。そして、上記共
通電極6,7とストライプ電極4,5の端部とを接続し、スト
ライプ電極中の電極を選択する切替手段として光導電体
8,9がそれぞれ、上記共通電極6,7とストライプ電極4,5
の上に、跨がって積層されている。この光導電体8,9の
材料としては応答時間、抵抗値等の点からアモルファス
シリコンや結晶シリコンやPVK（ポリビニルカルバゾー
ル）等が用いられている。

次にこの強誘電体メモリ１の製造方法について第２図
を使って説明を行う。第２図はこのメモリを製造する手
順を示す図である。

（強誘電体メモリの製造方法）基板２の材料は用いる強誘電体に合わせて選択され
る。即ち、PZT、BaTiO₃等の無機酸化物からなる強誘電
体薄膜を形成するときは、結晶配向制御のための高温焼
成過程が必要な場合があり有機高分子材料は基板２の材
料として適さず、非結晶シリコン、単結晶シリコン、サ
ファイヤ単結晶等のウェハーや他の無機系耐熱素材を基
板２として用いることが好ましい。フッ化ビニリデン系
共重合体やシアン化ビニリデン系共重合体を強誘電体薄
膜として用いる場合は塗布成膜及び低温乾燥が可能なた
め、熱可塑性ポリマー系の材料も基板２として使用する
ことが出来る。

基板２の表面は少なくとも絶縁性でなければならない
ため、金属系等電気伝導性基板は表面を酸化処理や絶縁
性物質、例えば、SiO₂、Al₂O₃等の薄膜を形成して用い
ねばならない。

強誘電体メモリ１の製造の手順として例えば第２図に
示すように、（ａ）〜（ｉ）のように行なう。なお、第
２図（ｇ）〜（ｉ）は第２図（ｆ）のＡ−Ａ′断面図で
ある。

（ａ）まず基板２表面にAu、Pt、Ag、Al等の金属良導電
体もしくは、ITO等の透明性導電体をスパッタ法、真空
蒸着法等の周知の方法によって導電膜10を形成する。次
に、（ｂ）導電膜10表面にレジスト11をスピンコート法によ
り塗布成膜し、（ｃ）第１のストライプ電極４、共通電極６等のパター
ニングを施したマスク12を通して紫外線照射、電子線照
射等により焼付けを行う。レジスト11はメモリ構成、パ
ターン形状によりポジ型、ネガ型のうちいずれを使用し
ても良い。

（ｄ）パターン現像後、マスクをはずし非露光部分のレ
ジストを除去した後、（ｅ）第１のストライプ電極４、共通電極６等を形成す
るに必要な部分以外の導電膜13をエッチング除去し、（ｆ）最後にレジスト11を除去して第１のストライプ電
極４と共通電極６を形成する。なお、このとき、ストラ
イプ電極４の各電極間および共通電極６とストライプ電
極４の間に、導電膜とほぼ同じ厚さの絶縁膜を充填して
もよい。

（ｇ）光導電体部８は同一平面上に形成された第１のス
トライプ電極４と、この端部から離間して形成された共
通電極６上を跨いで上記（ａ）〜（ｆ）と同様の方法に
て積層形成される。この光導電体部８に用いられる光導
電性材料としては、主に、結晶性シリコン、非晶質シリ
コン、Se、CdS、ZnO、等の無機材料、PVK（ポリビニル
カルバゾール）或はその誘電体と色素増感剤との併用、
PVKとTNF（トリニトロフルオレノン）の組合せ等からな
るルイス増感性複合材料、結晶型を制御したメタルフリ
ーフタロシアニン等の有機材料が使用でき、その特性に
応じてスパッタ法、真空蒸着法、溶剤塗布法等適宜の手
法にて膜形成をすることが出来る。このようにして電極
パターンを形成した基板２上に（ｈ）強誘電体薄膜３を積層する。強誘電体材料として
は前述のようにPZT、PLZT、KNO₃、BaTiO₃等の無機材
料、目的物性に応じて重合比率を制御したフッ化ビニリ
デン−トリフルオロエチレン共重合体等含フッ素系ポリ
マーやシアン化ビニリデン−ビニルアセテート共重合体
等のシアノ基含有ポリマーを主成分とする有機系材料に
大別される。前記無機材料を用いた薄膜形成には、プラ
ズマスパッタ法やイオンビームスパッタ法、真空蒸着法
等のドライ成膜法が主に用いられる。また、電解法等の
湿式成膜や金属アルコキシドを所定の成分比で混合し、
基板２上に溶液塗布後、焼成工程を経てその酸化物結晶
として薄膜形成するゾルゲル法，スピンオン法も適用す
ることが出来る。また高分子系有機材料はその化学構造
と組成比に基き、適当な溶媒を選択出来ることにより、
スピンコート法、ディップ法、印刷法等による塗布−乾
燥工程で成膜を行える。さらに、（ｉ）強誘電体薄膜３上に第１のストライプ電極４に直
交する第２のストライプ電極５を形成する。この方法と
しては、（ａ）〜（ｆ）と同一の手法によっても、また
他の周知の手段であっても良い。導電性材料も同様に第
１のストライプ電極４と同じもしくは強誘電体薄膜３と
の関係を考慮した他の材料であっても良い。このとき第
２のストライプ電極５と同時に第２の共通電極７も形成
される。

このようにして前述した強誘電体メモリ１が形成され
る。

最後に基板２を所定の大きさに切断し共通電極6,7を
結線して、上記の強誘電体メモリ１が製造出来る。

上記強誘電体メモリ１の構造および製造工程はこれに
限定されるものではない。例えば、第１のストライプ電
極４〜強誘電体薄膜３〜第２のストライプ電極５から成
るメモリ層14を同様の手順で多層積層することも可能で
あり、また、必要に応じて第２のストライプ電極５上に
遮光、帯電防止、汚染防止、水分侵入防止等を目的とし
た保護膜を形成することも出来る。

さらに、強誘電体薄膜３をストライプ電極4,5が交差
する部分のみ形成されるようにエッチングし、除去され
た部分に絶縁性材料を充填する工程を（ｈ）の後に加え
てもよい。

次にこの構成の強誘電体メモリにデータを記録（ライ
ト）及び読出し（リード）する動作について第３図を使
って説明を行う。

ますストライプ電極４と５の幅にほぼ等しい径の光ビ
ームを光ビーム照射手段15,16により光導電体８と９の
上にそれぞれ照射して、その照射部分17と18の抵抗値を
下げることにより、直交するストライプ電極４と５の中
から各１本ずつを共通電極６と７に選択的に導通させる
ことができる。上記光導電体8,9に光ビーム照射手段15,
16から光ビームを照射することによりストライプ電極4,
5を選択する切換手段19,20を光マルチプレクサーと呼ぶ
ことにする。そして、この共通電極４と５の間に適切な
電圧Ew（第42図で示す±Esを越える電界）をかけること
により、ストライプ電極の交叉している部分の強誘電体
部21（以下、メモリセルという）を選択的に分極するこ
とができる。共通電極6,7に印加する電圧の極性（＋，
−）を変えることにより、各メモリセル21に生じる分極
の方向を変えて、これをデジタル信号の１と０に対応さ
せてデータのライトを行なう。

次にリードの方法を以下に述べる。まず、ライトの場
合と同様に、光マルチプレクサー19,20により読出すメ
モリセル21に該当するストライプ電極4,5に光ビームを
照射することによりリードするメモリセル21が選択され
る。

そして、選択されたメモリセル21に第42図に示した読
出しパルスErを印加し、分極値C_Lの違いにより生じる出
力の違いを判別することにより記録されたデータをリー
ドすることができる。

また、選択されたメモリセル21をリードする別の方法
としてメモリ全体に熱を加えて、焦電効果により発生し
た焦電電流を検出する方法がある。焦電電流の極性は分
極の方向で決まるため、極性を検出することで記録デー
タをリードすることができる。その他のリード方法とし
ては、メモリ全体に圧力をかけて、圧電効果により発生
した電圧を検出する方法がある。圧電気の極性は分極の
方向で決まるため、これを検出することで記録データを
リードすることができる。

上記のようにして構成された強誘電体メモリ１の記録
容量について説明する。強誘電体薄膜３の面積を現在の
半導体メモリの16Mbit（0.5μｍルール）のものと同程
度（8mm×15mm）として計算すると、上記ストライプ電
極4,5は幅0.5μｍ間隔0.5μｍで設けられているので１
つの情報を記録できるメモリセル21は上記面積中に120
×10⁶コ存在できることになる。すなわち、16Mbitの半
導体メモリと同程度の面積で120Mbitの記録容量とな
り、上記単層の強誘電体メモリ１では、従来の半導体メ
モリの約８倍の記録容量を達成できる。

以上説明した強誘電体メモリによれば、切替手段とし
ての光導電体に光ビームを照射して第1,第２のストライ
プ電極を選択することによりデータの記録，読出しを行
なうをメモリセルを特定することができる。また、情報
が記憶される各メモリセルは強誘電体薄膜の上記ストラ
イプ電極の交叉部分に限定され、それぞれが独立してい
るので、隣接するメモリセルにデータが誤って記録され
たり、読出されたりすることがなく、該当するメモリセ
ルにデータは確実に記録され、また読出すことができ
る。

また、平面上に配列されたメモリセルの情報のリード
・ライトを光ビームの１次元的な走査で実現できるた
め、光ビームの走査と情報のリード・ライトのための光
学システム、電気システムの機構が簡単になる。

次に切替手段として半導体スイッチを用いた例につい
て説明する。

第４図に示すように切替手段として電気的にコントロ
ールできる半導体スイッチ57と、そのコントロール部58
を基板59上にIC化して設け、その基板59上にストライプ
電極60,61と強誘電体薄膜62を積層したものである。上
記半導体スイッチ57は第1,第２ストライプ電極60,61と
コントロール部58を接続するようにストライプ電極１本
に対して１つずつ設けられ、コントロール部58からの信
号により第1,第２ストライプ電極のうち１本の電極がそ
れぞれ選択される。この実施例の強誘電体メモリにおい
ては、電気的にメモリセル21の選択をすることができる
ので、上記実施例のように光ビームを機械的に操作する
手段が不要となり、高速に操作ができる。このように、
上記実施例の強誘電体メモリにおいては、従来のDRAM、
SRAM等の半導体メモリに比較してストライプ電極だけ配
線すればメモリセルを構成できるので簡単に高密度化が
可能になり、強誘電体薄膜の残留分極を利用して記録す
るので記憶保持のための電力消費のない不揮発性のメモ
リになる。

ところで、上記実施例の強誘電体メモリでは、メモリ
セルを構成している強誘電体薄膜が連続した一枚の薄膜
であるため選択されたメモリセルと隣接するメモリセル
との間でクロストークが生じてしまう。

このクロストークを防止するためには強誘電体薄膜を
ストライプ電極に挾持される部分のみになるようにエッ
チング等により網目状に分割すればよいのであるが、精
度よく分割するのには工数がかかり、また、作成された
強誘電体薄膜にエッチング処理等を施すことは結晶配向
性を悪くする可能性もあり、あまり好ましくない。そこ
で、このクロストークの発生を防止し、SN比を向上させ
る好ましい実施例について説明する。

第５図はクロストークを防止する手段を設けた強誘電
体メモリの一実施例を説明するための図、第６図はこの
実施例において、選択されたメモリセル21の等価回路を
示す回路図である。第６図において、C_Lは選択されたメ
モリセルの合成容量、C_Xは選択された第１ストライプ電
極４と選択されていない第２ストライプ電極５との各交
点（Ｘ方向）のメモリセルの合成容量、C_Yは選択されて
いない第１ストライプ電極と選択された第２ストライプ
電極との各交点（Ｙ方向）のメモリセルの合成容量であ
る。なお、選択されていないメモリセルによる合成容量
C_XYは、第１第２の両ストライプ電極がともにGNDに接続
されているので無視することができるため図示していな
い。

第５図に示すように、第1,第２のストライプ電極4,5
と第1,第２の共通電極6,7をそれぞれ接続する切替手段
8,9が１本のストライプ電極に対して２つずつ並列に設
けられたスイッチ8a,8bまたは9a,9bから構成されてい
る。そして、第１ストライプ電極の各電極に接続されて
いる２つのスイッチ8a,8bの内、一方のスイッチ8aは全
て第１の共通電極６を介して読出しまたは、記録パルス
を発生するドライバー回路81が接続され、他方のスイッ
チ8bは全てGNDに接続されている。同様に第２ストライ
プ電極５の各電極に接続されている２つのスイッチ9a,9
bの内、一方のスイッチ9aは第２の共通電極７を介して
出力側の増幅器82が接続され、他方のスイッチ9bは、す
べてGNDに接続されている。この２つのスイッチ8a,8bま
たは9a,9bは、一方のスイッチがONしているときは他方
のスイッチがOFFとなるように連動して動作するスイッ
チである。このように回路を構成することにより、選択
されていないストライプ電極はすべてGNDに短絡させる
ようにしたものである。このとき、ドライバー回路81の
出力インピーダンスを合成容量C_Yによるインピーダンス
（1/ωC_Y）よりも十分小さくし、また、増幅器82の入力
インピーダンスを合成容量C_Xのインピーダンス（1/ω
C_X）よりも十分に小さいものとする。これは、第６図に
示すＡ点の電圧をドライバー回路81からの出力電圧に対
して低下しないようにして、選択されたメモリセル21に
確実に電圧が印加されるようにし、また、選択されたメ
モリセルを通過した電流の大部分を増幅器82に流入する
ようにして、確実に選択されたメモリセルのデータを読
出すためである。この実施例によれば、図からわかるよ
うに、隣接するメモリセルの容量C_X,C_YはGNDに短絡され
ているので読出し電流の大部分は選択されたメモリセル
の通って増幅器に流れこみ、C_X,C_Yの影響を受けること
なく、すなわちクロストークを生じることなく、正確に
選択されたメモリセルに記憶された情報を読出すことが
できる。

第７図は、クロストークを防止する他の実施例を示す
図であり、第８図はこの実施例において選択されたメモ
リセルの等価回路を示す図である。第７図に示すよう
に、各ストライプ電極はそれぞれ、切替手段8,9と接続
されない方の端部で抵抗Ｒを介してGNDに接続される。
そして、前記実施例と同様に各ストライプ電極4,5と第
1,第２の共通電極6,7とをそれぞれ接続する切替手段8,9
として、一本のストライプ電極に対してそれぞれ２つの
スイッチ8a,8bまたは9a,9bを並列に設けている。この実
施例において、２つのスイッチは一方がONのとき他方も
ONとなり、OFFのときはともにOFFになるように連動して
動作する。そして、第1,第２の共通電極6,7も第１およ
び第２ストライプ電極4,5に対してそれぞれ２本ずつ（6
a,6bまたは7a,7b）設けられている。第１ストライプ電
極４とスイッチ８を介して接続されている第１の共通電
極6a,6bの内一方の共通電極6aは増幅器83の出力端子に
接続され、他方の共通電極6bは増幅器83の負入力端子に
接続されている。この増幅器83の正入力端子には読出
し，書込のパルスを発生するドライバ回路81が接続され
ている。また、第２ストライプ電極５とスイッチ９を介
して接続されている第２の共通電極7a,7bの内、一方の
共通電極7aは増幅器82の負入力端子に接続され、他方の
共通電極7bは抵抗Rfを介して増幅器82の出力端子側に接
続されている。また、この増幅器82の正入力端子はGND
に接続されている。このように、増幅器82,83はいずれ
も負帰還回路を構成している。ところで、切替手段には
それぞれON抵抗が存在するため選択されたメモリセルの
等価回路は第８図に示すようになる。ここで上述したよ
うに増幅器82,83はいずれも負帰還回路を構成してお
り、切替手段のON抵抗r₁,r₂,r₃,r₄はこの負帰還回路内
に含まれている。そのため増幅器83のオープンループゲ
インをα_１とすると図のＡ点からドライバー回路81を見
たときの増幅器の出力インピーダンスはr₂/α_１とな
り、α_１がr₂よりも充分に大きければ出力インピーダン
スはほぼ零とみなすことができるので、選択されたメモ
リセルを読出すときの電圧がクロストークしている合成
容量C_Yに影響されず確実に選択されたメモリセルに印加
される。また、増幅器82のオープンループゲインをα_２
とすると、Ｂ点から見た増幅器82の入力インピーダンス
は（r₃＋Rf）／α_２となり、α_２が（r₃＋Rf）よりも充
分大きいとすれば、同様に零と見なすことができるの
で、選択されたメモリセルからの電流はクロストークし
ている合成容量C_X側に流れることなく、大部分が出力側
の増幅器82に流れるので確実に情報を読出すことができ
る。この実施例の回路構成によればスイッチの有してい
るON抵抗の影響を除去することができるので、第６図に
示した実施例よりも確実に情報を読出すことができる。

次に、この実施例で用いている２本の共通電極6a,6b
または7a,7bとのON,OFFを同時に行うことができる切替
手段の具体的な構成を第９〜10図により説明する。

第９図は切替手段に半導体スイッチを利用した実施例
を示す図であり、第10図は半導体スイッチの一例として
のCMOSスイッチを示す図である。

第９図で示すように、切替手段として第1,第２ストラ
イプ電極の各電極に半導体スイッチ86を２つずつ並列に
設け、この一対の半導体スイッチ86はそれぞれ共通電極
6a,6bまたは7a,7bに別々に接続され、各スイッチの切換
ゲートにはコントロール部としてのデコーダ87が接続さ
れている。そして、このデコーダ87から図示されない制
御回路からの信号に基いて一対のスイッチ毎に切替信号
が切換ゲートに入力されることにより、２つのスイッチ
は連動して動作する。この半導体スイッチ86の一例とし
てのCMOSスイッチは、第10図に示したように、Tr₁,Tr₂
の２つのCMOSトランジスタからなるスイッチトランジス
タ部88と、このスイッチトランジスタの出力に接続さ
れ、スイッチトランジスタの約半分の大きさのCMOSトラ
ンジスタTr₃,Tr₄からなる、電荷キャンセルトランジス
タ部89とからなる。そしてこの半導体スイッチのVin側
に第１の共通電極6aまたは6bを接続し、Vout側に第１ス
トライプ電極４を接続する。そして、Tr₁とTr₄のゲート
電極およびTr₂とTr₃のゲート電極がそれぞれ接続される
とともに、これらゲート電極にそれぞれ互いに逆相とな
る信号が入力されるようにデコーダ87が接続されてい
る。また電荷キャンセルトランジスタ部89のTr₃,Tr₄の
ソース・ドレイン間は短絡されており、ゲートとの容量
のみが利用される。Tr₃のゲートには、Tr₁のゲートとは
逆相の信号が加わり、Tr₁がオフするときのゲート信号
の漏れをTr₃で打ち消すようにする。Tr₂とTr₄の関係も
同様である。この切替手段によれば光ビームを機械的に
操作するための手段が不要になり、高速に動作できる。

ところで、この実施例の回路によれば読出しは確実に
行うことができるのであるが、この回路でそのまま書込
みを行うと選択されたメモリセルとともに隣接する他の
メモリセルにも書込みが行われてしまうという問題があ
る。これは、第８図で示した等価回路においてC_Lより出
力側の回路を等価的にGNDとみなすとC_LおよびC_Yには同
じ値の電圧が印加されることになるからである。

そこで、このような問題を解決した実施例を第11〜13
図により説明する。

第11図はこの実施例の回路構成を示す図、第12図はこ
の実施例の回路のリード・ライトパルスの切替タイミン
グを示すタイムチャート図、第13図はこの実施例におい
てライト時の選択されたメモリセルの等価回路を示す図
である。

この実施例の回路が上記第７図で示した実施例と異な
る所は、リードとライトを切替るゲート信号を入力する
増幅器90と、ライトデータ信号を受けてライトパルスを
発生する比較増幅器91と、ゲート信号によりリード状態
とライト状態を切替るスイッチ92a,92b,92c,92dを設け
た点と、抵抗Ｒを介してGNDに接続されていた第1,第２
ストライプ電極4,5をそれぞれ抵抗Ｒを介してインピー
ダンス変換器93a,93bに接続し、さらに抵抗R₁,R₂,R₃を
介してGNDに接続した点である。

リードパルスを発生するドライバ回路81がスイッチ92
aを介して増幅器83に接続されている。またライトデー
タは信号を受けて±Ew（ｖ）の電圧のライトパルスを発
生する比較増幅器91の出力はスイッチ92bを介して増幅
器83に接続されているとともに、スイッチ92dおよびア
ッテネート用の抵抗値の等しい３つの抵抗R₁,R₂,R₃を介
してGNDに接続されている。このアッテネート用の抵抗R
₁〜R₃は、さらにスイッチ92cを介してGNDに接続されて
いる。そして、リードライトを切替るW/Rゲート信号が
増幅器90を介してスイッチ92bおよび92dに接続され、ま
た反転増幅器94を介してスイッチ92aおよび92cに接続さ
れている。

この回路において、第12図に示すようなタイミングで
W/Rゲート信号，リードパルス，ライトパルスの各信号
が発生すると、スイッチ92aまたは92bおよびスイッチ92
cまたは92dからの出力も図に示すようになる。すなわち
W/Rゲート信号によりリード状態が選択されたときはス
イッチ92aおよび92cがONになりスイッチ92b,92dがOFFに
なるのでドライバ回路81からの電圧Erのリードパルスが
スイッチ92aを介して出力され、ライト状態が選択され
たときは、スイッチ92b,92dがONになり、スイッチ92a,9
2cがOFFになるので、増幅器91からの電圧±Ewのライト
パルスがスイッチ92bを介して増幅器83に入力されると
ともに、図に示すようにスイッチ92dからも出力され
る。そしてこのスイッチ92dからの出力信号は抵抗R₁,
R₂,R₃に入力され増幅が2/3,1/3にアッテネートされ、イ
ンピーダンス変換器93a,93bおよび抵抗Ｒを介して各ス
トライプ電極にくわえられる。ここで第11図に示してい
るスイッチ92a〜92dの位置はライト状態を示している。

ライト状態の時の選択されたメモリセルの等価回路を
第13図に示す。図からわかるように、抵抗R₁〜R₃によっ
てアッテネートされた電圧がインピーダンス変換器93a,
93bおよび抵抗Ｒを介して各ストライプ電極に印加され
図のＡ〜Ｄ点の電圧はそれぞれ、Ａ点が±2/3Ew,B点が
±1/3Ew,C点が±Ew,D点が０となるため、クロストーク
のメモリセルの合成容量C_X,C_Y,C_XYの両端に加わる電圧
はいずれも±1/3Ewとなるので、これらのクロストーク
するメモリセルにすでに記録されているデータに影響を
与えることなく、選択されたメモリセルだけに書込みを
行なうことができる。

また、このときに出力側の増幅器82の帰還抵抗Rfをバ
イパスするスイッチ95を設け、このスイッチをONするこ
とにより、帰還率を挙げ、増幅器側の入力インピーダン
スを下げることにより、Ｄ点の電圧を0Vにより近づけ
て、C_Lにより大きな電圧を印加することができるので、
より良好な書込みを行うことができる。

上述の実施例では、メモリを読出す時に抗電界Ecにく
らべて小さな電界のリードパルスを用いて、分極方向を
反転させずにメモリ内容を読出す、いわゆる非破壊読出
しを行う場合について説明したが、抗電界Ecおよび反転
電界Esを越える電界を印加し分極方向を反転させてメモ
リ読出しを行なう、いわゆる破壊読出しを採用すること
もできる。

ここで、この破壊読出しについて、第14図に示したヒ
ステリシスループに基いて説明する。読出されるメモリ
セルの分極状態がａ点にあるとし、これにEsを越える読
出し電界Erを印加すると、ヒステリシスループの矢印方
向にしたがって分極状態はａ点からｂ点に達する。この
とき、分極状態が抗電界Ecを境にして反転し、そのとき
に生ずる電流の変化を見地する事によりメモリを読出す
ことができる。読出し電界Erは適切な時間幅を有したパ
ルスで印加するが、読出し電界Erを除去しても分極状態
はａ点に戻らずｃ点に戻ることになり、メモリを読出す
前後で分極状態が異なりメモリ内容は破壊されることに
なる。そこで、メモリ内容を保持するために負の反転電
界−Esを越える電界−Erを印加してＣ点からＤ点を経て
Ａ点へと分極状態を元に戻す再書込みを行うことが必要
である。

この破壊読出しによれば、非破壊読出しに比べて分極
状態の変化が大きく、電流変化の割合も大きくなるの
で、メモリ内容をSN比よく確実に読出すことができる。

また、非破壊読出しにおいては、読出し電界にある程
度以上（例えば、1/2Ec以上）の電界Exを印加すると第1
4図に示すように、分極状態がａ点からｅ点を経てａ点
に戻らずに分極値の小さなｆ点に戻ってしまうことがあ
り、読出すごとに分極値が小さくなり、SN比が悪くな
る。

しかし、上記破壊読出しでは、反転電界±Esを越える
電界を印加するので分極状態はヒステリシスループに従
って変化し、分極値が維持されるので読出しを繰返して
もSN比が悪くならない。

ところで、この破壊読出しにおいて問題となるのが隣
接するメモリセルに加わるリーク電界によるクロストー
クである。上述の非破壊読出しでは読出し時の印加電界
が小さくクロストークはそれほど問題にならなかった
が、この分極反転を利用する破壊読出しでは、書込み時
と同様の大きな電界を印加するため書込み時と同様にリ
ーク電界を低減し、クロストークを防止する手段を講じ
る必要がある。

そこで、第11〜13図に示した実施例のように、リード
とライトを切替るゲート信号を入力する増幅器と、ライ
トデータ信号を受けてライトパルスを発生する比較増幅
器と、ゲート信号によりリード状態とライト状態を切替
るスイッチを設け、さらに、抵抗を介してGNDに接続さ
れていた第1,2ストライプ電極を、各々低抵抗および、
インピーダンス変換器を介してGNDに接続して、隣接す
るメモリセルの合成容量C_X,C_Y,C_XYの両端にかかる電圧
を1/3Esとすることにより、この非破壊読出しにおいて
も、同様にリーク電界を低減し、クロストークを防止す
ることができる。

また、さらに効果的にクロストークを防止する方法と
して以下に示すような実施例がある。

この実施例は第15図に示すように強誘電体薄膜３と、
この強誘電体薄膜３を挾持した第1,2ストライプ電極4,5
との間にDIDAC（Diode AC Switch）またはSSS（Silic
on Symmetrical Switch）呼ばれる構造の半導体回路
部200を設けたものである。この半導体回路部200は、絶
縁体210により分割され、各メモリセルごとに直列に接
続するように強誘電体薄膜３に積層されている。第16,1
7図はこの半導体回路200としてのDIACの動作を説明する
ための図であり、第16図はDIACを電極で挾持したものを
示し、第17図はこのDIACの電圧−電流特性を示す図であ
る。図に示されるようにDIACの構造はその中心線を対称
にして２つの４層ダイオードが逆並列となる形態となっ
ており、電圧−電流特性も４層ダイオード特性を両方に
持っている。つまり、第17図に示すように電圧±Veまで
は電流が流れないOFF−Stateであり、高抵抗素子として
動作し、電圧が±Veを越えると電流が流れるON−State
となり導電素子として動作する。このときのI_Hは保持電
流と呼ばれ、N₂の厚さ、あるいはP₁/N₁およびN₂/P₂のキ
ャリア濃度比を変えることで制御できる。強誘電体薄膜
３の抵抗値はＭΩのオーダであり書込み，読出し時の印
加電圧を５〜10Vとすると、強誘電体薄膜３には数μＡ
程度の電流しか流れず、I_Hがこれ以下となるように設計
する。

以下、第15図に示したこの実施例の動作を説明する。
選択されたメモリセルの情報を破壊読出し（書込みも同
様）する際には、強誘電体薄膜の抗電界Ecおよび反転電
界Esを越える電界Erを印加する必要がある。このとき、
第14図に示すヒステリシスループにおいて Er＞Es＞Ec …（１）の関係にある。

電界Erが印加されたメモリセルは、例えば、ａ点の分
極状態からｃ点の分極状態へと分極状態が反転し、その
ヒステリシスループに従って、電界Erを除去しても分極
値Prが保持される。

ここで、ストライプ電極4,5の間に電圧V₁を印加す
る。このとき V₁≧Ve …（２）となるようにV₁を設定する。

すると、V₁を印加されたメモリセルの半導体部200はO
N−Stateとなり導体となるので強誘電体薄膜３に直接電
圧V₁が印加される。この時の電界Efは強誘電体薄膜３の
膜厚をd₁とすれば、 Ef＝V₁/d₁ …（３）となる。ここで、Ef＝Erとすれば、分極を反転させるこ
とができる。この時、隣接するメモリセルへのリーク電
圧は、V₁に比べて小さな電圧V₂（＜Ve）しか印加され
ず、半導体部200がOFF−Stateであり高抵抗素子として
動作するように、 V₁≧Ve＞V₂ …（４）と設定する必要がある。

このリーク電圧V₂は、電極間ピッチにもよるが、通常
V₁の数分の１以下のレベルである。

このリーク電圧V₂によるリーク電界Egは、第1,2スト
ライプ電極4,5間の距離（すなわち、強誘電体薄膜３の
膜厚d₁と半導体部200としてのDIACの厚み）をd₂とすれ
ば、 Eg＝V₂/d₂ …（５）となる。

ここで、半導体部200を有していない場合に、隣接す
るメモリセルに印加されるリーク電界Edは、次の関係式
をみたす、 V₃＝Ed・d₁ …（６）ここで、V₃は半導体部200の有無に依存せずV₂に等し
いので、 V₃＝V₂ …（７）となる。

（５）〜（７）式から、 Eg＝Ed・d₁/d₂ …（８）となり、d₁/d₂＜１より Eg＜Ed …（９）となる。

このように、半導体部200を設けることにより、隣接
するメモリセルに印加されるリーク電界を減少すること
ができ、クロストークを防止することができる。

さらに、半導体部200の抵抗値Z₂を強誘電体薄膜３の
抵抗値Z₁に比べて大きくすることで、EgはZ₁/（Z₁＋
Z₂）倍に減少するので、より一層クロストーク防止する
ことができる。

ここで、この実施例を製造する行程の一例を第18図
（ａ）〜（ｄ）により説明する。

（ａ）まず、基板２上に格子状にストライプ電極４を形
成し、各電極間を絶縁体210で充填し、表面を平坦化し
た後、強誘電体薄膜３およびN₃層を順次積層する。

（ｂ）上記N₃層がフォトレジスト等により２つのストラ
イプ電極にまたがり、そのN₃層がその端部がストライプ
電極の中央部に位置するようにエッチングする。その後
P₂層,N₂層を順次積層する。

（ｃ）N₂層の上にP₁層を積層した後、イオン注入法によ
りP₁層内にN₁層を形成する。このとき、N₁層はN₃層と対
象となる位置に形成する。

（ｄ）このようにして、形成された半導体回路部200が
各メモリセルごとに独立して形成されるように、レジス
トをマスクにしてRIEにより強誘電体薄膜３の表面まで
上記ストライプ電極４と同方向に格子状にエッチングす
る。レジストを除去した後、絶縁体210を充填し、表面
を平坦化した後、上記ストライプ電極４および半導体回
路部200と直交する方向にストライプ電極５を格子状に
形成することにより、この実施例の強誘電体メモリは完
成する。

以上の実施例では半導体部200としてDIACを用いた
が、第19図に示すような２つのダイオード素子を逆接続
した構成としても同様な効果が得られる。この素子の電
圧−電流特性は第20図のようになり、Ve以上の電圧を印
加したON−Stateにおいても Z₃＝Ve/Id …（10）なる抵抗値Z₃を有するので、選択されたメモリセルの強
誘電体薄膜３に印加される電界Ef′は（３）式に従って Ef′＝（V₁/d₁）・（Z₁/（Z₁＋Z₃）） …（11）隣接するメモリセルへのリーク電界Eg′は、半導体部
のOFF−Stateでの抵抗値をZ₁と等しいとした場合におい
て、（８）式と同様に、 Eg′＝Ed・d₁/d₂ …（12）となる。

このようにすると、上述のDIACの場合に比べて、選択
されたメモリセルに印加される電圧Ef′はEfよりも小さ
くなるが、半導体回路部のOFF−Stateでの抵抗値Z₄はZ₃
よりも大きいので、半導体回路部を設けない場合に比べ
て、隣接するメモリセルへのリーク電界は減少しクロス
トークを防止することができる。

なお、これらの実施例では強誘電体薄膜３は、エッチ
ングにより除去されず一体に形成されているが、半導体
回路部200と同様にエッチングにより除去し絶縁体を充
填して、各メモリセルごとに独立させてもよい。

このように、第５図〜20図に示した実施例によれば隣
接するメモリセル間のリーク電界を低減し、クロストー
クを防止することができるので、データを選択したメモ
リセルに対して確実に書込み読出しを行なうことができ
る。

ところで、切替手段に第４図に示したような半導体ス
イッチ57を用いる場合には、通常の半導体作製のプロセ
スにより、上述のような半導体スイッチを作製すると、
このスイッチ１ヶ当りの面積は数10〜10数μm²となり、
半導体スイッチの大きさに合わせて、ストライプ電極の
幅、ピッチを大きくすると、単位面積当りの記録容量が
低下することになり、好ましくない。上述のようにクロ
ストークを防止するために１本のストライプ電極に対し
て２つずつスイッチを設ける場合は、特に面積が大きく
なる。

また、半導体スイッチを並列に基板上に設けると、メ
モリ部の面積に対して、切替手段が大きくなり、メモリ
チップ容積が大きくなる。

そこで、切替手段に半導体スイッチを用いた強誘電体
メモリ１において、メモリチップ容積を小さくすること
のできる実施例について説明する。第21図はこの実施例
における強誘電体メモリを示す分解斜視図、第22図はド
ライブセル層の一例を示す平面図である。

なお、図では説明を簡単にするためドライブセルを５
行５列の25個ずつとした625bitのメモリとしている。

この実施例は第22図に示すように、１本のストライプ
電極に端子部により接続され、ストライプ電極60（61）
と共通電極６（７）とのON・OFFの切替を行なう半導体
スイッチ57を、ドライブセル120内に設け、このドライ
ブセル120を同一平面上に、縦横のマトリクス状に（図
では５行５列）に配設してドライブセル層121を形成す
る。そして、第21図に示すように、第１ストライプ電極
４および第２ストライプ電極５とそれぞれ接続される２
つのドライブセル層121a,121bを基板２上に、ドライブ
セル層121a,第１ストライプ電極4,強誘電体薄膜3,第２
ストライプ電極5,ドライブセル層121bの順に積層したも
のである。実際には各ストライプ電極間およびドライブ
セルとストライプ電極の間は絶縁層122が設けられてい
るので、断面図は第23図のようになる。

次に、この実施例では、各ドライブセルの形状を同じ
ものとし、ドライブセル120とストライプ電極との接点
部120aが全てのドライブセルで同じ位置になるように
（図では左上の角部）しているため、１行ごとにドライ
ブセルを、ストライプ電極のピッチ分ずらして配設す
る。これにより、ドライブセルの最密配置によるメモリ
セル数の増加（高密度化）、半導体作製時のマスクパタ
ーン設計簡略化等、プロセス効率の向上等の効果が得ら
れる。

なお、ドライブセル120を第24図で示すように端子部
とスイッチ部で構成し、ストライプ電極との接点部120a
を端子部上でずらして行なうようにしてもよい。

この実施例の構成の強誘電体メモリの具体的な製造方
法を以下に説明する。第25図（ａ）〜（ｏ）は、このド
ライブセル層を用いた強誘電体メモリの製造工程の一例
を説明するための図である。

（ａ）まず、Si基板130上に周知の半導体プロセスを使
って第１のドライブセル層121aとしてのMOSFETを作る。
図からわかるようにSi基板130上に、イオンを打込み、
ソース拡散層131とドレイン拡散層132が形成され、この
上に絶縁膜133に挾まれて、ソース電極134とドレイン電
極135を介してゲート酸化膜136に覆われたゲート電極13
7が形成されている。ソース電極134およびドレイン電極
135はそれぞれソース拡散層131およびドレイン拡散層13
2に接続されている。また、ゲート電極137はゲート酸化
膜136を介してソース拡散層131とドレイン拡散層132に
跨がるようにSi基板130上に積層されている。ここでソ
ース電極134及びドレイン電極135は後の熱工程に絶える
ような材料、例えばMo,W,Ti等の高融点金属またはこれ
ら金属のシリサイド（MoSi₂,WSi₂,TiSi₂）を用いてい
る。ゲート電極137はポリシリコンまたは上記シリサイ
ドから形成されている。

（ｂ）このMOSFET121aの表面を0.5〜５μｍの絶縁膜138
で覆うように形成する。この絶縁膜138には常圧CVD（AP
・CVD），減圧CVD（LP・CVD），またはプラズマCVD（Ｐ
・CVD）で形成した、SiO₂またはPSG（リン珪酸ガラス）
膜を用いる。この絶縁膜138の上にレジスト139を塗布
（コーティング）した後、バックスパッタまたはRIEエ
ッチバックによりレジスト139と絶縁膜138の表面の一部
を除去することにより、表面を平坦化する。

（ｃ）平坦化された絶縁膜138の上面に形成される第１
のストライプ電極４と電気的に接続されソース電極134
との接点部121aとなる部分の絶縁膜138に周知のフォト
エッチング技術によりコンタクトホール140を形成す
る。

（ｄ）このホール140に金属等の導電体を充填しコンタ
クト141を形成する。金属等を充填するには、例えばＷ
（タングステン）の選択CVD技術を用いる。

（ｅ）絶縁膜138の上面に電極用金属を0.1〜1.0μｍの
厚さで積層し、フォトエッチングによってストライプ状
に形成して第１ストライプ電極４を形成する。上記電極
用金属としては、上記高融点金属またはこれら金属のシ
リサイドを用いる。リン等の不純物を高濃度にドープし
たドープト・ポリシリコンを用いることもできる。第１
ストライプ電極４の内の一本の電極とMOSFET121aのソー
ス電極134がコンタクト141を介して接続されている。

（ｆ）上記工程で第１ストライプ電極４が形成された素
子の表面に（ｂ）の工程と同様にSiO₂またはPSG等から
なる絶縁膜142およびレジスト143を積層した後、（ｇ）バックスパッタまたはRIEエッチバックによりレ
ジスト143および絶縁膜142を第１ストライプ電極４の上
面まで平滑エッチングして表面を平坦化する。

（ｈ）この平坦化した表面にPZT等からなる強誘電体薄
膜３を所望の厚さに積層する。この強誘電体薄膜３の成
膜方法としてはイオンビームスパッタ法、RFマグネトロ
ンスパッタ法，電子ビーム蒸着法，クラスタイオンビー
ム法,MOCVD法等が利用できる。なかでも、PZT,PLZT等の
多元素系酸化物薄膜を形成するためには、薄膜の組成を
制御する上でマルチイオンビームスパッタ法が好まし
い。この後、強誘電体薄膜３を結晶化するために600℃
以上の温度で熱処理を別に行なってもよい。

（ｉ）強誘電体薄膜３の上面に電極用導電体を0.1〜1.0
μｍの厚さに積層し、フォトエッチングによりストライ
プ状の第２ストライプ電極５を上記第１ストライプ電極
と交差する向きに形成する。電極用導電体としては工程
（ｅ）で説明したものと同様の材料を用いる。

（ｊ）第２ストライプ電極５を覆うように0.5〜５μｍ
の厚さで絶縁膜143を積層し工程（ｂ），（ｆ）と同様
にしてこの絶縁膜143を平坦化する。その後、上記
（ｃ），（ｄ）の工程と同様な方法で絶縁膜143にコン
タクト144を形成する。

（ｋ）この絶雲煙膜143の上面に0.1〜1.0μｍの厚さの
ポリシリコンまたはアモルファスシリコンからなるシリ
コン膜をLP・CVD法,P・CVD法、電子ビーム蒸着法，スパ
ッタ法等により積層し、その後熱処理を施し結晶化シリ
コン膜とする。上記シリコン膜を結晶化する方法として
は、600℃付近の温度でアニールするか、または、電子
ビームあるいは紫外線レーザビームを短時間（1nsec以
下）照射し、シリコン溶融点付近まで昇温する。シリコ
ン結晶化の後、第２のドライブセル層121bとしてのプレ
ーナー型TFT（Thin Film Transistor）を形成する領域
以外のシリコン膜をフォトエッチングにより除去し、TF
Tのしきい値（VT）制御用チャンネルドープ（低濃度イ
オン注入）を行なう。さらに、TFTのソース電極、ドレ
イン電極が接続される領域にAsまたはＰの不純物を高濃
度にイオン注入し、n⁺拡散層145a,145bを形成する。こ
の際、注入した不純物を活性化するために600℃以上の
熱アニールをおこなうが、この熱アニールで強誘電体薄
膜３の結晶化アニールを兼ねることができる。

（１）Al,AlSi,AlSiCu等からなる導電膜をスパッタ法，
電子ビーム蒸着法等により厚さ0.1〜１μｍでシリコン
膜145および絶縁膜143の表面に積層し、フォトエッチン
グにより不要部を除去してソース電極146およびドレイ
ン電極147を形成する。このソース電極146およびドレイ
ン電極147はそれぞれn⁺拡散層145a,145bに接続され、ま
たソース電極146はコンタクト144を介して第２ストライ
プ電極５と接続されている。

（ｍ）TFTのゲート用絶縁膜をCVD法により積層し、フォ
トエッチングにより不要部を除去してゲート絶縁膜148
を形成する。この絶縁膜148の材料としては、Si₃N₄,SiO
₂,Ta₂O₅等が利用できる。

（ｎ）このゲート絶縁膜148の表面上にAl,AlSi,AlSiCu
等からなる導電膜をスパッタ法，電子ビーム蒸着法等に
より厚さ0.1〜１μｍで積層させ、フォトエッチングに
より不要部を除去しゲート電極149を形成することによ
りTFTが完成する。なお、ゲート電極149,ソース電極146
およびドレイン電極147をAlまたはAl合金として説明し
たが工程（ａ）で示した材料でもよいことは勿論であ
る。

（ｏ）必要に応じてTFTの表面をSi₃N₄,PSG等のパシベー
ション膜150で被覆する。

以上の工程によりドライブセル層を用いた強誘電体メ
モリが完成する。

なお、第25図で説明した強誘電体メモリの製法ではSi
基板上にドライブセル層，第１ストライプ電極，強誘電
体薄膜，第２ストライプ電極，ドライブセル層を順次積
層しているが、強誘電体薄膜の結晶性を高めるために、
まず、Si単結晶等からなる基板上に強誘電体薄膜を形成
し、この薄膜の片面に一方のストライプ電極およびドラ
イブセル層および支持体を形成し、単結晶基板を除去し
たのち、反対側のストライプ電極，ドライブセル層を形
成するようにしてもよい。さらに、強誘電体薄膜を積層
する前に強誘電体薄膜と結晶対称性および格子定数の近
い材料、例えば、MgO等の薄膜を一層または多層積層す
るようにしてもよい。このようにすることにより強誘電
体薄膜の結晶性，配向性を向上することができる。

また、この実施例では、第1,第２ストライプ電極4,5
に対してそれぞれドライブセル層121a,121bを設けた
が、第26図または第27図に示すように第１ストライプ電
極用のドライブセル122と第２ストライプ電極用のドラ
イブセル123を交互に配設してドライブセル層121を１層
で形成してもよい。このようにすると、単位面積当りの
メモリセルの密度、すなわち記録容量は小さくなるが、
ドライブセル層121の形成が１回ですむので製造工程が
短縮される。

また、基板にSiを用いたので、第１のドライブセル層
121aをMOSFETとしたが、基板にガラス等の材料を用いた
ときは、第１のドライブセル層121aを第２のドライブセ
ル層121bと同様にTFTとしてもよい。また、上記実施例
ではプレーナー型TFTとして製造工程を説明したが、第2
8図（ａ）〜（ｃ）に示したような他の型のTFTを用いて
もよい。第28図（ａ）は逆プレーナー型、（ｂ）スタガ
ー型、（ｃ）は逆スタガー型をそれぞれ表しており、第
25図に示したプレーナー型TFTと同一の部材には同一の
部号を付している。

次にドライブセル層の具体的な実施例について説明す
る。

第29図は半導体スイッチをMOSトランジスタとしたと
きのドライブセル層の一部の結縁図である。

図からわかるように、マトリクス状に配設された各ト
ランジスタのドレイン電極Ｄは縦方向に共通の端子Vdi
（ｉ＝1,2,…）に接続され、ゲート電極Ｇも同じように
横方向に共通の端子Vgi（ｉ＝1,2,…）に接続されてい
る。また、ソース電極Ｓの端子は各ドライブセルごとに
独立して設けられている。そして、ドレイン電極の端子
Vdi、ゲート電極の端子Vgi、ソース電極は、第４図に示
した、共通電極６、コントロール部58、ストライプ電極
60にそれぞれ接続されている。第30図は上述のようにし
て製造された強誘電体メモリのドライブセル層の一部を
表す平面図である。図に示すように縦方向に延在された
ドレイン電極124と、横方向に延在されたゲート電極125
が互いに直交するように列状に設けられてマトリクスを
形成し、ドレイン電極124とゲート電極125に囲まれた中
にソース電極126が配設されている。第30図において破
線で囲まれた部分が１つのドライブセル120を示し、こ
の実施例では１個分のスイッチで１つのドライブセルを
構成している。また、第31図に示したように、ドライブ
セルをずらさずにソース電極上で接点部120aをずらし
て、ストライプ電極と接続できるように、ソース電極12
6を逆コの字状に形成して面積を広くしている。これに
対して、第32図はドライブセル120をストライプ電極の
ピッチ分ずらしたときのストライプ電極４との配置を示
す図である。このようにドライブセルをずらしてストラ
イプ電極と接続するときはソース電極の面積を特別大き
くする必要はなく、図に示すように単なる長方形であ
る。

次に、半導体スイッチを第10図で示したCMOSトランジ
スタとした場合の実施例を説明する。第33図は１個のCM
OSトランジスタを示す平面図である。Tr₁〜Tr₄の４つの
CMOSトランジスタを同一基板上に作り込むために第10図
に示した配置とはTr₃とTr₄を逆に配置している。Tr₁,Tr
₃のソース拡散層160,161に挾まれて、Tr₁,Tr₃の共通ド
レイン拡散層162が設けられ、この各拡散層に対向する
ように、Tr₂,Tr₄の共通ドレイン拡散層163,164およびTr
₂,Tr₄の共通ドレイン拡散層165が対称的に設けられてい
る。そして、Tr₁ソース拡散層160とTr₁,Tr₃の共通ドレ
イン拡散層に跨がってTr₁のゲート電極が166が積層され
ている。同様にして、Tr₂,Tr₃,Tr₄のゲート電極167,16
8,169がそれぞれのソース拡散層とドレイン拡散層に跨
がって積層されている。ここで、Tr₂とTr₃のゲート電極
は接続され、１本の電極で構成されている。また、Tr₁
ソース拡散層160とTr₂ソース拡散層163がＴ字状のVin電
極170により接続されており、また、Tr₃,Tr₄のソース拡
散層161,164と共通ドレイン拡散層162,165はＨ字状のVo
ut電極171によりそれぞれ接続されている。上記Vin電極
170,Vout電極171がそれぞれ第４図に示した共通電極６
（７）ストライプ電極４（５）に接続される。Tr₁,Tr₄
のゲート電極166,169と１本になっているTr₂,Tr₃のゲー
ト電極167,168は、互いに逆相の信号が入力されるよう
にそれぞれコントロール部58に接続されている。第34図
（ａ）（ｂ）はそれぞれ第33図のＡ−Ａ′断面図、およ
び、Ｂ−Ｂ′断面図である。この断面図に示すようにTr
₂,Tr₄側ではｎ型の基板172にＰウェル拡散層173を設
け、その中にn⁺のソース、ドレイン拡散層163,164,165
を設けており、Tr₁,Tr₃側は同じｎ型基板172上にp⁺のソ
ース，ドレイン拡散層160,161,162を設けている。第35
図はドライブセルを１行毎にずらしたときの結線図を示
す。図から明らかなようにVin電極170は縦方向に共通の
端子V_i（ｉ＝1,2,…）に接続され、Tr₁,Tr₄のゲート電
極は横方向に共通の端子G_i,G_i+1（ｉ＝1,2,…）に接続
され、Tr₂,Tr₃の共通ゲート電極も同じく横方向に共通
の端子_ｉ（ｉ＝1,2,…）に接続されている。また、Vo
ut電極は各ドライブセル毎に独立している。そして、端
子V_iは共通電極６に接続され、端子G_i、G_i+1,_ｉはそ
れぞれコントロール部58に接続されている。

この実施例の回路で、例えば、破線で示したドライブ
セル120を選択するには、ゲート電極の端子G₁,G₂,_１
に互いに逆相の信号を印加すると同時に、選択回路（図
示せず）により選択した端子V₁に信号を印加する。

なお、上記の例ではいずれもゲート電極およびドレイ
ン電極が複数のスイッチで共通となっているので、ゲー
トパルスを加えてスイッチのON・OFFを切換えるだけで
なく、リードパルス，ライトパルスを加えるドレイン電
極を選択するように、共通電極とドレイン電極の端子Vd
iとの間にドレイン電極を選択するための回路（図示せ
ず）が設けられている。

上記ドライブセル層を用いた実施例では、いずれも強
誘電体薄膜を１層とした例で示したが、これを積層した
積層型のメモリとしてもよいことはもちろんである。こ
のとき、ドライブセル層を用いた積層型の強誘電体メモ
リとするには、上述の第25図で示した製造工程（ｏ）で
設けたパシベーション膜150を平坦化し、工程（ｃ）〜
（ｏ）をくりかえすことで容易に達成できる。第36図
は、このようにして作製された積層型強誘電体メモリの
一例を示す断面図である。図において、積層された２つ
の強誘電体薄膜3a,3bの間に設けるドライブセル層121は
共通に利用するように１層のみ設けているが、別々に設
けてもよいことは勿論である。

また、上述の第25図で示した製造方法では、基板上に
ドライブセル層、ストライプ電極、強誘電体薄膜、スト
ライプ電極、ドライブセル層の順に順次積層した構成と
しているが、工程（ｇ）の状態の素子と工程（ｈ）の状
態の素子、すなわち、第37,38図に示すように、基板２
上にドライブセル層121bと、ストライプ電極５を設けた
素子190と、基板２上にドライブセル層121aと、ストラ
イプ電極４および強誘電体薄膜３を設けた素子191の２
種類の素子を別途に製造し、この２種類の素子をストラ
イプ電極が互いに直交するように重ね合わせて接合した
単層のメモリ構成としてもよい。これにより、このメモ
リの製造プロセスを簡略化して、量産性を向上すること
ができる。

なお、この発明は上記実施例に限定されるものではな
く種々の変形，変更が可能である。

例えば、上記実施例ではいずれも強誘電体薄膜を挾ん
で第１、第２ストライプ電極を積層しているので、分極
方向は積層方向と同じ方向（図の縦方向）となっている
が、分極方向を積層方向に対して直交する方向（図の横
方向）としてもよい。第39図（ａ），（ｂ）は、このよ
うな分極方向を横方向とした実施例を説明するための図
である。第39図（ａ）は基板２上に形成した強誘電体薄
膜３にエッチング等で規則的に複数の孔を設け、この孔
の中に第1,第２ストライプ電極4,5を交互に埋設するこ
とによりストライプ電極4,5で強誘電体薄膜３を挾むよ
うにして、図の矢印方向に分極させるようにしたもので
ある。このように構成すると、ストライプ電極上に強誘
電体薄膜を設けるのではなく、基板上に直接強誘電体薄
膜を形成できるので、基板に上述したような結晶性、格
子定数の近い単結晶基板を用いることにより、結晶性お
よび配向性に優れ、分極性能が高い強誘電体薄膜が得ら
れる。第39図（ｂ）は第１ストライプ電極４および第２
ストライプ電極５を絶縁層を介して互いに直交するよう
に、基板２上に形成された強誘電体薄膜３の一方の面に
積層し、この第１ストライプ電極４および第２ストライ
プ電極５をの間の強誘電体薄膜３を矢印の方向に分極さ
せるようにしたものである。この実施例においても上述
の実施例と同様に基板上に直接強誘電体薄膜を形成する
ので、より完全な結晶性を有する薄膜が得られるととも
に、成膜した強誘電体薄膜に対してエッチング等の加工
を施す必要がないため薄膜の結晶性を乱すことなく、高
品質のメモリ膜を得ることができる。

さらに、上記実施例においてはいずれも、強誘電体薄
膜３および第1,2ストライプ電極4,5を同一平面として積
層しているが、第40図に示すように、第１ストライプ電
極４および強誘電体薄膜３を凹状に形成し、この凹部内
に挿入されるように第２ストライプ電極５を凸状にして
もよい。このようにすると、１つのメモリセルの対向す
る電極間面積が大きくなり、静電容量が増えて、信号の
SN比が向上し、読取りが容易になる。

また、上述の実施例では平面的に形成したドライブセ
ル層の各ドライブセルとストライプ電極との接点をずら
すことにより集積密度を向上させているが、各メモリセ
ルに対応してドライブセルを縦型に形成してもよい。第
41図はこの縦型のドライブセルとして縦型FET300を形成
した実施例を示す図であり、ドレイン電極301の上にＮ
層302,P層303,N層304を順次積層し、その側面に絶縁体3
05を介して、ゲート電極306を設けて縦型FET300を構成
し、この縦型FET300の上部のＮ層304上に強誘電体薄膜
3,ストライプ電極５を順次積層して構成したものであ
る。

このようにドライブセル層を縦型FETにより構成する
ことにより、単位面積当りのドライブセルの面積を小さ
くすることができ、集積密度を向上させることができ
る。

［発明の効果］以上実施例に基づいて説明したように、この発明によ
れば、強誘電体メモリの情報記録位置を常に特定するこ
とが可能で記録，読出しの位置制御を簡単にし、かつ、
高速に情報の記録，読出しを行うことができる小型で薄
型の強誘電体メモリおよびその駆動方法，製造方法を提
供することができる。

【図面の簡単な説明】

第１図はこの発明の基本的な概念を説明するための説明
図、第２図（ａ）〜（ｉ）は第１図の強誘電体メモリの
製造過程を示す図、第３図は第１図の強誘電体メモリに
データをリードライトする動作を説明するための説明
図、第４図は強誘電体メモリの切替手段として半導体ス
イッチを用いた実施例を説明するための説明図、第５図
〜20図はこの発明の強誘電体メモリにおいてクロストー
クを防止する手段を講じた実施例を説明をするための図
であり、第５図はこのクロストークを防止する手段を設
けた強誘電体メモリの一実施例を説明するための図、第
６図はこの実施例における等価回路を示す図、第７図は
クロストークを防止する他の実施例を示す図、第８図は
この実施例の等価回路を示す図、第９〜10図は上記実施
例に用いられる切換手段の具体的な構成を示す図、第11
〜13図は書込み時のクロストークを防止する実施例を説
明するための図、第14図は非破壊読出しにおけるヒステ
リシス特性を説明するための図、第15〜17図はクロスト
ークを防止するために半導体回路部としてDIACを設けた
実施例を説明するための図、第18図（ａ）〜（ｄ）はこ
の実施例の製造過程を示す図、第19,20図は半導体回路
部の他の実施例を説明するための図、第21〜38図はドラ
イブセル層を用いた実施例を示す説明するための図であ
り、第21図はドライブセル層を用いた強誘電体メモリの
一実施例を示す分解斜視図、第22図はドライブセル層の
一例を示す図、第23図はこのメモリの部分断面図、第24
図はドライブセル層の他の例を示す図、第25図（ａ）〜
（ｏ）はこのドライブセル層を用いた強誘電体メモリの
製造工程の一例を説明するための図、第26,27図は２つ
のストライプ電極用のドライブセル層を示す図、第28図
（ａ）〜（ｃ）はそれぞれ逆プレーナー型TFT,スタガー
型TFT,逆スタガー型TFTを示す図、第29〜32図は半導体
スイッチをMOSトランジスタとしたときのドライブセル
層を説明するための図、第33〜35図は半導体スイッチを
第10図で示したCMOSトランジスタとしたときのドライブ
セル層を説明するための図、第36図はドライブセル層を
用いた積層型の強誘電体メモリを示す図、第37,38図は
ドライブセル層を用いた強誘電体メモリの他の製法を示
す説明するための図、第39図（ａ），（ｂ）は分極方向
を積層方向に対して直交する方向とした実施例を説明す
るための図、第40図は１つのメモリセルの対向する電極
間面積を増加させる実施例を説明する図、第41図はドラ
イブセル層を縦型FETとした実施例を示す図、第42図は
強誘電体材料のヒステリシス特性を示す図、第43図は従
来の強誘電体メモリを示す図である。１……強誘電体メモリ、２……基板３……強誘電体薄膜、４……第１ストライプ電極５……第２ストライプ電極、6,7……共通電極 8,9……光導電体、21……メモリセル 15,16,28,29……光ビーム照射手段 120……ドライブセル,121……ドライブセル層

───────────────────────────────────────────────────── フロントページの続き (72)発明者今出愼一東京都渋谷区幡ケ谷２丁目43番２号オリンパス光学工業株式会社内 (72)発明者生田英嗣東京都渋谷区幡ケ谷２丁目43番２号オリンパス光学工業株式会社内 (72)発明者柳沢一向東京都渋谷区幡ケ谷２丁目43番２号オリンパス光学工業株式会社内審査官和田財太 (56)参考文献特開昭61−3388（ＪＰ，Ａ) 特開昭60−75821（ＪＰ，Ａ) 特開昭60−111389（ＪＰ，Ａ) 特開昭54−72689（ＪＰ，Ａ) 特公昭35−6159（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/22 G11C 11/42 G11C 13/00 G11C 11/34 G09G 3/00 H01L 27/10

Claims

(57)【特許請求の範囲】

【請求項１】強誘電体薄膜と、この強誘電体薄膜の一方
の面に格子状に配列した複数の短冊状の電極からなる第
１ストライプ電極と、この第１ストライプ電極と互いに
交差するように上記強誘電体薄膜の他方の面に格子状に
配列した複数の短冊状の電極からなる第２ストライプ電
極と、この２つのストライプ電極のそれぞれの配列方向
に沿ってストライプ電極の端部から離間して設けられた
第１及び第２の共通電極と、上記第1,第２ストライプ電
極と上記第1,第２共通電極とにまたがって積層された光
導電体とからなることを特徴とする強誘電体メモリ。
【請求項２】強誘電体薄膜と、この強誘電体薄膜の一方
の面に格子状に配列した複数の短冊状の電極からなる第
１ストライプ電極と、この第１ストライプ電極と互いに
交差するように上記強誘電体薄膜の他方の面に格子状に
配列した複数の短冊状の電極からなる第２ストライプ電
極と、この２つのストライプ電極のそれぞれの配列方向
に沿ってストライプ電極の端部から離間して設けられた
第１及び第２の共通電極と、上記第1,第２ストライプ電
極と、上記第1,第２共通電極とを接続するように上記ス
トライプ電極の端部と上記共通電極とにまたがって積層
された光導電体とからなる強誘電体メモリにおいて、上
記光導電体のストライプ電極に対応する部分に光ビーム
を照射することにより２つのストライプ電極が交叉する
データ記憶部（以下、メモリセルとする）を選択し、第
1,第２ストライプ電極間に電圧を印加することにより選
択したメモリセルに対してデータの記録または読出しを
行うことを特徴とする強誘電体メモリの駆動方法。
【請求項３】請求項１記載の強誘電体メモリにおいて、
第１ストライプ電極および第２ストライプ電極を形成し
ている複数の電極の各々の電極に対応して、少なくとも
１個の半導体スイッチを有するドライブセルを設け、こ
のドライブセルを同一平面上に展開配設してドライブセ
ル層を形成し、このドライブセル層を強誘電体薄膜、第
１ストライプ電極、第２ストライプ電極とともに、積層
して設けたことを特徴とする強誘電体メモリ。
【請求項４】上記ドライブセル層を薄膜トランジスタ
（TFT）で形成したことを特徴とする請求項３記載の強
誘電体メモリ。
【請求項５】上記ストライプ電極の配列ピッチが、対応
する各ドライブセルの電極配列方向に平行な一辺の長さ
より短く、同一平面上に展開配設された各々素子構成パ
ターンの等しいドライブセルをストライプ電極の配列ピ
ッチずつずらして各ドライブセル上の同じ位置に設けら
れた接点部にてストライプ電極と接触するか、もしくは
各ドライブセル内で接点部をストライプ電極の配列ピッ
チずつずらしてストライプ電極と接続することを特徴と
する請求項３記載の強誘電体メモリ。
【請求項６】基板上に少なくともドライブセル層とスト
ライプ電極を設けた第１の素子と、基板上に少なくとも
ドライブセル層とストライプ電極と強誘電体薄膜を設け
た第２の素子を、それぞれのストライプ電極が互いに交
差し、かつ、この２つのストライプ電極で強誘電体薄膜
を挟持するように接合することを特徴とする請求項３記
載の強誘電体メモリの製造方法。