JPH1197559A - 強誘電体メモリセル、その駆動方法及びメモリ装置 - Google Patents

強誘電体メモリセル、その駆動方法及びメモリ装置

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JPH1197559A
JPH1197559A JP9253792A JP25379297A JPH1197559A JP H1197559 A JPH1197559 A JP H1197559A JP 9253792 A JP9253792 A JP 9253792A JP 25379297 A JP25379297 A JP 25379297A JP H1197559 A JPH1197559 A JP H1197559A
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memory cell
ferroelectric
voltage
impurity diffusion
film
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Masaki Aoki
正樹 青木
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 高集積化に適した強誘電体メモリセルを提供
する。 【解決手段】 半導体表面層を有する基板の半導体表面
層の一部の領域上にゲート積層構造が形成されている。
ゲート積層構造は、基板側から順にゲート絶縁膜、フロ
ーティングゲート導電膜、強誘電体膜、及び制御ゲート
電極が積層されて構成される。基板の半導体表面層のう
ちゲート積層構造の両側の領域にそれぞれ2つの不純物
拡散領域が形成されている。フローティングゲート導電
膜の基板表面への垂直投影像と一方の不純物拡散領域と
が一部において相互に重なるように配置されている。フ
ローティングゲート導電膜と一方の不純物拡散領域との
間の静電容量をCFD、強誘電体膜の静電容量をCf とし
たとき、カップリング比CFD/(CFD+Cf )が0.2
以上になる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、強誘電体メモリセ
ル及びメモリ装置に関し、特に金属−強誘電体−金属−
絶縁体−半導体(MFMIS)構造の強誘電体メモリセ
ル及びメモリ装置に関する。
【0002】
【従来の技術】図5を参照して、従来のMFMIS構造
の強誘電体メモリセルの構造及び動作原理について説明
する。
【0003】図5(A)は、従来のMFMIS構造の強
誘電体メモリセルの断面図を示す。接地されたp型シリ
コン基板101の表面層にチャネル領域101が画定さ
れ、その両側にそれぞれn+ 型のソース領域102S及
びドレイン領域102Dが形成されている。チャネル領
域101の上に、ゲート絶縁膜103、フローティング
ゲート導電膜104、強誘電体膜105、及び制御ゲー
ト電極106が積層されている。
【0004】この1つのトランジスタにより、1ビット
の情報を記憶することができる。以下、書込処理につい
て説明する。制御ゲート電極106に、強誘電体膜10
5の分極を反転させるのに十分な正の電圧を印加し、そ
の後接地電位に戻す。このとき、強誘電体膜105に下
向きの残留分極が生ずる。この残留分極のために、シリ
コン基板100の表面に負電荷が誘起されて、チャネル
領域101に反転層が形成される。このため、トランジ
スタは導通状態になる。
【0005】図5(B)に示すように、制御ゲート電極
106に、強誘電体膜105の分極を反転させるのに十
分な負の電圧を印加し、その後接地電位に戻す。このと
き、強誘電体膜105に上向きの残留分極が生じ、チャ
ネル領域101に形成されていた反転層が消滅する。こ
のため、トランジスタは非導通状態になる。
【0006】このように、制御ゲート電極106に接地
電位を印加している状態で、トランジスタを導通状態と
非導通状態のいずれかの状態に保持することができる。
導通状態と非導通状態を1と0に対応させることによ
り、1ビットの情報を記憶することができる。このトラ
ンジスタのソース、ドレイン間に電圧を印加し、導通状
態を検出することにより、記憶された情報を読みだすこ
とができる。
【0007】図6は、MFMIS構造のトランジスタを
行列状に配置した強誘電体メモリ装置の等価回路図の一
例を示す。1つのMFMIS構造のトランジスタにより
1メモリセルが構成される。図6は、トランジスタを2
行2列に配置された場合を示している。
【0008】1行目及び2行目のトランジスタの制御ゲ
ート電極が、それぞれワード線WL 1 及びWL2 に接続
されている。1行目及び2行目のトランジスタのソース
領域が、それぞれソース線SL1 及びSL2 に接続され
ている。1列目及び2列目のトランジスタのドレイン領
域が、それぞれビット線BL1 及びBL2 に接続されて
いる。各トランジスタのチャネル領域は、対応するドレ
イン領域に接続されている。
【0009】各ワード線は、ワード線制御回路110に
接続され、各ビット線は、ビット線制御回路111及び
検出回路112に接続され、各ソース線は、ソース線制
御回路113に接続されている。ワード線制御回路11
0、ビット線制御回路111、及びソース線制御回路1
13は、それぞれ1本のワード線、1本のビット線、及
び1本のソース線に選択的に電圧を印加することができ
る。検出回路112は、1本のビット線を選択し、その
ビット線に現れる電気信号を検出することができる。
【0010】書き込み時には、書き込むべきメモリセル
に対応するワード線とビット線との間に十分な電圧を印
加し、当該メモリセルの強誘電体膜の分極状態を所望の
状態にする。読み出し時には、読み出すべきメモリセル
に対応するソース線とビット線との間の導通状態を検出
する。
【0011】
【発明が解決しようとする課題】図6に示す強誘電体メ
モリ装置では、ビット線を選択することにより、特定の
列のメモリセルのチャネル領域に電圧を印加する。この
ため、メモリセルのチャネル領域相互間を列ごとに電気
的に分離する必要がある。この分離構造を採用する必要
があるため、メモリ装置の高集積化が困難になる。
【0012】本発明の目的は、高集積化に適した強誘電
体メモリセルを提供することである。
【0013】本発明の他の目的は、高集積化に適した強
誘電体メモリ装置を提供することである。
【0014】
【課題を解決するための手段】本発明の一観点による
と、半導体表面層を有する基板と、前記基板の半導体表
面層の一部の領域上に形成され、基板側から順にゲート
絶縁膜、フローティングゲート導電膜、強誘電体膜、及
び制御ゲート電極が積層されたゲート積層構造と、前記
基板の半導体表面層のうち前記ゲート積層構造の両側の
領域にそれぞれ形成された2つの不純物拡散領域であっ
て、前記フローティングゲート導電膜の基板表面への垂
直投影像と一方の不純物拡散領域とが一部において相互
に重なるように配置された2つの不純物拡散領域とを有
し、前記フローティングゲート導電膜と前記一方の不純
物拡散領域との間の静電容量をCFD、前記強誘電体膜の
静電容量すなわち前記制御ゲート電極と前記フローティ
ングゲート導電膜との間の静電容量をCf としたとき、
カップリング比CFD/(CFD+Cf )が0.2以上にな
るように、前記強誘電体膜、前記ゲート絶縁膜、前記フ
ローティングゲート導電膜、及び前記一方の不純物拡散
領域が構成されている強誘電体メモリセルが提供され
る。
【0015】本発明の他の観点によると、半導体表面層
を有する基板と、前記基板の半導体表面層の一部の領域
上に形成され、基板側から順にゲート絶縁膜、フローテ
ィングゲート導電膜、強誘電体膜、及び制御ゲート電極
が積層されたゲート積層構造と、前記基板の半導体表面
層のうち前記ゲート積層構造の両側の領域にそれぞれ形
成された2つの不純物拡散領域であって、前記フローテ
ィングゲート導電膜の基板表面への垂直投影像と一方の
不純物拡散領域とが一部において相互に重なるように配
置された2つの不純物拡散領域とを有する強誘電体メモ
リセルの、前記制御ゲート電極と前記一方の不純物拡散
領域との間に電圧を印加し、前記強誘電体膜に残留分極
を発生させることにより、書込処理を行う強誘電体メモ
リセルの駆動方法が提供される。
【0016】フローティングゲート導電膜の基板表面へ
の垂直投影像と一方の不純物拡散領域とが一部において
相互に重なる構成としているため、制御ゲート電極と一
方の不純物拡散領域との間に印加した電圧のうち、フロ
ーティングゲート導電膜と制御ゲート電極との間の強誘
電体膜に印加される電圧分を増加させることができる。
このため、比較的低い電圧で、強誘電体膜にその抗電圧
以上の電圧を印加することができる。
【0017】カップリング比CFD/(CFD+Cf )が
0.2以上になるような構成とすることにより、強誘電
体膜に効率的に電圧を印加することができる。
【0018】本発明の他の観点によると、半導体表面層
を有する基板と、前記基板の半導体表面層の一部の領域
上に形成され、基板側から順にゲート絶縁膜、フローテ
ィングゲート導電膜、強誘電体膜、及び制御ゲート電極
が積層されたゲート積層構造と、前記基板の半導体表面
層のうち前記ゲート積層構造の両側の領域にそれぞれ形
成された2つの不純物拡散領域であって、前記フローテ
ィングゲート導電膜の基板表面への垂直投影像と一方の
不純物拡散領域とが一部において相互に重なるように配
置された2つの不純物拡散領域とを有する強誘電体メモ
リセルが、該基板上に行列状に配置されたメモリセル行
列構造と、前記メモリセル行列構造の行ごとに、各行に
配置されたメモリセルの制御ゲート電極同士を接続する
ワード線と、前記メモリセル行列構造の列ごとに、各列
に配置されたメモリセルの前記一方の不純物拡散領域同
士を接続するビット線とを有する強誘電体メモリ装置が
提供される。
【0019】ワード線のうち選択されたワード線に印加
される電圧をVW1、その他のワード線に印加される電圧
をVW2、ビット線のうち選択されたビット線に印加され
る電圧をVB1、その他のビット線に印加される電圧をV
B2としたとき、(VW1−VB1)の絶対値が、メモリセル
の強誘電体膜の自発分極の向きを変化させ得る大きさと
なり、(VW1−VB2)、(VW2−VB1)、及び(VW1
B2)の絶対値が、前記メモリセルの強誘電体膜の自発
分極の向きを変化させない大きさとなるようにワード線
及びビット線に電圧を印加すると、選択されたワード線
とビット線との交差箇所にあるメモリセルのみに対し
て、強誘電体膜の自発分極を変化させることができる。
【0020】
【発明の実施の形態】図1は、本発明の実施例によるM
FMIS構造トランジスタの断面図を示す。このトラン
ジスタ1つで1つのメモリセルが構成される。p型導電
性を付与されたシリコン基板1の一部の領域上にゲート
積層構造10が形成されている。ゲート積層構造10
は、下層から順番にゲート絶縁膜4、フローティングゲ
ート導電膜5、強誘電体膜6、及び制御ゲート電極7が
積層された構造を有する。
【0021】ゲート絶縁膜4は、例えば厚さ10nmの
SiO2 膜であり、熱酸化により形成される。
【0022】フローティングゲート導電膜5は、例え
ば、厚さ450nmのポリシリコン膜と厚さ50nmの
酸化イリジウム(IrO2 )膜と厚さ100nmのイリ
ジウム(Ir)膜がこの順番に積層されて構成される。
ポリシリコン膜には、リン(P)が濃度1×1020cm
-3だけドープされ、n型導電性が付与されている。
【0023】ポリシリコン膜は、例えばシリコンをター
ゲットとし、Ar雰囲気中でスパッタリングすることに
より形成される。IrO2 膜は、例えばIrのターゲッ
トをArとO2 の混合雰囲気中で反応性スパッタリング
することにより形成される。Ir膜は、例えばIrのタ
ーゲットをAr雰囲気中でスパッタリングすることによ
り形成される。IrO2 膜とIr膜は、その上に良好な
ペロブスカイト構造の強誘電体膜を形成するために挿入
されたものである。また、IrO2 膜は、拡散バリア層
としても機能する。
【0024】強誘電体膜6は、例えば厚さ200nmの
SrBi2 Ta2 9 (SBT)膜である。SBT膜
は、例えばゾルゲル法により形成することができる。よ
り詳細には、基板表面上に出発原料となる混合アルコキ
シド溶液をスピン塗布し、温度250℃で乾燥させる。
これを4回繰り返した後、O2 雰囲気中で温度を650
℃とし30分間の仮焼成を行う。その後、O2 雰囲気中
で温度を800℃とし、30分間の結晶化熱処理を行
う。
【0025】制御ゲート電極7は、下層の厚さ50nm
のIrO2 膜と上層の厚さ200nmのIr膜の2層に
より構成される。
【0026】ゲート絶縁膜4から制御ゲート電極7まで
の積層構造のパターニングは、例えばCF4 とArの混
合ガスを用いた反応性イオンエッチング(RIE)によ
り行うことができる。
【0027】シリコン基板1の表面層のうちゲート積層
構造10の両側にそれぞれn+ 型の不純物拡散領域3S
と3Dが形成されている。フローティングゲート導電膜
5の基板表面への垂直投影像と一方の不純物拡散領域と
が一部において相互に重なるような構成とされている。
ここでは、重なりを有する方の不純物拡散領域をドレイ
ン領域3Dと呼び、もう一方をソース領域3Sと呼ぶこ
ととする。
【0028】なお、ドレイン領域3Dと同様に、ソース
領域3Sもフローティングゲート導電膜5の基板表面へ
の垂直投影像と重なるような構成としてもよい。このと
き、フローティングゲート導電膜5の基板表面への垂直
投影像とドレイン領域3Dとの重なりの面積がソース領
域3Sとの重なりの面積よりも大きくなるような構成と
する。
【0029】ソース領域3Sは、例えばゲート積層構造
10をマスクとして、ほぼ垂直方向から加速エネルギ3
0keV、ドーズ量1×1015cm-2の条件でAsイオ
ンを注入することにより形成する。ドレイン領域3D
は、例えばゲート積層構造10をマスクとして、入射角
60°、加速エネルギ60keV、ドーズ量1×1015
cm-2の条件でAsイオンを注入することにより形成す
る。イオン注入後、活性化熱処理を行う。
【0030】斜め方向からイオン注入することにより、
ドレイン領域3Dをゲート積層構造10の端部からその
下方にもぐり込ませることができる。このようにして、
フローティングゲート導電膜5を基板表面に垂直投影し
た像が、ドレイン領域3Dと重なるような構造が得られ
る。このような構造を得るためには、ドレイン領域3D
形成のためのイオン注入の入射角を45〜70°とする
ことが好ましい。
【0031】例えば、ゲート積層構造10の図の横方向
(電流の流れる方向)の長さが0.6μm、ゲート幅が
5μm、ゲート積層構造10とドレイン領域3Dとの重
なり部分の図の横方向の長さが0.3μmである。
【0032】次に、図1に示すメモリセルへの書込方法
について説明する。ドレイン領域3Dと制御ゲート電極
7との間に電圧を印加し、強誘電体膜6内に電界を発生
させることにより、強誘電体膜6に残留分極を生じさせ
る。印加する電圧の極性により、残留分極の向きを制御
することができる。
【0033】次に、ゲート積層構造10とドレイン領域
3Dとの重なり部分の長さの好適値について考察する。
フローティングゲート導電膜5とドレイン領域3Dとの
間の静電容量をCFD、強誘電体膜6の静電容量すなわち
制御ゲート電極7とフローティングゲート導電膜5との
間の静電容量をCf 、ドレイン領域3Dと制御ゲート電
極10との間の電圧をVGDとする。このとき、強誘電体
膜6に印加される電圧Vf は、
【0034】
【数1】 Vf =(CFD/(CFD+Cf ))×VGD …(1) と表される。ここで、CFD/(CFD+Cf )をカップリ
ング比と呼ぶ。上記実施例で説明した寸法の場合、カッ
プリング比は約0.28となる。なお、SBTの比誘電
率を100、SiO2 の比誘電率を3.9とした。
【0035】SBTの抗電界は標準値で約50kV/c
mであるから、この場合の抗電圧、すなわち強誘電体膜
の残留分極を反転させることができる最小の電圧は約1
Vになる。従って、強誘電体膜6の分極を反転させるた
めの制御ゲート電極7とドレイン領域3D間の電圧VGD
は、式(1)においてVf に1V、CFD/(CFD
f )に0.28を代入し、約3.6Vとなる。カップ
リング比が小さくなると、分極を反転させるための制御
ゲート電極7とドレイン領域3D間の電圧VGDが大きく
なる。このため、カップリング比を0.2以上とするこ
とが好ましい。カップリング比が0.2のとき、分極を
反転させるための制御ゲート電極7とドレイン領域3D
間の電圧VGDが5Vになる。
【0036】強誘電体膜6の厚さを200nm、比誘電
率を100、ゲート絶縁膜4の厚さを10nm、比誘電
率を3.9とした場合、カップリング比を0.2以上と
するためには、フローティングゲート導電膜5を基板表
面へ垂直投影した像とドレイン領域3Dとの重なり部分
の面積を、その像の全面積の0.32以上とする必要が
ある。フローティングゲート導電膜5の加工長が0.6
μmの場合には、この重なり部分の横方向の深さが0.
19μm以上となる。
【0037】なお、重なり部分の横方向の深さの好適値
は、強誘電体膜の比誘電率、強誘電体膜とゲート絶縁膜
との膜厚比によって変動する。強誘電体膜として比誘電
率30のLiNbO3 、比誘電率20のYMnO3 、比
誘電率43〜75のSr2 Nb2 7 等を用いると、重
なり部分の横方向の深さをより浅くすることができる。
【0038】図1ではp型シリコン基板にMFMIS構
造のトランジスタを形成する場合を示したが、シリコン
基板の表面層にp型ウェルを形成し、このウェル内にM
FMIS構造のトランジスタを形成してもよい。
【0039】図2は、図1のメモリセルを用いた強誘電
体メモリ装置の等価回路図を示す。図1に示すメモリセ
ルが行列状に配置されている。図2では、2行2列部分
を代表して示している。各メモリセルのソース領域及び
チャネル領域には、接地電位が印加されている。図1に
示すMFMIS構造トランジスタがp型ウェル内に形成
される場合には、p型ウェルを接地する。
【0040】メモリセルの行列構造の各行に配置された
メモリセルの制御ゲート電極同士が行ごとにワード線W
Lにより接続されている。各ワード線は、ワード線制御
回路20に接続されている。また、各列に配置されたメ
モリセルのドレイン領域同士が列ごとにビット線BLに
より接続されている。各ビット線は、ビット線制御回路
21及び信号検出回路22に接続されている。
【0041】ワード線制御回路20及びビット線制御回
路21は、それぞれ各ワード線WL及び各ビット線BL
に対し選択的に所定の電圧を印加することができる。信
号検出回路22は、各ビット線BLに発生した電気信号
を選択的に検出することができる。
【0042】次に、図3を参照して図2に示す強誘電体
メモリ装置への書込処理について説明する。図3(A)
及び(B)は、格子状に配置されたワード線とビット
線、及びその交差箇所に配置されたメモリセルを模式的
に示す。以下の説明では、強誘電体膜の分極を反転させ
るために必要な制御ゲート電極とドレイン領域との間の
抗電圧をVCCとする。
【0043】図3(A)に示すn番目のワード線WLn
とm番目のビット線BLm との交差箇所に配置されたメ
モリセルに書き込む場合を考える。n番目のワード線W
nに抗電圧VCCを印加し、その他のワード線に抗電圧
CCの1/3の電圧を印加する。m番目のビット線BL
m に接地電位を印加し、その他のビット線に抗電圧V CC
の2/3の電圧を印加する。
【0044】n行m列目のメモリセルの制御ゲート電極
とドレイン領域間には、抗電圧VCCが印加されるため、
印加電圧を解除しても強誘電体膜に所定の方向の残留分
極が残る。この場合には、図1に示す強誘電体膜6に上
向きの残留分極が残る。
【0045】他のメモリセルにおいては、制御ゲート電
極とドレイン領域間に、抗電圧VCCの1/3の電圧しか
印加されない。従って、強誘電体膜の残留分極の向きは
変化しない。すなわち、電圧印加前の分極状態が保持さ
れる。
【0046】図3(B)は、n行m列目のメモリセルの
強誘電体膜の残留分極の向きを下向きにする場合を示
す。n番目のワード線WLn に接地電位を印加し、その
他のワード線に抗電圧VCCの2/3の電圧を印加する。
m番目のビット線BLm に抗電圧VCCを印加し、その他
のビット線に抗電圧VCCの1/3の電圧を印加する。
【0047】この場合も、図3(A)の場合と同様に、
n行m列目のメモリセルにおいてのみ、制御ゲート電極
とドレイン領域間に抗電圧VCCが印加され、その他のメ
モリセルにおいては、抗電圧VCCの1/3の電圧しか印
加されない。また、n行m列目のメモリセルに印加され
る電極の向きが図3(A)の場合と逆であるため、強誘
電体膜に下向きの残留分極が発生する。
【0048】このように、行列状に配置されたメモリセ
ルのうち1つのメモリセルみを選択し、そのメモリセル
の強誘電体膜の分極状態を制御することができる。
【0049】なお、同一行内の複数のメモリセルまたは
同一列内の複数のメモリセルを選択してもよい。この場
合、選択されたワード線とビット線、及び選択されなか
ったワード線とビット線に印加する電圧は、上述の場合
と同様でよい。
【0050】なお、各ワード線及びビット線に印加され
る電圧を、必ずしも抗電圧VCCの1/3及び2/3にす
る必要はない。ワード線のうち選択されたメモリセルに
接続されたワード線に印加される電圧をVW1、その他の
ワード線に印加される電圧をVW2、ビット線のうち選択
されたメモリセルに接続されたビット線に印加される電
圧をVB1、その他のビット線に印加される電圧をVB2
したとき、(VW1−V B1)の絶対値が、抗電圧VCCより
も大きくなり、(VW1−VB2)、(VW2−VB1)、及び
(VW1−VB2)の絶対値が、抗電圧VCCよりも小さくな
るようにしてもよい。
【0051】次に、図4を参照して、図2に示す強誘電
体メモリ装置の読出処理について説明する。
【0052】図4(A)は、各メモリセルの電流電圧特
性を示す。図中の曲線a及びbは、それぞれ図1に示す
強誘電体膜6に下向き及び上向きの残留分極が発生して
いる場合に対応する。メモリセルが曲線a及びbの状態
の場合のしきい値電圧を、それぞれVTL及びVTHとす
る。
【0053】図4(B)は、格子状に配置されたワード
線とビット線、及びその交差箇所に配置されたメモリセ
ルを模式的に示す。n行m列目のメモリセルの情報を読
み出す場合を考える。n番目のワード線WLn に、しき
い値電圧VTLとVTHとの中間の電圧VSEL を印加し、そ
の他のワード線にVTLよりも低い電圧VNSELを印加す
る。
【0054】n番目のワード線に接続されたメモリセル
は、図4(A)の曲線aに相当する状態のときには導通
し、曲線bに相当する状態のときには非導通になる。ま
た、その他のワード線に接続されたメモリセルは、曲線
a及びbのいずれの状態であっても非導通になる。図2
に示すビット線制御回路21からm番目のビット線BL
m にある電気信号を与え、信号検出回路22でビット線
BLm に現れる電気信号を検出することにより、n行m
列目のメモリセルの情報を読み出すことができる。
【0055】なお、この場合、n番目のワード線WLn
に接続された複数のメモリセルの情報を同時に読みだす
ことも可能である。
【0056】上記実施例によれば、図2に示すように、
全てのメモリセルのソース領域とチャネル領域に、共通
の電位が与えられている。このため、複数のメモリセル
のソース領域及びチャネル領域相互間を電気的に絶縁す
る必要がない。また、1群のワード線と1群のビット線
のみで、書込時と読出時の双方において特定のメモリセ
ルを選択することができる。このため、高集積化を図る
ことが容易である。
【0057】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【0058】
【発明の効果】以上説明したように、本発明によれば、
フローティングゲート導電膜の基板表面への垂直投影像
と一方の不純物拡散領域とが一部において相互に重なる
構成としているため、制御ゲート電極と一方の不純物拡
散領域との間に印加した電圧のうち、フローティングゲ
ート導電膜と制御ゲート電極との間の強誘電体膜に印加
される電圧分を増加させることができる。このため、比
較的低い電圧で、強誘電体膜にその抗電圧以上の電圧を
印加することができる。
【図面の簡単な説明】
【図1】本発明の実施例によるMFMIS構造のトラン
ジスタの断面図である。
【図2】図1に示すMFMIS構造のトランジスタ1つ
を1メモリセルとして使用した強誘電体メモリ装置の等
価回路図である。
【図3】図2に示す強誘電体メモリ装置の書込処理を説
明するための、ワード線、ビット線及びメモリセルの模
式図である。
【図4】図1に示すMFMIS構造のトランジスタの電
流電圧特性を示すグラフ、及び図2に示す強誘電体メモ
リ装置の読出処理を説明するための、ワード線、ビット
線及びメモリセルの模式図である。
【図5】従来例によるMFMIS構造のトランジスタの
断面図である。
【図6】図5に示すMFMIS構造のトランジスタ1つ
を1メモリセルとして使用した強誘電体メモリ装置の等
価回路図である。
【符号の説明】
1、100 シリコン基板 2、101 チャネル領域 3S、102S ソース領域 3D、102D ドレイン領域 4、103 ゲート絶縁膜 5、104 フローティングゲート導電膜 6、105 強誘電体膜 7、106 制御ゲート電極 10 ゲート積層構造 20、110 ワード線制御回路 21、111 ビット線制御回路 22、112 信号検出回路 113 ソース線制御回路 WL ワード線 BL ビット線 SL ソース線

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 半導体表面層を有する基板と、 前記基板の半導体表面層の一部の領域上に形成され、基
    板側から順にゲート絶縁膜、フローティングゲート導電
    膜、強誘電体膜、及び制御ゲート電極が積層されたゲー
    ト積層構造と、 前記基板の半導体表面層のうち前記ゲート積層構造の両
    側の領域にそれぞれ形成された2つの不純物拡散領域で
    あって、前記フローティングゲート導電膜の基板表面へ
    の垂直投影像と一方の不純物拡散領域とが一部において
    相互に重なるように配置された2つの不純物拡散領域と
    を有し、 前記フローティングゲート導電膜と前記一方の不純物拡
    散領域との間の静電容量をCFD、前記強誘電体膜の静電
    容量すなわち前記制御ゲート電極と前記フローティング
    ゲート導電膜との間の静電容量をCf としたとき、カッ
    プリング比CFD/(CFD+Cf )が0.2以上になるよ
    うに、前記強誘電体膜、前記ゲート絶縁膜、前記フロー
    ティングゲート導電膜、及び前記一方の不純物拡散領域
    が構成されている強誘電体メモリセル。
  2. 【請求項2】 前記フローティングゲート導電膜の基板
    表面への垂直投影像と他方の不純物拡散領域とが相互に
    重なるように配置され、該垂直投影像と前記一方の拡散
    領域との重なり部分の面積が、該垂直投影像と前記他方
    の拡散領域との重なり部分の面積よりも大きい請求項1
    に記載の強誘電体メモリセル。
  3. 【請求項3】 半導体表面層を有する基板と、前記基板
    の半導体表面層の一部の領域上に形成され、基板側から
    順にゲート絶縁膜、フローティングゲート導電膜、強誘
    電体膜、及び制御ゲート電極が積層されたゲート積層構
    造と、前記基板の半導体表面層のうち前記ゲート積層構
    造の両側の領域にそれぞれ形成された2つの不純物拡散
    領域であって、前記フローティングゲート導電膜の基板
    表面への垂直投影像と一方の不純物拡散領域とが一部に
    おいて相互に重なるように配置された2つの不純物拡散
    領域とを有する強誘電体メモリセルの、前記制御ゲート
    電極と前記一方の不純物拡散領域との間に電圧を印加
    し、前記強誘電体膜に残留分極を発生させることによ
    り、書込処理を行う強誘電体メモリセルの駆動方法。
  4. 【請求項4】 半導体表面層を有する基板と、前記基板
    の半導体表面層の一部の領域上に形成され、基板側から
    順にゲート絶縁膜、フローティングゲート導電膜、強誘
    電体膜、及び制御ゲート電極が積層されたゲート積層構
    造と、前記基板の半導体表面層のうち前記ゲート積層構
    造の両側の領域にそれぞれ形成された2つの不純物拡散
    領域であって、前記フローティングゲート導電膜の基板
    表面への垂直投影像と一方の不純物拡散領域とが一部に
    おいて相互に重なるように配置された2つの不純物拡散
    領域とを有する強誘電体メモリセルが、該基板上に行列
    状に配置されたメモリセル行列構造と、 前記メモリセル行列構造の行ごとに、各行に配置された
    メモリセルの制御ゲート電極同士を接続するワード線
    と、 前記メモリセル行列構造の列ごとに、各列に配置された
    メモリセルの前記一方の不純物拡散領域同士を接続する
    ビット線とを有する強誘電体メモリ装置。
  5. 【請求項5】 全ての前記メモリセルの2つの不純物拡
    散領域に挟まれた半導体表面層の領域に、共通の電位が
    与えられている請求項4に記載の強誘電体メモリ装置。
  6. 【請求項6】 さらに、前記ワード線及びビット線に、
    制御された電圧を印加する制御回路であって、前記ワー
    ド線のうち選択されたワード線に印加される電圧を
    W1、その他のワード線に印加される電圧をVW2、前記
    ビット線のうち選択されたビット線に印加される電圧を
    B1、その他のビット線に印加される電圧をVB2とした
    とき、(VW1−VB1)の絶対値が、前記メモリセルの強
    誘電体膜の自発分極の向きを変化させ得る大きさとな
    り、(VW1−VB2)、(VW2−VB1)、及び(VW1−V
    B2)の絶対値が、前記メモリセルの強誘電体膜の自発分
    極の向きを変化させない大きさとなるように、前記ワー
    ド線及びビット線に電圧を印加する制御回路を有する請
    求項4または5に記載の強誘電体メモリ装置。
  7. 【請求項7】 前記メモリセルの強誘電体膜が第1の向
    きに分極しているときに当該メモリセルが導通状態とな
    るしきい値電圧が第1の電圧であり、該第1の向きとは
    反対の第2の向きに分極しているときに当該メモリセル
    が導通状態となるしきい値電圧が第2の電圧であり、 前記制御回路が、選択されたワード線に前記第1の電圧
    と第2の電圧との中間の電圧を印加し、その他のワード
    線に、メモリセルの強誘電体膜の分極の向きに依らずメ
    モリセルを非導通状態とする電圧を印加し、 さらに、前記ビット線に現れる電気信号を検出する信号
    検出回路を有する請求項6に記載の強誘電体メモリ装
    置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6898105B2 (en) 2002-06-19 2005-05-24 National Institute Of Advanced Industrial Science And Technology Ferroelectric non-volatile memory device having integral capacitor and gate electrode, and driving method of a ferroelectric non-volatile memory device
US7615813B2 (en) 2000-02-17 2009-11-10 Kabushiki Kaisha Toshiba Semiconductor device using fuse/anti-fuse system
CN113078161A (zh) * 2020-01-03 2021-07-06 台湾积体电路制造股份有限公司 集成电路和制造集成电路的方法
US20230223066A1 (en) * 2022-01-07 2023-07-13 Ferroelectric Memory Gmbh Memory cell and methods thereof

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