JPH1197559A - 強誘電体メモリセル、その駆動方法及びメモリ装置 - Google Patents
強誘電体メモリセル、その駆動方法及びメモリ装置Info
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- JPH1197559A JPH1197559A JP9253792A JP25379297A JPH1197559A JP H1197559 A JPH1197559 A JP H1197559A JP 9253792 A JP9253792 A JP 9253792A JP 25379297 A JP25379297 A JP 25379297A JP H1197559 A JPH1197559 A JP H1197559A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 高集積化に適した強誘電体メモリセルを提供
する。 【解決手段】 半導体表面層を有する基板の半導体表面
層の一部の領域上にゲート積層構造が形成されている。
ゲート積層構造は、基板側から順にゲート絶縁膜、フロ
ーティングゲート導電膜、強誘電体膜、及び制御ゲート
電極が積層されて構成される。基板の半導体表面層のう
ちゲート積層構造の両側の領域にそれぞれ２つの不純物
拡散領域が形成されている。フローティングゲート導電
膜の基板表面への垂直投影像と一方の不純物拡散領域と
が一部において相互に重なるように配置されている。フ
ローティングゲート導電膜と一方の不純物拡散領域との
間の静電容量をＣFD、強誘電体膜の静電容量をＣf とし
たとき、カップリング比ＣFD／（ＣFD＋Ｃf ）が０．２
以上になる。
する。 【解決手段】 半導体表面層を有する基板の半導体表面
層の一部の領域上にゲート積層構造が形成されている。
ゲート積層構造は、基板側から順にゲート絶縁膜、フロ
ーティングゲート導電膜、強誘電体膜、及び制御ゲート
電極が積層されて構成される。基板の半導体表面層のう
ちゲート積層構造の両側の領域にそれぞれ２つの不純物
拡散領域が形成されている。フローティングゲート導電
膜の基板表面への垂直投影像と一方の不純物拡散領域と
が一部において相互に重なるように配置されている。フ
ローティングゲート導電膜と一方の不純物拡散領域との
間の静電容量をＣFD、強誘電体膜の静電容量をＣf とし
たとき、カップリング比ＣFD／（ＣFD＋Ｃf ）が０．２
以上になる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリセ
ル及びメモリ装置に関し、特に金属−強誘電体−金属−
絶縁体−半導体（ＭＦＭＩＳ）構造の強誘電体メモリセ
ル及びメモリ装置に関する。
ル及びメモリ装置に関し、特に金属−強誘電体−金属−
絶縁体−半導体（ＭＦＭＩＳ）構造の強誘電体メモリセ
ル及びメモリ装置に関する。
【０００２】
【従来の技術】図５を参照して、従来のＭＦＭＩＳ構造
の強誘電体メモリセルの構造及び動作原理について説明
する。
の強誘電体メモリセルの構造及び動作原理について説明
する。
【０００３】図５（Ａ）は、従来のＭＦＭＩＳ構造の強
誘電体メモリセルの断面図を示す。接地されたｐ型シリ
コン基板１０１の表面層にチャネル領域１０１が画定さ
れ、その両側にそれぞれｎ+ 型のソース領域１０２Ｓ及
びドレイン領域１０２Ｄが形成されている。チャネル領
域１０１の上に、ゲート絶縁膜１０３、フローティング
ゲート導電膜１０４、強誘電体膜１０５、及び制御ゲー
ト電極１０６が積層されている。
誘電体メモリセルの断面図を示す。接地されたｐ型シリ
コン基板１０１の表面層にチャネル領域１０１が画定さ
れ、その両側にそれぞれｎ+ 型のソース領域１０２Ｓ及
びドレイン領域１０２Ｄが形成されている。チャネル領
域１０１の上に、ゲート絶縁膜１０３、フローティング
ゲート導電膜１０４、強誘電体膜１０５、及び制御ゲー
ト電極１０６が積層されている。
【０００４】この１つのトランジスタにより、１ビット
の情報を記憶することができる。以下、書込処理につい
て説明する。制御ゲート電極１０６に、強誘電体膜１０
５の分極を反転させるのに十分な正の電圧を印加し、そ
の後接地電位に戻す。このとき、強誘電体膜１０５に下
向きの残留分極が生ずる。この残留分極のために、シリ
コン基板１００の表面に負電荷が誘起されて、チャネル
領域１０１に反転層が形成される。このため、トランジ
スタは導通状態になる。
の情報を記憶することができる。以下、書込処理につい
て説明する。制御ゲート電極１０６に、強誘電体膜１０
５の分極を反転させるのに十分な正の電圧を印加し、そ
の後接地電位に戻す。このとき、強誘電体膜１０５に下
向きの残留分極が生ずる。この残留分極のために、シリ
コン基板１００の表面に負電荷が誘起されて、チャネル
領域１０１に反転層が形成される。このため、トランジ
スタは導通状態になる。
【０００５】図５（Ｂ）に示すように、制御ゲート電極
１０６に、強誘電体膜１０５の分極を反転させるのに十
分な負の電圧を印加し、その後接地電位に戻す。このと
き、強誘電体膜１０５に上向きの残留分極が生じ、チャ
ネル領域１０１に形成されていた反転層が消滅する。こ
のため、トランジスタは非導通状態になる。
１０６に、強誘電体膜１０５の分極を反転させるのに十
分な負の電圧を印加し、その後接地電位に戻す。このと
き、強誘電体膜１０５に上向きの残留分極が生じ、チャ
ネル領域１０１に形成されていた反転層が消滅する。こ
のため、トランジスタは非導通状態になる。
【０００６】このように、制御ゲート電極１０６に接地
電位を印加している状態で、トランジスタを導通状態と
非導通状態のいずれかの状態に保持することができる。
導通状態と非導通状態を１と０に対応させることによ
り、１ビットの情報を記憶することができる。このトラ
ンジスタのソース、ドレイン間に電圧を印加し、導通状
態を検出することにより、記憶された情報を読みだすこ
とができる。
電位を印加している状態で、トランジスタを導通状態と
非導通状態のいずれかの状態に保持することができる。
導通状態と非導通状態を１と０に対応させることによ
り、１ビットの情報を記憶することができる。このトラ
ンジスタのソース、ドレイン間に電圧を印加し、導通状
態を検出することにより、記憶された情報を読みだすこ
とができる。
【０００７】図６は、ＭＦＭＩＳ構造のトランジスタを
行列状に配置した強誘電体メモリ装置の等価回路図の一
例を示す。１つのＭＦＭＩＳ構造のトランジスタにより
１メモリセルが構成される。図６は、トランジスタを２
行２列に配置された場合を示している。
行列状に配置した強誘電体メモリ装置の等価回路図の一
例を示す。１つのＭＦＭＩＳ構造のトランジスタにより
１メモリセルが構成される。図６は、トランジスタを２
行２列に配置された場合を示している。
【０００８】１行目及び２行目のトランジスタの制御ゲ
ート電極が、それぞれワード線ＷＬ 1 及びＷＬ2 に接続
されている。１行目及び２行目のトランジスタのソース
領域が、それぞれソース線ＳＬ1 及びＳＬ2 に接続され
ている。１列目及び２列目のトランジスタのドレイン領
域が、それぞれビット線ＢＬ1 及びＢＬ2 に接続されて
いる。各トランジスタのチャネル領域は、対応するドレ
イン領域に接続されている。
ート電極が、それぞれワード線ＷＬ 1 及びＷＬ2 に接続
されている。１行目及び２行目のトランジスタのソース
領域が、それぞれソース線ＳＬ1 及びＳＬ2 に接続され
ている。１列目及び２列目のトランジスタのドレイン領
域が、それぞれビット線ＢＬ1 及びＢＬ2 に接続されて
いる。各トランジスタのチャネル領域は、対応するドレ
イン領域に接続されている。
【０００９】各ワード線は、ワード線制御回路１１０に
接続され、各ビット線は、ビット線制御回路１１１及び
検出回路１１２に接続され、各ソース線は、ソース線制
御回路１１３に接続されている。ワード線制御回路１１
０、ビット線制御回路１１１、及びソース線制御回路１
１３は、それぞれ１本のワード線、１本のビット線、及
び１本のソース線に選択的に電圧を印加することができ
る。検出回路１１２は、１本のビット線を選択し、その
ビット線に現れる電気信号を検出することができる。
接続され、各ビット線は、ビット線制御回路１１１及び
検出回路１１２に接続され、各ソース線は、ソース線制
御回路１１３に接続されている。ワード線制御回路１１
０、ビット線制御回路１１１、及びソース線制御回路１
１３は、それぞれ１本のワード線、１本のビット線、及
び１本のソース線に選択的に電圧を印加することができ
る。検出回路１１２は、１本のビット線を選択し、その
ビット線に現れる電気信号を検出することができる。
【００１０】書き込み時には、書き込むべきメモリセル
に対応するワード線とビット線との間に十分な電圧を印
加し、当該メモリセルの強誘電体膜の分極状態を所望の
状態にする。読み出し時には、読み出すべきメモリセル
に対応するソース線とビット線との間の導通状態を検出
する。
に対応するワード線とビット線との間に十分な電圧を印
加し、当該メモリセルの強誘電体膜の分極状態を所望の
状態にする。読み出し時には、読み出すべきメモリセル
に対応するソース線とビット線との間の導通状態を検出
する。
【００１１】
【発明が解決しようとする課題】図６に示す強誘電体メ
モリ装置では、ビット線を選択することにより、特定の
列のメモリセルのチャネル領域に電圧を印加する。この
ため、メモリセルのチャネル領域相互間を列ごとに電気
的に分離する必要がある。この分離構造を採用する必要
があるため、メモリ装置の高集積化が困難になる。
モリ装置では、ビット線を選択することにより、特定の
列のメモリセルのチャネル領域に電圧を印加する。この
ため、メモリセルのチャネル領域相互間を列ごとに電気
的に分離する必要がある。この分離構造を採用する必要
があるため、メモリ装置の高集積化が困難になる。
【００１２】本発明の目的は、高集積化に適した強誘電
体メモリセルを提供することである。
体メモリセルを提供することである。
【００１３】本発明の他の目的は、高集積化に適した強
誘電体メモリ装置を提供することである。
誘電体メモリ装置を提供することである。
【００１４】
【課題を解決するための手段】本発明の一観点による
と、半導体表面層を有する基板と、前記基板の半導体表
面層の一部の領域上に形成され、基板側から順にゲート
絶縁膜、フローティングゲート導電膜、強誘電体膜、及
び制御ゲート電極が積層されたゲート積層構造と、前記
基板の半導体表面層のうち前記ゲート積層構造の両側の
領域にそれぞれ形成された２つの不純物拡散領域であっ
て、前記フローティングゲート導電膜の基板表面への垂
直投影像と一方の不純物拡散領域とが一部において相互
に重なるように配置された２つの不純物拡散領域とを有
し、前記フローティングゲート導電膜と前記一方の不純
物拡散領域との間の静電容量をＣFD、前記強誘電体膜の
静電容量すなわち前記制御ゲート電極と前記フローティ
ングゲート導電膜との間の静電容量をＣf としたとき、
カップリング比ＣFD／（ＣFD＋Ｃf ）が０．２以上にな
るように、前記強誘電体膜、前記ゲート絶縁膜、前記フ
ローティングゲート導電膜、及び前記一方の不純物拡散
領域が構成されている強誘電体メモリセルが提供され
る。
と、半導体表面層を有する基板と、前記基板の半導体表
面層の一部の領域上に形成され、基板側から順にゲート
絶縁膜、フローティングゲート導電膜、強誘電体膜、及
び制御ゲート電極が積層されたゲート積層構造と、前記
基板の半導体表面層のうち前記ゲート積層構造の両側の
領域にそれぞれ形成された２つの不純物拡散領域であっ
て、前記フローティングゲート導電膜の基板表面への垂
直投影像と一方の不純物拡散領域とが一部において相互
に重なるように配置された２つの不純物拡散領域とを有
し、前記フローティングゲート導電膜と前記一方の不純
物拡散領域との間の静電容量をＣFD、前記強誘電体膜の
静電容量すなわち前記制御ゲート電極と前記フローティ
ングゲート導電膜との間の静電容量をＣf としたとき、
カップリング比ＣFD／（ＣFD＋Ｃf ）が０．２以上にな
るように、前記強誘電体膜、前記ゲート絶縁膜、前記フ
ローティングゲート導電膜、及び前記一方の不純物拡散
領域が構成されている強誘電体メモリセルが提供され
る。
【００１５】本発明の他の観点によると、半導体表面層
を有する基板と、前記基板の半導体表面層の一部の領域
上に形成され、基板側から順にゲート絶縁膜、フローテ
ィングゲート導電膜、強誘電体膜、及び制御ゲート電極
が積層されたゲート積層構造と、前記基板の半導体表面
層のうち前記ゲート積層構造の両側の領域にそれぞれ形
成された２つの不純物拡散領域であって、前記フローテ
ィングゲート導電膜の基板表面への垂直投影像と一方の
不純物拡散領域とが一部において相互に重なるように配
置された２つの不純物拡散領域とを有する強誘電体メモ
リセルの、前記制御ゲート電極と前記一方の不純物拡散
領域との間に電圧を印加し、前記強誘電体膜に残留分極
を発生させることにより、書込処理を行う強誘電体メモ
リセルの駆動方法が提供される。
を有する基板と、前記基板の半導体表面層の一部の領域
上に形成され、基板側から順にゲート絶縁膜、フローテ
ィングゲート導電膜、強誘電体膜、及び制御ゲート電極
が積層されたゲート積層構造と、前記基板の半導体表面
層のうち前記ゲート積層構造の両側の領域にそれぞれ形
成された２つの不純物拡散領域であって、前記フローテ
ィングゲート導電膜の基板表面への垂直投影像と一方の
不純物拡散領域とが一部において相互に重なるように配
置された２つの不純物拡散領域とを有する強誘電体メモ
リセルの、前記制御ゲート電極と前記一方の不純物拡散
領域との間に電圧を印加し、前記強誘電体膜に残留分極
を発生させることにより、書込処理を行う強誘電体メモ
リセルの駆動方法が提供される。
【００１６】フローティングゲート導電膜の基板表面へ
の垂直投影像と一方の不純物拡散領域とが一部において
相互に重なる構成としているため、制御ゲート電極と一
方の不純物拡散領域との間に印加した電圧のうち、フロ
ーティングゲート導電膜と制御ゲート電極との間の強誘
電体膜に印加される電圧分を増加させることができる。
このため、比較的低い電圧で、強誘電体膜にその抗電圧
以上の電圧を印加することができる。
の垂直投影像と一方の不純物拡散領域とが一部において
相互に重なる構成としているため、制御ゲート電極と一
方の不純物拡散領域との間に印加した電圧のうち、フロ
ーティングゲート導電膜と制御ゲート電極との間の強誘
電体膜に印加される電圧分を増加させることができる。
このため、比較的低い電圧で、強誘電体膜にその抗電圧
以上の電圧を印加することができる。
【００１７】カップリング比ＣFD／（ＣFD＋Ｃf ）が
０．２以上になるような構成とすることにより、強誘電
体膜に効率的に電圧を印加することができる。
０．２以上になるような構成とすることにより、強誘電
体膜に効率的に電圧を印加することができる。
【００１８】本発明の他の観点によると、半導体表面層
を有する基板と、前記基板の半導体表面層の一部の領域
上に形成され、基板側から順にゲート絶縁膜、フローテ
ィングゲート導電膜、強誘電体膜、及び制御ゲート電極
が積層されたゲート積層構造と、前記基板の半導体表面
層のうち前記ゲート積層構造の両側の領域にそれぞれ形
成された２つの不純物拡散領域であって、前記フローテ
ィングゲート導電膜の基板表面への垂直投影像と一方の
不純物拡散領域とが一部において相互に重なるように配
置された２つの不純物拡散領域とを有する強誘電体メモ
リセルが、該基板上に行列状に配置されたメモリセル行
列構造と、前記メモリセル行列構造の行ごとに、各行に
配置されたメモリセルの制御ゲート電極同士を接続する
ワード線と、前記メモリセル行列構造の列ごとに、各列
に配置されたメモリセルの前記一方の不純物拡散領域同
士を接続するビット線とを有する強誘電体メモリ装置が
提供される。
を有する基板と、前記基板の半導体表面層の一部の領域
上に形成され、基板側から順にゲート絶縁膜、フローテ
ィングゲート導電膜、強誘電体膜、及び制御ゲート電極
が積層されたゲート積層構造と、前記基板の半導体表面
層のうち前記ゲート積層構造の両側の領域にそれぞれ形
成された２つの不純物拡散領域であって、前記フローテ
ィングゲート導電膜の基板表面への垂直投影像と一方の
不純物拡散領域とが一部において相互に重なるように配
置された２つの不純物拡散領域とを有する強誘電体メモ
リセルが、該基板上に行列状に配置されたメモリセル行
列構造と、前記メモリセル行列構造の行ごとに、各行に
配置されたメモリセルの制御ゲート電極同士を接続する
ワード線と、前記メモリセル行列構造の列ごとに、各列
に配置されたメモリセルの前記一方の不純物拡散領域同
士を接続するビット線とを有する強誘電体メモリ装置が
提供される。
【００１９】ワード線のうち選択されたワード線に印加
される電圧をＶW1、その他のワード線に印加される電圧
をＶW2、ビット線のうち選択されたビット線に印加され
る電圧をＶB1、その他のビット線に印加される電圧をＶ
B2としたとき、（ＶW1−ＶB1）の絶対値が、メモリセル
の強誘電体膜の自発分極の向きを変化させ得る大きさと
なり、（ＶW1−ＶB2）、（ＶW2−ＶB1）、及び（ＶW1−
ＶB2）の絶対値が、前記メモリセルの強誘電体膜の自発
分極の向きを変化させない大きさとなるようにワード線
及びビット線に電圧を印加すると、選択されたワード線
とビット線との交差箇所にあるメモリセルのみに対し
て、強誘電体膜の自発分極を変化させることができる。
される電圧をＶW1、その他のワード線に印加される電圧
をＶW2、ビット線のうち選択されたビット線に印加され
る電圧をＶB1、その他のビット線に印加される電圧をＶ
B2としたとき、（ＶW1−ＶB1）の絶対値が、メモリセル
の強誘電体膜の自発分極の向きを変化させ得る大きさと
なり、（ＶW1−ＶB2）、（ＶW2−ＶB1）、及び（ＶW1−
ＶB2）の絶対値が、前記メモリセルの強誘電体膜の自発
分極の向きを変化させない大きさとなるようにワード線
及びビット線に電圧を印加すると、選択されたワード線
とビット線との交差箇所にあるメモリセルのみに対し
て、強誘電体膜の自発分極を変化させることができる。
【００２０】
【発明の実施の形態】図１は、本発明の実施例によるＭ
ＦＭＩＳ構造トランジスタの断面図を示す。このトラン
ジスタ１つで１つのメモリセルが構成される。ｐ型導電
性を付与されたシリコン基板１の一部の領域上にゲート
積層構造１０が形成されている。ゲート積層構造１０
は、下層から順番にゲート絶縁膜４、フローティングゲ
ート導電膜５、強誘電体膜６、及び制御ゲート電極７が
積層された構造を有する。
ＦＭＩＳ構造トランジスタの断面図を示す。このトラン
ジスタ１つで１つのメモリセルが構成される。ｐ型導電
性を付与されたシリコン基板１の一部の領域上にゲート
積層構造１０が形成されている。ゲート積層構造１０
は、下層から順番にゲート絶縁膜４、フローティングゲ
ート導電膜５、強誘電体膜６、及び制御ゲート電極７が
積層された構造を有する。
【００２１】ゲート絶縁膜４は、例えば厚さ１０ｎｍの
ＳｉＯ2 膜であり、熱酸化により形成される。
ＳｉＯ2 膜であり、熱酸化により形成される。
【００２２】フローティングゲート導電膜５は、例え
ば、厚さ４５０ｎｍのポリシリコン膜と厚さ５０ｎｍの
酸化イリジウム（ＩｒＯ2 ）膜と厚さ１００ｎｍのイリ
ジウム（Ｉｒ）膜がこの順番に積層されて構成される。
ポリシリコン膜には、リン（Ｐ）が濃度１×１０20ｃｍ
-3だけドープされ、ｎ型導電性が付与されている。
ば、厚さ４５０ｎｍのポリシリコン膜と厚さ５０ｎｍの
酸化イリジウム（ＩｒＯ2 ）膜と厚さ１００ｎｍのイリ
ジウム（Ｉｒ）膜がこの順番に積層されて構成される。
ポリシリコン膜には、リン（Ｐ）が濃度１×１０20ｃｍ
-3だけドープされ、ｎ型導電性が付与されている。
【００２３】ポリシリコン膜は、例えばシリコンをター
ゲットとし、Ａｒ雰囲気中でスパッタリングすることに
より形成される。ＩｒＯ2 膜は、例えばＩｒのターゲッ
トをＡｒとＯ2 の混合雰囲気中で反応性スパッタリング
することにより形成される。Ｉｒ膜は、例えばＩｒのタ
ーゲットをＡｒ雰囲気中でスパッタリングすることによ
り形成される。ＩｒＯ2 膜とＩｒ膜は、その上に良好な
ペロブスカイト構造の強誘電体膜を形成するために挿入
されたものである。また、ＩｒＯ2 膜は、拡散バリア層
としても機能する。
ゲットとし、Ａｒ雰囲気中でスパッタリングすることに
より形成される。ＩｒＯ2 膜は、例えばＩｒのターゲッ
トをＡｒとＯ2 の混合雰囲気中で反応性スパッタリング
することにより形成される。Ｉｒ膜は、例えばＩｒのタ
ーゲットをＡｒ雰囲気中でスパッタリングすることによ
り形成される。ＩｒＯ2 膜とＩｒ膜は、その上に良好な
ペロブスカイト構造の強誘電体膜を形成するために挿入
されたものである。また、ＩｒＯ2 膜は、拡散バリア層
としても機能する。
【００２４】強誘電体膜６は、例えば厚さ２００ｎｍの
ＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）膜である。ＳＢＴ膜
は、例えばゾルゲル法により形成することができる。よ
り詳細には、基板表面上に出発原料となる混合アルコキ
シド溶液をスピン塗布し、温度２５０℃で乾燥させる。
これを４回繰り返した後、Ｏ2 雰囲気中で温度を６５０
℃とし３０分間の仮焼成を行う。その後、Ｏ2 雰囲気中
で温度を８００℃とし、３０分間の結晶化熱処理を行
う。
ＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）膜である。ＳＢＴ膜
は、例えばゾルゲル法により形成することができる。よ
り詳細には、基板表面上に出発原料となる混合アルコキ
シド溶液をスピン塗布し、温度２５０℃で乾燥させる。
これを４回繰り返した後、Ｏ2 雰囲気中で温度を６５０
℃とし３０分間の仮焼成を行う。その後、Ｏ2 雰囲気中
で温度を８００℃とし、３０分間の結晶化熱処理を行
う。
【００２５】制御ゲート電極７は、下層の厚さ５０ｎｍ
のＩｒＯ2 膜と上層の厚さ２００ｎｍのＩｒ膜の２層に
より構成される。
のＩｒＯ2 膜と上層の厚さ２００ｎｍのＩｒ膜の２層に
より構成される。
【００２６】ゲート絶縁膜４から制御ゲート電極７まで
の積層構造のパターニングは、例えばＣＦ4 とＡｒの混
合ガスを用いた反応性イオンエッチング（ＲＩＥ）によ
り行うことができる。
の積層構造のパターニングは、例えばＣＦ4 とＡｒの混
合ガスを用いた反応性イオンエッチング（ＲＩＥ）によ
り行うことができる。
【００２７】シリコン基板１の表面層のうちゲート積層
構造１０の両側にそれぞれｎ+ 型の不純物拡散領域３Ｓ
と３Ｄが形成されている。フローティングゲート導電膜
５の基板表面への垂直投影像と一方の不純物拡散領域と
が一部において相互に重なるような構成とされている。
ここでは、重なりを有する方の不純物拡散領域をドレイ
ン領域３Ｄと呼び、もう一方をソース領域３Ｓと呼ぶこ
ととする。
構造１０の両側にそれぞれｎ+ 型の不純物拡散領域３Ｓ
と３Ｄが形成されている。フローティングゲート導電膜
５の基板表面への垂直投影像と一方の不純物拡散領域と
が一部において相互に重なるような構成とされている。
ここでは、重なりを有する方の不純物拡散領域をドレイ
ン領域３Ｄと呼び、もう一方をソース領域３Ｓと呼ぶこ
ととする。
【００２８】なお、ドレイン領域３Ｄと同様に、ソース
領域３Ｓもフローティングゲート導電膜５の基板表面へ
の垂直投影像と重なるような構成としてもよい。このと
き、フローティングゲート導電膜５の基板表面への垂直
投影像とドレイン領域３Ｄとの重なりの面積がソース領
域３Ｓとの重なりの面積よりも大きくなるような構成と
する。
領域３Ｓもフローティングゲート導電膜５の基板表面へ
の垂直投影像と重なるような構成としてもよい。このと
き、フローティングゲート導電膜５の基板表面への垂直
投影像とドレイン領域３Ｄとの重なりの面積がソース領
域３Ｓとの重なりの面積よりも大きくなるような構成と
する。
【００２９】ソース領域３Ｓは、例えばゲート積層構造
１０をマスクとして、ほぼ垂直方向から加速エネルギ３
０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でＡｓイオ
ンを注入することにより形成する。ドレイン領域３Ｄ
は、例えばゲート積層構造１０をマスクとして、入射角
６０°、加速エネルギ６０ｋｅＶ、ドーズ量１×１０15
ｃｍ-2の条件でＡｓイオンを注入することにより形成す
る。イオン注入後、活性化熱処理を行う。
１０をマスクとして、ほぼ垂直方向から加速エネルギ３
０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でＡｓイオ
ンを注入することにより形成する。ドレイン領域３Ｄ
は、例えばゲート積層構造１０をマスクとして、入射角
６０°、加速エネルギ６０ｋｅＶ、ドーズ量１×１０15
ｃｍ-2の条件でＡｓイオンを注入することにより形成す
る。イオン注入後、活性化熱処理を行う。
【００３０】斜め方向からイオン注入することにより、
ドレイン領域３Ｄをゲート積層構造１０の端部からその
下方にもぐり込ませることができる。このようにして、
フローティングゲート導電膜５を基板表面に垂直投影し
た像が、ドレイン領域３Ｄと重なるような構造が得られ
る。このような構造を得るためには、ドレイン領域３Ｄ
形成のためのイオン注入の入射角を４５〜７０°とする
ことが好ましい。
ドレイン領域３Ｄをゲート積層構造１０の端部からその
下方にもぐり込ませることができる。このようにして、
フローティングゲート導電膜５を基板表面に垂直投影し
た像が、ドレイン領域３Ｄと重なるような構造が得られ
る。このような構造を得るためには、ドレイン領域３Ｄ
形成のためのイオン注入の入射角を４５〜７０°とする
ことが好ましい。
【００３１】例えば、ゲート積層構造１０の図の横方向
（電流の流れる方向）の長さが０．６μｍ、ゲート幅が
５μｍ、ゲート積層構造１０とドレイン領域３Ｄとの重
なり部分の図の横方向の長さが０．３μｍである。
（電流の流れる方向）の長さが０．６μｍ、ゲート幅が
５μｍ、ゲート積層構造１０とドレイン領域３Ｄとの重
なり部分の図の横方向の長さが０．３μｍである。
【００３２】次に、図１に示すメモリセルへの書込方法
について説明する。ドレイン領域３Ｄと制御ゲート電極
７との間に電圧を印加し、強誘電体膜６内に電界を発生
させることにより、強誘電体膜６に残留分極を生じさせ
る。印加する電圧の極性により、残留分極の向きを制御
することができる。
について説明する。ドレイン領域３Ｄと制御ゲート電極
７との間に電圧を印加し、強誘電体膜６内に電界を発生
させることにより、強誘電体膜６に残留分極を生じさせ
る。印加する電圧の極性により、残留分極の向きを制御
することができる。
【００３３】次に、ゲート積層構造１０とドレイン領域
３Ｄとの重なり部分の長さの好適値について考察する。
フローティングゲート導電膜５とドレイン領域３Ｄとの
間の静電容量をＣFD、強誘電体膜６の静電容量すなわち
制御ゲート電極７とフローティングゲート導電膜５との
間の静電容量をＣf 、ドレイン領域３Ｄと制御ゲート電
極１０との間の電圧をＶGDとする。このとき、強誘電体
膜６に印加される電圧Ｖf は、
３Ｄとの重なり部分の長さの好適値について考察する。
フローティングゲート導電膜５とドレイン領域３Ｄとの
間の静電容量をＣFD、強誘電体膜６の静電容量すなわち
制御ゲート電極７とフローティングゲート導電膜５との
間の静電容量をＣf 、ドレイン領域３Ｄと制御ゲート電
極１０との間の電圧をＶGDとする。このとき、強誘電体
膜６に印加される電圧Ｖf は、
【００３４】
【数１】 Ｖf ＝（ＣFD／（ＣFD＋Ｃf ））×ＶGD …（１） と表される。ここで、ＣFD／（ＣFD＋Ｃf ）をカップリ
ング比と呼ぶ。上記実施例で説明した寸法の場合、カッ
プリング比は約０．２８となる。なお、ＳＢＴの比誘電
率を１００、ＳｉＯ2 の比誘電率を３．９とした。
ング比と呼ぶ。上記実施例で説明した寸法の場合、カッ
プリング比は約０．２８となる。なお、ＳＢＴの比誘電
率を１００、ＳｉＯ2 の比誘電率を３．９とした。
【００３５】ＳＢＴの抗電界は標準値で約５０ｋＶ／ｃ
ｍであるから、この場合の抗電圧、すなわち強誘電体膜
の残留分極を反転させることができる最小の電圧は約１
Ｖになる。従って、強誘電体膜６の分極を反転させるた
めの制御ゲート電極７とドレイン領域３Ｄ間の電圧ＶGD
は、式（１）においてＶf に１Ｖ、ＣFD／（ＣFD＋
Ｃ f ）に０．２８を代入し、約３．６Ｖとなる。カップ
リング比が小さくなると、分極を反転させるための制御
ゲート電極７とドレイン領域３Ｄ間の電圧ＶGDが大きく
なる。このため、カップリング比を０．２以上とするこ
とが好ましい。カップリング比が０．２のとき、分極を
反転させるための制御ゲート電極７とドレイン領域３Ｄ
間の電圧ＶGDが５Ｖになる。
ｍであるから、この場合の抗電圧、すなわち強誘電体膜
の残留分極を反転させることができる最小の電圧は約１
Ｖになる。従って、強誘電体膜６の分極を反転させるた
めの制御ゲート電極７とドレイン領域３Ｄ間の電圧ＶGD
は、式（１）においてＶf に１Ｖ、ＣFD／（ＣFD＋
Ｃ f ）に０．２８を代入し、約３．６Ｖとなる。カップ
リング比が小さくなると、分極を反転させるための制御
ゲート電極７とドレイン領域３Ｄ間の電圧ＶGDが大きく
なる。このため、カップリング比を０．２以上とするこ
とが好ましい。カップリング比が０．２のとき、分極を
反転させるための制御ゲート電極７とドレイン領域３Ｄ
間の電圧ＶGDが５Ｖになる。
【００３６】強誘電体膜６の厚さを２００ｎｍ、比誘電
率を１００、ゲート絶縁膜４の厚さを１０ｎｍ、比誘電
率を３．９とした場合、カップリング比を０．２以上と
するためには、フローティングゲート導電膜５を基板表
面へ垂直投影した像とドレイン領域３Ｄとの重なり部分
の面積を、その像の全面積の０．３２以上とする必要が
ある。フローティングゲート導電膜５の加工長が０．６
μｍの場合には、この重なり部分の横方向の深さが０．
１９μｍ以上となる。
率を１００、ゲート絶縁膜４の厚さを１０ｎｍ、比誘電
率を３．９とした場合、カップリング比を０．２以上と
するためには、フローティングゲート導電膜５を基板表
面へ垂直投影した像とドレイン領域３Ｄとの重なり部分
の面積を、その像の全面積の０．３２以上とする必要が
ある。フローティングゲート導電膜５の加工長が０．６
μｍの場合には、この重なり部分の横方向の深さが０．
１９μｍ以上となる。
【００３７】なお、重なり部分の横方向の深さの好適値
は、強誘電体膜の比誘電率、強誘電体膜とゲート絶縁膜
との膜厚比によって変動する。強誘電体膜として比誘電
率３０のＬｉＮｂＯ3 、比誘電率２０のＹＭｎＯ3 、比
誘電率４３〜７５のＳｒ2 Ｎｂ2 Ｏ7 等を用いると、重
なり部分の横方向の深さをより浅くすることができる。
は、強誘電体膜の比誘電率、強誘電体膜とゲート絶縁膜
との膜厚比によって変動する。強誘電体膜として比誘電
率３０のＬｉＮｂＯ3 、比誘電率２０のＹＭｎＯ3 、比
誘電率４３〜７５のＳｒ2 Ｎｂ2 Ｏ7 等を用いると、重
なり部分の横方向の深さをより浅くすることができる。
【００３８】図１ではｐ型シリコン基板にＭＦＭＩＳ構
造のトランジスタを形成する場合を示したが、シリコン
基板の表面層にｐ型ウェルを形成し、このウェル内にＭ
ＦＭＩＳ構造のトランジスタを形成してもよい。
造のトランジスタを形成する場合を示したが、シリコン
基板の表面層にｐ型ウェルを形成し、このウェル内にＭ
ＦＭＩＳ構造のトランジスタを形成してもよい。
【００３９】図２は、図１のメモリセルを用いた強誘電
体メモリ装置の等価回路図を示す。図１に示すメモリセ
ルが行列状に配置されている。図２では、２行２列部分
を代表して示している。各メモリセルのソース領域及び
チャネル領域には、接地電位が印加されている。図１に
示すＭＦＭＩＳ構造トランジスタがｐ型ウェル内に形成
される場合には、ｐ型ウェルを接地する。
体メモリ装置の等価回路図を示す。図１に示すメモリセ
ルが行列状に配置されている。図２では、２行２列部分
を代表して示している。各メモリセルのソース領域及び
チャネル領域には、接地電位が印加されている。図１に
示すＭＦＭＩＳ構造トランジスタがｐ型ウェル内に形成
される場合には、ｐ型ウェルを接地する。
【００４０】メモリセルの行列構造の各行に配置された
メモリセルの制御ゲート電極同士が行ごとにワード線Ｗ
Ｌにより接続されている。各ワード線は、ワード線制御
回路２０に接続されている。また、各列に配置されたメ
モリセルのドレイン領域同士が列ごとにビット線ＢＬに
より接続されている。各ビット線は、ビット線制御回路
２１及び信号検出回路２２に接続されている。
メモリセルの制御ゲート電極同士が行ごとにワード線Ｗ
Ｌにより接続されている。各ワード線は、ワード線制御
回路２０に接続されている。また、各列に配置されたメ
モリセルのドレイン領域同士が列ごとにビット線ＢＬに
より接続されている。各ビット線は、ビット線制御回路
２１及び信号検出回路２２に接続されている。
【００４１】ワード線制御回路２０及びビット線制御回
路２１は、それぞれ各ワード線ＷＬ及び各ビット線ＢＬ
に対し選択的に所定の電圧を印加することができる。信
号検出回路２２は、各ビット線ＢＬに発生した電気信号
を選択的に検出することができる。
路２１は、それぞれ各ワード線ＷＬ及び各ビット線ＢＬ
に対し選択的に所定の電圧を印加することができる。信
号検出回路２２は、各ビット線ＢＬに発生した電気信号
を選択的に検出することができる。
【００４２】次に、図３を参照して図２に示す強誘電体
メモリ装置への書込処理について説明する。図３（Ａ）
及び（Ｂ）は、格子状に配置されたワード線とビット
線、及びその交差箇所に配置されたメモリセルを模式的
に示す。以下の説明では、強誘電体膜の分極を反転させ
るために必要な制御ゲート電極とドレイン領域との間の
抗電圧をＶCCとする。
メモリ装置への書込処理について説明する。図３（Ａ）
及び（Ｂ）は、格子状に配置されたワード線とビット
線、及びその交差箇所に配置されたメモリセルを模式的
に示す。以下の説明では、強誘電体膜の分極を反転させ
るために必要な制御ゲート電極とドレイン領域との間の
抗電圧をＶCCとする。
【００４３】図３（Ａ）に示すｎ番目のワード線ＷＬn
とｍ番目のビット線ＢＬm との交差箇所に配置されたメ
モリセルに書き込む場合を考える。ｎ番目のワード線Ｗ
Ｌnに抗電圧ＶCCを印加し、その他のワード線に抗電圧
ＶCCの１／３の電圧を印加する。ｍ番目のビット線ＢＬ
m に接地電位を印加し、その他のビット線に抗電圧Ｖ CC
の２／３の電圧を印加する。
とｍ番目のビット線ＢＬm との交差箇所に配置されたメ
モリセルに書き込む場合を考える。ｎ番目のワード線Ｗ
Ｌnに抗電圧ＶCCを印加し、その他のワード線に抗電圧
ＶCCの１／３の電圧を印加する。ｍ番目のビット線ＢＬ
m に接地電位を印加し、その他のビット線に抗電圧Ｖ CC
の２／３の電圧を印加する。
【００４４】ｎ行ｍ列目のメモリセルの制御ゲート電極
とドレイン領域間には、抗電圧ＶCCが印加されるため、
印加電圧を解除しても強誘電体膜に所定の方向の残留分
極が残る。この場合には、図１に示す強誘電体膜６に上
向きの残留分極が残る。
とドレイン領域間には、抗電圧ＶCCが印加されるため、
印加電圧を解除しても強誘電体膜に所定の方向の残留分
極が残る。この場合には、図１に示す強誘電体膜６に上
向きの残留分極が残る。
【００４５】他のメモリセルにおいては、制御ゲート電
極とドレイン領域間に、抗電圧ＶCCの１／３の電圧しか
印加されない。従って、強誘電体膜の残留分極の向きは
変化しない。すなわち、電圧印加前の分極状態が保持さ
れる。
極とドレイン領域間に、抗電圧ＶCCの１／３の電圧しか
印加されない。従って、強誘電体膜の残留分極の向きは
変化しない。すなわち、電圧印加前の分極状態が保持さ
れる。
【００４６】図３（Ｂ）は、ｎ行ｍ列目のメモリセルの
強誘電体膜の残留分極の向きを下向きにする場合を示
す。ｎ番目のワード線ＷＬn に接地電位を印加し、その
他のワード線に抗電圧ＶCCの２／３の電圧を印加する。
ｍ番目のビット線ＢＬm に抗電圧ＶCCを印加し、その他
のビット線に抗電圧ＶCCの１／３の電圧を印加する。
強誘電体膜の残留分極の向きを下向きにする場合を示
す。ｎ番目のワード線ＷＬn に接地電位を印加し、その
他のワード線に抗電圧ＶCCの２／３の電圧を印加する。
ｍ番目のビット線ＢＬm に抗電圧ＶCCを印加し、その他
のビット線に抗電圧ＶCCの１／３の電圧を印加する。
【００４７】この場合も、図３（Ａ）の場合と同様に、
ｎ行ｍ列目のメモリセルにおいてのみ、制御ゲート電極
とドレイン領域間に抗電圧ＶCCが印加され、その他のメ
モリセルにおいては、抗電圧ＶCCの１／３の電圧しか印
加されない。また、ｎ行ｍ列目のメモリセルに印加され
る電極の向きが図３（Ａ）の場合と逆であるため、強誘
電体膜に下向きの残留分極が発生する。
ｎ行ｍ列目のメモリセルにおいてのみ、制御ゲート電極
とドレイン領域間に抗電圧ＶCCが印加され、その他のメ
モリセルにおいては、抗電圧ＶCCの１／３の電圧しか印
加されない。また、ｎ行ｍ列目のメモリセルに印加され
る電極の向きが図３（Ａ）の場合と逆であるため、強誘
電体膜に下向きの残留分極が発生する。
【００４８】このように、行列状に配置されたメモリセ
ルのうち１つのメモリセルみを選択し、そのメモリセル
の強誘電体膜の分極状態を制御することができる。
ルのうち１つのメモリセルみを選択し、そのメモリセル
の強誘電体膜の分極状態を制御することができる。
【００４９】なお、同一行内の複数のメモリセルまたは
同一列内の複数のメモリセルを選択してもよい。この場
合、選択されたワード線とビット線、及び選択されなか
ったワード線とビット線に印加する電圧は、上述の場合
と同様でよい。
同一列内の複数のメモリセルを選択してもよい。この場
合、選択されたワード線とビット線、及び選択されなか
ったワード線とビット線に印加する電圧は、上述の場合
と同様でよい。
【００５０】なお、各ワード線及びビット線に印加され
る電圧を、必ずしも抗電圧ＶCCの１／３及び２／３にす
る必要はない。ワード線のうち選択されたメモリセルに
接続されたワード線に印加される電圧をＶW1、その他の
ワード線に印加される電圧をＶW2、ビット線のうち選択
されたメモリセルに接続されたビット線に印加される電
圧をＶB1、その他のビット線に印加される電圧をＶB2と
したとき、（ＶW1−Ｖ B1）の絶対値が、抗電圧ＶCCより
も大きくなり、（ＶW1−ＶB2）、（ＶW2−ＶB1）、及び
（ＶW1−ＶB2）の絶対値が、抗電圧ＶCCよりも小さくな
るようにしてもよい。
る電圧を、必ずしも抗電圧ＶCCの１／３及び２／３にす
る必要はない。ワード線のうち選択されたメモリセルに
接続されたワード線に印加される電圧をＶW1、その他の
ワード線に印加される電圧をＶW2、ビット線のうち選択
されたメモリセルに接続されたビット線に印加される電
圧をＶB1、その他のビット線に印加される電圧をＶB2と
したとき、（ＶW1−Ｖ B1）の絶対値が、抗電圧ＶCCより
も大きくなり、（ＶW1−ＶB2）、（ＶW2−ＶB1）、及び
（ＶW1−ＶB2）の絶対値が、抗電圧ＶCCよりも小さくな
るようにしてもよい。
【００５１】次に、図４を参照して、図２に示す強誘電
体メモリ装置の読出処理について説明する。
体メモリ装置の読出処理について説明する。
【００５２】図４（Ａ）は、各メモリセルの電流電圧特
性を示す。図中の曲線ａ及びｂは、それぞれ図１に示す
強誘電体膜６に下向き及び上向きの残留分極が発生して
いる場合に対応する。メモリセルが曲線ａ及びｂの状態
の場合のしきい値電圧を、それぞれＶTL及びＶTHとす
る。
性を示す。図中の曲線ａ及びｂは、それぞれ図１に示す
強誘電体膜６に下向き及び上向きの残留分極が発生して
いる場合に対応する。メモリセルが曲線ａ及びｂの状態
の場合のしきい値電圧を、それぞれＶTL及びＶTHとす
る。
【００５３】図４（Ｂ）は、格子状に配置されたワード
線とビット線、及びその交差箇所に配置されたメモリセ
ルを模式的に示す。ｎ行ｍ列目のメモリセルの情報を読
み出す場合を考える。ｎ番目のワード線ＷＬn に、しき
い値電圧ＶTLとＶTHとの中間の電圧ＶSEL を印加し、そ
の他のワード線にＶTLよりも低い電圧ＶNSELを印加す
る。
線とビット線、及びその交差箇所に配置されたメモリセ
ルを模式的に示す。ｎ行ｍ列目のメモリセルの情報を読
み出す場合を考える。ｎ番目のワード線ＷＬn に、しき
い値電圧ＶTLとＶTHとの中間の電圧ＶSEL を印加し、そ
の他のワード線にＶTLよりも低い電圧ＶNSELを印加す
る。
【００５４】ｎ番目のワード線に接続されたメモリセル
は、図４（Ａ）の曲線ａに相当する状態のときには導通
し、曲線ｂに相当する状態のときには非導通になる。ま
た、その他のワード線に接続されたメモリセルは、曲線
ａ及びｂのいずれの状態であっても非導通になる。図２
に示すビット線制御回路２１からｍ番目のビット線ＢＬ
m にある電気信号を与え、信号検出回路２２でビット線
ＢＬm に現れる電気信号を検出することにより、ｎ行ｍ
列目のメモリセルの情報を読み出すことができる。
は、図４（Ａ）の曲線ａに相当する状態のときには導通
し、曲線ｂに相当する状態のときには非導通になる。ま
た、その他のワード線に接続されたメモリセルは、曲線
ａ及びｂのいずれの状態であっても非導通になる。図２
に示すビット線制御回路２１からｍ番目のビット線ＢＬ
m にある電気信号を与え、信号検出回路２２でビット線
ＢＬm に現れる電気信号を検出することにより、ｎ行ｍ
列目のメモリセルの情報を読み出すことができる。
【００５５】なお、この場合、ｎ番目のワード線ＷＬn
に接続された複数のメモリセルの情報を同時に読みだす
ことも可能である。
に接続された複数のメモリセルの情報を同時に読みだす
ことも可能である。
【００５６】上記実施例によれば、図２に示すように、
全てのメモリセルのソース領域とチャネル領域に、共通
の電位が与えられている。このため、複数のメモリセル
のソース領域及びチャネル領域相互間を電気的に絶縁す
る必要がない。また、１群のワード線と１群のビット線
のみで、書込時と読出時の双方において特定のメモリセ
ルを選択することができる。このため、高集積化を図る
ことが容易である。
全てのメモリセルのソース領域とチャネル領域に、共通
の電位が与えられている。このため、複数のメモリセル
のソース領域及びチャネル領域相互間を電気的に絶縁す
る必要がない。また、１群のワード線と１群のビット線
のみで、書込時と読出時の双方において特定のメモリセ
ルを選択することができる。このため、高集積化を図る
ことが容易である。
【００５７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
フローティングゲート導電膜の基板表面への垂直投影像
と一方の不純物拡散領域とが一部において相互に重なる
構成としているため、制御ゲート電極と一方の不純物拡
散領域との間に印加した電圧のうち、フローティングゲ
ート導電膜と制御ゲート電極との間の強誘電体膜に印加
される電圧分を増加させることができる。このため、比
較的低い電圧で、強誘電体膜にその抗電圧以上の電圧を
印加することができる。
フローティングゲート導電膜の基板表面への垂直投影像
と一方の不純物拡散領域とが一部において相互に重なる
構成としているため、制御ゲート電極と一方の不純物拡
散領域との間に印加した電圧のうち、フローティングゲ
ート導電膜と制御ゲート電極との間の強誘電体膜に印加
される電圧分を増加させることができる。このため、比
較的低い電圧で、強誘電体膜にその抗電圧以上の電圧を
印加することができる。
【図１】本発明の実施例によるＭＦＭＩＳ構造のトラン
ジスタの断面図である。
ジスタの断面図である。
【図２】図１に示すＭＦＭＩＳ構造のトランジスタ１つ
を１メモリセルとして使用した強誘電体メモリ装置の等
価回路図である。
を１メモリセルとして使用した強誘電体メモリ装置の等
価回路図である。
【図３】図２に示す強誘電体メモリ装置の書込処理を説
明するための、ワード線、ビット線及びメモリセルの模
式図である。
明するための、ワード線、ビット線及びメモリセルの模
式図である。
【図４】図１に示すＭＦＭＩＳ構造のトランジスタの電
流電圧特性を示すグラフ、及び図２に示す強誘電体メモ
リ装置の読出処理を説明するための、ワード線、ビット
線及びメモリセルの模式図である。
流電圧特性を示すグラフ、及び図２に示す強誘電体メモ
リ装置の読出処理を説明するための、ワード線、ビット
線及びメモリセルの模式図である。
【図５】従来例によるＭＦＭＩＳ構造のトランジスタの
断面図である。
断面図である。
【図６】図５に示すＭＦＭＩＳ構造のトランジスタ１つ
を１メモリセルとして使用した強誘電体メモリ装置の等
価回路図である。
を１メモリセルとして使用した強誘電体メモリ装置の等
価回路図である。
１、１００ シリコン基板 ２、１０１ チャネル領域 ３Ｓ、１０２Ｓ ソース領域 ３Ｄ、１０２Ｄ ドレイン領域 ４、１０３ ゲート絶縁膜 ５、１０４ フローティングゲート導電膜 ６、１０５ 強誘電体膜 ７、１０６ 制御ゲート電極 １０ ゲート積層構造 ２０、１１０ ワード線制御回路 ２１、１１１ ビット線制御回路 ２２、１１２ 信号検出回路 １１３ ソース線制御回路 ＷＬ ワード線 ＢＬ ビット線 ＳＬ ソース線
Claims (7)
- 【請求項１】 半導体表面層を有する基板と、 前記基板の半導体表面層の一部の領域上に形成され、基
板側から順にゲート絶縁膜、フローティングゲート導電
膜、強誘電体膜、及び制御ゲート電極が積層されたゲー
ト積層構造と、 前記基板の半導体表面層のうち前記ゲート積層構造の両
側の領域にそれぞれ形成された２つの不純物拡散領域で
あって、前記フローティングゲート導電膜の基板表面へ
の垂直投影像と一方の不純物拡散領域とが一部において
相互に重なるように配置された２つの不純物拡散領域と
を有し、 前記フローティングゲート導電膜と前記一方の不純物拡
散領域との間の静電容量をＣFD、前記強誘電体膜の静電
容量すなわち前記制御ゲート電極と前記フローティング
ゲート導電膜との間の静電容量をＣf としたとき、カッ
プリング比ＣFD／（ＣFD＋Ｃf ）が０．２以上になるよ
うに、前記強誘電体膜、前記ゲート絶縁膜、前記フロー
ティングゲート導電膜、及び前記一方の不純物拡散領域
が構成されている強誘電体メモリセル。 - 【請求項２】 前記フローティングゲート導電膜の基板
表面への垂直投影像と他方の不純物拡散領域とが相互に
重なるように配置され、該垂直投影像と前記一方の拡散
領域との重なり部分の面積が、該垂直投影像と前記他方
の拡散領域との重なり部分の面積よりも大きい請求項１
に記載の強誘電体メモリセル。 - 【請求項３】 半導体表面層を有する基板と、前記基板
の半導体表面層の一部の領域上に形成され、基板側から
順にゲート絶縁膜、フローティングゲート導電膜、強誘
電体膜、及び制御ゲート電極が積層されたゲート積層構
造と、前記基板の半導体表面層のうち前記ゲート積層構
造の両側の領域にそれぞれ形成された２つの不純物拡散
領域であって、前記フローティングゲート導電膜の基板
表面への垂直投影像と一方の不純物拡散領域とが一部に
おいて相互に重なるように配置された２つの不純物拡散
領域とを有する強誘電体メモリセルの、前記制御ゲート
電極と前記一方の不純物拡散領域との間に電圧を印加
し、前記強誘電体膜に残留分極を発生させることによ
り、書込処理を行う強誘電体メモリセルの駆動方法。 - 【請求項４】 半導体表面層を有する基板と、前記基板
の半導体表面層の一部の領域上に形成され、基板側から
順にゲート絶縁膜、フローティングゲート導電膜、強誘
電体膜、及び制御ゲート電極が積層されたゲート積層構
造と、前記基板の半導体表面層のうち前記ゲート積層構
造の両側の領域にそれぞれ形成された２つの不純物拡散
領域であって、前記フローティングゲート導電膜の基板
表面への垂直投影像と一方の不純物拡散領域とが一部に
おいて相互に重なるように配置された２つの不純物拡散
領域とを有する強誘電体メモリセルが、該基板上に行列
状に配置されたメモリセル行列構造と、 前記メモリセル行列構造の行ごとに、各行に配置された
メモリセルの制御ゲート電極同士を接続するワード線
と、 前記メモリセル行列構造の列ごとに、各列に配置された
メモリセルの前記一方の不純物拡散領域同士を接続する
ビット線とを有する強誘電体メモリ装置。 - 【請求項５】 全ての前記メモリセルの２つの不純物拡
散領域に挟まれた半導体表面層の領域に、共通の電位が
与えられている請求項４に記載の強誘電体メモリ装置。 - 【請求項６】 さらに、前記ワード線及びビット線に、
制御された電圧を印加する制御回路であって、前記ワー
ド線のうち選択されたワード線に印加される電圧を
ＶW1、その他のワード線に印加される電圧をＶW2、前記
ビット線のうち選択されたビット線に印加される電圧を
ＶB1、その他のビット線に印加される電圧をＶB2とした
とき、（ＶW1−ＶB1）の絶対値が、前記メモリセルの強
誘電体膜の自発分極の向きを変化させ得る大きさとな
り、（ＶW1−ＶB2）、（ＶW2−ＶB1）、及び（ＶW1−Ｖ
B2）の絶対値が、前記メモリセルの強誘電体膜の自発分
極の向きを変化させない大きさとなるように、前記ワー
ド線及びビット線に電圧を印加する制御回路を有する請
求項４または５に記載の強誘電体メモリ装置。 - 【請求項７】 前記メモリセルの強誘電体膜が第１の向
きに分極しているときに当該メモリセルが導通状態とな
るしきい値電圧が第１の電圧であり、該第１の向きとは
反対の第２の向きに分極しているときに当該メモリセル
が導通状態となるしきい値電圧が第２の電圧であり、 前記制御回路が、選択されたワード線に前記第１の電圧
と第２の電圧との中間の電圧を印加し、その他のワード
線に、メモリセルの強誘電体膜の分極の向きに依らずメ
モリセルを非導通状態とする電圧を印加し、 さらに、前記ビット線に現れる電気信号を検出する信号
検出回路を有する請求項６に記載の強誘電体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253792A JPH1197559A (ja) | 1997-09-18 | 1997-09-18 | 強誘電体メモリセル、その駆動方法及びメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253792A JPH1197559A (ja) | 1997-09-18 | 1997-09-18 | 強誘電体メモリセル、その駆動方法及びメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197559A true JPH1197559A (ja) | 1999-04-09 |
Family
ID=17256219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9253792A Withdrawn JPH1197559A (ja) | 1997-09-18 | 1997-09-18 | 強誘電体メモリセル、その駆動方法及びメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6898105B2 (en) | 2002-06-19 | 2005-05-24 | National Institute Of Advanced Industrial Science And Technology | Ferroelectric non-volatile memory device having integral capacitor and gate electrode, and driving method of a ferroelectric non-volatile memory device |
| US7615813B2 (en) | 2000-02-17 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
| CN113078161A (zh) * | 2020-01-03 | 2021-07-06 | 台湾积体电路制造股份有限公司 | 集成电路和制造集成电路的方法 |
| US20230223066A1 (en) * | 2022-01-07 | 2023-07-13 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
-
1997
- 1997-09-18 JP JP9253792A patent/JPH1197559A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615813B2 (en) | 2000-02-17 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
| US6898105B2 (en) | 2002-06-19 | 2005-05-24 | National Institute Of Advanced Industrial Science And Technology | Ferroelectric non-volatile memory device having integral capacitor and gate electrode, and driving method of a ferroelectric non-volatile memory device |
| CN113078161A (zh) * | 2020-01-03 | 2021-07-06 | 台湾积体电路制造股份有限公司 | 集成电路和制造集成电路的方法 |
| US20230223066A1 (en) * | 2022-01-07 | 2023-07-13 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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