CN113078161A - 集成电路和制造集成电路的方法 - Google Patents

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Abstract

MFMIS‑FET包括具有三维结构的MOSFET，该结构允许MOSFET具有大于MFM或MOSFET的覆盖区的有效面积。在一些实施例中，MOSFET的栅电极和MFM的底部电极是一体的。在一些情况下，它们具有相等的面积。在一些实施例中，MFM和MOSFET具有几乎相等的覆盖区。在一些实施例中，MOSFET的有效面积远大于MFM的有效面积。这些结构减小了MFM结构和MOSFET之间的电容比，而没有以会减小漏极电流的方式减小MFM结构的面积。本发明的实施例还涉及集成电路和制造集成电路的方法。

Description

集成电路和制造集成电路的方法
技术领域
本发明的实施例涉及集成电路和制造集成电路的方法。
背景技术
许多现代电子器件包含非易失性存储器。非易失性存储器是能够在没有电源的情况下存储数据的电子存储器。下一代非易失性存储器的有希望的候选者是铁电随机存取存储器(FeRAM)。FeRAM具有相对简单的结构，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。
发明内容
本发明的一些实施例提供了一种集成电路，包括：衬底175；场效应晶体管(FET)143，包括栅电极167和通过绝缘体169与所述栅电极167分隔开的一个或多个沟道区域151；以及金属铁电金属结构(MFM)127，包括通过铁电层135分隔开的顶部电极133和底部电极；其中，所述栅电极167耦接至所述底部电极或与所述底部电极是一体的；所述场效应晶体管具有与所述场效应晶体管的电容有关的有效面积；所述场效应晶体管在所述衬底上方具有覆盖区；以及所述场效应晶体管的有效面积大于所述场效应晶体管的覆盖区。
本发明的另一些实施例提供了一种集成电路(IC)，包括：金属铁电金属结构127，包括由铁电层135分隔开的顶部电极133和底部电极；以及多个场效应晶体管结构，每个包括由半导体沟道区域151分隔开的半导体源极/漏极区域、栅电极167和位于所述栅电极和所述半导体沟道区域之间的绝缘体169；其中，所述多个场效应晶体管结构中的每个的所述栅电极耦接至所述底部电极或与所述底部电极是一体的。
本发明的又一些实施例提供了一种制造包括MFMIS-FET的集成电路(IC)的方法，所述方法包括：在衬底上方形成半导体鳍；在所述半导体鳍上方形成伪栅极堆叠件；图案化所述伪栅极堆叠件以限定伪栅极；在所述伪栅极周围形成侧壁间隔件；以及用包括高k电介质、金属栅极、铁电层和顶部电极层的MFMIS-FET替换所述伪栅极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本教导的一些方面的具有MFMIS-FET的集成电路(IC)器件的截面图。
图2示出了图1的IC器件的部分的立体剖面图。
图3示出了根据本教导的一些其他方面的具有MFMIS-FET的集成电路(IC)器件的截面图。
图4示出了根据本教导的一些其他方面的具有MFMIS-FET的集成电路(IC)器件的截面图。
图5示出了根据本教导的一些其他方面的具有MFMIS-FET的集成电路(IC)器件的截面图。
图6至图47示出了根据本教导的一些方面的IC器件经历根据本教导的一些方面的制造工艺的一系列截面图。这些图的偶数几何对应于图2的截面210。这些图的奇数几何对应于图2的截面220。
图48描述了根据本教导的一些方面的制造工艺的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据本发明的集成电路(IC)器件包括铁电随机存取存储器(FeRAM)。FeRAM具有金属/铁电层/金属(MFM)结构，其中铁电层布置在提供顶部和底部电极的两个金属层之间。FeRAM通过极化状态之间可逆的切换工艺来存储数据。可以使用改变铁电层晶体结构所保持的极化的电场来改变极化状态。例如，施加至铁电层的负电压偏压可以诱导原子移动至第一方向，该方向具有指示第一数据值(例如，逻辑“1”)的第一电阻，而施加至铁电层上的正电压偏压可以诱导原子移动至第二方向，该方向具有指示第二数据值(例如，逻辑“0”)的第二电阻。
一种类型的FeRAM具有与电容器连接的晶体管，例如1T1C单元结构的FeRAM，其中MFM耦接至金属氧化物半导体场效应晶体管(MOSFET或FET)的漏极。另一种类型的FeRAM是金属铁电绝缘半导体场效应晶体管(MFIS-FET或FeFET)，它实质上是在氧化物和栅极之间具有铁电层的金属栅极FET。第三种类型的FeRAM是金属铁电金属绝缘半导体场效应晶体管(MFMIS-FET)，其中MFM结构的底部电极耦接至FET的栅极。FET栅极和MFM结构的底部电极用作单浮置栅极。MFMIS-FET具有优势，诸如无损读取、低写入电压和高耐久性。
已经确定，在设计MFMIS-FET时，希望使MFM结构的电容远小于FET的电容。在固定FET结构的电容的同时减小MFM结构的电容，可以减小横跨FET绝缘体的电场，同时可以增大横跨铁电层的电场。减小横跨FET绝缘体的电场，可以减轻可能会对耐久性产生不利影响的电荷捕获。增大横跨铁电层的电场减小了写入电压。
通过减小MFM结构的面积，可以相对于FET减小MFM结构的电容。减小MFM结构的面积的副作用是减小了MFMIS-FET的总电容。总电容的减小降低了漏极电流，这可能限制器件性能。
根据本教导的一些方面，通过以具有允许FET具有大于FET覆盖区的有效面积的三维结构来实现FET来解决减小MFMIS-FET中的MFM结构和FET之间的电容比的问题。根据本教导，MFM结构可以具有几乎等于FET结构的覆盖区的有效面积，因此FET的有效面积和FET的覆盖区之间的比率与FET的有效面积和MFM结构的有效面积之间的比率大致相同。增大比率减小电荷俘获并且减小写入电压。在这些教导中的一些中，面积比是4比1或更大，这可能足以提供令人满意的耐久性。在这些教导中的一些中，面积比是7比1或更大，这提供了良好的耐久性。在这些教导中的一些中，面积比是10比1或更大，这提供了接近最佳的性能。在这些教导中的一些中，MFM结构的有效面积是FET的覆盖区的至少2/3。
在这些教导中的一些中，MFMIS-FET的FET包括多个FET结构，每个FET结构具有与其他FET结构的沟道区域不相交的沟道区域。在这些教导中的一些中，MFMIS-FET的FET由一个或多个FinFET结构实现。在这些教导中的一些中，MFMIS-FET的FET由多个FinFET结构实现。在这些教导中的一些中，MFMIS-FET的FET由全环栅结构(诸如纳米线或六边形FET)实现。在这些教导中的一些中，MFMIS-FET形成在第一金属化层下方。
在这些教导中的一些中，FET的栅电极提供MFM结构的底部电极。在这些教导中的一些中，单个侧壁间隔件围绕MFM结构和FET。在这些教导中的一些中，侧壁间隔件延伸至MFM结构的顶部或顶部之上。这些结构可以由工艺产生，在该工艺中，在替换栅极工艺期间形成的侧壁间隔件有助于限定和确定MFM结构的尺寸。
图1示出了根据本教导的一些方面的包括MFMIS-FET 125的IC器件100的部分。图2提供了包括MFMIS-FET 125的IC器件100的另一部分的立体图。MFMIS-FET 125包括MFM 127和FET 143。FET 143包括形成在三个半导体鳍151周围的三个FET结构145。每个FET结构145在不同的鳍151内包括不同的沟道区域153，并且共享共用栅极167。每个沟道区域153通过绝缘体169与共用栅极167分隔开。共用栅极167还提供了用于MFM 127的底部电极。MFM 127还包括顶部电极133以及位于顶部电极133和共用栅极167之间的铁电层135。共用栅极167是浮置栅极，是导电结构，并且可以包括变化组分的多个层。
MFMIS-FET 125形成在衬底175上方。衬底175可以是例如块状衬底(例如，块状硅衬底)、绝缘体上硅(SOI)衬底或任何其他合适的衬底。浅沟槽隔离(STI)区域173或类似结构可以形成在衬底175中，以限定沟道区域153的高度。更宽的STI区域173可以在相邻的MFMIS-FET 125之间提供隔离。鳍151可以从衬底175的半导体蚀刻，或者可以是在衬底175上生长的一个或多个其他半导体。
在MFMIS-FET 125上方形成金属互连结构191。金属互连结构191是后段制程(BEOL)工艺的产品，并且包括蚀刻停止层131、109、金属互连层101、111、121(具有金属部件103和连接相邻金属互连层101、111、121中的金属部件103的通孔107)。尽管仅示出了三个金属互连层101、111、121，但是金属互连结构191可以具有任何数量的金属互连层，并且通常包括三个以上。金属部件103和通孔107可以是例如铜(Cu)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、锆(Zi)、钛(Ti)、钽(Ta)、铝(Al)、导电碳化物、氧化物、这些金属的合金等。金属部件103和通孔107可以由层间电介质105的矩阵围绕。蚀刻停止层109、131可以包括氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)、碳氧化硅(SIOC)、碳氮氧化硅(SiOCN)、它们的组合等的一个或多个层。
层间介电层105可以是一种或多种低k电介质或极低k电介质。低k电介质是具有比SiO2更小介电常数的材料。SiO2具有约3.9的介电常数。低k电介质的实例包括有机硅酸盐玻璃(OSG)(诸如碳掺杂的二氧化硅)、氟掺杂的二氧化硅(也称为氟化硅玻璃(FSG))、有机聚合物低k电介质和多孔硅酸盐玻璃。极低k电介质是具有约2.1或更小介电常数的材料。极低k介电材料通常是形成多孔结构的低k介电材料。多孔性减小了有效介电常数。
MFMIS-FET 125由侧壁间隔件165围绕。在一些实施例中，侧壁间隔件165邻接FET143的侧壁和MFM 127的侧壁。在一些实施例中，侧壁间隔件165上升至MFM 127(的顶部)的高度或更高。在一些实施例中，铁电层135上升至顶部电极133的高度。在一些实施例中，铁电层135在侧壁间隔件165附近升高，并且可以通过绝缘体169的延伸部与侧壁间隔件165分隔开。这些结构涉及在用于形成FET 143的替换栅极工艺中在由伪栅极限定的间隔内形成MFM 127。相邻的侧壁间隔件165可以由一个或多个介电层分隔开，诸如接触蚀刻停止层(CESL)163和层间介电层(ILD0)161。在一些实施例中，ILD0 161是低k电介质或极低k电介质。
MFMIS-FET 125可以具有宽度123、长度201以及宽度123和长度201乘积的覆盖区。覆盖区是衬底175上方的器件所占据的二维面积。FET 143和MFM 127各自具有与MFMIS-FET125大致相同的覆盖区，但是由于侧壁间隔件165的侧壁倾斜而可能发生一些变化。在一些实施例中，宽度123在从5至100nm的范围内。在一些实施例中，宽度123在从10至60nm的范围内。在一些实施例中，长度201在从5至30nm的范围内。在一些实施例中，长度201在从10至20nm的范围内。
MFM 127具有与电容相关的有效面积，该有效面积与其覆盖区几乎相同。与电容有关的有效面积可以根据以下公式确定：
Figure BDA0002784922860000061
其中A是有效面积，C是电容，d是电介质的厚度(在MFM 127的情况下是铁电层135，而在FET 143的情况下是绝缘体169)，并且ε0是电介质的介电常数或有效介电常数(如果电介质是多层复合材料)。MFM 127的有效面积约是顶部电极133的长度203乘以顶部电极133的宽度139。长度203约是长度201减去铁电层135的厚度的两倍。宽度139约是宽度123减去铁电层135的厚度的两倍。
FET 143具有与电容相关的有效面积大于其覆盖区或MFM 127的有效面积。FET143具有几乎等于FET 143的长度203的长度201，但是每单位长度的FET 143的有效面积远大于MFM 127的有效面积，因为它包括来自鳍151中的每个的侧面和顶部的贡献。MFM 127的每单位长度的有效面积仅与宽度139成比例。因此，FET 143的有效面积AFET与MFM 127的有效面积AMFM的比率R约为：
Figure BDA0002784922860000071
其中NF是鳍151的数量，WF是鳍宽度147，HF是鳍高度149，WM是MFM127的宽度139。例如，如果鳍宽度147是5nm，鳍高度149是50nm，宽度139是45nm，并且存在三个鳍151，面积比为7比1。在一些实施例中，鳍宽度147在从1nm至20nm的范围内。在一些实施例中，鳍宽度147在从2nm至10nm的范围内。在一些实施例中，鳍高度149在从10nm至150nm的范围内。在一些实施例中，鳍高度149在从20nm至100nm的范围内。这些参数可以改变以提供期望的面积比。
根据本教导，MFM 127的有效面积相对较大。它的有效面积几乎等于FET 143的覆盖区，该覆盖区与整个MFMIS-FET 125的覆盖区本质上相同。保持MFM 127的有效面积相对较大可以防止漏极电流限制器件性能。尽管MFM 127的有效面积相对较大，但它远小于FET143的有效面积。FET 143的有效面积随着结构(诸如鳍、纳米线和六边形FETS)而增大。在一些实施例中，通过在每个MFMIS-FET 125内使用多个这些结构，进一步增大了有效面积。保持MFM 127的有效面积的同时，FET 143的电容和MFM 127的电容之间的期望比率是通过使用三维FET结构145增大FET 143的有效面积来实现的。
图3示出了类似IC器件100的IC器件300，除了IC器件300具有与MFMIS-FET 125的不同的MFMIS-FET 325之外，MFMIS-FET 325具有MFM 327，该MFM 327通过一个或多个金属化层(诸如金属化层111和121)与FET 143分隔开，而不是具有形成在FET 143正上方的MFM127。尽管在第二金属化层111和第三金属化层101之间示出了MFM 327，但MFM 327可以位于金属互连结构191中的任何一对相邻的金属化层之间。
MFM 327包括顶部电极335、铁电层333和底部电极层365。顶部电极335和铁电层333的厚度和组分可以类似于MFM 127的顶部电极133和铁电层135。MFM 327的两侧可以是第一侧壁间隔件317和第二侧壁间隔件315。相邻的MFM 327由电介质313进一步分隔开。第一侧壁间隔件317、第二侧壁间隔件315和介电层313可以是合适的电介质的一个或多个层，合适的电介质诸如二氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)、碳氧化硅(SIOC)、碳氮氧化硅(SiOCN)等。
图4示出了类似IC器件100的IC器件400，除了IC器件400包括类似于MFMIS-FET125的MFMIS-FET 425之外，除了IC器件400使用FET443替换FET 143之外。FET 443包括纳米线FET结构445的阵列，每个结构均包括由半导体纳米线451提供的沟道区域453、围绕纳米线451并且将纳米线451与共用栅极167分隔开的绝缘体469。纳米线451是不相交的。
图5示出了类似IC器件400的IC器件500，除了IC器件500包括类似MFMIS-FET 425的MFMIS-FET 525之外，除了IC器件500使用FET 543代替FET 443之外。FET 543包括六边形FET 545阵列，每个六边形FET 545包括六边形半导体结构551，从而提供由绝缘体569围绕并且共享共用栅极167的沟道区域553。FET 443和FET 543提供了全环栅结构的实例。它们也是将给定沟道截面区分成许多小的和不相交的部分的实例。这两个属性都有助于增大面积比R，并且可以有助于实现期望的面积比，诸如10比1或更大的面积比。
图6至图47提供了一系列截面图600-4700，其示出了根据本教导的工艺在制造的各个阶段处的根据本教导的集成电路器件。参考图2，这些图中的偶数对应于截面210，该截面210垂直于沿着长度201的中间的鳍151。这些图中的奇数对应于穿过鳍151的中间的截面220。尽管关于一系列步骤描述了图6至图47，但是应当理解，在一些情况下可以改变步骤的顺序，并且该一系列步骤适用于除了图示的步骤以外的结构。在一些实施例中，这些步骤中的一些可以全部或部分省略。此外，应当理解，图6至图47中所示的结构不限于制造方法，而是可以独立于该方法与结构单独存在。
如图6的截面图600和图7的截面图700所示，工艺开始于形成光刻胶掩模601，并且使用其在衬底175中图案化沟槽603。在一些实施例中，沟槽603的深度605在从20nm至300nm的范围内。在一些实施例中，深度605在从40nm至200nm的范围内。如图8的截面图800和图9的截面图900所示，可以剥离光刻胶掩模601，并且用电介质填充沟槽603，以形成STI区域173。电介质可以是二氧化硅(SiO2)等。
如图10的截面图1000和图11的截面图1100所示，可以实施蚀刻工艺以使STI区域173之间的半导体凹进，以形成沟槽1001。在一些实施例中，沟槽1001的深度1003在从10nm至150nm的范围内。在一些实施例中，深度1003在从20nm至100nm的范围内。
如图12的截面图1200和图13的截面图1300所示，可以沉积或生长半导体以填充沟槽1001并且形成鳍151。鳍151可以包括一种或多种半导体的多层。适用于鳍151的半导体可以包括Si、SiGe、Ge、InP、InGaAs、InAs、GaSb等中的一种或多种。鳍151可以通过外延生长工艺形成。更普遍地，鳍151可以通过任何合适的工艺形成，包括具有与图6的截面图600至图13的截面图1300所示的步骤不同的步骤的工艺。
如图14的截面图1400和图15的截面图1500所示，可以实施蚀刻工艺以使鳍151周围的STI区域173凹进。如图16的截面图1600和图17的截面图1700所示，然后可以在鳍151上方形成伪栅极堆叠件1601。伪栅极堆叠件1601包括介电层1605和伪栅极层1603。介电层1605可以是通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等形成的沉积层，诸如二氧化硅(SiO2)等。可选地，介电层1605可以通过氧化鳍151的表面处的薄层生长。伪栅极层1603可以是通过化学汽相沉积(CVD)等形成的多晶硅等。在一些实施例中，鳍151上的伪栅极层1603的厚度1701在从10nm至300nm的范围内。在一些实施例中，厚度1701在从20nm至100nm的范围内。
如图18的截面图1800和图19的截面图1900所示，可以形成光刻胶掩模1801，并且将其用于图案化伪栅极层1603以形成伪栅极1803。可以使用任何合适的蚀刻工艺来图案化伪栅极层1603，任何合适的蚀刻工艺例如，干蚀刻(诸如等离子体蚀刻)等。伪栅极1803示出为具有垂直侧壁，但是它们的侧壁可以具有逐渐变化的斜率。在一些实施例中，该斜率在垂直方向的20°以内。
如图20的截面图2000和图21的截面图2100所示，可以在伪栅极1803的周围形成间隔件165。通过在图18的截面图1800和图19的截面图1900所示的结构上方沉积间隔件材料层(在剥离光刻胶掩模1801之后)，随后是各向异性蚀刻工艺来形成间隔件165，该各向异性蚀刻工艺仅留下位于伪栅极1803的侧面上的间隔件材料。可能适用于间隔件165的材料包括但不限于氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)、碳氧化硅(SIOC)、碳氮氧化硅(SiOCN)等。合适的工艺可以是化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等。合适的蚀刻工艺可以是干蚀刻工艺，诸如等离子体蚀刻等。为了便于说明，间隔件165示出为具有均匀的厚度和尖锐的垂直侧壁，但是实际上可以在伪栅极1803的顶部附近稍微变细并且变窄。
如图22的截面图2200和图23的截面图2300所示，掺杂鳍151的未由伪栅极1803覆盖的区域以形成源极/漏极区域2301。一些掺杂可以在形成间隔件165之前发生，而一些掺杂可以在形成间隔件165之后发生。可以在掺杂之前在伪栅极180之间或间隔件165之间的区域中去除介电层1605。可选地或额外地，可以使用外延生长工艺来形成和/或扩展源极/漏极区域2301。在一些实施例中，外延生长使得FET 143的相邻鳍151上的源极/漏极区域2301合并。在替换伪栅极1803之前，可以对源极/漏极区域2301执行退火工艺。
如图24的截面图2400和图25的截面图2500所示，可以形成CESL 163，随后沉积ILD0 161并且平坦化以从伪栅极1803的顶部去除这些材料。CESL 163可以是例如二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳氧化硅(SiOC)等，并且可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等来沉积。ILD0 161可以是低k电介质、极低k电介质或任何其他电介质。ILD0 161可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)或任何其他合适的工艺形成。可以通过化学机械抛光(CMP)或任何其他合适的平坦化工艺进行平坦化。
如图26的截面图2600和图27的截面图2700所示，蚀刻停止层2701可以形成在伪栅极1803之间的ILD0 161上方。形成蚀刻停止层2701可以包括伪栅极1803之间的蚀刻以使ILD0 161凹进，沉积蚀刻停止材料层，并且平坦化以去除伪栅极1803上方的蚀刻停止材料。凹进工艺可以是干蚀刻、湿蚀刻等。蚀刻停止材料可以是氮化硅(Si3N4)等，并且可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等来沉积。平坦化工艺可以是CMP等。
如图28的截面图2800和图29的截面图2900所示，然后可以执行工艺以去除伪栅极1803。该工艺还可以去除介电层1605。去除工艺可以是干蚀刻、湿蚀刻、它们的组合等。
如图30的截面图3000和图31的截面图3100所示，然后可以形成替换栅极。形成替换栅极包括沉积绝缘体169和共用栅极167。绝缘体169可包括多层。在一些实施例中，那些层中的至少一层是高k电介质。例如，绝缘体169可以包括通过界面介电层与鳍151分隔开的高k介电层。界面层可以是二氧化硅(SiO2)、氮氧化硅(SiON)等。界面层可以通过鳍151的氧化，通过沉积或者由于高k电介质与鳍151的半导体之间的相互作用而形成。界面层可以非常薄，以最小化界面层对所得栅极的总等效氧化物厚度的贡献。厚度例如可以在从1至20埃的范围内。
高k电介质是具有比二氧化硅(SiO2)高的介电常数的电介质。高k电介质的实例包括铪基材料，诸如氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化铪-氧化铝(HfO2-Al2O3)合金等。高k电介质的其他实例包括但不限于氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化锶钛(SrTiO3)等。高k介电层的厚度例如可以在从5至50埃的范围内。高k介电层可以通过任何合适的工艺形成。工艺的实例可以是但不限于化学汽相沉积(CVD)、原子层沉积(ALD)等。
共用栅极167可以包括不同组分的多个层。可以将不同的金属用于衬底175的不同区域。一个或个层可以是功函金属。功函金属的实例包括但不限于钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、碳化钽(TaC)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钨(WN)、氮化钼(MoN)、氮氧化钼(MoON)等。额外的金属层可以包括但不限于钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、锆(Zi)、钛(Ti)、钽(Ta)、铝(Al)、导电碳化物、氧化物以及这些金属的合金等。可以通过任何合适的工艺或工艺组合来形成金属层。物理汽相沉积(PVD)是典型的工艺。可能合适的其他金属层形成工艺的实例包括电镀、化学镀、ALD和CVD。去除蚀刻停止层2701的高度之上的材料的例如通过CMP的平坦化留下图30的截面图3000和图31的截面图3100所示的结构。该结构包括每个具有三个FET结构145的FET 143。
一方面，图32的截面图3200和图33的截面图3300以及图34的截面图3400和图35的截面图3500提供了共用栅极167结构的两个实例，第一特征是厚功函金属3201，并且第二特征是薄功函金属3201。功函金属3201可以是例如氮化钛(TiN)等。另一金属3401可以是钨(W)等。厚功函金属3201可以完全填充鳍151之间的间隔。厚功函金属3201没有完全填充鳍151之间的间隔。厚功函金属3201可以完全填充间隔件165之间的间隔，或者可以为另一金属层3401留一些空间。功函金属3201的厚度可以用于改变阈值电压。
如图36的截面图3600和图37的截面图3700所示，可以执行工艺以使共用栅极167凹进至间隔件165的高度下方。工艺可以是湿蚀刻、干蚀刻等。在一些实施例中，深度3701是鳍151上方的间隔件165的高度的一半或更大。在一些实施例中，深度3701在从10nm至150nm的范围内。在一些实施例中，深度3701在从20nm至50nm的范围内。
如图38的截面图3800和图39的截面图3900所示，可以在图36的截面图3600和图37的截面图3700所示的结构上方形成铁电层3803和顶部电极层3801，以形成MFM单元堆叠件，其中共用栅极167提供底部电极层。在退火之前，铁电层3803的材料可以是或可以不是铁电体。如果不是，它将在随后的工艺期间变成铁电体。铁电层3803包括电偶极子。在一些实施例中，铁电层3803的厚度在从1nm至15nm的范围内。在一些实施例中，铁电层3803的厚度在从1nm至5nm的范围内。铁电材料的实例包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪锆(HfZrO)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化镧(LaOx)、BaSrTiOx(BST)、PbZrTiOx(PZT)等。这些材料中的一些(诸如HfO2、HfSiOx、HfZrOx、Al2O3、TiO2和LaOx)包括与一些高k介电材料相同的元素，但元素的比率或晶体结构可能不同。可以使用CVD、PVD、ALD等形成铁电材料。
顶部电极层3801包括一个或多个材料层，诸如钨(W)、钛(Ti)、钽(Ta)、银(Ag)、铝(Al)、镍(Ni)、它们的导电合金等。还可以对铁电层3803执行退火步骤。退火可以使用热退火、微波退火、激光退火或其他适用的方法实施。退火温度可以在从200℃至600℃的范围内。该退火可以比源极/漏极区域2301上使用的退火(通常在1000℃下至少5秒)温度低或持续时间短。低的退火温度或短的持续时间可以防止绝缘体169中的高k电介质以改变阈值电压的方式与共用栅极167中的金属相互作用。
如图40的截面图4000和图41的截面图4100所示，可以执行平坦化工艺以限定单独的MFM 127和MFMIS-FET 125。平坦化工艺可以是CMP等。工艺从铁电层3803形成单独的铁电层135，并且从顶部电极层3801形成单独的顶部电极133。蚀刻停止层2701可以帮助限定平坦化工艺的终点。在一些实施例中，平坦化工艺去除蚀刻停止层2701。
如图42的截面图4200和图43的截面图4300所示，可以执行工艺以使MFM 127凹进至间隔件165高度下方。工艺可以是湿蚀刻、干蚀刻等。如图44的截面图4400和图45的截面图4500所示，可以填充通过凹进工艺形成的凹槽4301，以产生覆盖MFMIS-FET 125但不覆盖ILD0 161的蚀刻停止层131。填充这些凹槽4301可以包括沉积蚀刻停止材料，随后通过平坦化工艺以从ILD0 161上方去除蚀刻停止材料。蚀刻停止材料可以是氮化硅(Si3N4)、氧氮化硅(SiON)等。沉积工艺可以是CVD、ALD等。平坦化工艺可以是CMP等。
如图46的截面图4600和图47的截面图4700所示，层间电介质105可以沉积在图44的截面图4400和图45的截面图4500所示的结构上方，并且可以形成穿过层间电介质105的通孔107以与顶部电极133连接。通孔107可以通过蚀刻穿过层间电介质105的开口、沉积金属并且平坦化以去除层间电介质105上方的过量的金属形成。生成的结构也如图2所示。可以在工艺的该阶段形成额外的通孔(未示出)以制成与源极/漏极区域2301接触。可以包括镶嵌或双重镶嵌工艺的进一步工艺可以产生对应于图1的IC 100的结构。
图48提供了根据本教导的一些方面的工艺4800的流程图。工艺4800可以用于生产根据本教导的集成电路器件。尽管本文将工艺4800示出和描述为一系列步骤或事件，但是应当理解，这样的步骤或事件的图示顺序不应以限制性的意义来解释。例如，除了本文示出和/或描述的那些步骤或事件之外，一些步骤可以以不同的顺序发生和/或与其他步骤或事件同时发生。另外，实现本文描述的一个或多个方面或实施例可能不需要所有示出的步骤。此外，本文描述的一个或多个步骤可以在一个或多个分开的步骤和/或阶段中实施。
工艺4800从步骤4801开始，形成STI区域173，如图6的截面图600和图8的截面图800所示。工艺4800以步骤4803继续，形成鳍151，如图10的截面图1000和图13的截面图1300所示。这可以包括在电介质(诸如STI区域173)中形成凹槽以及在所得的凹槽内生长半导体。可选地，可以使用任何其他合适的工艺来形成鳍151。
步骤4805是使STI区域173凹进或去除鳍151周围的其他电介质以暴露鳍151，如图14的截面图1400所示。步骤4807是在鳍151上方形成伪栅极堆叠件1601，如图16的截面图1600和图17的截面图1700所示。可选地，这可以是常规的栅极堆叠件，并且可以消除与替换栅极工艺有关的后续步骤。步骤4809是图案化伪栅极堆叠件1601以产生伪栅极1803，如图18的截面图1800和图19的截面图1900所示。
步骤4811是在伪栅极1803周围形成侧壁间隔件165，如图21的截面图2100所示。步骤4813是形成源极/漏极区域2301，如图23的截面图2300所示。形成源极/漏极区域2301可以包括在步骤4811之前和/或之后掺杂，从而形成侧壁间隔件165。形成源极/漏极区域2301还可以包括半导体的外延生长。
步骤4815是沉积CESL 163，如图25的截面图2500所示。步骤4817是形成ILD0 161，也如图25的截面图2500所示。形成ILD0 161可以包括沉积电介质并且平坦化以形成如图所示的结构。
步骤4819是蚀刻工艺，以使ILD0 161凹进至间隔件165的高度下方。步骤4821是沉积蚀刻停止层2701。步骤4823是平坦化以仅留下步骤1817所产生的凹槽内的蚀刻停止层2701，如图27的截面图2700所示。
步骤4825是去除伪栅极1803，如图28的截面图2800和图29的截面图2900所示。步骤4829和4831形成了替换高k金属栅极(HKMG)堆叠件，如图30的截面图3000和图31的截面图3100所示。步骤4829是形成绝缘体169，该绝缘体169可以包括界面层(IL)和高k介电层。步骤4831是形成共用栅极167，其是FET 143的栅极，并且将提供MFM 127的底部电极层。共用栅极167也可以描述为浮置栅极，并且可以包括如图32的截面图3200和图35的截面图3500所示的多种材料的多层。
步骤4833是蚀刻工艺，以使共用栅极167凹进至间隔件165的高度下方，如图36的截面图3600和图37的截面图3700所示。通过凹进工艺产生的间隔(凹槽3703)将容纳MFM127的铁电层135和顶部电极133。
步骤4835是沉积铁电层135和顶部电极133以形成MFM单元堆叠件，如图38的截面图3800和图39的截面图3900所示。步骤4839是可用于在铁电层135中实现铁电特性的退火工艺。步骤4841是平坦化以去除凹槽3703外部的MFM单元堆叠件的部分。平坦化工艺从MFM单元堆叠件限定MFM 127，如图40的截面图4000和图41的截面图4100所示。平坦化还完成了单独的MFMIS-FET 125的限定。平坦化还可以去除蚀刻停止层2701。
步骤4843是蚀刻工艺，以使MFM 127凹进至形成凹槽4301的间隔件165的高度下方，如图43的截面图4300所示。步骤4845是沉积蚀刻停止层131并且平坦化，由此将蚀刻停止层131限制在凹槽4301中，如图45的截面图4500所示。
步骤4847是沉积层间电介质105的层，其可以被认为是ILD0 161的另一层，如图46的截面图4600和图47的截面图4700所示。步骤4849是穿过层间电介质105蚀刻用于通孔107的开口，而步骤4851是用导电材料填充这些开口以形成通孔107，如图46的截面图4600和图47的截面图4700以及图2所示。步骤4853包括完成BEOL工艺和形成器件(诸如图1的IC器件100)的额外步骤。
本教导的一些方面涉及包括衬底、场效应晶体管(FET)和金属铁电金属结构(MFM)的集成电路(IC)。FET包括栅电极和通过绝缘体与栅电极分隔开的一个或多个沟道区域。MFM结构包括由铁电层分隔开的顶部电极和底部电极。栅电极耦接至底部电极或是与底部电极本质相同的结构。FET具有与FET的电容有关的有效面积。FET具有位于衬底上方的覆盖区。FET的有效面积大于FET的覆盖区。
本教导的一些方面涉及包括金属铁电金属结构和多个场效应晶体管结构的集成电路(IC)。金属铁电金属结构包括由铁电层分隔开的顶部电极和底部电极。多个场效应晶体管结构每个包括由半导体沟道区域分隔开的半导体源极/漏极区域、栅电极以及位于栅电极和沟道区域之间的绝缘体。栅电极耦接至底部电极或与底部电极是一体的。
本教导的一些方面涉及制造具有MFMIS-FET的集成电路(IC)的方法。方法包括形成半导体鳍，在半导体鳍上方形成伪栅极堆叠件，图案化伪栅极堆叠件以限定伪栅极，在伪栅极周围形成侧壁间隔件，并且用包括高k电介质、金属栅极、铁电层和顶部电极层的MFMIS-FET替换伪栅极。
本教导的一些方面涉及集成电路，包括：衬底175；场效应晶体管(FET)143，包括栅电极167和通过绝缘体169与所述栅电极167分隔开的一个或多个沟道区域151；以及金属铁电金属结构(MFM)127，包括通过铁电层135分隔开的顶部电极133和底部电极；其中，所述栅电极167耦接至所述底部电极或与所述底部电极是一体的；所述场效应晶体管具有与所述场效应晶体管的电容有关的有效面积；所述场效应晶体管在所述衬底上方具有覆盖区；以及所述场效应晶体管的有效面积大于所述场效应晶体管的覆盖区。在一些实施例中，所述金属铁电金属结构具有与所述金属铁电金属结构的电容有关的有效面积；所述场效应晶体管的有效面积大于所述金属铁电金属结构的有效面积。在一些实施例中，所述场效应晶体管的栅电极167与所述金属铁电金属结构的底部电极是一体的。在一些实施例中，所述金属铁电金属结构在所述衬底上方具有覆盖区；所述场效应晶体管在所述衬底上方具有覆盖区；所述金属铁电金属结构的覆盖区等于或大于所述场效应晶体管的覆盖区。在一些实施例中，集成电路还包括：围绕所述金属铁电金属结构和所述场效应晶体管的侧壁间隔件165。在一些实施例中，集成电路还包括：侧壁间隔件165，邻近所述场效应晶体管；其中所述金属铁电金属结构具有位于所述侧壁间隔件的顶部处或下方的顶部。在一些实施例中，集成电路还包括：金属互连结构191，包括形成在所述衬底上方的多个金属化层；其中，所述金属铁电金属结构位于所述金属互连结构下方。在一些实施例中，所述绝缘体形成在多个半导体鳍上方。在一些实施例中，所述一个或多个沟道区域分别包括一个或多个纳米线或分别包括六边形场效应晶体管，其中，所述沟道区域彼此不连续，并且在所述金属铁电金属结构的铁电层下面布置成一系列的行和列。
本教导的另一些方面涉及一种集成电路(IC)，包括：金属铁电金属结构127，包括由铁电层135分隔开的顶部电极133和底部电极；以及多个场效应晶体管结构，每个包括由半导体沟道区域151分隔开的半导体源极/漏极区域、栅电极167和位于所述栅电极和所述半导体沟道区域之间的绝缘体169；其中，所述多个场效应晶体管结构中的每个的所述栅电极耦接至所述底部电极或与所述底部电极是一体的。在一些实施例中，所述多个场效应晶体管结构的所述半导体沟道区域是不相交的。在一些实施例中，所述多个场效应晶体管结构中的每个的半导体沟道区域具有多个侧面；以及所述栅电极位于其相应的半导体沟道区域的多个侧面上。在一些实施例中，所述半导体沟道区域中的每个由不同的半导体鳍形成。在一些实施例中，所述铁电层在所述多个场效应晶体管结构中的每个的所述半导体沟道区域上方延伸。在一些实施例中，集成电路还包括，侧壁间隔件165，围绕所述金属铁电金属结构和所述多个场效应晶体管结构。在一些实施例中，所述侧壁间隔件165从与所述多个场效应晶体管结构相邻的高度延伸至所述金属铁电金属结构的顶部处或之上的高度。
本教导的又一些方面涉及一种制造包括MFMIS-FET的集成电路(IC)的方法，所述方法包括：在衬底上方形成半导体鳍；在所述半导体鳍上方形成伪栅极堆叠件；图案化所述伪栅极堆叠件以限定伪栅极；在所述伪栅极周围形成侧壁间隔件；以及用包括高k电介质、金属栅极、铁电层和顶部电极层的MFMIS-FET替换所述伪栅极。在一些实施例中，用包括高k电介质、金属栅极、铁电层和顶部电极层的MFMIS-FET替换所述伪栅极包括：用高k电介质和金属栅极替换所述伪栅极；使所述金属栅极凹进至所述侧壁间隔件的高度下方以形成凹槽；以及在所述凹槽内形成铁电层和顶部电极层。在一些实施例中，所述伪栅极形成在多个半导体鳍上方。在一些实施例中，该方法还包括：在所述侧壁间隔件的高度下方蚀刻所述顶部电极层以形成第二凹槽；以及填充所述第二凹槽以在所述顶部电极上方形成蚀刻停止层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路，包括：
衬底175；
场效应晶体管(FET)143，包括栅电极167和通过绝缘体169与所述栅电极167分隔开的一个或多个沟道区域151；以及
金属铁电金属结构(MFM)127，包括通过铁电层135分隔开的顶部电极133和底部电极；
其中，所述栅电极167耦接至所述底部电极或与所述底部电极是一体的；
所述场效应晶体管具有与所述场效应晶体管的电容有关的有效面积；
所述场效应晶体管在所述衬底上方具有覆盖区；以及
所述场效应晶体管的有效面积大于所述场效应晶体管的覆盖区。
2.根据权利要求1所述的集成电路，其中：
所述金属铁电金属结构具有与所述金属铁电金属结构的电容有关的有效面积；
所述场效应晶体管的有效面积大于所述金属铁电金属结构的有效面积。
3.根据权利要求1所述的集成电路，其中，所述场效应晶体管的栅电极167与所述金属铁电金属结构的底部电极是一体的。
4.根据权利要求1所述的集成电路，其中：
所述金属铁电金属结构在所述衬底上方具有覆盖区；
所述场效应晶体管在所述衬底上方具有覆盖区；
所述金属铁电金属结构的覆盖区等于或大于所述场效应晶体管的覆盖区。
5.根据权利要求1所述的集成电路，还包括围绕所述金属铁电金属结构和所述场效应晶体管的侧壁间隔件165。
6.根据权利要求1所述的集成电路，还包括：
侧壁间隔件165，邻近所述场效应晶体管；
其中所述金属铁电金属结构具有位于所述侧壁间隔件的顶部处或下方的顶部。
7.根据权利要求1所述的集成电路，还包括：
金属互连结构191，包括形成在所述衬底上方的多个金属化层；
其中，所述金属铁电金属结构位于所述金属互连结构下方。
8.根据权利要求1所述的集成电路，其中，所述绝缘体形成在多个半导体鳍上方。
9.一种集成电路(IC)，包括：
金属铁电金属结构127，包括由铁电层135分隔开的顶部电极133和底部电极；以及
多个场效应晶体管结构，每个包括由半导体沟道区域151分隔开的半导体源极/漏极区域、栅电极167和位于所述栅电极和所述半导体沟道区域之间的绝缘体169；
其中，所述多个场效应晶体管结构中的每个的所述栅电极耦接至所述底部电极或与所述底部电极是一体的。
10.一种制造包括MFMIS-FET的集成电路(IC)的方法，所述方法包括：
在衬底上方形成半导体鳍；
在所述半导体鳍上方形成伪栅极堆叠件；
图案化所述伪栅极堆叠件以限定伪栅极；
在所述伪栅极周围形成侧壁间隔件；以及
用包括高k电介质、金属栅极、铁电层和顶部电极层的MFMIS-FET替换所述伪栅极。
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