CN109525232A - 半导体器件 - Google Patents

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Abstract

本发明的实施例涉及一种半导体器件包括：用于提供第一电位的第一电位供应线，用于提供比第一电位低的第二电位的第二电位供应线，功能电路，以及设置在第一电位供应线和功能电路之间的第一开关和设置在第二电位供应线和功能电路之间的第二开关中的至少一个。第一开关和第二开关是负电容FET。

Description

半导体器件
技术领域
本发明涉及半导体集成电路，并且更特别地涉及包括负电容场效应晶体管(NCFET)的半导体器件。
背景技术
亚阈值摆幅是晶体管的电流-电压特性的一个特征。在亚阈值区域中，漏极电流的性能类似于正向偏压二极管的指数型增长的电流。在金属氧化物半导体场效应晶体管(MOSFET)运行区域中，在漏极、源极和基极(bulk)电压均固定的条件下，漏极电流-栅极电压的对数曲线将表现出近似的对数线性性能。为了改进亚阈值性能，已经提出了使用铁电材料的负电容场效应晶体管(NC FET)。
发明内容
根据本发明的一个实施例，提供一种半导体器件，包括：第一电位供应线，用于提供第一电位；第二电位供应线，用于提供比所述第一电位低的第二电位；功能电路；以及开关，设置在所述第一电位供应线和所述功能电路之间，其中：所述开关包括金属氧化物半导体场效应晶体管和负电容器，其中，所述负电容器示出负电容并具有第一端子和第二端子，以及所述第一端子电连接至所述金属氧化物半导体场效应晶体管的栅极。
根据本发明的另一个实施例，提供一种半导体器件，包括：第一电位供应线，用于提供第一电位；第二电位供应线，用于提供比所述第一电位低的第二电位；功能电路；以及开关，设置在所述第二电位供应线和所述功能电路之间，其中：所述开关包括金属氧化物半导体场效应晶体管和负电容器，其中，所述负电容器示出负电容并具有第一端子和第二端子，以及所述第一端子电连接至所述金属氧化物半导体场效应晶体管的栅极。
根据本发明的又一个实施例，提供一种半导体器件，包括：第一电位供应线，用于提供第一电位；第二电位供应线，用于提供比所述第一电位低的第二电位；功能电路；以及第一开关和第二开关中的至少一个，其中，所述第一开关设置在所述第一电位供应线和所述功能电路之间，所述第二开关设置在所述第二电位供应线和所述功能电路之间，其中：所述第一开关包括第一金属氧化物半导体场效应晶体管和第一负电容器，其中，所述第一负电容器示出负电容并具有第一端子和第二端子，并且所述第一负电容器的第一端子电连接至所述第一金属氧化物半导体场效应晶体管的栅极，所述第一负电容器的第一端子是所述第一金属氧化物半导体场效应晶体管的第一栅电极，以及所述第二开关包括第二金属氧化物半导体场效应晶体管和第二负电容器，其中，所述第二负电容器示出负电容并具有第一端子和第二端子，并且所述第二负电容器的第一端子电连接至所述第二金属氧化物半导体场效应晶体管的栅极，所述第二负电容器的第二端子是所述第二金属氧化物半导体场效应晶体管的第二栅电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A和图1B示出常规MOS FET和NC FET的运行。图1C是根据本发明的一些实施例的半导体器件的电路图。
图2A和图2B示出常规MOS FET和NC FET的电特性。图2C示出常规MOS FET和NC FET之间的比较。
图3A示出金属-绝缘体-金属-绝缘体-半导体(MIMIS)FET型NC FET的横截面图，以及图3B和图3C示出金属-绝缘体-半导体(MIS)FET型NC FET的横截面图。
图4A、图4B、图4C和图4D示出根据本发明的实施例的用于NC FET的制造操作。
图5A、图5B和图5C示出根据本发明的实施例的NC FET的各个视图。
图6A、图6B、图6C和图6D示出根据本发明的实施例的用于NC FET的制造操作。
图7A、图7B、图7C和图7D示出根据本发明的实施例的用于NC FET的制造操作。
图8A、图8B、图8C和图8D示出根据本发明的实施例的用于NC FET的制造操作。
图9A、图9B、图9C、图9D、图9E和图9F示出根据本发明的实施例的电路图。
图10A和图10B示出根据本发明的实施例的电路图。
图11A和图11B示出根据本发明的实施例的电路图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。出于简化和清楚的目的，各特征可以不同比例任意绘制。出于简化目的，附图中一些层/特征可被省略。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。
诸如集成电路(IC)的半导体器件中的功耗的最小化对于高速运行的半导体器件和/或用于移动终端的半导体器件是关键问题。已经提出了各种降低功耗的技术，但是由于用于控制电源的额外的电路，其中许多技术需要较大的芯片面积。一种这样的技术包括在电位供应线和功能电路之间增加头部开关和/或底端开关。例如，可以使用p型MOS FET作为头部开关，并且可以使用n型MOS作为底端开关来断开功能电路的电源。通过关闭连接至半导体器件中的非有源功能电路的头部/底端开关来降低功耗。
在本发明中，头部开关是设置在第一电位供应线(Vdd)与诸如逻辑电路和/或存储器电路的功能电路之间的开关。当功能电路包括内部电位供应线(总线)时，在第一电位供应线(Vdd)和内部电位供应线之间设置头部开关。类似地，在第二电位供应线(Vss)和功能电路之间设置底端开关。当功能电路包括内部电位供应线(总线)时，在第二电位供应线(Vss)(例如，接地)和内部电位供应线之间设置头部开关。
开关装置的尺寸(例如，装置宽度)由在“导通”状态下开关装置的电压降来决定，电压降由关系式ΔVDD＝ION*RON表示，其中，ION是运行有源功能电路所需的驱动电流以及RON是开关器件的线性电阻。基于所允许的最大ΔVDD和ION要求，确定RON的设计规格。如果开关装置的RON高于规格，需要相应地增加开关装置的尺寸。
其他重要的装置参数是掉电状态泄漏电流IOFF，它决定了无源电路的功耗。典型地，为开关装置选择高Vt(阈值电压)器件以降低功耗。然而，由于栅极过驱(over-drive)(VDD-Vt)的损失，较高的Vt会导致较高的导通电阻RON，特别是对于先进的低VDD技术节点。因此，在功耗和芯片面积之间有一个折衷。
在本实施例中，将NC FET应用到头部开关和/或底端开关以控制提供至功能电路的电源。
图1A和图1B示出常规MOS FET和NC FET的运行。在NC FET中，表示负电容(CFE<0)的电容器(例如，铁电(FE)电容器)串联连接至MOS FET的栅极。图1B示出MIMIS FET型NC FET。
在常规MOS FET(没有FE电容器)中，如图1A所示，当将外部电压VG施加到MOS FET的栅极时，MOS FET处的电压降VG(MOS FET)等于VG。相反，如图1B所示，在NC FET中，FE电容器上的电压降定义为VFE，并且由于在负电容区处运行FE电容器，所以FE电容器上的电压降与外部偏压相反，即VFE＝EFE*tFE，其中，tFE是电容器电介质(铁电膜)的厚度，EFE是穿过负电容器的电场，VG(MOS FET)＝VG+|VFE|，比VG高。换言之，将相同的外部电压VG施加到NC FET，并且将较高的栅极电压有效地施加到NC FET的MOS FET部分的栅极。因此，可以在不增加NC FET的MOS FET部分的Vt的情况下减小掉电泄漏电流(off-leak current)。
在下面解释更多细节。(1)式表示NC FET中的MOS FET部分的栅极端子上的放大电压AV。FE电容器的功能类似于电压放大器，并且增强驱动电流(IDS)。
假定NC FET的传输特性(I-VG)没有滞后现象，如公式(2)所示，CMOS必须小于-CFE。
对于MOS FET部分，由等式(3)表示亚阈值摆幅(swing)，其中，VG是施加的栅极偏压、Ψs是表面电位、Cs是半导体电容、并且Cins等于栅极绝缘体电容Cox。“1+Cs/Cins”大于1，因此，玻尔兹曼分布规定的极限摆幅在室温下约为60mV/dec。
对于NC GET，可以由等式(4)表示Cins。
当Cox大于-CFE时，实现了Cins<0。亚阈值摆幅小于60mV/dec。亚阈值电压(Vt)降低以获得较大的栅极过驱偏置(VDD-Vt)。类似的分析可以应用于MIS FET型NC FET。
图2A示出常规p型MOS FET和p型NC FET的传输特性IDS-VG，其中IOFF等量移动。与常规p型MOS FET相比，p型NC FET示出在相同VG下较小的亚阈值摆幅(S.S.)和较大的驱动电流。图2B示出VG＝0.75V时的IDS-VDS特性。在线性区域，NC FET具有比常规MOS FET更小的线性电阻。
图2C示出当用作头部开关时，常规MOS FET和NC FET之间的分析比较。在常规MOSFET和NC FET的分析中分别采用两种类型的晶体管，低阈值电压(LVT)晶体管和标准阈值电压(SVT)晶体管，其中，标准阈值电压(SVT)晶体管具有比LVT晶体管更高的阈值电压。常规MOS FET和NC FET都是p型。对于NC FET，铁电(FE)电容器的参数是残余极化(remnantpolarization)Pr＝5μC/cm2；矫顽场(coercive field)Ec＝1MV/cm；和铁电介电层厚度tFE＝2.5nm。该分析是在临界低驱动电压VDD＝0.5V的情况实施的。在图2C的表格中，将结果表示为相对于常规LVT MOS FET的值的相对值。
图2C的上部表格示出当将相同的器件面积应用于全部四个晶体管时的结果，而图2C的下部表格示出保持相同的导通电阻RON的结果。
当采用SVT MOS FET作为头部开关时，虽然可以实现较低的待机(standby)泄漏电流，但是在保持相同的器件面积的情况下，该导通电阻比LVT MOS FET的导通电阻增加了1.85倍。为了实现相同的RON，用于SVT MOS FET的器件面积比用于LVT MOS FET的器件面积增加了6％。换言之，常规MOS FET很难同时实现较低的待机泄漏电流、较低的导通电阻和较小的器件面积。
相反，当使用NC FET时，可以实现比常规MOS FET更低的Vt、RON和亚阈值摆幅。也就是说，可以对功能电路施加更大的驱动电流以提高其运行速度。当保持相同的导通电阻时，NC FET可以分别比LVT MOS FET和SVT MOS FET减小约63％和55％的器件面积，从而导致总芯片面积分别减小4.4％和3.9％。更重要的是，LVT/SVT NC FET上的待机泄漏电流从约为LVT MOS FET的待机泄漏电流0.36倍减少至约为LVT MOS FET的待机泄漏电流0.03倍。因此，NC FET可同时实现较低的待机泄漏电流、较低的导通电阻和较小的器件面积。
在本发明中，如图1C所示，NC FET用作头部开关和/或底端开关。图1C示出由NCFET配置的头部开关的实施例。NC FET的栅极连接至控制电路，并且通过来自控制电路的控制信号，头部开关打开和关闭来自电位供应线(VDD)的电源。如上所述，即使控制信号具有与VG相同的振幅，其中，VG与施加到功能电路(例如，“逻辑块”)上的振幅相同，施加到NC FET的MOS FET部分的有效栅极电压变得更高。当关闭NC FET时，将零电压或具有与VG相反的极性的电压施加到NC FET的栅极，以擦除铁电材料层的剩余极化。
在一些实施例中，图1C的铁电负电容器NC可以是通过导电层(例如，导线/接触件)连接至MOS FET的栅极的单独的电容器。在这种情况下，负电容器具有第一端子(电极)和第二端子(电极)，并且第一端子通过导电元件(例如导线)连接至MOS FET的栅极。在其他实施例中，负电容器NC的一个端子是MOS FET的栅电极。在这种情况下，在MOS FET的侧壁间隔件内形成负电容器。
存在两种类型的NC FET。图3A示出金属-绝缘体-金属-绝缘体-半导体(MIMIS)FET型NC FET的横截面图，以及图3B和图3C示出金属-绝缘体-半导体(MIS)FET型NC FET的横截面图。尽管图3A-图3C示出平面MOS晶体管结构的NC FET，但是可以采用鳍式FET和/或全环栅极FET。
如图3A所示，MIMIS NC FET包括衬底200、沟道201以及源极和漏极202。利用杂质适当地掺杂源极和漏极202。此外，由例如氧化硅制成的隔离绝缘层(诸如浅沟槽隔离(STI))围绕源极和漏极以及沟道(有源区)。
在沟道201上方设置第一栅极介电层203。在一些实施例中，第一栅极介电层203包括一个或多个高k介电层(例如具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括金属氧化物或Hf、Al、Zr的硅酸盐、它们的组合和它们的多层的一层或多层。其他合适的材料包括以金属氧化物、金属合金氧化物及它们的组合的形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN(Si3N4)、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfxZr1-xO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy和LaAlO3等。在特定实施例中，使用HfO2、ZrO2和/或HfxZr1-xO2。第一栅极介电层203的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理汽相沉积(PVD)、化学汽相沉积(CVD)等。在一些实施例中，第一栅极介电层203具有约1.0nm至约5.0nm的厚度。
在一些实施例中，可以在形成第一栅极介电层203之前在沟道201上方形成界面层(未示出)，并且在界面层上方形成第一栅极介电层203。界面层有助于缓冲后续从下面的半导体材料形成的高k介电层。在一些实施例中，界面层是可以通过化学反应形成的氧化硅。例如，可以使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化硅。其他实施例可以利用用于界面层的不同的材料或工艺。在一些实施例中，界面层具有约0.5nm至约1.5nm的厚度。
在第一栅极介电层203上设置作为内部电极的第一栅电极204。第一栅电极204可以是从由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr构成的组选择的金属。在一些实施例中，第一栅电极204包括从由TiN、WN、TaN和Ru构成的组选择的金属。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，W、Ti、Ta、TaN和TiN中的至少一个用作第一栅电极204。
在一些实施例中，第一栅电极204包括形成在第一栅极介电层203上的功函数调整金属(WFM)层(未示出)，以及主电极层。WFM层包括一层或多层导电材料，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层、或这些材料的两层或多层。对于n沟道FinFET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，而对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。
在第一栅电极204上形成由铁电材料制成的第二栅极介电层205。第二栅极介电层(铁电材料层)205包括从由Pb3Ge5O11(PGO)、锆钛酸铅(PZT)、SrBi2Ta2O9(SBT or SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、HfZrO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂有Si的HfO2(HfSiOx)和Ta2O5构成的组中选择的一个或多个。在一些实施例中，使用掺杂有Si、Al和/或Zr的HfO2或掺杂有Si和/或Al的ZrO2作为第二栅极介电层205。
在一些实施例中，第二栅极介电层205的厚度在从约1.0nm至约10nm的范围内，并且可以通过诸如ALD或CVD的合适的工艺来形成。如图3A所示，在一些实施例中，共形地形成第二栅极介电层205。
此外，在第二栅极介电层205上设置作为外部栅极的第二栅电极206。第二栅电极206可以是从由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr构成的组选择的金属。第二栅电极206由与第一栅电极204相同的材料或不同的材料制成。此外，如图3A所示，在栅极结构的相对侧上形成侧壁间隔件209。侧壁间隔件209包括诸如氧化硅、氮化硅和氮氧化硅的一层或多层绝缘材料。
沟道201、栅极介电层203和第一栅电极204构成MOS(金属氧化物半导体)结构，并且第一栅电极204、铁电层205和第二栅电极206构成MIM(金属-绝缘体-金属)结构。
如图3B所示，MIS NC FET包括衬底200、沟道201以及源极和漏极202。与MIMIS NCFET不同，缺失内部栅电极204，在第一栅极介电层203上形成铁电材料层205。
如图3A和图3B所示，第一栅极介电层203和第二栅极介电层205具有“U形”横截面，具有薄的中间部分和厚的侧部。在其他实施例中，如图3C所示，第一栅极介电层203和铁电材料层205垂直延伸至与栅电极206的上表面大致相同的水平。
图4A-图5C示出根据本发明的一些实施例的用于NC-FinFET的制造操作。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。应当理解，可以在图4A-图5C所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中，可以使用与先前相对于图3A-图3C描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图4A所示，在衬底300上方形成硬掩模层312，并且在硬掩模层312上形成抗蚀剂图案314。硬掩模层312包括诸如氧化硅和氮化硅的一层或多层绝缘材料。在一些实施例中，衬底300可以由诸如硅、金刚石或锗的合适的元素半导体制成；诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化铟镓(GaInP))等的合适的合金或化合物半导体制成。此外，衬底300可以包括外延层(epi层)，其可以被应变以用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。
如图4B所示，通过使用抗蚀剂图案作为蚀刻掩模，将硬掩模层312'图案化为硬掩模图案312，并且然后通过使用硬掩模图案312作为蚀刻掩模，将衬底300图案化为鳍结构320。
然后，在鳍结构320之间形成诸如浅沟槽隔离(STI)的隔离区325。隔离绝缘层325可以由诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)的合适的介电材料，诸如碳掺杂的氧化物的低k电介质，诸如多孔碳掺杂的二氧化硅的极低k电介质，诸如聚酰亚胺的聚合物，它们的组合等制成。在一些实施例中，通过诸如CVD、可流动的CVD(FCVD)或旋涂式玻璃工艺的工艺形成隔离绝缘层325，但是可以使用任何可接受的工艺。后续地，使用例如蚀刻工艺、化学机械抛光(CMP)等来去除隔离绝缘层325的在鳍结构320的顶面上方延伸的部分以及掩模图案312。此外，如图4C所示，凹进隔离绝缘层325，从而使得暴露鳍结构320的上部。
后续地，如图4D所示，在鳍结构320的上部上方形成第一栅极介电层303，并且在第一栅极介电层303上方形成第一栅电极304。
此外，如图5A-图5C所示，形成第二栅极介电层305(铁电层)、第二栅电极306和源极/漏极区302。此外，形成侧壁间隔件层309。图5A是沿着图5C的线X2-X2的横截面图以及图5B是沿着图5C的线Y2-Y2的横截面图。
图6A-图7D示出了根据本发明的一些实施例的用于NC FinFET的其他制造操作。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。应当理解，可以在图6A-图7D所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中可以使用与先前相对于图3A-图5C描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在该实施例中，采用栅极替换技术。
如图6A所示，通过使用硬掩模图案312来图案化鳍结构320，并且形成隔离绝缘层325。
接着，如图6B所示，在鳍结构320上方形成伪栅极介电层(未示出)和多晶硅层332，并且还在多晶硅层332上形成硬掩模图案334。硬掩模图案324包括诸如氧化硅和氮化硅的一层或多层绝缘材料。
通过使用硬掩模图案334作为蚀刻掩模，可以将多晶硅层332图案化为伪栅电极332。此外，如图6C所示，侧壁间隔件336形成在伪栅电极332的相对侧面上，以及形成层间介电层342。侧壁间隔件336包括诸如氧化硅、氮化硅和氧氮化硅的一个或多个绝缘材料层，并且层间介电层342包括诸如二氧化硅(SiO2)和SiON的诸如基于氧化硅的材料的一个或多个绝缘材料层。侧壁间隔件336的材料与层间介电层342的材料彼此不同，从而使得可以选择性地蚀刻这些层中的每个。在一个实施例中，侧壁间隔件336由SiOCN、SiCN或SiON制成，并且层间介电层342由SiO2制成。
然后，如图6D所示，通过使用干蚀刻和/或湿蚀刻来去除伪栅电极332和伪栅极介电层，从而形成栅极间隔333。
如图7A和图7B所示，在栅极间隔中，形成第一栅极介电层303和第一栅电极304。在第一栅极介电层303上方形成导电材料之后，实施诸如CMP的平坦化操作以形成第一栅电极304。第一栅极介电层303例如由高k介电材料制成，并且第一栅电极304例如由诸如TiN的导电材料或其他金属材料制成。此外，实施回蚀刻操作以减小第一栅极介电层303和第一栅电极304的高度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成导电材料。
然后，如图7C和图7D所示，在栅极间隔333中形成第二栅极介电层305和第二栅电极306。共形地形成铁电材料层305，并且在铁电材料层305上方形成导电材料。如图7C和图7D所示，在铁电材料层(第二栅极介电层)305上方形成导电材料之后，实施诸如CMP的平坦化操作以形成第二栅电极306。
图8A-图8D示出根据本发明的一些实施例的MIS型NC FinFET的制造操作。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。应当理解，可以在图8A-图8D所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中，可使用与先前相对于图3A-图7D描述的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在如图6D所示形成栅极间隔333之后，如图8A和图8B所示，在栅极间隔中共形地形成第一栅极介电层303和第二栅极介电层(铁电材料层)305。接着，在第二栅极介电层305上方形成导电材料，实施诸如CMP的平坦化操作以形成第二栅电极306，由此形成对应于图3C的MIS NC FET。接着，实施回蚀刻操作以降低第二栅电极306、第二栅极介电层305及第一栅极介电层303的高度。然后，在第二栅极介电层305上方形成额外的导电材料，实施诸如CMP的平坦化操作以形成第二栅电极306，由此形成对应于图3B的MIS NC FET。
在美国专利申请第15/476,221号和第15/447,479号中描述了用于制造MIMIS NCFET的其他方法和结构，并且上述专利中的每个的全部内容都结合于此作为参考。
在制造NC FET的方法的一些实施例中，在沟道上形成第一栅极介电层，在第一栅极介电层上形成第一栅电极，在第一栅电极上形成由铁电材料制成的第二栅极介电层，以及在第二栅极介电层上形成第二栅电极。图案化第二栅极介电层，从而使得第一栅电极的底面的与第一栅极介电层接触的第一区域大于第二栅极介电层的底面的与第一栅电极接触的第二区域。
在制造NC FET的方法的其他实施例中，形成具有鳍结构的FinFET结构，其中，鳍结构包括沟道区和设置在沟道区上方的伪栅极结构。然后去除伪栅极结构，从而形成栅极间隔。在沟道区上方的栅极间隔中形成第一栅极介电层。在第一栅极介电层上方形成第一栅电极层。凹进第一栅极介电层和第一栅电极层，由此形成凹进的栅极间隔。然后，在凹进的栅极间隔中的凹进的栅极介电层和第一栅电极层上形成第二栅极介电层(铁电材料层)。然后，在第二栅极介电层上形成第二栅电极层。当形成第一栅电极层时，在第一栅极介电层上方形成第一导电层(例如，WFM层)，并且在第一导电层上方设置第二导电层。
图9A、图9B和图9C示出根据本发明的实施例的使用MIMIS型NC FET的电路图，以及图9D、图9E和图9F示出根据本发明的实施例的使用MIS型NC FET的电路图。
在图9A和图9D中，MIMIS型NC FET或MIS型NC FET用作头部开关HS。在一些实施例中，使用p型NC FET作为头部开关。在图9B和图9E中，MIMIS型NC FET或MIS型NC FET用作底端开关FS。在一些实施例中，使用n型NC FET作为底端开关。图9C和图9F示出其中通过MIMIS型NC FET或MIS型NCFET配置头部开关HS和底端开关FS两者的实施例。
图10A和图10B示出根据本发明的实施例的电路图。
图10A示出一个实施例，其中，功能电路是包括四个反相器电路的逻辑电路。反相器的数量只是一个实例，并不限于四个。在一些实施例中，反相器电路的p型MOS FET的源极连接至内部电位供应线IVDD，并且在内部电位供应线IVDD和第一电位供应线VDD之间设置头部开关(NC FET)。类似地，反相器电路的n型MOS FET的漏极连接至内部电位供应线IVSS，并且在内部电位供应线IVSS和第二电位供应线VSS之间设置底端开关(NC FET)。诸如AND、NAND、OR、NOR的任何其他逻辑电路或更复杂的逻辑电路可以用作功能电路。
图10B是其中功能电路是诸如静态随机存取存储器(SRAM)的存储器电路的实施例。在SRAM中，提供内部电位供应线，并且在第一/第二电位供应线(VDD和/或VSS)与相应的内部电位供应线之间提供头部和/或底端开关。
图11A和图11B示出根据本发明的实施例的电路图。
在图11A和图11B中，标准单元SC用作功能电路。在图11A中，在公共电位供应线CVDD和第一电位供应线VDD之间设置两个头部开关HS，和/或在公共电位供应线CIVSS和第二电位供应线VSS之间设置两个底端开关FS，其中，四个标准单元连接至公共电位供应线CVDD和公共电位供应线CIVSS。根据所需的电流容量，调整头部/底端开关的数量。在图11B中，为两组标准单元SC提供了两个头部开关HS和两个底端开关FS。在图11B中，通过选择性地控制头部/底端开关，可以选择性地使一组标准单元激活和/或失效。
功能电路包括多个常规MOS FET。功能电路中的这种MOS FET的一些物理和/或电参数与NC FET的MOS FET部分中的一些物理和/或电参数大致相同。例如，在一些实施例中，功能电路的MOS FET具有与头部和/或底端开关的NC FET相同的栅极长度。在其他实施例中，功能电路的MOS FET具有与头部和/或底端开关的NC FET相同的栅极介电层(第一栅极介电层)厚度。此外，MOS FET和NC FET之间的源极/漏极掺杂剂浓度相同。这里，相同或大致相同意味着通过相同的操作同时形成目标层/结构，允许工艺变化。
此外，半导体器件包括多个阈值电压(Vth)晶体管，例如，n沟道低阈值电压(N-LVT)FET、n沟道标准阈值电压(N-SVT)FET、p沟道标准阈值电压(P-SVT)FET和p沟道低阈值电压(P-LVT)FET，它们是用不同的功函数调整金属(WFM)厚度制造的。当由n沟道低阈值电压FET和p沟道低阈值电压FET形成功能电路(例如，标准单元)时，用于头部和/或底端开关的NCFET的MOS FET部分的结构与n沟道低阈值电压FET和p沟道低阈值电压FET的结构相同。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
例如，在本发明中，NC FET用于用来打开/关闭来自电位供应线(VDD和/或VSS)的电源的头部开关和/或底端开关。施加到NC FET的MOS FET部分的栅极的电压由于连接至该栅极的负电容器的负电容效应而变得更高，所以可以有效地形成高阈值电压开关晶体管作为头部和/或底端开关。因此，当关闭头部和/或底端开关时，可以减小掉电泄漏电流(待机电流)。此外，由于NC FET的MOS FET部分的基本结构与设置在NC FET周围的常规MOS FET的结构大致相同，因此可以使工艺步骤的数量最小化。此外，可以抑制芯片面积的增加。
根据本发明的一个方面，一种半导体器件包括：用于提供第一电位的第一电位供应线；用于提供比第一电位低的第二电位的第二电位供应线；功能电路；以及设置在第一电位供应线和功能电路之间的开关。开关包括MOS FET和负电容器，负电容器示出负电容并具有第一端子和第二端子，并且第一端子电连接至MOS FET的栅极。在前述和/或以下实施例的一个或多个中，负电容器的第一端子是MOS FET的栅电极。在前述和/或以下实施例的一个或多个中，负电容器还包括设置在第一端子和第二端子之间的电容器介电层，并且电容器介电层是铁电材料，其中，该铁电材料包括从由ZrO2、ZrAlSiO、HfO2、HfZrO2、掺杂有Zr的HfO2(HfZrOx)、掺杂有Al的HfO2(HfAlOx)和掺杂有Si的HfO2(HfSiOx)构成的组中选择的一种或多种。在前述和/或以下实施例的一个或多个中，电容器介电层的厚度在从1.0nm至10nm的范围内。在前述和/或以下实施例的一个或多个中，功能电路包括逻辑电路。在前述和/或以下实施例的一个或多个中，功能电路包括存储器。在前述和/或以下实施例的一个或多个中，功能电路包括内部电位供应线，其中，功能电路的多个MOS FET的源极连接至该内部电位供应线，并且开关的MOS FET的漏极连接至内部电位供应线，并且开关的MOS FET的源极连接至第一电位供应线。
根据本发明的另一方面，一种半导体器件包括：用于提供第一电位的第一电位供应线；用于提供比第一电位低的第二电位的第二电位供应线；功能电路；以及设置在第二电位供应线和功能电路之间的开关。开关包括MOS FET和负电容器，负电容器示出负电容并具有第一端子和第二端子，并且第一端子电连接至MOS FET的栅极。在前述和/或以下实施例的一个或多个中，负电容器的第一端子是MOS FET的栅电极。在前述和/或以下实施例的一个或多个中，负电容器还包括设置在第一端子和第二端子之间的电容器介电层，并且电容器介电层是铁电材料，其中，该铁电材料包括从由ZrO2、ZrAlSiO、HfO2、HfZrO2、掺杂有Zr的HfO2(HfZrOx)、掺杂有Al的HfO2(HfAlOx)和掺杂有Si的HfO2(HfSiOx)构成的组中选择的一种或多种。在前述和/或以下实施例的一个或多个中，电容器介电层的厚度在从1.0nm至10nm的范围内。在前述和/或以下实施例的一个或多个中，功能电路包括逻辑电路。在前述和/或以下实施例的一个或多个中，功能电路包括存储器。在前述和/或以下实施例的一个或多个中，功能电路包括内部电位供应线，其中，功能电路的多个MOS FET的漏极连接至该内部电位供应线，并且开关的MOS FET的源极连接至该内部电位供应线，并且开关的MOS FET的漏极连接至第一电位供应线。
根据本发明的另一方面，一种半导体器件包括：用于提供第一电位的第一电位供应线；用于提供比第一电位低的第二电位的第二电位供应线；功能电路；以及设置在第一电位供应线和功能电路之间的第一开关与设置在第二电位供应线和功能电路之间的第二开关中的至少一个。第一开关包括第一MOS FET和第一负电容器，其中，第一负电容器示出负电容并具有第一端子和第二端子，并且第一负电容器的第一端子电连接至第一MOS FET的栅极。第一负电容器的第一端子是第一MOS FET的第一栅电极。第二开关包括第二MOS FET和第二负电容器，其中，第二负电容器示出负电容并具有第一端子和第二端子，并且第二负电容器的第一端子电连接至第二MOS FET的栅极。第二负电容器的第二端子是第二MOS FET的第二栅电极。在前述和/或以下实施例的一个或多个中，半导体器件包括第一开关和第二开关两者。在前述和/或以下实施例的一个或多个中，功能电路包括内部电位供应线，其中，功能电路的多个MOS FET的源极连接至该内部电位供应线，并且开关的MOS FET的漏极连接至该内部电位供应线，并且开关的MOS FET的源极连接至第一电位供应线。在前述和/或以下实施例的一个或多个中，功能电路包括多个MOS FET，并且功能电路的多个MOS FET中的至少一个具有与第一MOS FET和第二MOS FET中的至少一个相同的栅极长度。在前述和/或以下实施例的一个或多个中，功能电路包括多个MOS FET，并且功能电路的多个MOS FET中的至少一个具有与第一MOS FET和第二MOS FET中的至少一个相同的栅极介电层厚度。在前述和/或以下实施例的一个或多个中，功能电路包括多个鳍式场效应晶体管(FinFET)，并且第一MOS FET和第二MOS FET是FinFET。
根据本发明的另一方面，一种半导体器件包括：用于提供第一电位的第一电位供应线；用于提供比第一电位低的第二电位的第二电位供应线；功能电路；以及设置在第一电位供应线和功能电路之间的开关。开关包括负电容FET(NC FET)，并且NC FET的栅极介电层包括第一介电层和设置在第一介电层上方的第二介电层。第二介电层包括铁电材料。在前述和/或以下实施例的一个或多个中，第一介电层包括设置在NC FET的沟道上的界面层和设置在界面层上的高k介电层。在前述和/或以下实施例的一个或多个中，铁电材料包括从由ZrO2、ZrAlSiO、HfO2、HfZrO2、掺杂有Zr的HfO2(HfZrOx)、掺杂有Al的HfO2(HfAlOx)和掺杂有Si的HfO2(HfSiOx)构成的组中选择的一种或多种。在前述和/或以下实施例的一个或多个中，第二介电层的厚度在从1.0nm至10nm的范围内。在前述和/或以下实施例的一个或多个中，功能电路包括逻辑电路。在前述和/或以下实施例的一个或多个中，功能电路包括存储器。在前述和/或以下实施例的一个或多个中，功能电路包括内部电位供应线，其中，功能电路的多个MOS FET的源极连接至该内部电位供应线，并且开关的MOS FET的漏极连接至该内部电位供应线，并且开关的MOS FET的源极连接至第一电位供应线。
根据本发明的另一方面，一种半导体器件包括：用于提供第一电位的第一电位供应线；用于提供比第一电位低的第二电位的第二电位供应线；功能电路；以及设置在第二电位供应线和功能电路之间的开关。开关包括负电容FET(NC FET)，并且NC FET的栅极介电层包括第一介电层和设置在第一介电层上方的第二介电层。第二介电层包括铁电材料。在前述和/或以下实施例的一个或多个中，第一介电层包括设置在NC FET的沟道上的界面层和设置在界面层上的高k介电层。在前述和/或以下实施例的一个或多个中，铁电材料包括从由ZrO2、ZrAlSiO、HfO2、HfZrO2、掺杂有Zr的HfO2(HfZrOx)、掺杂有Al的HfO2(HfAlOx)和掺杂有Si的HfO2(HfSiOx)构成的组中选择的一种或多种。在前述和/或以下实施例的一个或多个中，第二介电层的厚度在从1.0nm至10nm的范围内。在前述和/或以下实施例的一个或多个中，功能电路包括逻辑电路。在前述和/或以下实施例的一个或多个中，功能电路包括存储器。在前述和/或以下实施例的一个或多个中，功能电路包括内部电位供应线，其中，功能电路的多个MOS FET的漏极连接至该内部电位供应线，并且开关的MOS FET的源极连接至该内部电位供应线，并且开关的MOS FET的漏极连接至第一电位供应线。
根据本发明的另一方面，一种半导体器件包括：用于提供第一电位的第一电位供应线；用于提供比第一电位低的第二电位的第二电位供应线；功能电路；以及设置在第一电位供应线和功能电路之间的第一开关与设置在第二电位供应线和功能电路之间的第二开关中的至少一个。第一开关包括第一负电容FET(NC FET)，并且第一负电容FET的栅极介电层包括第一介电层和设置在第一介电层上方的第二介电层。第二介电层包括铁电材料。第二开关包括第二NC FET，其中，第二NC FET的栅极介电层包括第一介电层和设置在第一介电层上方的第二介电层。第二介电层包括铁电材料。在前述和/或以下实施例的一个或多个中，半导体器件包括第一开关和第二开关两者。在前述和/或以下实施例的一个或多个中，功能电路包括内部电位供应线，其中，功能电路的多个MOS FET的源极连接至该内部电位供应线，并且开关的MOS FET的漏极连接至该内部电位供应线，并且开关的MOS FET的源极连接至第一电位供应线。在前述和/或以下实施例中的一个或多个中，功能电路包括多个MOSFET，并且功能电路的多个MOS FET中的至少一个具有与第一MOS FET和第二MOS FET中的至少一个相同的栅极长度。在前述和/或以下实施例中的一个或多个中，功能电路包括多个MOS FET，并且功能电路的多个MOS FET中的至少一个的栅极介电层的厚度等于第一MOSFET和第二MOS FET中的至少一个的第一栅极介电层的厚度。在前述和/或以下实施例的一个或多个中，功能电路包括多个鳍式场效应晶体管(FinFET)，并且第一NC FET和第二NCFET是FinFET。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例或实例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一电位供应线，用于提供第一电位；
第二电位供应线，用于提供比所述第一电位低的第二电位；
功能电路；以及
开关，设置在所述第一电位供应线和所述功能电路之间，其中：
所述开关包括金属氧化物半导体场效应晶体管和负电容器，其中，所述负电容器示出负电容并具有第一端子和第二端子，以及
所述第一端子电连接至所述金属氧化物半导体场效应晶体管的栅极。
2.根据权利要求1所述的半导体器件，其中，所述负电容器的第一端子是所述金属氧化物半导体场效应晶体管的栅电极。
3.根据权利要求2所述的半导体器件，其中：
所述负电容器还包括设置在所述第一端子和所述第二端子之间的电容器介电层，以及
所述电容器介电层是铁电材料，其中，所述铁电材料包括从由ZrO2、ZrAlSiO、HfO2、HfZrO2、掺杂有Zr的HfO2、掺杂有Al的HfO2和掺杂有Si的HfO2构成的组中选择的一种或多种。
4.根据权利要求3所述的半导体器件，其中，所述电容器介电层的厚度在从1.0nm至10nm的范围内。
5.根据权利要求1所述的半导体器件，其中，所述功能电路包括逻辑电路。
6.根据权利要求1所述的半导体器件，其中，所述功能电路包括存储器。
7.根据权利要求1所述的半导体器件，其中：
所述功能电路包括内部电位供应线，所述功能电路的多个金属氧化物半导体场效应晶体管的源极连接至所述内部电位供应线，以及
所述开关的金属氧化物半导体场效应晶体管的漏极连接至所述内部电位供应线，并且所述开关的金属氧化物半导体场效应晶体管的源极连接至所述第一电位供应线。
8.一种半导体器件，包括：
第一电位供应线，用于提供第一电位；
第二电位供应线，用于提供比所述第一电位低的第二电位；
功能电路；以及
开关，设置在所述第二电位供应线和所述功能电路之间，其中：
所述开关包括金属氧化物半导体场效应晶体管和负电容器，其中，所述负电容器示出负电容并具有第一端子和第二端子，以及
所述第一端子电连接至所述金属氧化物半导体场效应晶体管的栅极。
9.根据权利要求8所述的半导体器件，其中，所述负电容器的第一端子是所述金属氧化物半导体场效应晶体管的栅电极。
10.一种半导体器件，包括：
第一电位供应线，用于提供第一电位；
第二电位供应线，用于提供比所述第一电位低的第二电位；
功能电路；以及
第一开关和第二开关中的至少一个，其中，所述第一开关设置在所述第一电位供应线和所述功能电路之间，所述第二开关设置在所述第二电位供应线和所述功能电路之间，其中：
所述第一开关包括第一金属氧化物半导体场效应晶体管和第一负电容器，其中，所述第一负电容器示出负电容并具有第一端子和第二端子，并且所述第一负电容器的第一端子电连接至所述第一金属氧化物半导体场效应晶体管的栅极，所述第一负电容器的第一端子是所述第一金属氧化物半导体场效应晶体管的第一栅电极，以及
所述第二开关包括第二金属氧化物半导体场效应晶体管和第二负电容器，其中，所述第二负电容器示出负电容并具有第一端子和第二端子，并且所述第二负电容器的第一端子电连接至所述第二金属氧化物半导体场效应晶体管的栅极，所述第二负电容器的第二端子是所述第二金属氧化物半导体场效应晶体管的第二栅电极。
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