KR20190032145A - 반도체 디바이스 - Google Patents

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KR20190032145A
KR20190032145A KR1020170156569A KR20170156569A KR20190032145A KR 20190032145 A KR20190032145 A KR 20190032145A KR 1020170156569 A KR1020170156569 A KR 1020170156569A KR 20170156569 A KR20170156569 A KR 20170156569A KR 20190032145 A KR20190032145 A KR 20190032145A
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fet
supply line
terminal
functional circuit
switch
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KR1020170156569A
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치엔-싱 리
치흐-솅 창
윌만 차이
치아-웬 창
링-옌 예
카를로스 에이치. 디아즈
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는, 제1 전위를 공급하기 위한 제1 전위 공급 라인, 상기 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인, 기능 회로, 및 상기 제1 전위 공급 라인과 상기 기능 회로 사이에 배치된 제1 스위치와, 상기 제2 전위 공급 라인과 상기 기능 회로 사이에 배치된 제2 스위치 중 적어도 하나를 포함한다. 상기 제1 스위치과 상기 제2 스위치는 네거티브 커패시턴스 FET이다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 개시는 반도체 집적 회로에 관한 것이고, 보다 구체적으로는, 네거티브 커패시턴스 전계 효과 트랜지스터(NC FET)를 포함하는 반도체 디바이스에 관한 것이다.
문턱전압이하 스윙(subthreshold swing)은 트랜지스터의 전류-전압 특성의 특징이다. 문턱전압이하 영역에서, 드레인 전류 거동은 순방향 바이어스 다이오드의 전류를 기하급수적으로 증가시키는 것과 유사하다. 드레인, 소스, 및 벌크 전압이 고정된, 로그(logarithmic) 드레인 전류 대 게이트 전압의 플롯은, 이 금속 산화물 반도체(MOS) FET 동작 영역에서의 대략 로그 선형 거동을 나타낼 것이다. 문턱전압이하 특성을 향상시키기 위하여, 강유전성 재료를 사용하는 네거티브 커패시턴스 전계 효과 트랜지스터(NC FET)가 제안되어 왔다.
본 개시의 태양은, 첨부된 도면과 함께 이해하여 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 피쳐들은 비례대로 도시되지 않았다는 것에 주목바란다. 사실상 다양한 피쳐들의 치수들은 논의의 명료성을 위하여 임의로 확대되거나 축소될 수도 있다.
도 1a 및 도 1b는 노멀 MOS FET 및 NC FET의 동작을 도시한다. 도 1c는, 본 개시의 실시예에 따른 반도체 디바이스의 회로도를 도시한다.
도 2a 및 도 2b는 노멀 MOS FET와 NC FET의 전기 특성을 도시한다. 도 2c는 노멀 MOS FET과 NC FET 간의 비교를 도시한다.
도 3a는 금속-인슐레이터-금속-인슐레이터-반도체(MIMIS) FET형 NC FET의 단면도를 도시하고, 도 3b 및 도 3c는 금속-인슐레이터-반도체(MIS) FET형 NC FET의 단면도를 도시한다.
도 4a, 도 4b, 도 4c 및 도 4d는, 본 개시의 실시예에 따른 NC FET에 대한 제조 동작들을 도시한다.
도 5a, 도 5b, 및 도 5c는, 본 개시의 실시예에 따른 NC FET의 다양한 뷰를 도시한다.
도 6a, 도 6b, 도 6c, 및 도 6d는, 본 개시의 실시예에 따른 NC FET에 대한 제조 동작들을 도시한다.
도 7a, 도 7b, 도 7c, 및 도 7d는, 본 개시의 실시예에 따른 NC FET에 대한 제조 동작들을 도시한다.
도 8a, 도 8b, 도 8c, 및 도 8d는, 본 개시의 실시예에 따른 NC FET에 대한 제조 동작들을 도시한다.
도 9a, 도 9b, 도 9c, 도 9d, 도 9e, 및 도 9f는, 본 개시의 실시예에 따른 회로도를 도시한다.
도 10a 및 도 10b는 본 개시의 실시예에 따른 회로도를 도시한다.
도 11a 및 도 11b는 본 개시의 실시예에 따른 회로도를 도시한다.
다음의 개시는, 본 발명의 상이한 피쳐들을 실행하기 위하여 많은 상이한 실시예들 또는 예들을 제공한다는 것이 이해되어야 한다. 특정 실시예들 또는 구성요소들 및 장치들의 예들은 본 개시를 단순화시키도록 이하에 설명된다. 물론, 이들은 단지 예이며, 제한되고자 함이 아니다. 예컨대, 요소들의 치수는, 개시된 범위 또는 값들에 제한되지 않으나, 처리 조건들 및/또는 디바이스의 원하는 특성들에 의존할 수도 있다. 또한, 다음의 상세한 설명에서의 제2 피쳐 위의 또는 그 상의 제1 피쳐의 형성은, 제1 및 제2 피쳐들이 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 피쳐들이 집적 접촉하지 않을 수도 있도록 제1 및 제2 피쳐들 사이에 추가적 피쳐들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 단순성 및 명료성을 위하여 다양한 피쳐들이 상이한 스케일로 임의로 도시될 수도 있다. 첨부된 도면에서, 일부 층들/피쳐들은 단순성을 위하여 생략될 수도 있다.
또한, "아래에(beneath)", "밑에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 관련된 용어들은, 도면에 도시된 바와 같이, 하나의 요소 또는 피쳐의 또다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 편의상 여기서 사용될 수도 있다. 공간적으로 관련된 용어들은, 도면에 도시된 방향 외에, 사용 또는 동작시 디바이스의 상이한 방향들을 포함하고자 한다. 디바이스는, 그렇지 않으면, 지향될 수도 있고(90도 회전되거나 다른 방향들에서), 따라서 여기서 사용된 공간적으로 관련된 기술자는 유사하게 해석될 수도 있다. 또한, 용어 "~로 형성된(made of)"는 "구비하는(comprising)" 또는 "구성된(consisting of)"를 의미할 수도 있다. 또한, 다음의 제조 프로세스에서, 설명된 동작들에서/동작들 간에 하나 이상의 추가적 동작들이 존재할 수도 있고, 동작들의 순서는 변경될 수도 있다.
집적 회로(IC)와 같은 반도체 디바이스에서의 전력 소비의 최소화는, 고속 동작을 위한 반도체 디바이스 및/또는 이동 단말을 위한 반도체 디바이스에 대하여 중요한 쟁점이다. 전력 소비를 감소시키기 위한 다양한 기술들이 제안되어 왔으나, 그들 중 다수는 전력 제어를 위한 추가적인 회로로 인하여 보다 넓은 칩 영역을 요한다. 하나의 그러한 기술은, 전력 공급 라인(들)과 기능 회로 사이에 헤더 스위치 및/또는 푸터(footer) 스위치를 추가하는 것을 포함한다. 예컨대, p형 MOS FET은 헤더 스위치로서 사용될 수 있고, n형 MOS FET은 푸터 스위치로서 사용되어, 기능 회로로의 전력 공급을 차단한다. 전력 소비는, 반도체 디바이스에서 비활성 기능 회로에 연결된 헤더/푸터 스위치를 턴 오프함으로써 감소된다.
본 개시에서, 헤더 스위치는, 제1 전위 공급 라인(Vdd)과, 논리 회로 및/또는 메모리 회로와 같은 기능 회로 사이에 배치된 스위치이다. 기능 회로가 내부 전위 공급 라인(버스 라인)을 포함할 때, 헤더 스위치는 제1 전위 공급 라인(Vdd)과 내부 전위 공급 라인 사이에 배치된다. 유사하게, 푸터 스위치는 제2 전위 공급 라인(Vss)과 기능 회로 사이에 배치된 스위치이다. 기능 회로가 내부 전위 공급 라인(버스 라인)을 포함할 때, 헤더 스위치는 제2 전위 공급 라인(Vss)(예컨대, 접지)과 내부 전위 공급 라인 사이에 배치된다.
스위칭 디바이스의 크기(예컨대, 디바이스 폭)는,
Figure pat00001
의 관계로 표현되는, "온" 상태에서의 스위치 디바이스의 전압 강하에 의하여 결정되며, 여기서 I ON 은 활성 기능 회로를 동작시키기 위한 요구되는 구동 전류이고, R ON 은 스위칭 디바이스의 선형 저항이다. 최대 허용된 ΔV DD 및 I ON 요건에 기초하여, R ON 의 설계 사양이 결정된다. 스위칭 디바이스의 R ON 이 사양보다 높으면, 스위칭 디바이스의 크기는 따라서 증가될 필요가 있다.
다른 중요한 디바이스 파라미터는 오프 상태 누설 I OFF 이며, 비활성 회로의 전력 소비를 결정한다. 통상적으로, 전력 소비를 감소시키기 위하여 스위칭 디바이스에 대하여 높은 Vt(문턱 전압) 디바이스가 선택된다. 그러나, 보다 높은 Vt는, 특히 진보된 낮은 VDD 기술 노드들에 대하여, 게이트 오버 - 드라이브(VDD - Vt)의 손실로 인하여 보다 높은 온-저항 RON을 유발한다. 따라서, 전력 소비와 칩 영역 간에 트레이드-오프(trade-off)가 있다.
본 실시예에서, 기능 회로에의 전력 공급을 제어하기 위하여 헤더 및/또는 푸터 스위치에 NC FET가 적용된다.
도 1a 및 도 1b는 노멀 MOS FET 및 NC FET의 동작들을 도시한다. NC FET에서, 네거티브 커패시턴스(CFE < 0)을 나타내는 커패시터(예컨대, 강유전성(FE) 커패시터)는 MOS FET의 게이트에 직렬로 연결된다. 도 1b는 MIMIS FET형 NC FET을 도시한다.
노멀 MOS FET(FE 커패시터가 없는)에서, 도 1a에 도시된 바와 같이, 외부 전압 VG가 MOS FET의 게이트에 인가될 때, MOS FET VG(MOS FET)에서의 전압 강하는 VG와 동일하다. 대조적으로, 도 1b에 도시된 바와 같이, NC FET에서, FE 커패시터의 전압 강하는 VFE로서 정의되고, FE 커패시터가 네가티브 커패시턴스 영역에서 동작하므로, FE 커패시터의 전압 강하는 외부 바이어스에 반대이며, 즉 V FE = E FE * t FE 이며, 여기서 tFE는 커패시터 유전체(강유전성막)의 두께이고,
Figure pat00002
이며 VG보다 높다. 다시 말하면, 동일한 외부 전압 VG가 NC FET에 인가되고, 보다 높은 게이트 전압이 NC FET의 MOS FET부의 게이트에 유효하게 인가된다. 따라서, NC FET의 MOS FET부의 Vt를 증가시키지 않고, 오프-누설(off-leak) 전류를 감소시킬 수 있다.
보다 상세한 설명이 이하에 설명된다. NC FET의 MOS FET부의 게이트-단자의 전압 증폭(AV)이 식 (1)로 표현된다. FE 커패시터는 전압 증폭기처럼 기능하고, 구동 전류(IDS)가 높아진다.
Figure pat00003
식 (2)에 도시된 바와 같이, NC FET의 트랜스퍼 특성(I- V G )에서 히스테리시스가 없다고 가정하여, CMOS는 -CFE보다 작아야만 한다.
Figure pat00004
MOS FET부에 대하여, 문턱전압이하 스윙은 식 (3)으로 표현되며, 여기서 V G 는 인가된 게이트 바이어스이고, Ψ S 는 표면 전위이고, C S 는 반도체 커패시턴스이고, C ins 는 게이트 인슐레이터 커패시턴스 C OX 이다. "1 + Cs/Cins"는 1보다 크고, 따라서 볼츠만 분포에 의하여 나타낸 한계 스윙은 실온에서 약 60m V/dec이다.
Figure pat00005
NC FET에 대하여, C ins 는 식 (4)로 표현될 수 있다.
Figure pat00006
COX가 -CFE보다 클 때, Cins<0이 달성된다. 문턱전압이하 스윙은 60mV/dec보다 작아진다. 문턱전압이하 전압(Vt)은 보다 큰 게이트 오버드라이브 바이어스(VDD-Vt)를 얻기 위하여 낮춰진다. MIS FET형 NC FET에 유사한 분석이 적용될 수 있다.
도 2a는, 노멀 p형 MOS FET 및 p형 NC FET에 대한 트랜스퍼 특성(IDS-VG)을 도시하고, 여기서 IOFF는 동일한 양만큼 시프트된다. p형 NC FET은 문턱전압이하 스윙(S.S.)과, 동일한 VG에서 노멀 p형 MOS FET보다 큰 구동 전류를 나타낸다. 도 2b는 VG=0.75V를 갖는 I DS -V DS 특성을 도시한다. 선형 영역에서, NC FET은 노멀 MOS FET보다 작은 선형 저항을 갖는다.
도 2c는, 헤더 스위치로서 사용될 때의 노멀 MOS FET과 NC FET 간의 분석적 비교를 도시한다. LVT(Low Threshold Voltage) 트랜지스터와, LVT 트랜지스터보다 높은 문턱 전압을 갖는 SVT(Standard Threshold Voltage) 트랜지스터의 2형태의 트랜지스터가, 노멀 MOS FET과 NC FET 각각에 대하여 분석시 채용된다. 노멀 MOS FET과 NC FET은 모두 p형이다. NC FET에 대하여, 강유전성(FE) 커패시터의 파라미터들은 잔류 분극(remnant polarization) P1 = 5uC/cm2; 보자력 Ec=1MV/cm; 강유전성 유전층 두께 tFE=2.5nm이다. 임계 하부 구동 전압 VDD=0.5V인 경우에 대하여 분석이 수행된다. 도 2c의 테이블에서, 결과는 노멀 LVT MOS FET에 대한 값들에 관한 상대값(relative value)들로서 나타나 있다.
도 2c의 상부 테이블은, 동일한 디바이스 영역이 모든 4개의 트랜지스터들에 대하여 적용될 때의 결과를 도시하고, 도 2c의 하부 테이블은 동일한 온-저항 RON을 유지하기 위한 결과를 도시한다.
SVT MOS FET이 헤더 스위치용으로 채용되는 경우, 보다 낮은 스탠바이 누설 전류가 달성될 수 있지만, 동일한 디바이스 영역이 유지될 때 온-저항은 LVT MOS FET의 온-저항의 1.85배 증가한다. 동일한 RON을 달성하기 위하여, SVT MOS FET에 대한 디바이스 영역은 LVT MOS FET의 디바이스 영역으로부터 6% 증가된다. 다시 말하면, 노멀 MOS FET은 보다 낮은 스탠바이 누설 전류, 보다 낮은 온-저항, 및 보다 작은 디바이스 영역을 동시에 달성하는 것은 어렵다.
대조적으로, NC FET들이 채용되는 경우, 노멀 MOS FET들보다 낮은 Vt, RON, 및 문턱전압이하 스윙이 달성될 수 있다. 즉, 보다 큰 구동 전류가 기능 회로에 그 동작 속도를 향상시키기 위하여 적용될 수 있다. 동일한 온-저항이 유지되는 경우, NC FET은 각각 LVT MOS FET과 SVT MOS FET보다 약 63%과 55% 디바이스 영역을 감소시켜, 각각 4.4%와 3.9%의 총 칩 영역의 감소의 결과를 가질 수 있다. 보다 중요하게는, LVT/SVT NC FET들 상의 스탠바이 누설 전류는 LVT MOS FET의 스탠바이 누설 전류보다 약 0.36배에서 약 0.03배로 감소된다. 따라서, NC FET은 보다 낮은 스탠바이 누설 전류, 보다 낮은 온-저항, 및 보다 작은 디바이스 영역을 동시에 달성할 수 있다.
본 개시에서, NC FET은 도 1c에 도시된 바와 같이 헤더 스위치 및/또는 푸터 스위치로서 사용된다. 도 1c는 NC FET으로 구성된 헤더 스위치의 실시예를 도시한다. NC FET의 게이트는 제어 회로에 연결되고, 제어 회로로부터의 제어 신호에 의하여, 헤더 스위치는 전위 공급 라인(VDD)으로부터의 전력 공급을 온 및 오프한다. 상기 나타낸 바와 같이, 제어 신호가, 기능 회로(예컨대, "논리 블록")에 인가된 동일한 진폭인 VG와 동일한 진폭을 가져도, NC FET의 MOS FET부에 인가된 유효 게이트 전압이 보다 높아진다. NC FET을 오프할 때, 제로 전압 또는 VG에의 반대 극성을 갖는 전압이 NC FET의 게이트에 인가되어, 강유전성 재료층의 잔류 극성을 소거한다.
도 1c의 강유전성 네거티브 커패시터(NC)는, 일부 실시예들에서, MOS FET의 게이트에 도전성층(예컨대, 와이어/컨택트)에 의하여 연결된 분리된 커패시터일 수 있다. 그러한 경우에서, 네거티브 커패시터는 제1 단자(전극)와 제2 단자(전극)를 갖고, 제1 단자는 MOS FET의 게이트에 도전성 소자(예컨대, 와이어)에 의하여 연결된다. 다른 실시예들에서, 네거티브 커패시터(NC)의 단자들 중 하나는 MOS FET의 게이트 전극이다. 그러한 경우에서, 네거티브 커패시터는 MOS FET의 측벽 스페이서 내에 형성된다.
2형태의 NC FET들이 있다. 도 3a는 금속-인슐레이터-금속-인슐레이터-반도체(MIMIS) FET형 NC FET의 단면도를 도시하고, 도 3b 및 도 3c는 금속-인슐레이터-반도체(MIS) FET형 NC FET의 단면도를 도시한다. 도 3a 내지 도 3c가 평면 MOS 트랜지스터 구조의 NC FET을 도시하여도, fin FET 및/또는 게이트-올-어라운드(gate-all-around) FET이 채용될 수 있다.
도 3a에 도시된 바와 같이, MIMIS NC FET은, 기판(200), 채널(201), 및 소스와 드레인(202)을 포함한다. 소스와 드레인(202)은 불순물로 적절히 도핑된다. 또한, 소스와 드레인 및 채널(활성 영역)은, 예컨대 실리콘 산화물로 형성된 얕은 트렌치 아이솔레이션(STI)과 같은 아이솔레이션 절연층(isolation insulating layer)으로 둘러 싸인다.
채널(201) 위에 제1 게이트 유전체층이 배치된다. 제1 게이트 유전체층(203)은, 일부 실시예들에서 하나 이상의 하이-k 유전체층(예컨대 3.9보다 큰 유전 상수를 갖는)을 포함한다. 예컨대, 하나 이상의 게이트 유전체층은, 금속 산화물 또는 Hf, Al, Zr의 실리케이트, 그 조합의 하나 이상의 층, 및 그 다중층들을 포함할 수도 있다. 다른 적합한 재료들은, 금속 산화물, 금속 합금 산화물, 및 그 조합의 형태의 La, Mg, Ba, Ti, Pb, Zr을 포함한다. 예시적인 재료들은, MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN(Si3N4), Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, GeO2, HfxZr1 - xO2, Ga2O3, Gd2O3, TaSiO2, TiO2, HfSiON, YGexOy, YSixOy 및 LaAlO3 등을 포함한다. 특정 실시예들에서, HfO2, ZrO2 및/또는 HfxZr1 - xO2 이 사용된다. 제1 게이트 유전체층(203)의 형성 방법은, 원자-빔 증착(molecular-beam deposition, MBD), 원자층 증착(atomic layer deposition, ALD), 물리적 기상 증착(physical vapor deposition, PVD), 화학적 기상 증착(CVD) 등을 포함한다. 일부 실시예들에서, 제1 게이트 유전체층(203)은 약 1.0nm 내지 약 5.0 nm의 두께를 갖는다.
일부 실시예들에서, 제1 게이트 유전체층(203)의 형성 전에, 채널들(201) 위에 계면층(미도시)이 형성될 수도 있고, 계면층 위에 제1 게이트 유전체층(203)이 형성된다. 계면층은, 밑에 있는 반도체 재료로부터 후속하여 형성된 하이-k 유전체층을 보호(buffer)하는 것을 돕는다. 일부 실시예들에서, 계면층은, 화학 반응으로 형성될 수도 있는 실리콘 산화물이다. 예컨대, 화학적 실리콘 산화물은 탈이온수 + 오존(DIO3), NH4OH+H2O2+H2O (APM), 또는 다른 방법들을 사용하여 형성될 수도 있다. 다른 실시예들은 계면층에 대한 상이한 재료 또는 프로세스들을 이용할 수도 있다. 일부 실시예들에서, 계면층은 약 0.5 nm 내지 약 1.5 nm의 두께를 갖는다.
제1 게이트 유전체층(203) 상에 내부 전극으로서의 제1 게이트 전극(204)이 배치된다. 제1 게이트 전극(204)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr의 그룹에서 선택된 금속일 수도 있다. 일부 실시예들에서, 제1 게이트 전극(204)은 TiN, WN, TaN, 및 Ru의 그룹에서 선택된 금속을 포함한다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta와 같은 금속 합금이 사용될 수도 있고, 그리고/또는 WNx, TiNx, MoNx, TaNx, 및 TaSixNy과 같은 금속 질화물이 사용될 수도 있다. 일부 실시예들에서, W, Ti, Ta, TaN 및 TiN 중 적어도 하나가 제1 게이트 전극(204)로서 사용된다.
일부 실시예들에서, 제1 게이트 전극(204)는, 제1 게이트 유전체층(203) 위에 형성된 일함수 조정 금속(work function adjustment metal, WFM)층(미도시)과, 주 전극층을 포함한다. WFM층은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이들 재료들 중 2 이상의 다층과 같은 도전성 재료의 하나 이상의 층을 포함한다. n-채널 FinFET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로서 사용되고, p-채널 FinFET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 사용된다.
제1 게이트 전극(204) 상에 강유전성 재료로 제조된 제2 게이트 유전체층(205)이 형성된다. 제2 게이트 강유전성층(강유전성 재료층)(205)은, Pb3Ge5O11 (PGO), 티탄산 지르콘산 연(PZT), SrBi2Ta2O9 (SBT 또는 SBTO), SrB4O7 (SBO), SraBibTacNbdOx(SBTN), SrTiO3(STO), BaTiO3(BTO), (BixLay)Ti3O12(BLT), LaNiO3(LNO), YMnO3, ZrO2, 규산 지르코늄(zirconium silicate), ZrAlSiO, HfO2, HfZrO2, 규산 하프늄, HfAlO, LaAlO, 산화란탄, Si(HfSiOx)로 도핑된 HfO2, 및 Ta2O5 로 구성된 그릅으로부터 선택된 하나 이상의 재료를 포함한다. 일부 실시예들에서, 제2 게이트 유전체층(205)으로서 Si, Al 및/또는 Zr로 도핑된 HfO2, 또는 Si 및/또는 Al로 도핑된 ZrO2이 사용된다.
제2 게이트 유전체층(205)의 두께는 일부 실시예들에서 약 1.0nm 내지 약 10nm의 범위에 있고, ALD 또는 CVD와 같은 적합한 프로세스에 의하여 형성될 수도 있다. 도 3a에 도시된 바와 같이, 제2 게이트 유전체층(205)은 일부 실시예에서 컨포멀하게(conformally) 형성된다.
또한, 제2 게이트 유전체층(205) 상에 외부 게이트로서 제2 게이트 전극(206)이 배치된다. 제2 게이트 전극(206)은, W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr의 그룹에서 선택된 금속일 수도 있다. 제2 게이트 전극(206)은, 제1 게이트 전극(204)과 동일한 재료 또는 이와는 상이한 재료로 제조된다. 또한, 측벽 스페이서들(209)은 도 3a에 도시된 바와 같은 게이트 구조의 양측 표면들 상에 형성된다. 측벽 스페이서들(209)은, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물과 같은 절연 재료의 하나 이상의 층을 포함한다.
채널(201), 게이트 유전체층(203), 및 제1 게이트 전극(204)은 MOS(metal-oxide-semiconductor, 금속-산화물-반도체) 구조를 구성하고, 제1 게이트 전극(204), 강유전성층(205), 및 제2 게이트 전극(206)은 MIN(metal-insulator-metal, 금속-인슐레이터-금속) 구조를 구성한다.
도 3b에 도시된 바와 같이, MIS NC FET은 기판(200), 채널(201), 및 소스와 드레인(202)을 포함한다. MIMIS NC FET과는 달리, 내부 게이트 전극(204)이 없고, 강유전성 재료층(205)은 제1 게이트 유전체층(203) 상에 형성된다.
도 3a 및 도 3b에 도시된 바와 같이, 제1 게이트 유전체층(203) 및 제2 게이트 유전체층(205)은 단면에서 "U형"을 갖고, 얇은 중심부와 두꺼운 측부들을 갖는다. 다른 실시예들에서, 도 3c에 도시된 바와 같이, 제1 게이트 유전체층(203)과 강유전성 재료층(205)은, 게이트 전극(206)의 상부 표면과 실질적으로 동일한 레벨까지 수직으로 연장된다.
도 4a 내지 도 5c는, 본 개시의 일부 실시예들에 따른 NC-FinFET에 대한 제조 동작들을 도시한다. 다양한 뷰들과 설명을 하는 실시예들 전체를 통해, 유사한 도면 부호들은 유사한 요소들을 지정하는 데 사용된다. 도 4a 내지 도 5c로 도시된 프로세스들 전에, 그 동안, 및 그 후에 추가적인 동작들이 제공될 수 있고, 이하 설명된 동작들 중 일부는, 방법의 추가적인 실시예들에 대하여 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/처리들의 순서는 상효 교환가능 할 수도 있다. 도 3a 내지 도 3c에 관하여 설명된 상기 실시예들과 동일한 또는 이와 유사한 재료, 구성, 치수 및/또는 프로세스들이 다음의 실시예들에 채용될 수도 있고, 그 상세한 설명이 생략될 수도 있다.
도 4a에 도시된 바와 같이, 기판(300) 위에 하드 마스크층(312)이 형성되고, 하드 마스크층(312) 상에 레지스트 패턴(314)이 형성된다. 하드 마스크층(312)은, 실리콘 산화물과 실리콘 질화물과 같은 절연 재료의 하나 이상의 층을 포함한다. 일부 실시예들에서, 기판(300)은, 실리콘, 다이아몬드 또는 게르마늄과 같은 적합한 기본 반도체; IV족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 실리콘 게르마늄 카바이드(SiGeC), GeSn, SiSn, SiGeSn)와 같은 적합한 합금 또는 화합물 반도체, III-V족 화합물 반도체(예컨대, 갈륨 비소(GaAs), 인듐 갈륨 비화물(InGaAs), 비화 인듐(InAs), 인화 인듐(InP), 안티몬화 인듐(InSb), 갈륨 비소 포스파이드(GaAsP), 또는 갈륨 인듐 포스파이드(GaInP))와 같은 적합한 합금 또는 화합물 반도체, 등으로 제조된다. 또한, 기판(300)은, 성능 향상을 위하여 변형(strain)될 수도 있는 에피택시얼층(에피-층)을 포함할 수도 있고, 그리고/또는 실리콘-온-인슐레이터(SOI) 구조를 포함할 수도 있다.
레지스트 패턴을 에칭 마스크로서 이용함으로써, 하드 마스크층(312')은 하드 마스크 패턴(312)으로 패터닝된 후, 하드 마스크 패턴(312)을 에칭 마스크로서 이용함으로써, 기판(300)이 도 4b에 도시된 바와 같이 핀 구조들(320)로 패터닝된다.
다음, 얕은 트렌치 아이솔레이션들(STI)과 같은 아이솔레이션 영역들(325)이 핀 구조들(320) 사이에 형성된다. 아이솔레이션 절연층(325)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소 도핑된 실리콘 다이옥사이드와 같은 초(extremely) 로우-k 유전체, 폴리이미드와 같은 폴리머, 이들의 조합 등과 같은 적합한 유전체 재료들로 형성될 수도 있다. 일부 실시예들에서, 아이솔레이션 절연층(325)은, 임의의 수용 가능한 프로세스가 이용될 수 있어도, CVD, 유동성(flowable) CVD(FCVD), 또는 스핀-온-글래스(spin-on-glass) 프로세스를 통하여 형성된다. 후속하여, 핀 구조들(320)의 상부 표면 위로 연장하는 아이솔레이션 절연층(325)의 부분들, 및 마스크 패턴(312)은, 예컨대 에칭 프로세스, 화학 기계적 연마(CMP) 등을 이용하여 제거된다. 또한, 아이솔레이션 절연층(325)은, 도 4c에 도시된 바와 같이, 핀 구조들(320)의 상부 부분들이 노출되도록 리세싱(recess)된다.
후속하여, 도 4d에 도시된 바와 같이, 제1 게이트 유전체층(303)은 핀 구조(320)의 상부 부분들 위로 형성되고, 제1 게이트 전극(304)은 제1 게이트 유전체층(303) 위에 형성된다.
또한, 도 5a 내지 도 5c에 도시된 바와 같이, 제2 게이트 유전체층(305)(강유전성층), 제2 게이트 전극(306), 및 소스/드레인 영역들(302)이 형성된다. 또한, 측벽 스페이서층들(309)이 형성된다. 도 5a는 도 5c의 선 X2-X2을 따른 단면도이고, 도 5b는 도 5c의 선 Y2-Y2을 따른 단면도이다.
도 6a 내지 도 7d는 본 개시의 일부 실시예들에 따른 NC FinFET에 대한 다른 제조 동작들을 도시한다. 다양한 뷰들 및 설명을 위한 실시예들 전체에 걸쳐, 유사한 도면 번호들은 유사한 요소들을 지정하는 데 사용된다. 추가적인 동작들이 도 6a 내지 도 7d에 도시된 프로세스들 전에, 그 동안, 및 그 후에 제공될 수 있고, 이하에 설명된 동작들 중 일부는, 방법의 추가적인 실시예들에 대하여 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 교환 가능할 수도 있다. 도 3a 내지 도 5c에 관하여 설명된 상기 실시예들과 동일한 또는 이와 유사한 재료, 구성, 치수 및/또는 프로세스들이 다음의 실시예들에서 채용될 수도 있고, 그 상세한 설명이 생략될 수도 있다.
이 실시예에서, 게이트 교체(gate replacement) 기술이 채용된다.
도 6a에 도시된 바와 같이, 핀 구조들(320)이 하드 마스크 패턴(312)을 사용함으로써 패터닝되고, 아이솔레이션 졀연층(325)이 형성된다.
다음, 도 6b에 도시된 바와 같이, 더미 게이트 유전체층(미도시)과 폴리실리콘층(332)이 핀 구조들(320) 위에 형성되고, 또한 하드 마스크 패턴(334)이 폴리실리콘층(332) 상에 형성된다. 하드 마스크 패턴(324)은, 실리콘 산화물과 실리콘 질화물과 같은 절연 재료의 하나 이상의 층을 포함한다.
에칭 마스크로서 하드 마스크 패턴(334)을 사용함으로써, 폴리실리콘층(332)이 더미 게이트 전극(332)으로 패터닝된다. 또한, 도 6c에 도시된 바와 같이, 더미 게이트 전극(332)의 양면 표면들 상에 측벽 스페이서들(336)이 형성되고, 층간 유전체층(342)이 형성된다. 측벽 스페이서들(336)은, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물과 같은 절연 재료의 하나 이상의 층을 포함하고, 층간 유전체층(342)은, 실리콘 다이옥사이드(SiO2) 및 SiON과 같은 실리콘 산화물 기반 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 측벽 스페이서들(333)의 재료와 층간 유전체층(342)의 재료는 서로 상이하여, 이들 층들 각각은 선택적으로 에칭될 수 있다. 일 실시예에서, 측벽 스페이서(333)는 SiOCN, SiCN 또는 SiON으로 형성되고, 층간 유전체층(342)은 SiO2으로 형성된다.
다음, 더미 게이트 전극(332)과 더미 게이트 유전체층은 건식 및/또는 습식 에칭을 사용하여 제거되고, 이로써 도 6d에 도시된 바와 같이 게이트 스페이스(333)를 형성한다.
게이트 스페이스에서, 제1 게이트 유전체층(303)과 제1 게이트 전극(304)은 도 7a 및 도 7b에 도시된 바와 같이 형성된다. 제1 게이트 유전체층(303) 위에 도전성 재료가 형성된 후, CMP와 같은 평탄화 동작이 수행되어, 제1 게이트 전극(304)을 형성한다. 제1 게이트 유전체층(303)은, 예컨대 하이-k 유전성 재료로 형성되고, 제1 게이트 전극(304)은, 예컨대 TiN 또는 다른 금속 재료와 같은 도전성 재료로 형성된다. 또한, 에치-백 동작이 수행되어 제1 게이트 유전체층(303)과 제1 게이트 전극(304)의 높이를 감소시킨다. 도전성 재료는, ALD, CVD, PVD, 도금, 또는 그 조합들과 같은 적합한 프로세스를 사용하여 형성될 수도 있다.
다음, 도 7c 및 도 7d에 도시된 바와 같이, 제2 게이트 유전체층(305)과 제2 게이트 전극(306)이 게이트 스페이스(333)에 형성된다. 강유전성 재료층(305)이 컨포멀하게 형성되고, 도전성 재료가 강유전성 재료층(303) 위에 형성된다. 도전성 재료가 강유전성 재료층(제2 게이트 유전체층)(305) 위에 형성된 후, CMP와 같은 평탄화 동작이 수행되어, 도 7c 및 도 7d에 도시된 바와 같이 제2 게이트 전극(306)을 형성한다.
도 8a 내지 도 8d는 본 개시의 일부 실시예들에 따른 MIS형 NC FinFET에 대한 제조 동작들을 도시한다. 다양한 뷰들과 설명을 위한 실시예들 전체에 걸쳐, 유사한 도면 번호들은 유사한 요소들을 지정하는 데 사용된다. 추가적인 동작들이 도 8a 내지 도 8d로 도시된 프로세스들 전에, 그 동안, 및 그 후에 제공될 수 있고, 이하에 설명된 동작들 중 일부는, 방법의 추가적인 실시예들에 대하여 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 교환 가능할 수도 있다. 도 3a 내지 도 7d에 관하여 설명된 상기 실시예들과 동일한 또는 이와 유사한 재료, 구성, 치수 및/또는 프로세스들이 다음의 실시예들에서 채용될 수도 있고, 그 상세한 설명이 생략될 수도 있다.
게이트 스페이스(333)가 도 6d에 도시된 바와 같이 형성된 후, 제1 게이트 유전체층(303)과 제2 게이트 유전체층(강유전성 재료층)(305)이 도 8a 및 도 8b에 도시된 바와 같이 게이트 스페이스에 컨포멀하게 형성된다. 그 후, 도전성 재료가 제2 게이트 유전체층(303) 위에 형성되고, CMP와 같은 평탄화 동작이 수행되어, 제2 게이트 전극(306)을 형성하고, 이로써 도 3c에 대응하는 MIS NC FET을 형성한다. 다음, 에치-백 동작이 수행되어 제2 게이트 전극(306), 제2 게이트 유전체층(305), 및 제1 게이트 유전체층(303)의 높이를 감소시킨다. 다음, 추가적인 도전성 재료가 제2 게이트 유전체층(303) 위에 형성되고, CMP와 같은 평탄화 동작이 수행되어 제2 게이트 전극(306)을 형성하고, 이로써 도 3b에 대응하는 MIS NC FET을 형성한다.
MIMIS NC FET을 제조하기 위한 다른 방법 및 구조들이 미국 특허 출원 제15/476,221호 및 제15/447,479호에 개시되고, 그 각각의 전체 내용이 참조용으로 여기서 사용된다.
NC FET의 제조 방법의 일부 실시예들에서, 제1 게이트 유전체층이 채널 상에 형성되고, 제1 게이트 전극이 제1 게이트 유전체층 상에 형성되고, 강유전성 재료로 형성된 제2 게이트 유전체층이 제1 게이트 전극 상에 형성되고, 제2 게이트 전극 전극이 제2 게이트 유전체층 상에 형성된다. 제1 게이트 유전체층과 접촉하는 제1 게이트 전극의 바닥면의 제1 영역이, 제1 게이트 전극과 접촉하는 제2 게이트 유전체층의 바닥면의 제2 영역보다 크도록, 제2 게이트 유전체층이 패터닝된다.
NC FET을 제조하는 방법의 다른 실시예들에서, 채널 영역과, 이 채널 영역 위에 배치된 더미 게이트 구조를 포함하는 핀 구조를 갖는 FinFET이 형성된다. 이후, 더미 게이트 구조가 제거되고, 이로써 게이트 스페이스를 형성한다. 제1 게이트 유전체층이 채널 영역 위의 게이트 스페이스에 형성된다. 제1 게이트 전극층이 제1 게이트 유전체층 위에 형성된다. 제1 게이트 유전체층과 제1 게이트 전극층이 리세싱되고, 이로써 리세싱된 게이트 스페이스를 형성한다. 다음, 제2 게이트 유전체층(강유전성 재료층)이 리세싱된 게이트 스페이스에서의 리세싱된 게이트 유전체층과 제1 게이트 전극층 상에 형성된다. 다음, 제2 게이트 전극층이 제2 게이트 유전체층 상에 형성된다. 제1 게이트 전극층이 형성되면, 제1 도전성층(예컨대, WFM 층)이 제1 게이트 유전체층 위에 형성되고, 제2 도전성층이 제1 도전성층 위에 배치된다.
도 9a, 도 9b, 및 도 9c는 본 개시의 실시예들에 따른 MIMIS형 NC FET을 사용하는 회로도를 도시하고, 도 9d, 도 9e, 및 도 9f는 본 개시의 실시예들에 따른 MIS형 NC FET을 사용하는 회로도를 도시한다.
도 9a 및 도 9d에서, MIMIS형 NC FET 또는 MIS형 NC FET이 헤더 스위치(HS)로서 사용된다. 헤더 스위치로서, 일부 실시예들에서 p형 NC FET이 사용된다. 도 9b 및 도 9e에서, MIMIS형 NC FET 또는 MIS형 NC FET이 푸터 스위치(FS)로서 사용된다. 푸터 스위치로서, 일부 실시예들에서 n형 NC FET이 사용된다. 도 9c 및 도 9f는, 헤더 스위치(HS)와 푸터 스위치(FS) 모두가 MIMIS형 NC FET 또는 MIS형 NC FET으로 구성되는 실시예들을 도시한다.
도 10a 및 도 10b는 본 개시의 실시예들에 따른 회로도를 도시한다.
도 10a는, 기능 회로가 4개의 인버터 회로들을 포함하는 논리 회로인 실시예를 도시한다. 인버터들의 수는 단지 예이며, 4개로 제한되지 않는다. 일부 실시예들에서, 인버터 회로들의 p형 MOS FET의 소스들은 내부 전위 공급 라인(IVDD)에 연결되고, 헤더 스위치(NC FET)는 내부 전위 공급 라인(IVDD)과 제1 전위 공급 라인(VDD) 사이에 배치된다. 유사하게는, 인버터 회로의 n형 MOS FET의 드레인은 내부 전위 공급 라인(IVSS)에 연결되고, 내부 전위 공급 라인(IVSS)과 제2 전위 공급 라인(VSS) 사이에 푸터 스위치(NC FET)가 배치된다. AND, NAND, OR 또는 NOR와 같은 임의의 다른 논리 회로들 또는 보다 복잡한 논리 회로들이 기능 회로로서 이용될 수 있다.
도 10b는, 정적 랜덤 액세스 메모리(SRAM)와 같은 기능 회로가 메모리 회로인 실시예이다. SRAM에서, 내부 전위 공급 라인이 제공되고, 제1/제2 전위 공급 라인(VDD 및/또는 VSS)과 각 내부 전위 공급 라인들 사이에 헤더 및/또는 푸터 스위치들이 제공된다.
도 11a 및 도 11b는 본 개시의 실시예들에 따른 회로도를 도시한다.
도 11a 및 도 11b에서, 표준 셀(standard cell, SC)가 기능 회로로서 채용된다. 도 11a에서, 공통 전위 공급 라인(CVDD)과 제1 전위 공급 라인(VDD) 사이에 2개의 헤더 스위치들(HS)이 배치되고, 그리고/또는 공통 전위 공급 라인(CVSS)과 제2 전위 공급 라인(VSS) 사이에 2개의 푸터 스위치들(FS)이 배치되고, 여기서 4개의 표준 셀들이 공통 전위 공급 라인(CVDD)과 공통 전위 공급 라인(CVSS)에 연결된다. 요구되는 전류 커패시티에 따라, 헤더/푸터 스위치들의 수가 조정된다. 도 11b에서, 2개의 헤더 스위치들(HS)과 2개의 푸터 스위치들(FS)이 표준 셀들(SC)의 2개 그룹들에 대하여 제공된다. 도 11b에서, 헤더/푸터 스위치들을 선택적으로 제어함으로써, 표준 셀들의 그룹을 선택적으로 활성화 및/또는 탈활성화시킬 수 있다.
기능 회로는 복수의 노멀 MOS FET들을 포함한다. 그러한 MOS FET들의 물리적 및/또는 전기적 파라미터들의 일부는, NC FET의 MOS FET부의 것들과 실질적으로 동일하다. 예컨대, 기능 회로의 MOS FET은, 일부 실시예들에서 헤더 및/또는 푸터 스위치의 NC FET와 동일한 게이트 길이를 갖는다. 다른 실시예들에서, 기능 회로의 MOS FET은, 헤더 및/또는 푸터 스위치의 NC FET과 동일한 게이트 유전체층(제1 게이트 유전체층) 두께를 갖는다. 또한, 소스/드레인 도펀트 농도는 MOS FET들과 NC FET들 간에 동일하다. 여기서, 동일 또는 실질적으로 동일이라는 것은, 대상 층/구조가, 프로세스 변동을 허용하면서, 동시에 동일한 동작으로 형성된다는 것을 의미한다.
또한, 반도체 디바이스는, 예컨대 n-채널 저 문턱값 전압(N-LVT) FET, n-채널 표준 문턱값 전압(N-SVT) FET, p-채널 표준 문턱값 전압(P-SVT) FET 및 p-채널 저 문턱값 전압(P-LVT) FET인 복수의 문턱값 전압(Vth) 트랜지스터를 포함하고, 이들은 상이한 일함수 조정 금속(work-function adjustment metal, WFM) 두께로 제조된다. 기능 회로(예컨대, 표준 셀)가 n-채널 저 문턱값 전압 FET들과 p-채널 저 문턱값 전압 FET들로 형성될 때, 헤더 및/또는 푸터 스위치에 대한 NC FET의 MOS FET부들의 구조들은, n-채널 저 문턱값 전압 FET들과 p-채널 저 문턱값 전압 FET들의 구조들과 동일하다.
모든 이점들이 여기서 논기서 반드시 논의되지는 않았고, 모든 실시예들 또는 예들에 대하여 특정 이점들이 요구되는 것은 아니고, 다른 실시예들 또는 예들이 상이한 이점들을 제공할 수도 있다는 것이 이해될 것이다.
예컨대, 본 개시에서, NC FET이, 전위 공급 라인(들) (VDD 및/또는 VSS)으로부터 전력 공급을 온/오프하기 위한 헤더 스위치 및/또는 푸터 스위치용으로 사용된다. NC FET의 MOS FET부의 게이트에 인가된 전압이, 게이트에 연결된 네거티브 커패시터의 네거티브 커패시턴스 효과로 인하여 더 높아지기 때문에, 헤더 및/또는 푸터 스위치로서 고-문턱값 전압 스위치를 효과적으로 형성할 수 있다. 따라서, 헤더 및/또는 푸터 스위치가 오프될 때, 오프-누설(off-leakage) 전류(스탠바이 전류)를 감소시킬 수 있다. 또한, NC FET의 MOS FET부의 기본 구조가 NC FET 주위에 배치된 노멀 MOS FET들의 구조들과 실질적으로 동일하므로, 프로세스 단계들의 수를 최소화할 수 있다. 또한, 칩 영역이 증가하는 것을 억제할 수 있다.
본 개시의 태양에 따르면, 반도체 디바이스는, 제1 전위를 공급하기 위한 제1 전위 공급 라인, 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인, 기능 회로, 및 제1 전위 공급 라인과 기능 회로 사이에 배치된 스위치를 포함한다. 스위치는, MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 네거티브 커패시터를 포함하고, 제1 단자는 MOS FET의 게이트에 전기적으로 연결된다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 네거티브 커패시터의 제1 단자는 MOS FET의 게이트 전극이다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 네거티브 커패시터는 또한, 제1 단자와 제2 단자 사이에 배치된 커패시터 유전체층을 포함하고, 커패시터 유전체층은, ZrO2, ZrAlSiO, HfO2, HfZrO2, Zr (HfZrOx)로 도핑된 HfO2, Al (HfAlOx)로 도핑된 HfO2, 및 Si (HfSiOx)로 도핑된 HfO2로 구성된 그룹에서 선택된 하나 이상을 포함하는 강유전성 재료이다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 커패시터 유전체층의 두께는 1.0nm 내지 10 nm의 범위 내이다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 논리 회로를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 메모리를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는, 기능 회로의 복수의 MOS FET의 소스들이 연결되는 내부 전위 공급 라인을 포함하고, 스위치의 MOS FET의 드레인은 내부 전위 공급 라인에 연결되고, 스위치의 MOS FET의 소스는 제1 전위 공급 라인에 연결된다.
본 개시의 다른 태양에 따르면, 반도체 디바이스는, 제1 전위를 공급하기 위한 제1 전위 공급 라인, 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인, 기능 회로, 및 제2 전위 공급 라인과 기능 회로 사이에 배치된 스위치를 포함한다. 스위치는, MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 네거티브 커패시터를 포함하고, 상기 제1 단자는 MOS FET의 게이트에 전기적으로 연결된다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 네거티브 커패시터의 제1 단자는 MOS FET의 게이트 전극이다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 네거티브 커패시터는 또한, 제1 단자와 제2 단자 사이에 배치된 커패시터 유전체층을 포함하고, 커패시터 유전체층은, ZrO2, ZrAlSiO, HfO2, HfZrO2, Zr (HfZrOx)로 도핑된 HfO2, Al (HfAlOx)로 도핑된 HfO2, 및 Si (HfSiOx)로 도핑된 HfO2로 구성된 그룹에서 선택된 하나 이상을 포함하는 강유전성 재료이다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 커패시터 유전체층의 두께는 1.0nm 내지 10nm의 범위 내이다. 상기 및/또는 다음의 실시예들 중 하나에서, 기능 회로는 논리 회로를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 메모리를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는, 기능 회로의 복수의 MOS FET의 드레인들이 연결되는 내부 전위 공급 라인을 포함하고, 스위치의 MOS FET의 소스는 내부 전위 공급 라인에 연결되고, 스위치의 MOS FET의 드레인은 제1 전위 공급 라인에 연결된다.
본 개시의 또다른 태양에 따르면, 반도체 디바이스는, 제1 전위를 공급하기 위한 제1 전위 공급 라인, 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인, 기능 회로, 및 제1 전위 공급 라인과 기능 회로 사이에 배치된 제1 스위치와 제2 전위 공급 라인과 기능 회로 사이에 배치된 제2 스위치 중 적어도 하나를 포함한다. 제1 스위치는, 제1 MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 제1 네거티브 커패시터를 포함하고, 제1 MOS FET의 제1 단자는 제1 MOS FET의 게이트에 전기적으로 연결된다. 제1 네거티브 커패시터의 제1 단자는 제1 MOS FET의 제1 게이트 전극이다. 제2 스위치는, 제2 MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 제2 네거티브 커패시터를 포함하고, 제2 MOS FET의 제1 단자는 제2 MOS FET의 게이트에 전기적으로 연결된다. 제2 네거티브 커패시터의 제2 단자는 제2 MOS FET의 제2 게이트 전극이다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 반도체 디바이스는 제1 스위치과 제2 스위치 모두를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는, 기능 회로의 복수의 MOS FET의 소스들이 연결되는 내부 전위 공급 라인을 포함하고, 스위치의 MOS FET의 드레인은 내부 전위 공급 라인에 연결되고, 스위치의 MOS FET의 소스는 제1 전위 공급 라인에 연결된다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 복수의 MOS FET들을 포함하고, 기능 회로의 복수의 MOS FET들 중 적어도 하나는 제1 MOS FET과 제2 MOS FET 중 적어도 하나와 동일한 게이트 길이를 갖는다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 복수의 MOS FET들을 포함하고, 기능 회로의 복수의 MOS FET들 중 적어도 하나는, 제1 MOS FET과 제2 MOS FET 중 적어도 하나와 동일한 게이트 유전체층 두께를 갖는다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 복수의 핀 전계 효과 트랜지스터(FinFET)들을 포함하고, 제1 MOS FET과 제2 MOS FET은 FinFET들이다.
본 개시의 또다른 태양에 따르면, 반도체 디바이스는, 제1 전위를 공급하기 위한 제1 전위 공급 라인, 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인, 기능 회로, 및 제1 전위 공급 라인과 기능 회로 사이에 배치된 스위치를 포함한다. 스위치는 네거티브 커패시턴스 FET(NC FET)를 포함하고, NC FET의 게이트 유전체층은 제1 유전체층과, 제1 유전체층 위에 배치된 제2 유전체층을 포함한다. 제2 유전체층은 강유전성 재료를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 제1 유전체층은, NC FET의 채널 상에 배치된 계면층과, 계면층 상에 배치된 하이-k 유전체층을 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 강유전성 재료는, ZrO2, ZrAlSiO, HfO2, HfZrO2, Zr (HfZrOx)로 도핑된 HfO2, Al (HfAlOx)로 도핑된 HfO2, 및 Si (HfSiOx)로 도핑된 HfO2로 구성된 그룹에서 선택된 하나 이상을 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 제2 유전체층의 두께는 1.0nm 내지 10nm의 범위 내이다. 상기 및/또는 다음의 실시예들 중 하나에서, 기능 회로는 논리 회로를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 메모리를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는, 기능 회로의 복수의 MOS FET들의 소스들이 연결되는 내부 전위 공급 라인을 포함하고, 스위치의 MOS FET의 드레인은 내부 전위 공급 라인에 연결되고, 스위치의 MOS FET의 소스는 제1 전위 공급 라인에 연결된다.
본 개시의 또다른 태양에 따르면, 반도체 디바이스는, 제1 전위를 공급하기 위한 제1 전위 공급 라인, 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인, 기능 회로, 및 제2 전위 공급 라인과 기능 회로 사이에 배치된 스위치를 포함한다. 스위치는 네거티브 커패시턴스 FET(NC FET)를 포함하고, NC FET의 게이트 유전체층은 제1 유전체층과, 제1 유전체층 위에 배치된 제2 유전체층을 포함한다. 제2 유전체층은 강유전성 재료를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 제1 유전체층은, NC FET의 채널 상에 배치된 계면층과, 계면층 상에 배치된 하이-k 유전체층을 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 강유전성 재료는, ZrO2, ZrAlSiO, HfO2, HfZrO2, Zr (HfZrOx)로 도핑된 HfO2, Al (HfAlOx)로 도핑된 HfO2, 및 Si (HfSiOx)로 도핑된 HfO2로 구성된 그룹에서 선택된 하나 이상을 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 제2 유전체층의 두께는 1.0nm 내지 10nm의 범위 내이다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 논리 회로를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 메모리를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는, 기능 회로의 복수의 MOS FET들의 드레인들이 연결되는 내부 전위 공급 라인을 포함하고, 스위치의 MOS FET의 소스는 내부 전위 공급 라인에 연결되고, 스위치의 MOS FET의 드레인은 제1 전위 공급 라인에 연결된다.
본 개시의 또다른 태양에 따르면, 반도체 디바이스는, 제1 전위를 공급하기 위한 제1 전위 공급 라인, 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인, 기능 회로, 및 제1 전위 공급 라인과 기능 회로 사이에 배치된 제1 스위치와 제2 전위 공급 라인과 기능 회로 사이에 배치된 제2 스위치 중 적어도 하나를 포함한다. 제1 스위치는 제1 네거티브 커패시턴스 FET(NC FET)를 포함하고, 그 게이트 유전체층은 제1 유전체층과, 제1 유전체층 위에 배치된 제2 유전체층을 포함한다. 제2 유전체층은 강유전성 재료를 포함한다. 제2 스위치는 제2 NC FET)를 포함하고, 그 게이트 유전체층은 제1 유전체층과, 제1 유전체층 위에 배치된 제2 유전체층을 포함한다. 제2 유전체층은 강유전성 재료를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 반도체 디바이스는 제1 스위치과 제2 스위치 모두를 포함한다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는, 기능 회로의 복수의 MOS FET의 소스들이 연결되는 내부 전위 공급 라인을 포함하고, 스위치의 MOS FET의 드레인은 내부 전위 공급 라인에 연결되고, 스위치의 MOS FET의 소스는 제1 전위 공급 라인에 연결된다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 복수의 MOS FET들을 포함하고, 기능 회로의 복수의 MOS FET들 중 적어도 하나는 제1 MOS FET과 제2 MOS FET 중 적어도 하나와 동일한 게이트 길이를 갖는다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 복수의 MOS FET들을 포함하고, 기능 회로의 복수의 MOS FET들 중 적어도 하나의 게이트 유전체층의 두께는 제1 MOS FET과 제2 MOS FET 중 적어도 하나의 제1 게이트 유전체층의 두께와 동일하다. 상기 및/또는 다음의 실시예들 중 하나 이상에서, 기능 회로는 복수의 핀 전계 효과 트랜지스터(FinFET)들을 포함하고, 제1 NC FET과 제2 NC FET은 FinFET들이다.
상기는 몇몇 실시예들과 예들의 특징을 개략적으로 설명하여, 당업자가 본 개시의 태양들을 보다 잘 이해할 수도 있을 것이다. 당업자는, 여기에 도입된 실시예들 또는 예들의 동일한 목적을 실행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수도 있다는 것을 당업자는 이해해야 한다. 당업자들은, 그러한 등가적인 구성은 본 개시의 사상 및 범위를 벗어나지 않고, 당업자들이 본 개시의 사상 및 범위로부터 벗어나지 않고 여기서 다양한 변경, 대체, 및 개조를 행할 수도 있다는 것을 또한 인식해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
제1 전위를 공급하기 위한 제1 전위 공급 라인;
상기 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인;
기능 회로; 및
상기 제1 전위 공급 라인과 상기 기능 회로 사이에 배치된 스위치
를 포함하고,
상기 스위치는, MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 네거티브 커패시터를 포함하고,
상기 제1 단자는 상기 MOS FET의 게이트에 전기적으로 연결되는 것인 반도체 디바이스.
2. 제 1 항에 있어서, 상기 네거티브 커패시터의 제1 단자는 상기 MOS FET의 게이트 전극인 것인 반도체 디바이스.
3. 제 2 항에 있어서, 상기 네거티브 커패시터는 또한, 상기 제1 단자와 상기 제2 단자 사이에 배치된 커패시터 유전체층을 포함하고,
상기 커패시터 유전체층은, ZrO2, ZrAlSiO, HfO2, HfZrO2, Zr (HfZrOx)로 도핑된 HfO2, Al (HfAlOx)로 도핑된 HfO2, 및 Si (HfSiOx)로 도핑된 HfO2로 구성된 그룹에서 선택된 하나 이상을 포함하는 강유전성 재료인 것인 반도체 디바이스.
4. 제 3 항에 있어서, 상기 커패시터 유전체층의 두께는, 1.0 nm 내지 10 nm 의 범위 내인 것인 반도체 디바이스.
5. 제 1 항에 있어서, 상기 기능 회로는 논리 회로를 포함하는 것인 반도체 디바이스.
6. 제 1 항에 있어서, 상기 기능 회로는 메모리를 포함하는 것인 반도체 디바이스.
7. 제 1 항에 있어서, 상기 기능 회로는, 상기 기능 회로의 복수의 MOS FET들의 소스들이 연결되는 내부 전위 공급 라인을 포함하고,
상기 스위치의 상기 MOS FET의 드레인은 상기 내부 전위 공급 라인에 연결되고, 상기 스위치의 상기 MOS FET의 소스는 상기 제1 전위 공급 라인에 연결되는 것인 반도체 디바이스.
8. 반도체 디바이스에 있어서,
제1 전위를 공급하기 위한 제1 전위 공급 라인;
상기 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인;
기능 회로; 및
상기 제2 전위 공급 라인과 상기 기능 회로 사이에 배치된 스위치
를 포함하고,
상기 스위치는, MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 네거티브 커패시터를 포함하고,
상기 제1 단자는 상기 MOS FET의 게이트에 전기적으로 연결되는 것인 반도체 디바이스.
9. 제 8 항에 있어서, 상기 네거티브 커패시터의 제1 단자는 상기 MOS FET의 게이트 전극인 것인 반도체 디바이스.
10. 제 9 항에 있어서,
상기 네거티브 커패시터는 또한, 상기 제1 단자와 상기 제2 단자 사이에 배치된 커패시터 유전체층을 포함하고,
상기 커패시터 유전체층은, ZrO2, ZrAlSiO, HfO2, HfZrO2, Zr (HfZrOx)로 도핑된 HfO2, Al (HfAlOx)로 도핑된 HfO2, 및 Si (HfSiOx)로 도핑된 HfO2로 구성된 그룹에서 선택된 하나 이상을 포함하는 강유전성 재료인 것인 반도체 디바이스.
11. 제 10 항에 있어서, 상기 커패시터 유전체층의 두께는, 1.0nm 내지 10nm의 범위 내인 것인 반도체 디바이스.
12. 제 11 항에 있어서, 상기 기능 회로는 논리 회로를 포함하는 것인 반도체 디바이스.
13. 제 11 항에 있어서, 상기 기능 회로는 메모리를 포함하는 것인 반도체 디바이스.
14. 제 11 항에 있어서,
상기 기능 회로는, 상기 기능 회로의 복수의 MOS FET들의 드레인들이 연결되는 내부 전위 공급 라인을 포함하고,
상기 스위치의 상기 MOS FET의 소스는 상기 내부 전위 공급 라인에 연결되고, 상기 스위치의 MOS FET의 드레인은 상기 제1 전위 공급 라인에 연결되는 것인 반도체 디바이스.
15. 반도체 디바이스에 있어서,
제1 전위를 공급하기 위한 제1 전위 공급 라인;
상기 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인;
기능 회로; 및
상기 제1 전위 공급 라인과 상기 기능 회로 사이에 배치된 제1 스위치, 및 상기 제2 전위 공급 라인과 상기 기능 회로 사이에 배치된 제2 스위치 중 적어도 하나
를 포함하고,
상기 제1 스위치는, 제1 MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 제1 네거티브 커패시터를 포함하고, 상기 제1 MOS FET의 제1 단자는 상기 제1 MOS FET의 게이트에 전기적으로 연결되고, 상기 제1 네거티브 커패시터의 제1 단자는 상기 제1 MOS FET의 제1 게이트 전극이고,
상기 제2 스위치는, 제2 MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 제2 네거티브 커패시터를 포함하고, 상기 제2 MOS FET의 제1 단자는 상기 제2 MOS FET의 게이트에 전기적으로 연결되고, 상기 제2 네거티브 커패시터의 제2 단자는 상기 제2 MOS FET의 제2 게이트 전극인 것인 반도체 디바이스.
16. 제 15 항에 있어서, 상기 반도체 디바이스는 상기 제1 스위치와 상기 제2 스위치 모두를 포함하는 것인 반도체 디바이스.
17. 제 15 항에 있어서, 상기 기능 회로는, 상기 기능 회로의 복수의 MOS FET들의 소스들이 연결되는 내부 전위 공급 라인을 포함하고,
상기 스위치의 상기 MOS FET의 드레인은 상기 내부 전위 공급 라인에 연결되고, 상기 스위치의 상기 MOS FET의 소스는 상기 제1 전위 공급 라인에 연결되는 것인 반도체 디바이스.
18. 제 15 항에 있어서, 상기 기능 회로는 복수의 MOS FET들을 포함하고,
상기 기능 회로의 복수의 MOS FET들 중 적어도 하나는, 상기 제1 MOS FET과 상기 제2 MOS FET 중 적어도 하나와 동일한 게이트 길이를 갖는 것인 반도체 디바이스.
19. 제 15 항에 있어서, 상기 기능 회로는 복수의 MOS FET들을 포함하고,
상기 기능 회로의 복수의 MOS FET들 중 적어도 하나는, 상기 제1 MOS FET과 상기 제2 MOS FET 중 적어도 하나와 동일한 게이트 유전체층 두께를 갖는 것인 반도체 디바이스.
20. 제 15 항에 있어서, 상기 기능 회로는 복수의 핀 전계 효과 트랜지스터(FinFET)들을 포함하고,
상기 제1 MOS FET과 상기 제2 MOS FET은 FinFET들인 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 전위를 공급하기 위한 제1 전위 공급 라인;
    상기 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인;
    기능 회로; 및
    상기 제1 전위 공급 라인과 상기 기능 회로 사이에 배치된 스위치
    를 포함하고,
    상기 스위치는, MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 네거티브 커패시터를 포함하고,
    상기 제1 단자는 상기 MOS FET의 게이트에 전기적으로 연결되는 것인 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 네거티브 커패시터의 제1 단자는 상기 MOS FET의 게이트 전극인 것인 반도체 디바이스.
  3. 제 2 항에 있어서, 상기 네거티브 커패시터는 또한, 상기 제1 단자와 상기 제2 단자 사이에 배치된 커패시터 유전체층을 포함하고,
    상기 커패시터 유전체층은, ZrO2, ZrAlSiO, HfO2, HfZrO2, Zr (HfZrOx)로 도핑된 HfO2, Al (HfAlOx)로 도핑된 HfO2, 및 Si (HfSiOx)로 도핑된 HfO2로 구성된 그룹에서 선택된 하나 이상을 포함하는 강유전성 재료인 것인 반도체 디바이스.
  4. 제 3 항에 있어서, 상기 커패시터 유전체층의 두께는, 1.0 nm 내지 10 nm 의 범위 내인 것인 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 기능 회로는 논리 회로를 포함하는 것인 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 기능 회로는 메모리를 포함하는 것인 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 기능 회로는, 상기 기능 회로의 복수의 MOS FET들의 소스들이 연결되는 내부 전위 공급 라인을 포함하고,
    상기 스위치의 상기 MOS FET의 드레인은 상기 내부 전위 공급 라인에 연결되고, 상기 스위치의 상기 MOS FET의 소스는 상기 제1 전위 공급 라인에 연결되는 것인 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    제1 전위를 공급하기 위한 제1 전위 공급 라인;
    상기 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인;
    기능 회로; 및
    상기 제2 전위 공급 라인과 상기 기능 회로 사이에 배치된 스위치
    를 포함하고,
    상기 스위치는, MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 네거티브 커패시터를 포함하고,
    상기 제1 단자는 상기 MOS FET의 게이트에 전기적으로 연결되는 것인 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제1 전위를 공급하기 위한 제1 전위 공급 라인;
    상기 제1 전위보다 낮은 제2 전위를 공급하기 위한 제2 전위 공급 라인;
    기능 회로; 및
    상기 제1 전위 공급 라인과 상기 기능 회로 사이에 배치된 제1 스위치, 및 상기 제2 전위 공급 라인과 상기 기능 회로 사이에 배치된 제2 스위치 중 적어도 하나
    를 포함하고,
    상기 제1 스위치는, 제1 MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 제1 네거티브 커패시터를 포함하고, 상기 제1 MOS FET의 제1 단자는 상기 제1 MOS FET의 게이트에 전기적으로 연결되고, 상기 제1 네거티브 커패시터의 제1 단자는 상기 제1 MOS FET의 제1 게이트 전극이고,
    상기 제2 스위치는, 제2 MOS FET과, 네거티브 커패시턴스를 보여주고 제1 단자와 제2 단자를 갖는 제2 네거티브 커패시터를 포함하고, 상기 제2 MOS FET의 제1 단자는 상기 제2 MOS FET의 게이트에 전기적으로 연결되고, 상기 제2 네거티브 커패시터의 제2 단자는 상기 제2 MOS FET의 제2 게이트 전극인 것인 반도체 디바이스.
  10. 제 9 항에 있어서, 상기 반도체 디바이스는 상기 제1 스위치와 상기 제2 스위치 모두를 포함하는 것인 반도체 디바이스.
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