DE102017123039A1 - Halbleitervorrichtung - Google Patents

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Abstract

Eine Halbleitervorrichtung enthält eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials, eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial, einen Funktionsschaltkreis, und mindestens einen von einem ersten Schalter, der zwischen der ersten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist, und einem zweiten Schalter, der zwischen der zweiten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist. Der erste Schalter und der zweite Schalter sind Negativkapazitäts-FET.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft integrierte Halbleiterschaltkreise, und betrifft insbesondere Halbleitervorrichtungen, die Negativkapazitäts-Feldeffekttransistoren (NC-FET) enthalten.
  • HINTERGRUND
  • Der Subthreshold-Swing ist ein Merkmal der Strom-Spannung-Kennlinie eines Transistors. In der Subthreshold-Region ist das Abflussstromverhalten ähnlich dem exponentiell zunehmenden Strom einer in Durchlassrichtung vorgespannten Diode. Ein Diagramm des logarithmischen Abflussstroms im Verhältnis zur Gate-Spannung mit festen Drain-, Source- und Volumenspannungen zeigt ein ungefähr logarithmisches lineares Verhalten in dieser Metall-Oxid-Halbleiter (MOS)-FET-Betriebsregion. Um die Subthreshold-Eigenschaften zu verbessern, ist ein Negativkapazitäts-Feldeffekttransistor (NC-FET) vorgeschlagen worden, der ein ferroelektrisches Material verwendet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen werden. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1A und 1B zeigen Operationen eines normalen MOS-FET und eines NC-FET. 1C veranschaulicht ein Schaltbild einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 2A und 2B zeigen elektrische Eigenschaften eines normalen MOS-FET und eines NC-FET. 2C zeigt einen Vergleich zwischen einem normalen MOS-FET und einem NC-FET.
    • 3A zeigt eine Querschnittsansicht eines NC-FET vom Metall-Isolator-Metall-Isolator-Halbleiter (MIMIS)-FET-Typ, und 3B und 3C zeigen Querschnittsansichten eines NC-FET vom Metall-Isolator-Halbleiter (MIS)-FET-Typ.
    • 4A, 4B, 4C und 4D zeigen Herstellungsoperationen für einen NC-FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A, 5B und 5C zeigen verschiedene Ansichten eines NC-FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6A, 6B, 6C und 6D zeigen Herstellungsoperationen für einen NC-FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A, 7B, 7C und 7D zeigen Herstellungsoperationen für einen NC-FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A, 8B, 8C und 8D zeigen Herstellungsoperationen für einen NC-FET gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9A, 9B, 9C, 9D, 9E und 9F zeigen Schaltbilder gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 10A und 10B zeigen Schaltbilder gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 11A und 11B zeigen Schaltbilder gemäß Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale dieser Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel sind Abmessungen von Elementen nicht auf die offenbarten Bereiche oder Werte beschränkt, sondern können von den Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Darüber hinaus kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente möglicherweise nicht in direktem Kontakt stehen. Verschiedene Strukturelemente können der Zweckmäßigkeit entsprechend im Interesse der Einfachheit und Klarheit in verschiedenen Maßstäben gezeichnet sein. In den begleitenden Zeichnungen können einige Schichten oder Strukturelemente der Einfachheit halber weggelassen worden sein.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfassen“ oder „bestehen aus“ bedeuten. Darüber hinaus kann es in dem folgenden Herstellungsprozess eine oder mehrere weitere Operationen in oder zwischen den beschriebenen Operationen geben, und die Reihenfolge von Operationen kann geändert werden.
  • Die Minimierung des Stromverbrauchs in einer Halbleitervorrichtung, wie zum Beispiel einem integrierten Schaltkreis (IC), ist eine kritische Frage für Halbleitervorrichtungen für Hochgeschwindigkeitsoperationen von mobilen Endgeräten und/oder Halbleitervorrichtungen für mobile Endgeräte. Verschiedene Technologien zum Senken des Stromverbrauchs wurden vorgeschlagen, aber viele von ihnen erfordern eine größere Chipfläche aufgrund zusätzlicher Schaltungen zum Steuern der Leistung. Eine solche Technologie enthält das Hinzufügen eines Header-Schalters und/oder eines Footer-Schalters zwischen einer oder mehreren Stromversorgungsleitungen und einem Funktionsschaltkreis. Zum Beispiel kann ein p-Typ-MOS-FET als ein Header-Schalter verwendet werden, und ein n-Typ-MOS kann als ein Footer-Schalter verwendet werden, um die Stromversorgung zu dem Funktionsschaltkreis abzuschalten. Der Stromverbrauch wird durch Ausschalten des Header- oder Footer-Schalters reduziert, der mit einem nicht-aktiven Funktionsschaltkreis in der Halbleitervorrichtung gekoppelt ist.
  • In dieser Offenbarung ist ein Header-Schalter ein Schalter, der zwischen einer ersten Potenzialzuleitung (Vdd) und dem Funktionsschaltkreis, wie zum Beispiel einem Logikschaltkreis und/oder einem Speicherschaltkreis, angeordnet ist. Wenn der Funktionsschaltkreis eine innere Potenzialzuleitung (Busleitung) enthält, so ist der Header-Schalter zwischen der ersten Potenzialzuleitung (Vdd) und der inneren Potenzialzuleitung angeordnet. Gleichermaßen ist ein Footer-Schalter ein Schalter, der zwischen einer zweiten Potenzialzuleitung (Vss) und dem Funktionsschaltkreis angeordnet ist. Wenn der Funktionsschaltkreis eine innere Potenzialzuleitung (Busleitung) enthält, so ist der Header-Schalter zwischen der zweiten Potenzialzuleitung (Vss) (zum Beispiel der Erde) und der inneren Potenzialzuleitung angeordnet.
  • Die Größe (zum Beispiel eine Vorrichtungsbreite) der Schaltvorrichtung wird durch einen Spannungsabfall der Schaltvorrichtung im „EIN“-Zustand bestimmt, ausgedrückt durch die Beziehung ΔVDD = ION × RON, wobei ION ein erforderlicher Ansteuerstrom zum Betreiben aktiver Funktionsschaltungen ist und RON ein linearer Widerstand der Schaltvorrichtung ist. Auf der Grundlage der maximal zulässigen ΔVDD- und ION-Anforderung wird eine Designspezifikation von RON bestimmt. Wenn der RON der Schaltvorrichtung höher ist als die Spezifikation, so muss die Größe der Schaltvorrichtung entsprechend erhöht werden.
  • Der andere wichtige Vorrichtungsparameter ist ein Aus-Zustands-Leckstrom IOFF, der den Stromverbrauch der inaktiven Schaltungen bestimmt. In die Regel wird eine Vorrichtung mit hoher Vt (Schwellenspannung) für die Schaltvorrichtung gewählt, um den Stromverbrauch zu reduzieren. Jedoch führt eine höhere Vt zu einem höheren Ein-Widerstand RON aufgrund eines Verlustes des Gate-Overdrive (VDD - Vt), speziell für die höherentwickelten Niedrig-VDD-Technologieknoten. Somit gibt es einen Kompromiss zwischen Stromverbrauch und Chipfläche.
  • In den vorliegenden Ausführungsformen wird ein NC-FET auf die Header- und/oder Footer-Schalter angewendet, um die Stromversorgung zu den Funktionsschaltungen zu steuern.
  • 1A und 1B zeigen Operationen eines normalen MOS-FET und eines NC-FET. In einem NC-FET ist ein Kondensator (zum Beispiel ein ferroelektrischer (FE) Kondensator), der eine negative Kapazität (CFE<0) aufweist, mit einem Gate eines MOS-FET in Reihe geschaltet. 1B zeigt einen NC-FET vom MIMIS-FET-Typ.
  • In einem normalen MOS-FET (ohne FE-Kondensator), wie in 1A gezeigt, ist, wenn eine externe Spannung VG an das Gate des MOS-FET angelegt wird, der Spannungsabfall an dem MOS-FET VG(MOS-FET) gleich VG. Im Gegensatz dazu ist, wie in 1B gezeigt, in einem NC-FET der Spannungsabfall an dem FE-Kondensator als VFE definiert, und da der FE-Kondensator in einer negativen Kapazitätsregion arbeitet, ist der Spannungsabfall an dem FE-Kondensator einer externen Vorspannung entgegengesetzt, d. h. VFE=EFE × tFE, wobei tFE die Dicke des Kondensatordielektrikums (ein ferroelektrischer Film) ist, VG(MOS-FET) = VG+| VFE | , was höher ist als VG. Oder anders ausgedrückt: Die gleiche externe Spannung VG wird an den NC-FET angelegt, und eine höhere Gate-Spannung wird effektiv an das Gate des MOS-FET-Abschnitts des NC-FET angelegt. Dementsprechend ist es möglich, einen Aus-Leckstrom zu reduzieren, ohne eine Vt des MOS-FET-Abschnitts des NC-FET zu erhöhen.
  • Weitere Details werden unten erläutert. Die Spannungsverstärkung Av am Gate-Anschluss des MOS-FET-Abschnitts in dem NC-FET wird durch die Gleichung (1) ausgedrückt. Der FE-Kondensator fungiert wie ein Spannungsverstärker, und der Ansteuerstrom (IDS) wird erhöht. A V = ∂ V G ( M O S F E T ) ∂ V G = | C F E | | C F E | − C M O S
    Figure DE102017123039A1_0001
  • Unter der Annahme keiner Hysterese in der Transfer-Kennlinie (I-VG) des NC-FET, wie in Gleichung (2) gezeigt, muss CMOS kleiner als -CFE sein. ∂ V G ∂ Q > 0 ⇒ ∂ V G ∂ Q = ∂ ( V F E + V M O S ) ∂ Q = C M O S + C F E C M O S × C F E > 0
    Figure DE102017123039A1_0002
  • Für den MOS-FET-Abschnitt wird der Subthreshold-Swing durch Gleichung (3) ausgedrückt, wobei VG die angelegte Gate-Vorspannung ist, Ψs das Oberflächenpotenzial ist, Cs die Halbleiterkapazität ist, und Cins gleich der Gate-Isolator-Kapazität Cox ist. Das „1 + Cs/Cins“ ist größer als 1, und darum beträgt der durch die Boltzmann-Verteilung diktierte Limit-Swing etwa 60 mV/dec bei Raumtemperatur. S w i n g = ∂ V G ∂ ( log 10 I ) = ∂ V G ∂ ψ s ∂ ψ s ∂ ( log 10 I ) ≅ ( 1 + C s C i n s ) ( k T q ln 10 )
    Figure DE102017123039A1_0003
  • Für den NC-FET kann das Cins durch Gleichung (4) ausgedrückt werden. C i n s = C o x × C F E C o x + C F E
    Figure DE102017123039A1_0004
  • Wenn Cox größer ist als -CFE, so wird Cins<0 erreicht. Der Subthreshold-Swing wird kleiner als 60 mV/dec. Die Subthreshold-Spannung (Vt) wird abgesenkt, um die größere Gate-Overdrive-Vorspannung (VDD-Vt) zu erhalten. Eine ähnliche Analyse kann auf NC-FETs vom MIS-FET-Typ angewendet werden.
  • 2A zeigt Transfer-Kennlinien IDS-VG für einen normalen MOS-FET vom p-Typ und einen NC-FET vom p-Typ, wobei der IOFF um den gleichen Betrag verschoben wird. Der NC-FET vom p-Typ zeigt einen kleineren Subthreshold-Swing (S.S.) und einen größeren Ansteuerstrom bei gleicher VG als der normale MOS-FET vom p-Typ. 2B zeigt IDS-VDS-Kennlinien mit VG = 0,75 V. In der linearen Region hat der NC-FET einen kleineren linearen Widerstand als der normale MOS-FET.
  • 2C zeigt einen analytischen Vergleich zwischen einem normalen MOS-FET und einem NC-FET, wenn sie als ein Header-Schalter verwendet werden. Zwei Arten von Transistoren, ein Niedrigschwellenspannungs (LVT)-Transistor und ein Standardschwellenspannungs (SVT)-Transistor, der eine höhere Schwellenspannung als der LVT-Transistor aufweist, werden in der Analyse für einen normalen MOS-FET bzw. einen NC-FET verwendet. Der normale MOS-FET und der NC-FET sind beide vom p-Typ. Für den NC-FET sind die Parameter des ferroelektrischen (FE) Kondensators Restpolarisation Pr = 5 uC/cm2; ein koerzives Feld Ec = 1 MV/cm; und eine Dicke einer ferroelektrischen dielektrischen Schicht tFE = 2,5 nm. Die Analyse wird für den Fall ausgeführt, dass eine kritische niedrigere Antriebsspannung VDD = 0,5 V. In den Tabellen von 2C sind die Ergebnisse als relative Werte mit Bezug auf Werte für einen normalen LVT-MOS-FET angegeben.
  • Die obere Tabelle von 2C zeigt die Ergebnisse, wenn die gleichen Vorrichtungsflächen auf alle vier Transistoren angewendet werden, während die untere Tabelle von 2C die Ergebnisse zeigt, um den gleichen Ein-Widerstand RON beizubehalten.
  • Wenn ein SVT-MOS-FET für einen Header-Schalter verwendet wird, während ein niedrigerer Standby-Leckstrom erreicht werden kann, so erhöht sich der Ein-Widerstand um das 1,85-fache dessen des LVT-MOS-FET, wenn die gleiche Vorrichtungsfläche beibehalten wird. Um den gleichen RON zu erreichen, wird die Vorrichtungsfläche für den SVT-MOS-FET um 6 % größer als die Vorrichtungsfläche des LVT-MOS-FET. Oder anders ausgedrückt: Es ist schwierig, für einen normalen MOS-FET gleichzeitig einen niedrigeren Standby-Leckstrom, einen niedrigeren Ein-Widerstand und eine kleinere Vorrichtungsfläche zu erreichen.
  • Wenn im Gegensatz dazu NC-FETs verwendet werden, so können eine niedrigere Vt, ein niedrigerer RON und ein niedrigerer Subthreshold-Swing als bei normalen MOS-FETs erreicht werden. Das heißt, es kann ein größerer Ansteuerstrom an die Funktionsschaltungen angelegt werden, um ihre Betriebsgeschwindigkeit zu erhöhen. Wenn der gleiche Ein-Widerstand beibehalten wird, so können NC-FETs die Vorrichtungsfläche um etwa 63 % und 55 % im Vergleich zu LVT-MOS-FETs bzw. SVT-MOS-FETs verringern, was zu einer Reduzierung der Gesamtchipfläche von 4,4 % bzw. 3,9 % führt. Vor allem aber wird der Standby-Leckstrom an den LVT/SVT-NC-FETs von etwa dem 0,36-fachen auf etwa das 0,03-fache dessen des LVT-MOS-FET reduziert. Somit kann ein NC-FET gleichzeitig einen niedrigeren Standby-Leckstrom, einen niedrigeren Ein-Widerstand und eine kleinere Vorrichtungsfläche erreichen.
  • In der vorliegenden Offenbarung wird ein NC-FET als ein Header-Schalter und/oder ein Footer-Schalter verwendet, wie in 1C gezeigt. 1C zeigt eine Ausführungsform eines Header-Schalters, der durch einen NC-FET konfiguriert wird. Ein Gate des NC-FET ist mit einem Steuerkreis gekoppelt, und durch ein Steuersignal von dem Steuerkreis schaltet der Header-Schalter die Stromversorgung von der Potenzialzuleitung (VDD ) ein und aus. Wie oben dargelegt, wird selbst dann, wenn das Steuersignal die gleiche Amplitude hat wie VG , was die gleiche Amplitude ist, die an die Funktionsschaltungen (zum Beispiel „Logikblock“) angelegt wird, die effektive Gate-Spannung, die an einen MOS-FET-Abschnitt des NC-FET angelegt wird, höher. Wird der NC-FET abgeschaltet, so wird eine Null-Spannung oder eine Spannung mit einer VG entgegengesetzten Polarität an das Gate des NC-FET angelegt, um eine Restpolarisation der ferroelektrischen Materialschicht auszulöschen.
  • Der ferroelektrische negative Kondensator NC von 1C kann in einigen Ausführungsformen ein separater Kondensator sein, der durch eine leitfähige Schicht (zum Beispiel Draht/Kontakt) mit dem Gate des MOS-FET verbunden ist. In einem solchen Fall hat der negative Kondensator einen ersten Anschluss (Elektrode) und einen zweiten Anschluss (Elektrode), und der erste Anschluss ist durch ein leitfähiges Element (zum Beispiel Draht) mit einem Gate des MOS-FET verbunden. In anderen Ausführungsformen ist einer der Anschlüsse des negativen Kondensators NC eine Gate-Elektrode des MOS-FET. In einem solchen Fall wird der negative Kondensator innerhalb von Seitenwand-Abstandshaltern des MOS-FET ausgebildet.
  • Es gibt zwei Arten von NC-FETs. 3A zeigt eine Querschnittsansicht eines NC-FET vom Metall-Isolator-Metall-Isolator-Halbleiter (MIMIS)-FET-Typ, und 3B und 3C zeigen Querschnittsansichten von NC-FETs vom Metall-Isolator-Halbleiter (MIS)-FET-Typ. Obgleich die 3A-3C NC-FETs einer planaren MOS-Transistor-Struktur zeigen, können auch FinFETs und/oder Gate-all-around-FETs verwendet werden.
  • Wie in 3A gezeigt, enthält ein MIMIS-NC-FET ein Substrat 200, einen Kanal 201 und Source und Drain 202. Die Source und Drain 202 sind zweckmäßig mit Störatomen dotiert. Des Weiteren sind die Source und Drain und der Kanal (aktive Regionen) von einer Isolierungs-Isolationsschicht umgeben, wie zum Beispiel einer Flachgrabenisolierung (STI), die zum Beispiel aus Siliziumoxid besteht.
  • Eine erste Gate-Dielektrikumschicht 203 ist über dem Kanal 201 angeordnet. Die erste Gate-Dielektrikumschicht 203 enthält in einigen Ausführungsformen eine oder mehrere dielektrische Schichten mit hohem k-Wert (zum Beispiel mit einer Dielektrizitätskonstante größer als 3,9). Zum Beispiel können die eine oder die mehreren Gate-Dielektrikumschichten eine oder mehrere Schichten eines Metalloxids oder eines Silikats von Hf, Al, Zr, Kombinationen davon und Mehrfachschichten davon enthalten. Zu anderen geeigneten Materialien gehören La, Mg, Ba, Ti, Pb und Zr in Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Zu beispielhaften Materialien gehören MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN (Si3N4), Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, GeO2, HfxZr1-xO2, Ga2O3, Gd2O3, TaSiO2, TiO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. In bestimmten Ausführungsformen wird HfO2, ZrO2 und/oder HfxZr1-xO2 verwendet. Zu den Bildungsverfahren der ersten Gate-Dielektrikumschicht 203 gehören Molekularstrahlabscheidung (MBD), Atomschichtabscheidung (ALD), physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) und dergleichen. In einigen Ausführungsformen hat die erste Gate-Dielektrikumschicht 203 eine Dicke von etwa 1,0 nm bis etwa 5,0 nm.
  • In einigen Ausführungsformen kann vor dem Bilden der ersten Gate-Dielektrikumschicht 203 eine (nicht gezeigte) Grenzflächenschicht über den Kanälen 201 gebildet werden, und die erste Gate-Dielektrikumschicht 203 wird über der Grenzflächenschicht ausgebildet. Die Grenzflächenschicht hilft, die anschließend gebildete dielektrische Schicht mit hohem k-Wert von dem darunterliegenden Halbleitermaterial zu puffern. In einigen Ausführungsformen ist die Grenzflächenschicht ein Siliziumoxid, das durch chemische Reaktionen gebildet werden kann. Zum Beispiel kann ein chemisches Siliziumoxid mittels entionisiertem Wasser + Ozon (DIO3), NH4OH + H2O2 + H2O (APM) oder andere Verfahren gebildet werden. Andere Ausführungsformen können ein anderes Material oder andere Prozesse für die Grenzflächenschicht verwenden. In einigen Ausführungsformen hat die Grenzflächenschicht eine Dicke von etwa 0,5 nm bis etwa 1,5 nm.
  • Eine erste Gate-Elektrode 204 als eine innere Elektrode ist auf der ersten Gate-Dielektrikumschicht 203 angeordnet. Die erste Gate-Elektrode 204 kann ein Metall sein, das aus folgender Gruppe ausgewählt ist: W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr. In einigen Ausführungsformen enthält die erste Gate-Elektrode 204 ein Metall, das aus folgender Gruppe ausgewählt ist: TiN, WN, TaN und Ru. Metalllegierungen, wie zum Beispiel Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta, können verwendet werden, und/oder Metallnitride, wie zum Beispiel WNx, TiNx, MoNx, TaNx und TaSixNy, können verwendet werden. In einigen Ausführungsformen wird mindestens eines von W, Ti, Ta, TaN und TiN als die erste Gate-Elektrode 204 verwendet.
  • In einigen Ausführungsformen enthält die erste Gate-Elektrode 204 eine Austrittsarbeits-Justiermetall (WFM)-Schicht (nicht gezeigt), die über der ersten Gate-Dielektrikumschicht 203 gebildet wird, und eine Hauptelektrodenschicht. Die WFM-Schicht enthält eine oder mehrere Schichten aus leitfähigem Material, wie zum Beispiel eine einzelne Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder eine Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FinFET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Justierschicht verwendet, und für den p-Kanal-FinFET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Justierschicht verwendet.
  • Eine zweite Gate-Dielektrikumschicht 205, die aus einem ferroelektrischen Material besteht, wird auf der ersten Gate-Elektrode 204 ausgebildet. Die zweite Gate-Dielektrikumschicht (ferroelektrische Materialschicht) 205 enthält ein oder mehrere Materialien, die aus folgender Gruppe ausgewählt sind: Pb3Ge5O11 (PGO), Blei-Zirkonat-Titanat (PZT), SrBi2Ta2O9 (SBT oder SBTO) , SrB4O7 (SBO) , SraBibTacNbdOx (SBTN) , SrTiO3 (STO) , BaTiO3 (BTO) , (BixLay) Ti3O12 (BLT) , LaNiO3 (LNO) , YMnO3, ZrO2, Zirkonsilikat, ZrAlSiO, HfO2, HfZrO2, Hafniumsilikat, HfAlO, LaAlO, Lanthanoxid, HfO2, das mit Si dotiert ist (HfSiOx) , und Ta2O5. In einigen Ausführungsformen wird HfO2, das mit Si, Al und/oder Zr dotiert ist, oder ZrO2, das mit Si und/oder Al dotiert ist, als die zweite Gate-Dielektrikumschicht 205 verwendet.
  • Die Dicke der zweiten Gate-Dielektrikumschicht 205 liegt in einigen Ausführungsformen in einem Bereich von etwa 1,0 nm bis etwa 10 nm und kann durch einen geeigneten Prozess, wie zum Beispiel ALD oder CVD, gebildet werden. Wie in 3A gezeigt, wird die zweite Gate-Dielektrikumschicht 205 in einigen Ausführungsformen konformal ausgebildet.
  • Des Weiteren wird eine zweite Gate-Elektrode 206 als ein externes Gate auf der zweiten Gate-Dielektrikumschicht 205 angeordnet. Die zweite Gate-Elektrode 206 kann ein Metall sein, das aus folgender Gruppe ausgewählt ist: W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr. Die zweite Gate-Elektrode 206 wird aus dem gleichen Material wie, oder einem anderen Material als, dem der ersten Gate-Elektrode 204 hergestellt. Des Weiteren werden Seitenwand-Abstandshalter 209 auf gegenüberliegenden Seitenflächen der Gate-Struktur gebildet, wie in 3A gezeigt. Die Seitenwand-Abstandshalter 209 enthalten eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid.
  • Der Kanal 201, die Gate-Dielektrikumschicht 203 und die erste Gate-Elektrode 204 bilden eine MOS (Metall-Oxid-Halbleiter)-Struktur, und die erste Gate-Elektrode 204, die ferroelektrische Schicht 205 und die zweite Gate-Elektrode 206 bilden eine MIM (Metall-Isolator-Metall)-Struktur.
  • Wie in 3B gezeigt, enthält ein MIS-NC-FET ein Substrat 200, einen Kanal 201 und Source und Drain 202. Im Gegensatz zum MIMIS-NC-FET fehlt eine innere Gate-Elektrode 204, und die ferroelektrische Materialschicht 205 wird auf der ersten Gate-Dielektrikumschicht 203 ausgebildet.
  • Wie in den 3A und 3B gezeigt, haben die erste Gate-Dielektrikumschicht 203 und die zweite Gate-Dielektrikumschicht 205 eine „U-Form“ im Querschnitt mit einem dünnen Mittelabschnitt und dicken Seitenabschnitten. In anderen Ausführungsformen, wie in 3C gezeigt, erstrecken sich die erste Gate-Dielektrikumschicht 203 und die ferroelektrische Materialschicht 205 vertikal auf im Wesentlichen die gleiche Ebene wie die Oberseite der Gate-Elektrode 206.
  • 4A-5C zeigen Herstellungsoperationen für einen NC-FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In all den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen zum Bezeichnen gleicher Elemente verwendet. Es versteht sich, dass zusätzliche Operationen vor, während und nach den durch die 4A-5C gezeigten Prozessen ausgeführt werden können, und einige der unten beschriebenen Operationen können ersetzt oder weggelassen werden, um weitere Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Operationen oder Prozesse kann untereinander austauschbar sein. Material, Konfiguration, Abmessungen und/oder Prozesse, die den oben beschriebenen Ausführungsformen, die mit Bezug auf die 3A-3C beschrieben werden, gleich oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden.
  • Wie in 4A gezeigt, wird eine Hartmaskenschicht 312 über einem Substrat 300 ausgebildet, und eine Resiststruktur 314 wird auf der Hartmaskenschicht 312 ausgebildet. Die Hartmaskenschicht 312 enthält eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel Siliziumoxid und Siliziumnitrid. In einigen Ausführungsformen besteht das Substrat 300 aus einem geeigneten elementaren Halbleiter, wie zum Beispiel Silizium, Diamant oder Germanium; einem geeigneten Legierungs- oder Verbundhalbleiter, wie zum Beispiel Gruppe-IV-Verbundhalbleiter (Silizium-Germanium (SiGe), Siliziumcarbid (SiC), Silizium-Germanium-Carbid (SiGeC), GeSn, SiSn, SiGeSn), Gruppe-III-V-Verbundhalbleiter (zum Beispiel Gallium-Arsenid (GaAs), Indium-Gallium-Arsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Gallium-Arsenid-Phosphid (GaAsP) oder Gallium-Indium-Phosphid (GalnP)) oder dergleichen. Des Weiteren kann das Substrat 300 eine Epitaxialschicht (Epischicht) enthalten, die zur Leistungsverbesserung gedehnt werden kann, und/oder kann eine Silizium-auf-Isolator (SOI)-Struktur enthalten.
  • Mittels der Resiststruktur als eine Ätzmaske wird die Hartmaskenschicht 312' zu der Hartmaskenstruktur 312 strukturiert, und dann wird mittels der Hartmaskenstruktur 312 als eine Ätzmaske das Substrat 300 zu Rippenstrukturen 320 strukturiert, wie in 4B gezeigt.
  • Dann werden Isolierregionen 325, wie zum Beispiel Flachgrabenisolierungen (STI), zwischen den Rippenstrukturen 320 gebildet. Die Isolierungs-Isolationsschicht 325 kann aus geeigneten dielektrischen Materialien hergestellt werden, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluor-dotiertes Silikatglas (FSG), Dielektrika mit niedrigem k-Wert, wie zum Beispiel Kohlenstoff-dotierte Oxide, Dielektrika mit extrem niedrigem k-Wert, wie zum Beispiel poröses Kohlenstoff-dotiertes Siliziumdioxid, ein Polymer, wie zum Beispiel Polyimid, Kombinationen davon oder dergleichen. In einigen Ausführungsformen wird die Isolierungs-Isolationsschicht 325 durch einen Prozess ausgebildet wie zum Beispiel CVD, fließfähige CVD (FCVD) oder einen Aufschleuder-Glas-Prozess, obgleich jeder akzeptable Prozess verwendet werden kann. Danach werden Abschnitte der Isolierungs-Isolationsschicht 325, die sich über die Oberseiten der Rippenstrukturen 320 erstrecken, und die Maskenstruktur 312 zum Beispiel mittels eines Ätzprozesses, eines chemisch-mechanischen Polierens (CMP) oder dergleichen entfernt. Des Weiteren wird die Isolierungs-Isolationsschicht 325 so ausgespart, dass die oberen Abschnitte der Rippenstrukturen 320 frei liegen, wie in 4C gezeigt.
  • Danach wird eine erste Gate-Dielektrikumschicht 303 über den oberen Abschnitten der Rippenstruktur 320 ausgebildet, und eine erste Gate-Elektrode 304 wird über der ersten Gate-Dielektrikumschicht 303 ausgebildet, wie in 4D gezeigt.
  • Des Weiteren werden, wie in den 5A-5C gezeigt, die zweite Gate-Dielektrikumschicht 305 (ferroelektrische Schicht), die zweite Gate-Elektrode 306 und Source/Drain-Regionen 302 gebildet. Des Weiteren werden Seitenwand-Abstandshalterschichten 309 gebildet. 5A ist eine Querschnittsansicht entlang der Linie X2-X2 von 5C, und 5B ist eine Querschnittsansicht entlang der Linie Y2-Y2 von 5C.
  • 6A-7D zeigen weitere Herstellungsoperationen für einen NC-FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In all den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen zum Bezeichnen gleicher Elemente verwendet. Es versteht sich, dass zusätzliche Operationen vor, während und nach den durch die 6A-7D gezeigten Prozessen ausgeführt werden können, und einige der unten beschriebenen Operationen können ersetzt oder weggelassen werden, um weitere Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Operationen oder Prozesse kann untereinander austauschbar sein. Material, Konfiguration, Abmessungen und/oder Prozesse, die den oben beschriebenen Ausführungsformen, die mit Bezug auf die 3A-5C beschrieben werden, gleich oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden.
  • In dieser Ausführungsform wird eine Gate-Ersatz-Technologie verwendet.
  • Wie in 6A gezeigt, werden die Rippenstrukturen 320 mittels der Hartmaskenstruktur 312 strukturiert, und die Isolierungs-Isolationsschicht 325 wird gebildet.
  • Dann werden eine Dummy-Gate-Dielektrikumschicht (nicht gezeigt) und eine Polysiliziumschicht 332 über den Rippenstrukturen 320 gebildet, und des Weiteren wird eine Hartmaskenstruktur 334 auf der Polysiliziumschicht 332 ausgebildet, wie in 6B gezeigt. Die Hartmaskenstruktur 324 enthält eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel Siliziumoxid und Siliziumnitrid.
  • Mittels der Hartmaskenstruktur 334 als eine Ätzmaske wird die Polysiliziumschicht 332 zu einer Dummy-Gate-Elektrode 332 strukturiert. Des Weiteren werden Seitenwand-Abstandshalter 336 auf gegenüberliegenden Seitenflächen der Dummy-Gate-Elektrode 332 gebildet, und eine Zwischenschichtdielektrikum-Schicht 342 wird gebildet, wie in 6C gezeigt. Die Seitenwand-Abstandshalter 336 enthalten eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid, und die Zwischenschichtdielektrikum-Schicht 342 enthält eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel Siliziumoxid-basiertes Material, wie zum Beispiel Siliziumdioxid (SiO2) und SiON. Das Material der Seitenwand-Abstandshalter 333 und das Material der Zwischenschichtdielektrikum-Schicht 342 sind voneinander verschieden, so dass jede dieser Schichten selektiv geätzt werden kann. In einer Ausführungsform besteht der Seitenwand-Abstandshalter 333 aus SiOCN, SiCN oder SiON, und die Zwischenschichtdielektrikum-Schicht 342 besteht aus SiO2.
  • Dann werden die Dummy-Gate-Elektrode 332 und die Dummy-Gate-Dielektrikumschicht mittels Trocken- und/oder Nassätzen entfernt, wodurch ein Gate-Raum 333, wie in 6D gezeigt entsteht.
  • In dem Gate-Raum werden eine erste Gate-Dielektrikumschicht 303 und eine erste Gate-Elektrode 304 gebildet, wie in den 7A und 7B gezeigt. Nachdem das leitfähige Material über der ersten Gate-Dielektrikumschicht 303 ausgebildet wurde, wird eine Planarisierungsoperation, wie zum Beispiel CMP, ausgeführt, um die erste Gate-Elektrode 304 zu bilden. Die erste Gate-Dielektrikumschicht 303 besteht zum Beispiel aus einem dielektrischen Material mit hohem k-Wert, und die erste Gate-Elektrode 304 besteht zum Beispiel aus einem leitfähigen Material, wie zum Beispiel TiN oder einem anderen Metallmaterial. Des Weiteren wird eine Rückätzoperation ausgeführt, um die Höhe der ersten Gate-Dielektrikumschicht 303 und der ersten Gate-Elektrode 304 zu reduzieren. Das leitfähige Material kann mittels eines geeigneten Prozesses gebildet werden, wie zum Beispiel ALD, CVD, PVD, Plattieren oder Kombinationen davon.
  • Dann werden eine zweite Gate-Dielektrikumschicht 305 und eine zweite Gate-Elektrode 306 in dem Gate-Raum 333 gebildet, wie in den 7C und 7D gezeigt. Eine ferroelektrische Materialschicht 305 wird konformal ausgebildet, und ein leitfähiges Material wird über der ferroelektrischen Materialschicht 303 ausgebildet. Nachdem das leitfähige Material über der ferroelektrischen Materialschicht (der zweiten Gate-Dielektrikumschicht) 305 ausgebildet wurde, wird eine Planarisierungsoperation, wie zum Beispiel CMP, ausgeführt, um die zweite Gate-Elektrode 306 zu bilden, wie in den 7C und 7D gezeigt.
  • 8A-8D zeigen Herstellungsoperationen für einen NC-FinFET vom MIS-Typ gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In all den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen zum Bezeichnen gleicher Elemente verwendet. Es versteht sich, dass zusätzliche Operationen vor, während und nach den durch die 8A-8D gezeigten Prozessen ausgeführt werden können, und einige der unten beschriebenen Operationen können ersetzt oder weggelassen werden, um weitere Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Operationen oder Prozesse kann untereinander austauschbar sein. Material, Konfiguration, Abmessungen und/oder Prozesse, die den oben beschriebenen Ausführungsformen, die mit Bezug auf die 3A-7D beschrieben werden, gleich oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden.
  • Nachdem der Gate-Raum 333 ausgebildet wurde, wie in 6D gezeigt, werden eine erste Gate-Dielektrikumschicht 303 und die zweite Gate-Dielektrikumschicht (ferroelektrische Materialschicht) 305 konformal in dem Gate-Raum ausgebildet, wie in den 8A und 8B gezeigt. Dann wird ein leitfähiges Material über der zweiten Gate-Dielektrikumschicht 303 ausgebildet, und eine Planarisierungsoperation, wie zum Beispiel CMP, wird ausgeführt, um die zweite Gate-Elektrode 306 zu bilden, wodurch ein MIS-NC-FET entsprechend 3C entsteht. Dann wird eine Rückätzoperation ausgeführt, um die Höhe der zweiten Gate-Elektrode 306, der zweiten Gate-Dielektrikumschicht 305 und der ersten Gate-Dielektrikumschicht 303 zu reduzieren. Dann wird ein weiteres leitfähiges Material über der zweiten Gate-Dielektrikumschicht 303 ausgebildet, und eine Planarisierungsoperation, wie zum Beispiel CMP, wird ausgeführt, um die zweite Gate-Elektrode 306 zu bilden, wodurch ein MIS-NC-FET entsprechend 3B entsteht.
  • Weitere Verfahren und Strukturen zur Herstellung von MIMIS-NC-FETs sind in den US-Patentanmeldungen Nr. 15/476,221 und 15/447,479 beschrieben, deren gesamter Inhalt hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • In einigen Ausführungsformen eines Verfahrens zur Herstellung eines NC-FET wird eine erste Gate-Dielektrikumschicht auf dem Kanal ausgebildet, eine erste Gate-Elektrode wird auf der ersten Gate-Dielektrikumschicht ausgebildet, eine zweite Gate-Dielektrikumschicht aus einem ferroelektrischen Material wird auf der ersten Gate-Elektrode ausgebildet, und eine zweite Gate-Elektrode wird auf der zweiten Gate-Dielektrikumschicht ausgebildet. Die zweite Gate-Dielektrikumschicht wird dergestalt strukturiert, dass ein erster Bereich einer Unterseite der ersten Gate-Elektrode, der in Kontakt mit der ersten Gate-Dielektrikumschicht steht, größer ist als ein zweiter Bereich einer Unterseite der zweiten Gate-Dielektrikumschicht, der in Kontakt mit der ersten Gate-Elektrode steht.
  • In anderen Ausführungsformen eines Verfahrens zur Herstellung eines NC-FET wird eine FinFET-Struktur gebildet, die eine Rippenstruktur aufweist, die eine Kanalregion und eine Dummy-Gate-Struktur, die über der Kanalregion angeordnet ist, enthält. Die Dummy-Gate-Struktur wird dann entfernt, wodurch ein Gate-Raum entsteht. Eine erste Gate-Dielektrikumschicht wird in dem Gate-Raum über der Kanalregion ausgebildet. Eine erste Gate-Elektrodenschicht wird über der ersten Gate-Dielektrikumschicht ausgebildet. Die erste Gate-Dielektrikumschicht und die erste Gate-Elektrodenschicht werden ausgespart, wodurch ein ausgesparter Gate-Raum entsteht. Dann werden eine zweite Gate-Dielektrikumschicht (eine ferroelektrische Materialschicht) auf der ausgesparten Gate-Dielektrikumschicht und eine erste Gate-Elektrodenschicht in dem ausgesparten Gate-Raum ausgebildet. Dann wird eine zweite Gate-Elektrodenschicht auf der zweiten Gate-Dielektrikumschicht ausgebildet. Wenn die erste Gate-Elektrodenschicht gebildet wird, so wird eine erste leitfähige Schicht (zum Beispiel WFM-Schicht) über der ersten Gate-Dielektrikumschicht ausgebildet, und eine zweite leitfähige Schicht wird über der ersten leitfähigen Schicht angeordnet.
  • 9A, 9B und 9C zeigen Schaltbilder anhand eines NC-FET vom MIMIS-Typ gemäß Ausführungsformen der vorliegenden Offenbarung, und 9D, 9E und 9F zeigen Schaltbilder anhand eines NC-FET vom MIS-Typ gemäß Ausführungsformen der vorliegenden Offenbarung.
  • In den 9A und 9D wird ein NC-FET vom MIMIS-Typ oder ein NC-FET vom MIS-Typ als ein Header-Schalter HS verwendet. Als der Header-Schalter wird in einigen Ausführungsformen ein NC-FET vom p-Typ verwendet. In den 9B und 9E wird ein NC-FET vom MIMIS-Typ oder ein NC-FET vom MIS-Typ als ein Footer-Schalter FS verwendet. Als der Footer-Schalter wird in einigen Ausführungsformen ein NC-FET vom n-Typ verwendet. 9C und 9F zeigen Ausführungsformen, in denen sowohl ein Header-Schalter HS als auch ein Footer-Schalter FS durch einen NC-FET vom MIMIS-Typ oder einen NC-FET vom MIS-Typ konfiguriert werden.
  • 10A und 10B zeigen Schaltbilder gemäß Ausführungsformen der vorliegenden Offenbarung.
  • 10A zeigt eine Ausführungsform, in der der Funktionsschaltkreis ein Logikschaltkreis ist, der vier Inverterkreise enthält. Die Anzahl der Inverter ist nur ein Beispiel und ist nicht auf vier beschränkt. In einigen Ausführungsformen sind Sources von MOS-FETs vom p-Typ der Inverterkreise mit einer inneren Potenzialzuleitung IVDD gekoppelt, und der Header-Schalter (NC-FET) ist zwischen der inneren Potenzialzuleitung IVDD und der ersten Potenzialzuleitung VDD angeordnet. Gleichermaßen sind Drains von MOS-FETs vom n-Typ der Inverterkreise mit einer inneren Potenzialzuleitung IVSS gekoppelt, und der Footer-Schalter (NC-FET) ist zwischen der inneren Potenzialzuleitung IVSS und der zweiten Potenzialzuleitung VSS angeordnet. Es können beliebige andere Logikschaltkreise, wie zum Beispiel AND, NAND, OR oder NOR, oder komplizierte Logikschaltkreise als der Funktionsschaltkreis verwendet werden.
  • 10B ist eine Ausführungsform, in der der Funktionsschaltkreis ein Speicherschaltkreis ist, wie zum Beispiel ein statischer Direktzugriffsspeicher (SRAM). In dem SRAM sind innere Potenzialzuleitungen bereitgestellt, und die Header- und/oder Footer-Schalter sind zwischen den ersten/zweiten Potenzialzuleitungen (VDD und/oder VSS ) und den jeweiligen inneren Potenzialzuleitungen angeordnet.
  • 11A und 11B zeigen Schaltbilder gemäß Ausführungsformen der vorliegenden Offenbarung.
  • In den 11A und 11B werden Standardzellen SC als Funktionsschaltungen verwendet. In 11A sind zwei Header-Schalter HS zwischen einer gemeinsamen Potenzialzuleitung CVDD und der ersten Potenzialzuleitung VDD angeordnet, und/oder zwei Footer-Schalter FS sind zwischen einer gemeinsamen Potenzialzuleitung CVSS und der zweiten Potenzialzuleitung VSS angeordnet, wobei vier Standardzellen mit der gemeinsamen Potenzialzuleitung CVDD und der gemeinsamen Potenzialzuleitung CVSS gekoppelt sind. In Abhängigkeit von der benötigten Stromkapazität wird die Anzahl der Header/Footer-Schalter justiert. In 11B sind zwei Header-Schalter HS und zwei Footer-Schalter FS für zwei Gruppen von Standardzellen SC vorhanden. In 11B ist es durch selektives Steuern von Header/Footer-Schaltern möglich, eine Gruppe von Standardzellen selektiv zu aktivieren und/oder zu deaktivieren.
  • Die Funktionsschaltungen enthalten mehrere normale MOS-FETs. Einige der physikalischen und/oder elektrischen Parameter solcher MOS-FETs in Funktionsschaltungen sind im Wesentlichen die gleichen wie die des MOS-FET-Abschnitts des NC-FET. Zum Beispiel haben in einigen Ausführungsformen die MOS-FETs des Funktionsschaltkreises die gleiche Gate-Länge wie der NC-FET des Header- und/oder Footer-Schalters. In anderen Ausführungsformen haben die MOS-FETs des Funktionsschaltkreises die gleiche Dicke der Gate-Dielektrikumschicht (ersten Gate-Dielektrikumschicht) wie der NC-FET des Header- und/oder Footer-Schalters. Des Weiteren sind die Source/Drain-Dotandenkonzentrationen zwischen den MOS-FETs und den NC-FETs die gleichen. Mit „die gleichen“ oder „im Wesentlichen die gleichen“ ist gemeint, dass die betreffende Schicht oder Struktur gleichzeitig durch dieselbe Operation ausgebildet wird, wobei Prozessschwankungen berücksichtigt werden.
  • Des Weiteren enthält eine Halbleitervorrichtung mehrere Schwellenspannungs (Vth)-Transistoren, zum Beispiel ein n-Kanal-Niedrigschwellenspannungs (LVT)-FET, einen n-Kanal-Standardschwellenspannungs (SVT)-FET, einen p-Kanal-Standardschwellenspannungs (P-SVT)-FET und einen p-Kanal-Niedrigschwellenspannungs (P-LVT)-FET, die mit verschiedenen Austrittsarbeits-Justiermetall (WFM)-Dicken hergestellt werden. Wenn der Funktionsschaltkreis (zum Beispiel Standardzellen) durch n-Kanal-Niedrigschwellenspannungs-FETs und p-Kanal-Niedrigschwellenspannungs-FETs gebildet wird, so sind die Strukturen der MOS-FET-Abschnitte des NC-FET für den Header- und/oder Footer-Schalter die gleichen wie die Strukturen der n-Kanal-Niedrigschwellenspannungs-FETs und der p-Kanal-Niedrigschwellenspannungs-FETs.
  • Es versteht sich, dass nicht unbedingt alle Vorteile im vorliegenden Text besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Zum Beispiel wird in der vorliegenden Offenbarung ein NC-FET für einen Header-Schalter und/oder einen Footer-Schalter zum Ein- und Ausschalten der Stromversorgung von der einen oder den mehreren Potenzialzuleitungen (VDD und/oder VSS ) verwendet. Da die Spannung, die an ein Gate des MOS-FET-Abschnitts des NC-FET angelegt wird, aufgrund des Negativkapazitätseffekts des mit dem Gate verbundenen negativen Kondensators höher wird, so ist es möglich, effizient einen Hochschwellenspannungsschalter-Transistor als ein Header- und/oder Footer-Schalter zu bilden. Dementsprechend ist es möglich, einen Aus-Leckstrom (Standby-Strom) zu reduzieren, wenn der Header- und/oder Footer-Schalter ausgeschaltet ist. Da des Weiteren die Grundstrukturen des MOS-FET-Abschnitts des NC-FET im Wesentlichen die gleichen sind wie die Strukturen normaler MOS-FETs, die um den NC-FET herum angeordnet sind, ist es möglich, die Anzahl der Prozessschritte zu minimieren. Außerdem ist es möglich zu verhindern, dass die Chipfläche größer wird.
  • Gemäß einem Aspekt der vorliegenden Offenbarung enthält eine Halbleitervorrichtung eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials, eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial, einen Funktionsschaltkreis, und einen Schalter, der zwischen der ersten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist. Der Schalter enthält einen MOS-FET und einen negativen Kondensator, der eine negative Kapazität aufweist und einen ersten Anschluss und einen zweiten Anschluss aufweist, und der erste Anschluss ist elektrisch mit einem Gate des MOS-FET gekoppelt. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen ist der erste Anschluss des negativen Kondensators eine Gate-Elektrode des MOS-FET. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der negative Kondensator des Weiteren eine dielektrische Kondensatorschicht, die zwischen dem ersten Anschluss und dem zweiten Anschluss angeordnet ist, und die dielektrische Kondensatorschicht ist ein ferroelektrisches Material, das eines oder mehrere aus folgender Gruppe enthält: ZrO2, ZrAlSiO, HfO2, HfZrO2, HfO2, das mit Zr (HfZrOx) dotiert ist, HfO2, das mit Al (HfAlOx) dotiert ist, und HfO2, das mit Si (HfSiOx) dotiert ist. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen liegt eine Dicke der dielektrischen Kondensatorschicht in einem Bereich von 1,0 nm bis 10 nm. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis einen Logikschaltkreis. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis einen Speicher. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis eine innere Potenzialzuleitung, mit der Sources von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und ein Drain des MOS-FET des Schalters ist mit der inneren Potenzialzuleitung gekoppelt, und eine Source des MOS-FET des Schalters ist mit der ersten Potenzialzuleitung gekoppelt.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung enthält eine Halbleitervorrichtung eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials, eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial, einen Funktionsschaltkreis, und einen Schalter, der zwischen der zweiten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist. Der Schalter enthält einen MOS-FET und einen negativen Kondensator, der eine negative Kapazität aufweist und einen ersten Anschluss und einen zweiten Anschluss aufweist, und der erste Anschluss ist elektrisch mit einem Gate des MOS-FET gekoppelt. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen ist der erste Anschluss des negativen Kondensators eine Gate-Elektrode des MOS-FET. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der negative Kondensator des Weiteren eine dielektrische Kondensatorschicht, die zwischen dem ersten Anschluss und dem zweiten Anschluss angeordnet ist, und die dielektrische Kondensatorschicht ist ein ferroelektrisches Material, das eines oder mehrere aus folgender Gruppe enthält: ZrO2, ZrAlSiO, HfO2, HfZrO2, HfO2, das mit Zr (HfZrOx) dotiert ist, HfO2, das mit Al (HfAlOx) dotiert ist, und HfO2, das mit Si (HfSiOx) dotiert ist. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen liegt eine Dicke der dielektrischen Kondensatorschicht in einem Bereich von 1,0 nm bis 10 nm. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis einen Logikschaltkreis. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis einen Speicher. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis eine innere Potenzialzuleitung, mit der Drains von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und eine Source des MOS-FET des Schalters ist mit der inneren Potenzialzuleitung gekoppelt, und ein Drain des MOS-FET des Schalters ist mit der ersten Potenzialzuleitung gekoppelt.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung enthält eine Halbleitervorrichtung eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials, eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial, einen Funktionsschaltkreis, und mindestens einen von einem ersten Schalter, der zwischen der ersten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist, und einem zweiten Schalter, der zwischen der zweiten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist. Der erste Schalter enthält einen ersten MOS-FET und einen ersten negativen Kondensator, der eine negative Kapazität aufweist und einen ersten Anschluss und einen zweiten Anschluss aufweist, und der erste Anschluss des ersten MOS-FET ist elektrisch mit einem Gate des ersten MOS-FET gekoppelt. Der erste Anschluss des ersten negativen Kondensators ist eine erste Gate-Elektrode des ersten MOS-FET. Der zweite Schalter enthält einen zweiten MOS-FET und einen zweiten negativen Kondensator, der eine negative Kapazität aufweist und einen ersten Anschluss und einen zweiten Anschluss aufweist, und der erste Anschluss des zweiten MOS-FET ist elektrisch mit einem Gate des zweiten MOS-FET gekoppelt. Der zweite Anschluss des zweiten negativen Kondensators ist eine zweite Gate-Elektrode des zweiten MOS-FET. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält die Halbleitervorrichtung sowohl den ersten Schalter als auch den zweiten Schalter. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis eine innere Potenzialzuleitung, mit der Sources von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und ein Drain des MOS-FET des Schalters ist mit der inneren Potenzialzuleitung gekoppelt, und eine Source des MOS-FET des Schalters ist mit der ersten Potenzialzuleitung gekoppelt. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis mehrere MOS-FETs, und mindestens einer der mehreren MOS-FETs des Funktionsschaltkreises hat eine gleiche Gate-Länge wie mindestens einer des ersten MOS-FET und des zweiten MOS-FET. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis mehrere MOS-FETs, und mindestens einer der mehreren MOS-FETs des Funktionsschaltkreises hat eine gleiche Dicke der Gate-Dielektrikumschicht wie mindestens einer des ersten MOS-FET und des zweiten MOS-FET. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis mehrere Fin-Feldeffekttransistoren (FinFET), und der erste MOS-FET und der zweite MOS-FET sind FinFETs.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung enthält eine Halbleitervorrichtung eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials, eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial, einen Funktionsschaltkreis, und einen Schalter, der zwischen der ersten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist. Der Schalter enthält einen Negativkapazitäts-FET (NC-FET), und eine Gate-Dielektrikumschicht des NC-FET enthält eine erste dielektrische Schicht und eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist. Die zweite dielektrische Schicht enthält ein ferroelektrisches Material. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält die erste dielektrische Schicht eine Grenzflächenschicht, die auf einem Kanal des NC-FET angeordnet ist, und eine dielektrische Schicht mit hohem k-Wert, die auf der Grenzflächenschicht angeordnet ist. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält das ferroelektrische Material eines oder mehrere, die aus folgender Gruppe ausgewählt sind: ZrO2, ZrAlSiO, HfO2, HfZrO2, HfO2, das mit Zr (HfZrOx) dotiert ist, HfO2, das mit Al (HfAlOx) dotiert ist, und HfO2, das mit Si (HfSiOx) dotiert ist. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen liegt eine Dicke der zweiten dielektrischen Schicht in einem Bereich von 1,0 nm bis 10 nm. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis einen Logikschaltkreis. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis einen Speicher. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis eine innere Potenzialzuleitung, mit der Sources von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und ein Drain des MOS-FET des Schalters ist mit der inneren Potenzialzuleitung gekoppelt, und eine Source des MOS-FET des Schalters ist mit der ersten Potenzialzuleitung gekoppelt.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung enthält eine Halbleitervorrichtung eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials, eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial, einen Funktionsschaltkreis, und einen Schalter, der zwischen der zweiten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist. Der Schalter enthält einen Negativkapazitäts-FET (NC-FET), und eine Gate-Dielektrikumschicht des NC-FET enthält eine erste dielektrische Schicht und eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist. Die zweite dielektrische Schicht enthält ein ferroelektrisches Material. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält die erste dielektrische Schicht eine Grenzflächenschicht, die auf einem Kanal des NC-FET angeordnet ist, und eine dielektrische Schicht mit hohem k-Wert, die auf der Grenzflächenschicht angeordnet ist. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält das ferroelektrische Material eines oder mehrere, die aus folgender Gruppe ausgewählt sind: ZrO2, ZrAlSiO, HfO2, HfZrO2, HfO2, das mit Zr (HfZrOx) dotiert ist, HfO2, das mit Al (HfAlOx) dotiert ist, und HfO2, das mit Si (HfSiOx) dotiert ist. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen liegt eine Dicke der zweiten dielektrischen Schicht in einem Bereich von 1,0 nm bis 10 nm. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis einen Logikschaltkreis. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis einen Speicher. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis eine innere Potenzialzuleitung, mit der Drains von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und eine Source des MOS-FET des Schalters ist mit der inneren Potenzialzuleitung gekoppelt, und ein Drain des MOS-FET des Schalters ist mit der ersten Potenzialzuleitung gekoppelt.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung enthält eine Halbleitervorrichtung eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials, eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial, einen Funktionsschaltkreis, und mindestens einen von einem ersten Schalter, der zwischen der ersten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist, und einem zweiten Schalter, der zwischen der zweiten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist. Der erste Schalter enthält einen ersten Negativkapazitäts-FET (NC-FET), von dem eine Gate-Dielektrikumschicht eine erste dielektrische Schicht und eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist, enthält. Die zweite dielektrische Schicht enthält ein ferroelektrisches Material. Der zweite Schalter enthält einen zweiten NC-FET, von dem eine Gate-Dielektrikumschicht eine erste dielektrische Schicht und eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist, enthält. Die zweite dielektrische Schicht enthält ein ferroelektrisches Material. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält die Halbleitervorrichtung sowohl den ersten Schalter als auch den zweiten Schalter. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis eine innere Potenzialzuleitung, mit der Sources von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und ein Drain des MOS-FET des Schalters ist mit der inneren Potenzialzuleitung gekoppelt, und eine Source des MOS-FET des Schalters ist mit der ersten Potenzialzuleitung gekoppelt. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis mehrere MOS-FETs, und mindestens einer der mehreren MOS-FETs des Funktionsschaltkreises hat eine gleiche Gate-Länge wie mindestens einer des ersten MOS-FET und des zweiten MOS-FET. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis mehrere MOS-FETs, und eine Dicke einer Gate-Dielektrikumschicht von mindestens einem der mehrere MOS-FETs des Funktionsschaltkreises ist die gleiche wie eine Dicke der ersten Gate-Dielektrikumschicht von mindestens einem des ersten MOS-FET und des zweiten MOS-FET. In einer oder mehreren der obigen und/oder folgenden Ausführungsformen enthält der Funktionsschaltkreis mehrere Fin-Feldeffekttransistoren (FinFET), und der erste NC-FET und der zweite NC-FET sind FinFETs.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen oder Beispiele, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 15476221 [0053]
    • US 15447479 [0053]

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials; eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial; einen Funktionsschaltkreis; und einen Schalter, der zwischen der ersten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist, wobei: der Schalter einen MOS-FET und einen negativen Kondensator enthält, der eine negative Kapazität aufweist und einen ersten Anschluss und einen zweiten Anschluss aufweist, und der erste Anschluss elektrisch mit einem Gate des MOS-FET gekoppelt ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der erste Anschluss des negativen Kondensators eine Gate-Elektrode des MOS-FET ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei: der negative Kondensator des Weiteren eine dielektrische Kondensatorschicht enthält, die zwischen dem ersten Anschluss und dem zweiten Anschluss angeordnet ist, und die dielektrische Kondensatorschicht ein ferroelektrisches Material ist, das eines oder mehrere aus folgender Gruppe enthält: ZrO2, ZrAlSiO, HfO2, HfZrO2, HfO2, das mit Zr (HfZrOx) dotiert ist, HfO2, das mit Al (HfAlOx) dotiert ist, und HfO2, das mit Si (HfSiOx) dotiert ist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei eine Dicke der dielektrischen Kondensatorschicht in einem Bereich von 1,0 nm bis 10 nm liegt.
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei der Funktionsschaltkreis einen Logikschaltkreis enthält.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei der Funktionsschaltkreis einen Speicher enthält.
  7. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei: der Funktionsschaltkreis eine innere Potenzialzuleitung enthält, mit der Sources von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und ein Drain des MOS-FET des Schalters mit der inneren Potenzialzuleitung gekoppelt ist, und eine Source des MOS-FET des Schalters mit der ersten Potenzialzuleitung gekoppelt ist.
  8. Halbleitervorrichtung, die Folgendes umfasst: eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials; eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial; einen Funktionsschaltkreis; und einen Schalter, der zwischen der zweiten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist, wobei: der Schalter einen MOS-FET und einen negativen Kondensator enthält, der eine negative Kapazität aufweist und einen ersten Anschluss und einen zweiten Anschluss aufweist, und der erste Anschluss elektrisch mit einem Gate des MOS-FET gekoppelt ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei der erste Anschluss des negativen Kondensators eine Gate-Elektrode des MOS-FET ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei: der negative Kondensator des Weiteren eine dielektrische Kondensatorschicht enthält, die zwischen dem ersten Anschluss und dem zweiten Anschluss angeordnet ist, und die dielektrische Kondensatorschicht ein ferroelektrisches Material ist, das eines oder mehrere aus folgender Gruppe enthält: ZrO2, ZrAlSiO, HfO2, HfZrO2, HfO2, das mit Zr (HfZrOx) dotiert ist, HfO2, das mit Al (HfAlOx) dotiert ist, und HfO2, das mit Si (HfSiOx) dotiert ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei eine Dicke der dielektrischen Kondensatorschicht in einem Bereich von 1,0 nm bis 10 nm liegt.
  12. Halbleitervorrichtung nach Anspruch 11, wobei der Funktionsschaltkreis einen Logikschaltkreis enthält.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei der Funktionsschaltkreis einen Speicher enthält.
  14. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 11 bis 13, wobei: der Funktionsschaltkreis eine innere Potenzialzuleitung enthält, mit der Drains von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und eine Source des MOS-FET des Schalters mit der inneren Potenzialzuleitung gekoppelt ist, und ein Drain des MOS-FET des Schalters mit der ersten Potenzialzuleitung gekoppelt ist.
  15. Halbleitervorrichtung, die Folgendes umfasst: eine erste Potenzialzuleitung zum Zuführen eines ersten Potenzials; eine zweite Potenzialzuleitung zum Zuführen eines zweiten Potenzials, das niedriger ist als das erste Potenzial; einen Funktionsschaltkreis; und mindestens einen von einem ersten Schalter, der zwischen der ersten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist, und einem zweiten Schalter, der zwischen der zweiten Potenzialzuleitung und dem Funktionsschaltkreis angeordnet ist, wobei: der erste Schalter einen ersten MOS-FET und einen ersten negativen Kondensator enthält, der eine negative Kapazität aufweist und einen ersten Anschluss und einen zweiten Anschluss aufweist, und der erste Anschluss des ersten MOS-FET elektrisch mit einem Gate des ersten MOS-FET gekoppelt ist, wobei der erste Anschluss des ersten negativen Kondensators eine erste Gate-Elektrode des ersten MOS-FET ist, und der zweite Schalter einen zweiten MOS-FET und einen zweiten negativen Kondensator enthält, der eine negative Kapazität aufweist und einen ersten Anschluss und einen zweiten Anschluss aufweist, und der erste Anschluss des zweiten MOS-FET elektrisch mit einem Gate des zweiten MOS-FET gekoppelt ist, wobei der zweite Anschluss des zweiten negativen Kondensators eine zweite Gate-Elektrode des zweiten MOS-FET.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die Halbleitervorrichtung sowohl den ersten Schalter als auch den zweiten Schalter enthält.
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, wobei: der Funktionsschaltkreis eine innere Potenzialzuleitung enthält, mit der Sources von mehreren MOS-FETs des Funktionsschaltkreises gekoppelt sind, und ein Drain des MOS-FET des Schalters mit der inneren Potenzialzuleitung gekoppelt ist, und eine Source des MOS-FET des Schalters mit der ersten Potenzialzuleitung gekoppelt ist.
  18. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 15 bis 17, wobei: der Funktionsschaltkreis mehrere MOS-FETs enthält, und mindestens einer der mehreren MOS-FETs des Funktionsschaltkreises eine gleiche Gate-Länge wie mindestens einer des ersten MOS-FET und des zweiten MOS-FET hat.
  19. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 15 bis 18, wobei: der Funktionsschaltkreis mehrere MOS-FETs enthält, und mindestens einer der mehreren MOS-FETs des Funktionsschaltkreises eine gleiche Dicke der Gate-Dielektrikumschicht wie mindestens einer des ersten MOS-FET und des zweiten MOS-FET hat.
  20. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 15 bis 19, wobei: der Funktionsschaltkreis mehrere Fin-Feldeffekttransistoren (FinFETs) enthält, und der erste MOS-FET und der zweite MOS-FET FinFETs sind.
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