DE102014222562A1 - Verfahren zum bilden von austauschgatestrukturen und von fins auf finfet-vorrichtungen und die resultierenden vorrichtungen - Google Patents

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Abstract

Ein offenbartes Verfahren umfasst unter anderem ein Entfernen einer Opfergatestruktur, um dadurch eine Austauschgateausnehmung festzulegen, ein Durchführen eines Ätzprozesses durch die Austauschgatestruktur zum Festlegen einer Finstruktur in einer Schicht aus Halbleitermaterial unter Verwendung einer strukturierten Hartmaske, die innerhalb der Austauschgateausnehmung als eine Ätzmaske freiliegt, und ein Bilden einer Austauschgatestruktur in der Austauschgateausnehmung um wenigstens einen Bereich der Finstruktur herum.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung von integrierten Schaltungen und insbesondere verschiedene Verfahren zum Herstellen von Austauschgatestrukturen und von Fins von FinFET-Halbleitervorrichtungen und die resultierenden Halbleitervorrichtungen.
  • 2. BESCHREIBUNG DES STANDS DER TECHNIK
  • In modernen integrierten Schaltungen, wie z. B. Mikroprozessoren, Speichervorrichtungen und dergleichen, wird eine sehr große Anzahl von Schaltungselementen, insbesondere Transistoren, auf einer begrenzten Chipfläche bereitgestellt und betrieben. In integrierten Schaltungen, die unter Verwendung der Metalloxidhalbleiter(MOS)-Technologie hergestellt werden, sind Feldeffekttransistoren (FETs) (beide NMOS- und PMOS-Transistoren) vorgesehen, die typischerweise in einem Schaltmodus betrieben werden. Dies bedeutet, dass diese Transistorvorrichtungen einen sehr leitfähigen Zustand (EIN-Zustand) und einen Hochimpedanzzustand (AUS-Zustand) aufweisen. FETs können eine Vielzahl von Formen und Konfigurationen annehmen. Z. B. können unter anderem FETs entweder als sogenannte planare FET-Vorrichtungen oder dreidimensionale (3D-)Vorrichtungen, wie etwa FinFET-Vorrichtungen, dargestellt werden.
  • Ein Feldeffekttransistor (FET), unabhängig davon, ob ein NMOS-Transistor oder ein PMOS-Transistor betrachtet wird, und unabhängig davon, ob eine planare FET-Vorrichtung oder eine dreidimensionale FinFET-Vorrichtung vorgesehen ist, weist typischerweise in einem Halbleitersubstrat gebildete dotierte Source/Drain-Bereiche auf, die durch einen Kanalbereich getrennt sind. Über dem Kanalbereich ist eine Gateisolationsschicht angeordnet und über der Gateisolationsschicht ist eine leitfähige Gateelektrode angeordnet. Die Gateisolationsschicht und die Gateelektrode können manchmal als ”Gatestruktur” der Vorrichtung bezeichnet werden. Durch Anlegen einer geeigneten Spannung an die Gateelektrode wird der Kanalbereich leitfähig und es kann ein Strom vom Sourcebereich zum Drainbereich fließen. In einer planaren FET-Vorrichtung wird die Gatestruktur über einer im Wesentlichen ebenen oberen Oberfläche des Substrats gebildet. In einigen Fällen werden ein oder mehrere epitaktische Aufwachsprozesse durchgeführt, um ein Epi-Halbleitermaterial in Ausnehmungen zu bilden, die in den Source/Drain-Bereichen der planaren FET-Vorrichtung gebildet sind. In einigen Fällen kann das Epi-Material in den Source/Drain-Bereichen gebildet werden, ohne dass Ausnehmungen im Substrat einer planaren FET-Vorrichtung gebildet werden. Die Gatevorrichtungen solcher planaren FET-Vorrichtungen können unter Anwendung sogenannter ”Gatefirst” oder ”Austauschgate”(Gatelast)-Herstellungstechniken hergestellt werden.
  • Zur Verbesserung der Betriebsgeschwindigkeit von FETs und zur Verbesserung der Dichte von FETs auf einer integrierten Schaltungsvorrichtung wurde die physikalische Größe von FETs von Vorrichtungsdesignern über Jahre stark verringert. Insbesondere wurde die Kanallänge von FETs verkleinert, was zur Verbesserung der Schaltgeschwindigkeit von FETs führte. Die Verringerung der Kanallänge eines FETs führt aber auch zur Verkleinerung des Abstands zwischen dem Source-Bereich und dem Drain-Bereich. In einigen Fällen führt diese Abnahme des Abstands zwischen Source und Drain zu der Schwierigkeit, dass das elektrische Potenzial des Source-Bereichs und des Kanals nur schwer von einer nachteiligen Beeinflussung durch das elektrische Potenzial des Drains effizient geschützt werden kann. Dies wird manchmal als sogenannter ”Kurzkanaleffekt” bezeichnet, wobei sich die Eigenschaft des FETs als aktiver Schalter verschlechtert.
  • Im Gegensatz zu einem FET mit einer planaren Struktur weist eine sogenannte FinFET-Vorrichtung eine dreidimensionale (3D-)Struktur auf. 1A stellt eine perspektivische Ansicht einer anschaulichen bekannten FinFET-Halbleitervorrichtung ”A” dar, die über einem Halbleitersubstrat B gebildet ist, was im Folgenden dazu verwendet wird, einige grundsätzliche Merkmale einer FinFET-Vorrichtung auf hohem Niveau zu erläutern. In diesem Beispiel umfasst die FinFET-Vorrichtung A drei anschauliche Fins C, eine Gatestruktur D, Seitenwandabstandshalter E und eine Gatekappe F. Die Gatestruktur D umfasst typischerweise eine Schicht aus isolierendem Material (nicht separat darstellt), beispielsweise eine Schicht aus einem isolierenden High-k-Material oder Siliziumdioxid, und wenigstens eine leitfähige Materialschichte (beispielsweise ein Metall und/oder Polysilizium), die als Gateelektrode der Vorrichtung A dienen. Die Fins C weisen eine dreidimensionale Konfiguration auf: eine Höhe H, eine Breite W und eine axiale Länge L. Die axiale Länge L entspricht der Richtung, in der in der Vorrichtung A ein Strom fließt, wenn diese betrieben wird. Die Bereiche der Fins C, die mit der Gatestruktur D bedeckt sind, stellen den Kanalbereich der FinFET-Vorrichtung A dar. In einem herkömmlichen Prozessfluss können die Bereiche der Fins C, die außerhalb der Abstandshalter E angeordnet sind, insbesondere in den Source/Drain-Bereichen der Vorrichtung A, unter Durchführung von einer oder mehreren epitaktischen Aufwachsprozessen in der Größe vergrößert werden oder sogar zusammenwachsen (eine Situation, die in 1A nicht dargestellt ist). Der Prozess der Vergrößerung der Größe oder des Zusammenwachsens der Fins C in den Source/Drain-Bereichen der Vorrichtung A wird durchgeführt, um den Widerstand der Source/Drain-Bereiche zu verringern und/oder die Bildung eines elektrischen Kontakts zu den Source/Drain-Bereichen zu vereinfachen. Sogar, wenn ein ”Zusammenwachs”-Prozess auf epitaktischer Basis nicht durchgeführt wird, wird typischerweise auf den Fins C ein epitaktischer Aufwachsprozess durchgeführt, um deren physikalische Größe zu vergrößern. In der FinFET-Vorrichtung A kann die Gatestruktur D beide Seiten und die obere Oberfläche des ganzen Fins C oder einen Bereich der Fins C umschließen, um eine Tri-Gatestruktur zu gebilden, so dass ein Kanal mit einer dreidimensionalen Struktur anstelle einer planaren Struktur verwendet wird. In einigen Fällen wird eine isolierende Deckschicht (nicht dargestellt), beispielsweise Siliziumnitrid, auf den Fins C angeordnet und die FinFET-Vorrichtung weist lediglich eine Dual-Gatestruktur (nur die Seitenwände) auf. Die Gatestrukturen D solcher FinFET-Vorrichtungen können unter Verwendung sogenannter ”Gatefirst”- oder ”Austauschgate”-(Gatelast-)Herstellungstechniken hergestellt werden.
  • Im Gegensatz zu einem planaren FET wird ein Kanal in einer FinFET-Vorrichtung senkrecht zu einer Oberfläche des halbleitenden Substrats gebildet, so dass die physikalische Größe der Halbleitervorrichtung verringert wird. In einer FinFET-Vorrichtung verringert sich auch die Anschlusskapazität am Drain-Bereich der Vorrichtung stark, was dazu führt, dass Kurzkanaleffekt bedeutend verringert werden. Wenn eine geeignete Spannung an die Gateelektrode einer FinFET-Vorrichtung angelegt wird, bilden die Oberflächen (und der innere Bereich nahe der Oberfläche) der Fins C, insbesondere die vertikal orientierten Seitenwände und die obere oberseitige Oberfläche des Fins, eine Oberflächeninversionsschicht oder eine Volumeninversionsschicht, die zur Stromleitung beiträgt. In einer FinFET-Vorrichtung wird die ”Kanalbreite” als ungefähr zweimal (2×) der vertikalen Finhöhe plus der Breite der oberen Oberfläche der Fins, d. h. der Finbreite (für eine Tri-Gatevorrichtung), abgeschätzt. Im gleichen Footprint wie dem einer planaren Transistorvorrichtung können mehrere Fins gefertigt werden. Für einen gegebenen Plotspace (oder Footprint) tendieren FinFETs dementsprechend dazu, dass sie bedeutend höhere Antriebsstromdichten erzeugen können als planare Transistorvorrichtungen. Nachdem die Vorrichtung ”AUS” geschaltet wird ist der Leckstrom von FinFET-Vorrichtungen darüber hinaus im Vergleich zum Leckstrom von planaren FETs bedeutend geringer. Der Grund ist die bessere gateelektrostatische Steuerung des ”Fin”-Kanals von FinFET-Vorrichtungen. Kurz gesagt, die 3D-Struktur einer FinFET-Vorrichtung stellt im Vergleich zu der eines planaren FETs, insbesondere am 20-nm-CMOS-Technologieknoten und jenseits davon, eine bessere MOSFET-Struktur dar.
  • Die Gatestrukturen der meisten Transistorelemente (planare oder FinFET-Vorrichtungen) umfassten für viele frühere Vorrichtungstechnologiegenerationen eine Vielzahl von siliziumbasierten Materialien, wie z. B. eine Gateisolationsschicht auf der Basis von Siliziumdioxid und/oder Siliziumoxynitrid, in Verbindung mit einer Gateelektrode aus Polysilizium. Da jedoch die Kanallänge von stark skalierten Transistorelementen zunehmend kleiner wurde, nehmen viele Vorrichtungen neuerer Generation zur Vermeidung von mit der Verwendung von Kurzkanaleffekten, die mit traditionellen siliziumbasierten Materialien in Transistoren mit verringerter Kanallänge einhergehen, Gatestrukturen an, die alternative Materialien umfassen. In einigen stark skalierten Transistorelementen, die Kanallängen in der Größenordnung von ungefähr 10–32 nm oder weniger aufweisen, wurden beispielsweise Gatestrukturen mit einer sogenannten High-k-dielektrischen Gateisolationsschicht und wenigstens einer Metallschicht eingesetzt, die als die Gateelektrode (HK/MG) wirken. Es wurde gezeigt, dass entsprechende alternative Gatestrukturen gegenüber den bis dato traditionelleren Siliziumdioxid/Polysiliziumgatestrukturkonfigurationen bedeutend bessere Betriebseigenschaften bereitstellen.
  • Abhängig von den speziellen Gesamtanforderungen an eine Vorrichtung wurden verschiedene unterschiedliche High-k-Materialien – d. h. Materialien mit einer Dielektrizitätskonstante oder einem k-Wert von ungefähr 10 der mehr – mit unterschiedlichem Erfolg für die Gateisolationsschicht in einer HK/MG-Gateelektrodenstruktur eingesetzt. In einigen Entwürfen für Transistorelemente kann z. B. eine High-k-Gateisolationsschicht Tantaloxid (Ta2O5), Hafniumoxid (HfO2), Zirkonoxid (ZrO2), Titanoxid (TiO2), Aluminiumoxid (Al2O3), Hafniumsilikate (HfSiOx) und dergleichen umfassen. In HK/MG-Konfigurationen können ein oder mehrere Metallgateelektrodenmaterialien – d. h. ein Metallgatestapel –, die sämtlich nicht aus Polysilizium bestehen, verwendet werden, um die Austrittsarbeit des Transistors einzustellen. Diese Metallgateelektrodenmaterialien können z. B. ein oder mehrere Schichten aus Titan (Ti), Titannitrid (TiN), Titanaluminium (TiAl), Titanaluminiumkohlenstoff (TiALC), Aluminium (Al), Aluminiumnitrid (AlN), Tantal (Ta), Tantalnitrid (TaN), Tantalkohlenstoff (TaC), Tantalkohlenstoffnitrid (TaCN), Tantalsiliziumnitrid (TaSiN), Tantalsilizid (TaSi) und dergleichen umfassen.
  • Eine bekannte Verarbeitungsmethode, die zur Bildung eines Transistors mit einer High-k/Metallgatestruktur verwendet wurde, ist die sogenannte ”Gatelast”- oder ”Austauschgate”-Technik. Der Austauschgateprozess kann verwendet werden, wenn planare Vorrichtungen oder 3D-Vorrichtungen gebildet werden. Die 1B–1F stellen vereinfacht ein anschauliches bekanntes Verfahren zur Bildung einer HK/MG-Austauschgatestruktur unter Verwendung einer Austauschgatetechnik auf einer planaren Transistorvorrichtung dar. Gemäß der Darstellung in 1B umfasst der Prozess die Bildung einer grundsätzlichen Transistorstruktur über einem Halbleitersubstrat 12 in einem aktiven Gebiet, das durch eine flache Grabenisolationsstruktur 13 festgelegt wird. An dem in 1B dargestellten Punkt in der Herstellung umfasst die Vorrichtung 10 eine Opfergateisolationsschicht 14, eine Austausch- oder Opfergateelektrode 15, Seitenwandabstandshalter 16, eine Schicht aus isolierendem Material 17 und in dem Substrat 12 gebildete Source/Drain-Bereiche 18. Die verschiedenen Komponenten und Strukturen der Vorrichtung 10 können unter Verwendung einer Vielzahl von unterschiedlichen Materialien und unter Durchführung verschiedener bekannter Techniken gebildet werden. Die Opfergateisolationsschicht 14 kann z. B. Siliziumdioxid umfassen, die Opfergateelektrode 15 kann Polysilizium umfassen, die Seitenwandabstandshalter 16 können Siliziumnitrid umfassen und die Schicht aus isolierendem Material 17 kann Siliziumdioxid aufweisen. Die Source/Drain-Bereiche 18 können implantierte Dotierstoffmaterialien (N-Typ Dotierstoffe für NMOS-Vorrichtungen und P-Typ Dotierstoffe für PMOS-Vorrichtungen) umfassen, die in das Substrat 12 unter Verwendung bekannter Maskierungs- und Ionenimplantationstechniken implantiert werden. Es wird angemerkt, dass natürlich andere Merkmale des Transistors 110 aus Klarheitsgründen in den Figuren nicht dargestellt sind. Zum Beispiel sind in den Figuren sogenannte Haloimplantationsbereiche nicht dargestellt, sowie verschiedene Schichten oder Bereiche aus Siliziumgermanium, die typischerweise in Hochleistungs-PMOS-Transistoren zu finden sind. An diesem in 1B dargestellten Herstellungspunkt wurden verschiedene Strukturen der Vorrichtung 10 gebildet, und es wurde ein chemisch-mechanischer Polier(CMP)-Prozess durchgeführt, um Materialien über der Opfergateelektrode 15 (wie etwa eine Schutzdeckschicht (nicht dargestellt), die Siliziumnitrid umfasst) zu entfernen, so dass wenigstens die Opfergateelektrode 15 entfernt werden kann.
  • Wie in 1C dargestellt ist, können ein oder mehrere Ätzprozesse durchgeführt werden, um die Opfergateelektrode 15 und die Opfergateisolationsschicht 14 zu entfernen, so dass dadurch eine Gateausnehmung 20 festgelegt wird, in der nachfolgend eine Austauschgatestruktur gebildet wird. Die Opfergateisolationsschicht 14 wird typischerweise als Teil der Austauschgatetechnik entfernt, wie hierin dargestellt ist. Die Opfergateisolationsschicht 14 kann jedoch in allen Anwendungen verbleiben. Sogar in Fallen, in denen die Opfergateisolationsschicht absichtlich entfernt wird, verbleibt typischerweise eine sehr dünne native Oxidschicht (nicht dargestellt), die sich auf dem Substrat 12 in der Gateausnehmung 20 bildet.
  • Als nächstes werden, wie in 1D dargestellt ist, in der Gateausnehmung 20 verschiedene Materialschichten gebildet, wobei die Materialschichten eine Austauschgatestruktur 30 darstellen. Die für die Austauschgatestrukturen 30 von NMOS- und PMOS-Vorrichtungen verwendeten Materialien sind typischerweise unterschiedlich. Die Austauschgatestruktur 30 einer NMOS-Vorrichtung kann z. B. eine High-k-Gateisolationsschicht 30A, wie z. B. Hafniumoxid, mit einer Dicke von ungefähr 2 nm, eine erste Metallschicht 30B (beispielsweise eine Schicht aus Titannitrid mit einer Dicke von ungefähr 1–2 nm), eine zweite Metallschicht 30C – eine sogenannte austrittsarbeitseinstellende Metallschicht für die NMOS-Vorrichtung – (beispielsweise eine Schicht aus Titanaluminium oder Titanaluminiumkohlenstoff mit einer Dicke von ungefähr 5 nm), eine dritte Metallschicht 30D (beispielsweise eine Schicht aus Titannitrid mit einer Dicke von ungefähr 1–2 nm) und eine Bulk-Metallschicht 30E umfassen, wie z. B. Aluminium oder Wolfram.
  • Abschließend werden ein oder mehrere CMP-Prozesse durchgeführt, um überschüssige Bereiche der Gateisolationsschicht 30A, der ersten Metallschicht 30B, der zweiten Metallschicht 30C, der dritten Metallschicht 30D und der Bulk-Metallschicht 30E zu entfernen, die außerhalb der Gateausnehmung 20 angeordnet sind, um die Austauschgatestruktur 30 für eine anschauliche NMOS-Vorrichtung festzulegen, wie in 1E dargestellt ist. Die Austauschmetallgatestruktur 30 einer PMOS-Vorrichtung umfasst typischerweise nicht genauso viele Metallschichten wie die einer NMOS-Vorrichtung. Die Gatestruktur 30 einer PMOS-Vorrichtung kann z. B. nur die High-k-Gateisolationsschicht 30A, eine einzige Schicht aus Titannitrid – das austrittsarbeitseinstellende Metall der PMOS-Vorrichtung – mit einer Dicke von ungefähr 3–4 nm, und die Bulk-Metallschicht 30E aufweisen.
  • 1F stellt die Vorrichtung 10 dar, nachdem verschiedene Prozessoperationen durchgeführt wurden. Als erstes wurden ein oder mehrere Ausnehmungsätzprozesse durchgeführt, um obere Bereiche der verschiedenen Materialien innerhalb der Ausnehmung 20 zu entfernen, so dass eine Ausnehmung innerhalb der Gateausnehmung 20 gebildet wird. Dann wurde eine Gatedeckschicht 31 in der Ausnehmung über den ausgenommenen Gatematerialien gebildet. Die Gatedeckschicht 31 umfasst typischerweise Siliziumnitrid und kann durch Abscheiden einer Schicht aus Gatedeckmaterial gebildet werden, so dass die in der Gateausnehmung gebildete Ausnehmung überfüllt wird. Daraufhin kann ein CMP-Prozess durchgeführt werden, um überflüssige Bereiche der Gatedeckmaterialschicht zu entfernen, die über der Oberfläche der Schicht aus isolierendem Material 17 angeordnet sind. Die Gatedeckschicht 31 wird gebildet, um die darunter liegenden Gatematerialien während nachfolgender Verarbeitungsprozesse zu schützen.
  • Ein Problem, das bei der Bildung von FinFET-Vorrichtungen auftritt, betrifft die Verhinderung von Leckströmen unterhalb der Finstrukturen. Diese werden manchmal als sogenannte ”Punchthrough”-Leckströme bezeichnet. Ein bekannter Ansatz zur Eliminierung oder Verringerung solcher unerwünschten Punchthrough-Leckströme umfasst eine Bildung von gegendotierten Bereichen, die nahe der Grenzfläche zwischen dem Fin und dem verbleibenden Bereich des Substrats angeordnet werden. Designer suchen weiterhin nach verschiedenen Verfahren zur Herstellung von FinFET-Vorrichtungen, die diese und andere Themen betreffen.
  • Ein anderes Problem bei der Herstellung von FinFET-Vorrichtungen betrifft die Bildung des Abstandshalters und der Source/Drain-Bereiche. Die Gegenwart von Fins in den Source/Drain-Bereichen erhöht die Schwierigkeit des Ätzens des Abstandhalters und macht es auch schwieriger, Kontakte zu den Fins zu bilden. Folglich wird typischerweise ein Epi-Halbleitermaterial in den Source/Drain-Bereichen auf den Fins gebildet, um die Bildung von Kontakte zu vereinfachen. Dem gegenüber können Source/Drain-Bereiche in herkömmlichen ebenen Vorrichtungen gerade unter Durchführung einfacher Implantationsprozesse und Kontakte zu den im Wesentlichen ebenen Source/Drain-Bereichen einfach gebildet werden. Im Allgemeinen wäre es wünschenswert, nur Finstrukturen im Kanalbereich einer FinFET-Vorrichtung zu bilden, während die Source/Drain-Bereiche einer solchen FinFET-Vorrichtung im Wesentlichen eben waren.
  • Die vorliegende Erfindung betrifft verschiedene Verfahren zum Bilden von Austauschgatestrukturen und von Fins auf FinFET-Halbleitervorrichtungen und die sich ergebenden Halbleitervorrichtungen, die wenigstens teilweise die Effekte von einem oder mehreren der vorangehend identifizierten Probleme verringern oder vermeiden können.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Das Folgende stellt eine vereinfachte Zusammenfassung der Erfindung dar, um ein grundsätzliches Verständnis einiger Aspekte der Erfindung bereitzustellen. Diese Zusammenfassung stellt keinen vollständigen Überblick über die Erfindung dar. Es ist nicht beabsichtigt, Schlüsselelemente oder kritische Elemente der Erfindung zu identifizieren oder den Rahmen der Erfindung abzugrenzen. Der einzige Zweck ist die Bereitstellung einiger Konzepte in einer vereinfachten Form vor der detaillierteren Beschreibung weiter unten.
  • Im Allgemeinen ist die vorliegende Erfindung auf verschiedene Verfahren zum Bilden von Austauschgatestrukturen und von Fins auf FinFET-Halbleitervorrichtungen und die resultierenden Halbleitervorrichtungen gerichtet. Ein offenbartes Verfahren umfasst unter anderem ein Bilden einer strukturierten Hartmaske über einer Schicht aus Halbleitermaterial, ein Bilden einer Opfergatestruktur über der strukturierten Hartmaske und der Schicht aus Halbleitermaterial, ein Bilden eines ersten Seitenwandabstandshalters neben der Opfergatestruktur, ein Bilden einer Schicht aus isolierendem Material neben den ersten Seitenwandabstandshaltern, ein Durchführen von wenigstens einem ersten Ätzprozess zum Entfernen der ersten Seitenwandabstandshalter und dadurch eine Abstandshalterausnehmung zwischen der Schicht aus isolierendem Material und der Opfergatestruktur festzulegen, ein im Wesentlichen Füllen von wenigstens der Abstandshalterausnehmung mit einem isolierenden Material, um wenigstens einen zweiten Seitenwandabstandshalter in der Abstandshalterausnehmung festzulegen, ein Durchführen von wenigstens einem zweiten Ätzprozess zum Entfernen der Opfergatestruktur und dadurch eine Austauschausnehmung festzulegen, die zwischen den zweiten Abstandshaltern angeordnet ist, ein Durchführen von wenigstens einem Ätzprozess durch die Austauschgateausnehmung, um die Finstruktur in der Schicht aus Halbleitermaterial unter Verwendung der in der Austauschgateausnehmung frei liegenden strukturierten Ätzmaske als einer Ätzmaske festzulegen, und ein Bilden einer Austauschgatestruktur in der Austauschgateausnehmung um wenigstens einen Bereich der Finstruktur herum.
  • Eine hierin offenbarte anschauliche Vorrichtung umfasst unter anderem eine Finstruktur mit einem Halbleitermaterial, eine im Wesentlichen U-förmige isolierende Materialstruktur, die eine oder mehrere Schichten aus isolierendem Material umfasst, wobei das im Wesentlichen U-förmige isolierende Material eine Ausnehmung zwischen beabstandeten vertikal orientierten Beinen der U-förmigen isolierenden Materialstruktur festlegt, eine in der Ausnehmung in der im Wesentlichen U-förmigen isolierenden Materialstruktur und um einen Bereich der Finstruktur herum angeordnete Austauschgatestruktur, und eine Gatekappe, die über der Austauschgatestruktur und in der Ausnehmung in der im Wesentlichen U-förmig isolierenden Materialstruktur angeordnet ist.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die Erfindung kann mit Bezug auf die folgende Beschreibung zusammen mit den beiliegenden Figuren verstanden werden, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und in welchen:
  • 1A eine perspektivische Ansicht einer anschaulichen Ausführungsform einer bekannten FinFET-Vorrichtung darstellt;
  • 1B–1F ein anschauliches bekanntes Verfahren zum Bilden einer Gatestruktur eines Transistors unter Verwendung einer sogenannten ”Austauschgate”-Technik darstellt; und
  • 2A–2U hierin offenbarte unterschiedliche anschauliche Verfahren zum Bilden von Austauschgatestrukturen und von Fins von FinFET-Halbleitervorrichtungen und die sich ergebenden Halbleitervorrichtungen darstellen.
  • Während der hierin offenbarte Gegenstand gegenüber verschiedenen Modifizierungen und alternativen Formen empfindlich sein kann, werden speielle Ausführungsformen davon beispielhaft in den Figuren gezeigt und hierin im Detail beschrieben. Es wird angemerkt, dass die Beschreibung von speziellen Ausführungsformen nicht die Erfindung auf die offenbarten besonderen Formen beschränken soll, sondern die Erfindung im Gegenteil alle Modifizierungen, Äquivalente und Alternativen abdecken soll, die in den Bereich und Umfang der Erfindung fallen, wie durch die Ansprüche definiert wird.
  • DETAILLIERTE BESCHREIBUNG
  • Nachfolgend werden verschiedene anschauliche Ausführungsformen der Erfindung beschrieben. Im Zuge einer klaren Darstellung werden in dieser Beschreibung nicht alle Merkmale einer tatsächlichen Umsetzung beschrieben. Es wird natürlich angemerkt, dass in der Entwicklung einer beliebigen solchen tatsächlichen Ausführungsform eine Vielzahl von umsetzungsspezifischen Entscheidungen zu treffen sind, um die besonderen Ziele der Entwickler zu erreichen, wie z. B. eine Übereinstimmung mit systembezogenen und geschäftsbezogenen Bedingungen, die von einer Umsetzung zur anderen variieren. Es wird angemerkt, dass solche Entwicklungsanstrengungen komplex und zeitaufwändig sein können, für den Fachmann in Kenntnis dieser Beschreibung jedoch eine Routinehandlung darstellen.
  • Der vorliegende Gegenstand wird nun mit Bezug auf die beiliegenden Figuren beschrieben. Verschiedene Strukturen, Systeme und Vorrichtungen sind in den Figuren lediglich zu Erläuterungszwecke schematisch dargestellt, so dass die Beschreibung nicht mit Details überfrachtet wird, die dem Fachmann bekannt sind. Die beiliegenden Figuren sind trotzdem zur Beschreibung und Erläuterung anschaulicher Beispiele der Erfindung vorgesehen. Die hierin verwendeten Wörter und Sätze sollen als eine Bedeutung aufweisend verstanden und interpretiert werden, die mit dem Verständnis dieser Wörter und Sätze durch den Fachmann konsistent ist. Eine spezielle Definition eines Ausdrucks oder Satzes, d. h. eine Definition, die sich von der geläufigen und gewöhnlichen Bedeutung unterscheidet, wird nicht durch die konsistente Verwendung des Ausdrucks oder Satzes hierin beabsichtigt. In dem Rahmen, in dem ein Ausdruck oder Satz eine besondere Bedeutung haben soll, d. h. eine Bedeutung, die vom Verständnis des Fachmanns abweicht, wird eine solche spezielle Definition in der Beschreibung in einer definierenden Weise ausgeführt, die die spezielle Definition des Ausdrucks oder Satzes direkt und unmissverständlich bereitstellt.
  • Die Erfindung richtet sich auf verschiedene Verfahren zum Bilden von Austauschgatestrukturen und von Fins auf FinFET-Halbleitervorrichtungen und auf die sich ergebenden Halbleitervorrichtungen. Wie dem Fachmann darüber hinaus nach einer vollständigen Lektüre der vorliegenden Beschreibung ersichtlich sein wird, ist das vorliegende Verfahren auf verschiedene Vorrichtungen anwendbar, einschließlich, jedoch nicht beschränkend auf, Logikvorrichtungen, Speichervorrichtungen usw., und die hierin offenbarten Verfahren können in der Form von N-Typ- oder P-Typ-Halbleitervorrichtungen eingesetzt werden. Die hierin offenbarten Verfahren und Vorrichtungen können in Herstellungsprodukten unter Verwendung einer Vielzahl von Technologien eingesetzt werden, beispielsweise NMOS, PMOS, CMOS, usw., und können in der Herstellung einer Vielzahl unterschiedlicher Vorrichtungen eingesetzt werden, beispielsweise Speichervorrichtungen, Logikvorrichtungen, ASICs, usw. Es wird angemerkt, dass die hierin offenbarte Erfindung bei der Herstellung von integrierten Schaltungsprodukten unter Verwendung verschiedener sogenannter 3D-Vorrichgtungen, wie z. B. FinFETs, eingesetzt werden kann. Zu Offenbarungszwecken wird auf einen anschaulichen Prozessfluss Bezug genommen, wobei eine einzige FinFET-Vorrichtung 100 gebildet wird. Darüber hinaus wird die Erfindung im Zusammenhang mit einer Bildung der Gatestrukturen unter Verwendung einer Austauschgate(”Gatelast”)-Prozesstechnik offenbart. Die hierin offenbarte Erfindung soll natürlich nicht als auf die dargestellten anschaulichen Beispiele beschränkend angesehen werden. Mit Bezug auf die beiliegenden Figuren werden nun verschiedene anschauliche Ausführungsformen der hierin offenbarten Verfahren und Vorrichtungen nun detaillierter beschrieben.
  • In einer Ausführungsform wird die anschauliche Vorrichtung 100 in und über dem Halbleitersubstrat 102 gebildet, das eine Vollsubstratkonfiguration aufweist. Die Vorrichtung 100 kann entweder ein NMOS- oder ein PMOS-Transistor sein. Darüber hinaus sind verschiedene dotierte Bereiche, z. B. Source/Drain-Bereiche, Haloimplantationsbereiche, Wannenbereiche und dergleichen, in den beiliegenden Figuren nicht dargestellt. Das Substrat 102 kann aus Silizium gefertigt sein oder kann aus anderen Materialien als Silizium gefertigt sein. In anderen Ausführungsformen kann die Vorrichtung 100 auf einem sogenannten Silizium-auf-Isolator(SOI)-Substrat gebildet werden, wie nachstehend ausführlicher beschrieben ist. Demzufolge sollen die Ausdrücke ”Substrat” oder ”Halbleitersubstrat” als alle halbleitenden Materialien und alle Formen solcher Materialien abdeckend verstanden werden.
  • Die beiliegenden Figuren stellen verschiedene Ansichten einer anschaulichen Ausführungsform einer FinFET-Vorrichtung 100 dar, die unter Verwendung der hierin offenbarten Verfahren gebildet werden kann. Die Figuren umfassen auch eine vereinfachte ebene Ansicht der Vorrichtung 100 (in der oberen rechten Ecke), die die Stelle darstellt, an der verschiedene Querschnittsansichten in den folgenden Figuren dargestellt sind. Genauer gesagt stellt die Ansicht ”X-X” eine Querschnittsansicht entlang des Source/Drain(S/D)-Bereichs der Vorrichtung dar (d. h. entlang der Gatebreitenrichtung der Vorrichtung 100). Die Ansicht ”Y-Y” ist eine Querschnittsansicht durch die Gatestruktur der Vorrichtung entlang der Gatebreitenrichtung. Die Ansicht ”Z-Z” ist eine Querschnittsansicht entlang der Längsachse der Fins 106 der Vorrichtung (d. h. in der Stromtransport- oder Gatelängsrichtung der Vorrichtung). Die Figuren umfassen auch eine verkleinerte ebene Ansicht der Vorrichtung 100. Einige der Figuren umfassen zusätzliche Ansichten, die bei Bedarf nachstehend beschrieben sind.
  • 2A stellt die Vorrichtung 100 an einem Herstellungspunkt dar, an dem unterschiedliche Prozessoperationen durchgeführt wurden. Als erstes wird eine erste Schicht aus Epi-Halbleitermaterial 104 auf der Oberfläche des Halbleitervollsubstrats 102 abgeschieden. In einem Beispiel kann die Schicht aus Epi-Halbleitermaterial 104 eine Schicht aus Silizium/Germanium (SixGe1-x) sein. Die Dicke des Epi-Halbleitermaterials 104 kann abhängig von der besonderen Anwendung variieren. In einer anschaulichen Ausführungsform kann die Schicht aus Epi-Halbleitermaterial 104 eine Dicke von ungefähr 5 bis 15 nm aufweisen. Das Epi-Halbleitermaterial 104 kann unter Verwendung einer Vielzahl unterschiedlicher herkömmlicher epitaktischer Abscheidungsprozesse gebildet werden. Daraufhin wird eine zweite Schicht aus Epi-Halbleitermaterial 106 auf der Oberfläche des Epi-Halbleitermaterials 104 abgeschieden. In einem Beispiel kann die Schicht aus Epi-Halbleitermaterial 106 eine Schicht aus Silizium sein. Die Dicke des Epi-Halbleitermaterials 106 kann abhängig von der besonderen Anwendung variieren. In einer anschaulichen Ausführungsform kann die Schicht aus Epi-Halbleitermaterial 106 eine Dicke von ungefähr 20–45 nm aufweisen. Das Epi-Halbleitermaterial 106 kann unter Verwendung eines beliebigen von unterschiedlichen herkömmlichen epitaktischen Abscheidungsprozessen gebildet werden.
  • 2B stellt die Vorrichtung 100 dar, nachdem eine strukturierte Hartmaske 108, d. h. eine strukturierte Schicht aus Siliziumdioxid, über der Vorrichtung 100 gebildet wurde. Es wird angemerkt, dass die strukturierte Hartmaskenschicht 108 zur Bildung einer anschaulichen Vorrichtung 100 mit zwei anschaulichen Fins eingesetzt wird. Wie der Fachmann jedoch nach einer vollständigen Lektüre der vorliegenden Beschreibung erkennen wird, können die hierin offenbarten Verfahren und Vorrichtungen eingesetzt werden, wenn FinFET-Vorrichtungen mit einer beliebigen Anzahl von Fins hergestellt werden. Die strukturierte Hartmaskenschicht 108 kann unter Abscheidung des Hartmaskenmaterials über der Vorrichtung unter Durchführung von wenigstens einem Ätzprozess durch eine strukturierte Fotolackmaske (nicht dargestellt) gebildet werden, um die gewünschte Struktur der strukturierten Hartmaskenschicht 108 zu erreichen.
  • 2C stellt die Vorrichtung dar, nachdem verschiedene Prozessoperationen durchgeführt wurden, um die Bildung einer Opfergatestruktur 118 zu ergeben. Die Opfergatestruktur 118 umfasst eine Opfergateisolationsschicht 110 und eine Dummy- oder Opfergateelektrode 112. Es ist auch eine Ätzstoppschicht 114, wie z. B. ein High-k (k-Wert von 10 oder mehr), etwa Hafniumoxid, und eine anschauliche Gatekappe 116 dargestellt. Die verschiedenen Komponenten und Strukturen der Vorrichtung 100 können unter Verwendung einer Vielzahl von unterschiedlichen Materialien und unter Durchführung einer Vielzahl bekannter Techniken gebildet werden. Die Opfergateisolationsschicht 110 kann z. B. Siliziumdioxid umfassen und die Opfergateelektrode 112 kann Polysilizium oder amorphes Silizium aufweisen. Die in 2C dargestellten verschiedenen Materialschichten, sowie die nachstehend beschriebenen Materialschichten, können durch eine beliebige Technik aus unterschiedlichen bekannten Techniken gebildet werden, beispielsweise durch einen chemischen Gasphasenabscheidungs(CVD)-Prozess, einen Atomlagenabscheidungs(ALD)-Prozess, einen thermischen Aufwachsprozess, Schleuderbeschichtungstechniken usw. Darüberhinaus ist dem Wort ”neben” eine breite Interpretation zu geben und es sollte, wie hierin in den beiliegenden Ansprüchen verwendet, dahingehend interpretiert werden, dass Situationen abgedeckt werden, in denen ein Merkmal tatsächlich ein anderes Merkmal berührt oder in direkter Näher zu dem anderen Merkmal angeordnet ist. Die in 2C dargestellte Struktur kann unter Abscheidung der verschiedenen Materialschichten auf der Vorrichtung und einem nachfolgenden Durchführen von einem oder mehreren Ätzprozessen durch eine strukturierte Ätzmaske (nicht dargestellt) gebildet werden, um die freiliegenden Bereiche der Materialschichten zu entfernen. Die strukturierte Ätzmaske kann dann entfernt werden.
  • 2D stellt die Vorrichtung 100 dar, nachdem ein schematisch dargestellter Seitenwandabstandshalter 120 neben der Opfergatestruktur 118 gebildet wurde. Der Seitenwandabstandshalter 120 kann durch Abscheiden einer Schicht aus Abstandshaltermaterial, beispielsweise Siliziumnitrid, und einem anschließenden Durchführen eines anisotropen Ätzprozesses auf der Schicht aus Abstandshaltermaterial gebildet werden, um den in der 2D dargestellten Abstandshalter 120 zu ergeben. Die Basisdicke oder -breite des Abstandshalters 120 kann abhängig von der besonderen Anwendung variieren. Während der Bildung des Abstandshalters 120 dient die Opfergateisolationsschicht 110 als Ätzmaske zum Schutz der Oberfläche der zweiten Schicht aus Epi-Halbleitermaterial 106.
  • 2E stellt die Vorrichtung 100 dar, nachdem ein Ätzprozess zum Entfernen freiliegender Bereiche der Opfergateisolationsschicht 110 durchgeführt wurde. Der Ätzprozess wird über eine ausreichende Dauer durchgeführt, um sicherzustellen, dass die obere Oberfläche 106S der zweiten Schicht aus Epi-Halbleitermaterial 106 von Oxidmaterial in den Bereichen seitlich außerhalb der Abstandshalter 120 befreit wird, d. h. die Source/Drain-Bereichen 122. Als Ergebnis dieses Prozesses werden die Bereiche der strukturierten Hartmaskenschicht 108 entfernt, die über den Source/Drain-Bereichen 122 der Vorrichtung angeordnet sind. Wie jedoch mit gestrichelten Linien in der ebenen Ansicht dargestellt ist, die in 2E gezeigt ist, verbleiben Bereiche 108E der strukturierten Hartmaskenschicht 108, die unterhalb des Seitenwandabstandshalters 120 und der Opfergatestruktur 118 angeordnet sind.
  • Es wird angemerkt, dass die hierin offenbarten neuen Verfahren dem Vorrichtungshersteller verschiedene Optionen bezüglich der Bildung der Source/Drain-Bereiche 122 bereitstellen. Zum Beispiel können an dem in 2F dargestellten Verarbeitungspunkt herkömmliche Ionenimplantationsprozesse durchgeführt werden, um die Source/Drain-Bereiche in den freiliegenden Bereichen der zweiten Schicht aus Epi-Halbleitermaterial 106 festzulegen. Darüber hinaus können die Probleme, die herkömmlicherweise auftreten, wenn versucht wird, Epi-Halbleitermaterial auf den Fins zu bilden, die in den Source/Drain-Bereichen festgelegt sind, unter Verwendung einer Ausführungsform der verschiedenen hierin offenbarten Verfahren vermieden werden.
  • Jedoch können zusätzliche Prozessoperationen durchgeführt werden, um zusätzliches Epi-Halbleitermaterial 124 in den Source/Drain-Bereichen 122 zu bilden, wie mit Bezug auf die 2F–G beschrieben wird, falls erwünscht. Insbesondere stellt die 2F die Vorrichtung 100 dar, nachdem ein oder mehrere Ätzprozesse durchgeführt wurden, um freiliegende Bereiche des Epi-Halbleitermaterials 104 und des Epi-Halbleitermaterials 106 zu entfernen, die seitlich außerhalb der Seitenwandabstandshalter 120 angeordnet sind. Diese Ätzprozesssequenz wird durchgeführt, um sicherzustellen, dass die obere Oberfläche 102S des Substrats 102 von dem Epi-Halbleitermaterial 104 befreit wird und jegliches Fremdmaterial, wie z. B. Oxidmaterial, in den Bereichen seitlich außerhalb der Abstandshalter 120, d. h. in den Source/Drain-Bereichen 122 entfernt wird. Daraufhin kann das Epi-Halbleitermaterial 124 auf dem Substrat 102 in den Source/Drain-Bereichen 122 der Vorrichtung 100 gebildet werden.
  • 2H stellt die Vorrichtung 100 dar, nachdem eine Schicht aus isolierendem Material 126 über der Vorrichtung 100 abgeschieden wurde und nachdem dann ein CMP-Prozess durchgeführt wurde, um die obere Oberfläche der Schicht aus isolierendem Material 126 mit der oberen Oberfläche der Gatedeckschicht 116 einzuebnen. Die Schicht aus isolierendem Material 126 kann z. B. Siliziumdioxid umfassen und kann unter Durchführung eines CVD-Prozesses gebildet werden.
  • 2I stellt die Vorrichtung 100 dar, nachdem verschiedene Prozessoperationen durchgeführt wurden. Insbesondere wurde wenigstens ein Ätzprozess durchgeführt, um die Gatekappe 116 und die Seitenwandabstandshalter 120 zu entfernen. Diese Ätzsequenz ergibt die Bildung einer Abstandshalterausnehmung 130, die die obere Oberfläche der Schicht aus isolierendem Material 114 und einige der verbleibenden Bereiche 108E der strukturierten Hartmaskenschicht 108 freilegt. Die Bereiche 108E der strukturierten Hartmaskenschicht 108 verbleiben jedoch unter dem Seitenwandabstandshalter 120 und der Opfergatestruktur 118 angeordnet. Darüber hinaus legt die Bildung der Abstandshalterausnehmung 130 auch die Bereiche der oberen Oberfläche des Epi-Halbleitermaterials 106 frei, wie in der ebenen Ansicht von 2I dargestellt ist, die nicht durch die Bereiche 108E der strukturierten Hartmaskenschicht 108 bedeckt sind. 2I umfasst auch eine neue Querschnittsansicht ”S-S”, die durch die Abstandshalterausnehmung 130 in der Gatebreitenrichtung der Vorrichtung 100 verläuft.
  • 2J stellt die Vorrichtung 100 dar, nachdem ein oder mehrere Ätzprozesse durch die Abstandshalterausnehmung 130 durchgeführt wurden, um freiliegende Bereiche der Epi-Halbleitermaterialien 104 und 106 in den Bereichen unter der Abstandshalterausnehmung 130 selektiv bezüglich der Materialien 114 und 108E zu entfernen. Dieser Ätzprozess kann ein herkömmlicher Plasmatrockenätzprozess sein. In einem anschaulichen Prozessfluss ergibt dies, wie in der Ansicht ”S-S” dargestellt ist, die Festlegung von Finstrukturen in dem Bereich unter den verbleibenden Bereichen 108E innerhalb des durch die Abstandshalterausnehmung 130 festgelegten Raums. Gemäß der Darstellung in diesem Beispiel umfasst die Finstruktur das Epi-Material 106, das auf dem Epi-Material 104 angeordnet ist.
  • Gemäß einem optionalen Prozessfluss stellt 2K die Vorrichtung 100 dar, nachdem ein Ätzprozess durch die Abstandshalterausnehmung 130 durchgeführt wurde, um freiliegende Bereiche des Epi-Halbleitermaterials 104 selektiv bezüglich des Epi-Halbleitermaterials 106 und des Substrats 102 in den Bereichen unter der Abstandshalterausnehmung 130 und unter dem Epi-Material 106 zu entfernen. Dieser Ätzprozess ist ein isotropischer Ätzprozess. In einem anschaulichen Prozessfluss ergibt dies, wie in den Ansichten ”Y-Y”, ”Z-Z” und ”S-S” dargestellt ist, die Festlegung von offenen Bereichen oder Räumen 132, die davor durch das Epi-Material 104 belegt wurden. Es wird angemerkt, dass das Material des Epi-Halbleitermaterials 104 gemäß einer Ausführungsform derart ausgewählt wird, dass es bezüglich des Epi-Halbleitermaterials 106 und des Substrats 102 selektiv geätzt werden kann.
  • 2L stellt die Vorrichtung 100 dar, nachdem ein Ätzprozess durchgeführt wurde, um die Schicht aus isolierendem Material 114 zu entfernen. Dieser Prozess legt die obere Oberfläche der Opfergateelektrode 112 frei.
  • 2M stellt die Vorrichtung 100 dar, nachdem verschiedene Prozessoperationen durchgeführt wurden. Als erstes wurden die Räume 122 und die Abstandshalterausnehmung 130 mit einem isolierenden Material 134, beispielsweise Siliziumnitrid, einem Low-k (k-Wert kleiner als 3,8) isolierendem Material usw., gefüllt, wie in den Ansichten ”Y-Y”, ”Z-Z” und ”S-S” dargestellt ist. Das isolierende Material 134 kann unter Durchführung eines ALD-Abscheidungsprozesses gebildet werden. Daraufhin wurde ein isotropischer Rückätzprozess durchgeführt, um eine Ausnehmung 135 über der Opfergatestruktur 118 zu bilden. 2M umfasst auch eine neue Querschnittsansicht ”T-T”, die entlang der Gatestruktur in einer Gatelängenrichtung der Vorrichtung 100 an einer Stelle verläuft, an der der verbleibende Bereich 108E der strukturierten Hartmaske 108 nicht vorhanden ist. Wie aus der Ansicht ”T-T” ersichtlich ist, weist das isolierende Material 134 in einer Ausführungsform eine im Wesentlichen ”U”-förmige Konfiguration auf, die eine Öffnung 137 festlegt, in der die Opfergatestruktur 118, d. h. die Opfergateisolationsschicht 110 und die Opfergateelektrode 124, angeordnet ist.
  • 2N stellt die Vorrichtung dar, nachdem auf der Schicht aus isolierendem Material 126 ein CMP-Prozess durchgeführt wurde, der auf der oberen Oberfläche 112S der Opfergateelektrode 112 endet. Dies bedeutet, dass eine obere Oberfläche 126S der Schicht aus isolierendem Material 126 bezüglich der oberen Oberfläche 112S der Opfergateelektrode 112 im Wesentlichen eben ist.
  • Die nächste hauptsächliche Prozessoperation umfasst ein Entfernen der Opfergatestruktur 118. Demgemäß stellt die 2O die Vorrichtung 100 dar, nachdem ein oder mehrere Nass- oder Trockenätzprozesse durchgeführt wurden, um die Opfergateelektrode 112 und die Opfergateisolationsschicht 110 zu entfernen, so dass dadurch eine Gateausnehmung 140 festgelegt wird, in der eine Austauschgatestruktur für die Vorrichtung 100 nachfolgend gebildet wird. Die Opfergateisolationsschicht 110 wird typischerweise als Teil der Austauschgatetechnik entfernt, wie hierin dargestellt ist. Die Opfergateisolationsschicht 110 kann jedoch auch in allen Anwendungen verbleiben. Sogar in Fällen, in denen die Opfergateisolationsschicht 110 absichtlich entfernt wird, ist typischerweise eine sehr dünne native Oxidschicht (nicht dargestellt) vorhanden, die sich auf der Oberfläche des Epi-Halbleitermaterials 106 bildet, das innerhalb der Gateausnehmung 140 freiliegt.
  • Gemäß der Darstellung in 2P umfasst der nächste hauptsächliche Prozessschritt ein Durchführen eines Ätzprozesses durch die Gateausnehmung 140, um zwei anschauliche Finstrukturen 106X für die Vorrichtung innerhalb des Kanalbereichs der Vorrichtung unter Verwendung der verbleibenden Bereiche 108E der strukturierten Hartmaske 108 als einer Ätzmaske zu bilden. Während dieses Ätzprozesses agiert das isolierende Material 134 als eine Ätzstoppschicht. In einigen Anwendungen kann ein weiterer Ätzprozess durchgeführt werden, um die Breite zu verringern oder die Fins zu ”dünnen”, obwohl ein solcher Dünnungsprozess in den beiliegenden Figuren nicht dargestellt ist. Zu Offenbarungszwecken und hinsichtlich der Ansprüche ist die Verwendung der Ausdrücke ”Fin” oder ”Fins” dahingehend zu verstehen, dass auf Fins Bezug genommen wird, die nicht dünner gemacht wurden, aber auch Fins betreffen können, die einem solchen Dünnungsprozess ausgesetzt wurden. Die Gesamtgröße, -gestalt und -konfiguration der Fins 106X kann abhängig von der besonderen Anwendung variieren. in dem hierin dargestellten Beispiel werden die Fins 106X unter Durchführung eines anisotropen Ätzprozesses gebildet, der die Fins 106X ergibt, die eine schematisch dargestellte, im Allgemeinen rechteckige Konfiguration aufweisen. In einer tatsächlichen Vorrichtung können die Seitenwände der Fins 106X zu einem bestimmten Grad schräg sein, obwohl diese Konfiguration in den Figuren nicht dargestellt ist. Demzufolge ist die Größe und Konfiguration der Fins 106X und die Weise, in der die Fins gefertigt sind, nicht als die Erfindung beschränkend anzusehen. Im Zuge einer einfachen Beschreibung sind in den nachfolgenden Figuren lediglich die im Wesentlichen rechteckigen Fins 106X dargestellt.
  • 2Q stellt als einen optionalen Prozessfluss die Vorrichtung 100 dar, nachdem ein Ätzprozess durch die Gateausnehmung 140 durchgeführt wurde, um die freiliegenden Bereiche der verbleibenden Bereiche 108E der strukturierten Hartmaske 108 zu entfernen. Dieser Ätzprozess kann durchgeführt werden, falls die Bildung einer Tri-Gate-FinFET-Vorrichtung 100 gewünscht ist. Falls die verbleibenden Bereiche 108E der strukturierten Hartmaske 108 nicht entfernt werden, dann ist die Vorrichtung eine Dual-Gate-FinFET-Vorrichtung. Dieser Ätzprozess kann isotrop oder kann ein anisotroper Ätzprozess sein.
  • 2R stellt die Vorrichtung dar, nachdem verschiedene Prozessoperationen durchgeführt wurden. Als erstes wurden verschiedene bekannte Prozessoperationen durchgeführt, um eine schematisch dargestellte Austauschgatestruktur 142 in der Gateausnehmung 140 zu bilden. Die hierin dargestellte Austauschgatestruktur 142 soll für eine beliebige Art von Gatestruktur von repräsentativer Natur sein, die bei der Herstellung integrierter Schaltungsprodukte unter Verwendung der sogenannten Gatelast(Austauschgate)-Herstellungstechniken eingesetzt werden. Die Austauschgatestruktur 142 umfasst typischerweise eine High-k(k-Wert größer 10)-Gateisolationsschicht (nicht eigens dargestellt), wie z. B. Hafniumoxid, ein oder mehrere Metallschichten (nicht eigens dargestellt) (beispielsweise Schichten aus Titannitrid oder TiAlC, abhängig von der Art der herzustellenden Transistorvorrichtung), und eine leitfähige Vollsubstratmaterialschicht (nicht eigens dargestellt) wie z. B. Wolfram oder Aluminium. Typischerweise werden die verschiedenen Materialschichten, die in der Austauschgatestruktur 142 vorhanden sind, in der Gateausnehmung 140 sequenziell abgeschieden und es werden ein oder mehrere CMP-Prozesse durchgeführt, um überflüssige Bereiche der Gatematerialien zu entfernen, die außerhalb der Gateausnehmung 140 angeordnet sind, wie im Hintergrundabschnitt dieser Beschreibung dargestellt wurde. Dann wurden ein oder mehrere Ätzprozesse durchgeführt, um obere Bereiche der verschiedenen Materialien innerhalb der Ausnehmung 140 zu entfernen, so dass die Austauschgatestruktur 142 und eine Ausnehmung über der Austauschgatestruktur 142 gebildet werden. Dann wurde eine Gatekappe 144 in der Ausnehmung über den ausgenommenen Gatematerialien gebildet. Die Gatekappe 144 umfasst typischerweise Siliziumnitrid und kann unter Abscheidung einer Schicht aus Gatekappenmaterial gebildet werden, so dass die Ausnehmungen, die in der Gateausnehmung 140 über der Austauschgatestruktur 142 gebildet werden, überfüllt werden. Daraufhin kann ein CMP-Prozess durchgeführt werden, um überflüssige Bereiche der Gatekappenmaterialschicht zu entfernen, die über der Oberfläche der Schicht aus isolierendem Material 126 angeordnet ist. Die Gatekappe 144 wird gebildet, um die darunter liegenden Gatematerialien während nachfolgender Verarbeitungsschrittte zu schützen.
  • Die 2S–2U stellen eine alternative Ausführungsform dar, wobei die hierin offenbarte Vorrichtung auf einem sogenannten Silizium-auf-Isolator(SOI)-Substrat 108 hergestellt werden kann. Wie in 2S dargestellt ist, umfasst das SOI-Substrat 103 im Allgemeinen eine aktive Schicht 103A (an der die Vorrichtung gebildet wird), eine vergrabene Isolationsschicht 103B (manchmal als ”Box”-Schicht bezeichnet) und eine Halbleitervollsubstratschicht 103C. 2T entspricht einem Punkt im Prozessfluss, der in 2I dargestellt ist, d. h. die Abstandshalterausnehmung 130 wurde durch Entfernen der Abstandshalter 120 gebildet. 2U entspricht einem Punkt im Prozessfluss, der in 2R dargestellt ist. In diesem alternativen Fluss wird die Finstruktur 106X in der aktiven Schicht 103A des SOI-Substrats 103 festgelegt. Aufgrund der vergrabenen Isolationsschicht 103B kann auf die oben beschriebenen Schritte des Entfernens des Epi-Halbleitermaterials 104 zur Bildung der Räume 132 unter dem Epi-Material 106 und der darauf folgenden Bildung der Schicht aus isolierendem Material 134 zum Füllen dieser Räume verzichtet werden. Weiterhin wird das isolierende Material 134 gebildet, um die Abstandshalterausnehmungen 130 neben der Gatestruktur zu füllen.
  • Es wird angemerkt, dass die hierin dargestellte FinFET-Vorrichtung 100 eine einzigartige Struktur aufweist und gegenüber bekannten FinFET-Vorrichtungen einzigartige Vorteile bereitstellt. Insbesondere kann eine Anordnung des lokalen im Wesentlichen selbstausrichtenden Kanalisolationsmaterials 134 unter dem ganzen Kanalbereich der Vorrichtung 100 oder unter einem Bereich des Kanalbereichs der Vorrichtung 100 zu einem besseren elektrischen Leistungsvermögen der Vorrichtung 100 führen. Zum Beispiel können unerwünschte Punchthrough-Ströme verringert oder eliminiert werden. In einer Ausführungsform weist das im Wesentlichen selbstausgerichtete Kanalisolationsmaterial 134 gemäß der vorangehenden Beschreibung eine seitliche Breite (entlang der Stromtransportrichtung) auf, die größer ist als die Breite der Austauschgatestruktur 142 und des Kanalbereichs der Vorrichtung 100. Darüber hinaus kann unter Verwendung des neuen hierin dargestellten Prozessflusses das Epi-Halbleitermaterial 104 weiterhin als unterhalb des Substrats 102 und des Epi-Halbleitermaterials 106 im Kanalbereich der Vorrichtung (vgl. Ansicht Z-Z in 2N) angeordnet verbleiben. Natürlich ist es wünschenswert, einen Prozessfluss anzunehmen, in dem das außerhalb der Abstandshalter 120 angeordnete Epi-Halbleitermaterial 104 im Wesentlichen verbraucht oder ausgetauscht wird, beispielsweise durch Bilden invertierter oder eingebetteter Source/Drain-Bereiche für die Vorrichtung 100 unter Verwendung bekannter Techniken.
  • Die besonderen hierin offenbarten Ausführungsformen sind lediglich anschaulich, da die Erfindung in unterschiedlichen, aber äquivalenten Weisen modifiziert und ausgeführt werden kann, wie dem Fachmann angesichts der vorliegenden Lehre ersichtlich ist. Beispielsweise können die dargestellten Prozessschritte in einer unterschiedlichen Reihenfolge durchgeführt werden. Weiterhin sind keine Beschränkungen auf Konstruktions- oder Entwurfsdetails beabsichtigt, die hierin dargestellt sind, anders als die nachfolgend in den Ansprüchen beschriebenen. Es ist folglich offensichtlich, dass die besonderen hierin offenbarten Ausführungsformen geändert oder modifiziert werden können und alle diese Variationen in den Rahmen und Bereich der Erfindung fallen. Es wird angemerkt, dass die Verwendung von Ausdrücken wie etwa ”erste”, ”zweite”, ”dritte”, ”vierte” hinsichtlich der Beschreibung verschiedener Prozesse oder Strukturen in dieser Beschreibung und in den beigefügten Ansprüchen lediglich als abkürzende Bezugnahme auf diese Schritte/Strukturen verwendet wird und nicht notwendigerweise impliziert, dass diese Schritte/Strukturen in dieser Anordnung und Reihenfolge durchgeführt/gebildet werden. Natürlich kann abhängig von der genauen Sprache der Ansprüche eine geordnet Sequenz solcher Prozesse gegebenenfalls erforderlich sein. Demzufolge wird der hierin verfolgte Schutz in den Ansprüchen unten dargestellt.

Claims (18)

  1. Verfahren zum Bilden einer FinFET-Vorrichtung, umfassend ein: Bilden einer strukturierten Hartmaske über einer Schicht aus Halbleitermaterial, wobei die strukturierte Hartmaske eine Struktur gemäß einer Finstruktur aufweist, die in der Schicht aus Halbleitermaterial zu bilden ist; Bilden einer Opfergatestruktur über der strukturierten Hartmaske und der Schicht aus Halbleitermaterial; Bilden eines ersten Seitenwandabstandshalters neben der Opfergatestruktur nach dem Bilden der Opfergatestruktur; Bilden einer Schicht aus isolierendem Material neben dem ersten Seitenwandabstandshalter; Durchführen von wenigstens einem ersten Ätzprozess zum Entfernen des ersten Seitenwandabstandshalters und dadurch Festlegen einer Abstandshalterausnehmung zwischen der Schicht aus isolierendem Material und der Opfergatestruktur; im Wesentlichen Füllen von wenigstens der Abstandshalterausnehmung mit einem isolierenden Material zum Festlegen von wenigstens zweiten Seitenwandabstandshaltern in der Abstandshalterausnehmung; Durchführen von wenigstens einem zweiten Ätzprozess zum Entfernen der Opfergatestruktur und dadurch zum Festlegen einer Austauschgateausnehmung, die zwischen den zweiten Abstandshaltern angeordnet ist; Durchführen von wenigstens einem Ätzprozess durch die Austauschgateausnehmung zum Festlegen der Finstruktur in der Schicht aus Halbleitermaterial unter Verwendung der strukturierten Hartmaske, die innerhalb der Austauschgateausnehmung freiliegt, als einer Ätzmaske; und Bilden einer Austauschgatestruktur in der Austauschgateausnehmung um wenigstens einen Bereich der Finstruktur herum.
  2. Verfahren nach Anspruch 1, wobei das Halbleitermaterial eine aktive Schicht eines SOI-Substrats ist.
  3. Verfahren nach Anspruch 1, wobei das Halbeitermaterial eine Siliziumschicht ist, die auf einer Schicht aus Silizium/Germanium (SixGe1-x) gebildet ist.
  4. Verfahren nach Anspruch 1, wobei die Austauschgatestruktur eine ein High-k-isolierendes Material aufweisende Gateisolationsschicht und eine Gateelektrode aufweist, die wenigstens eine Metallschicht umfasst.
  5. Verfahren nach Anspruch 1, wobei das im Wesentliche Füllen von wenigstens der Abstandshalterausnehmung mit einem isolierenden Material ein Durchführung eines Atomlagenabscheidungsprozesses zum im Wesentlichen Füllen von wenigstens der Abstandshalterausnehmung mit einem isolierenden Material mit Siliziumnitrid oder einem Low-k-isolierenden Material, gefolgt von einem Durchführen eines isotropen Rückätzprozesses auf dem isolierenden Material umfasst.
  6. Verfahren zum Bilden einer FinFET-Vorrichtung, umfassend ein: Bilden einer ersten Schicht aus Epi-Halbleitermaterial auf einem Halbleitersubstrat; Bilden einer zweiten Schicht aus Epi-Halbleitermaterial auf der ersten Schicht aus Epi-Halbleitermaterial, wobei die erste Schicht aus Epi-Halbleitermaterial bezüglich dem Substrat und der zweiten Schicht aus Epi-Halbleitermaterial selektiv geätzt werden kann; Bilden einer strukturierten Hartmaske über der zweiten Schicht aus Epi-Halbleitermaterial, wobei die strukturierte Hartmaske eine Struktur gemäß einer Finstruktur aufweist, die in der zweiten Schicht aus Epi-Halbleitermaterial zu bilden ist; Bilden einer Opfergatestruktur über der strukturierten Hartmaske und der zweiten Schicht aus Epi-Halbleitermaterial; Bilden eines ersten Seitenwandabstandshalters neben der Opfergatestruktur nach dem Bilden der Opfergatestruktur; Bilden einer Schicht aus isolierendem Material neben dem ersten Seitenwandabstandshalter; Durchführen von wenigstens einem ersten Ätzprozess zum Entfernen des ersten Seitenwandabstandshalters und dadurch Festlegen einer Abstandshalterausnehmung zwischen der Schicht aus isolierendem Material und der Opfergatestruktur, so dass eine obere Oberfläche der zweiten Schicht aus Epi-Halbleitermaterial freigelegt wird; Durchführen von wenigstens einem zweiten Ätzprozess durch die Abstandshalterausnehmung, um wenigstens Bereiche der ersten Schicht aus Epi-Halbleitermaterial in dem Bereich unter der Abstandshalterausnehmung und einem Raum zu entfernen, der vertikal zwischen dem Substrat und der zweiten Schicht aus Epi-Halbleitermaterial angeordnet ist; im Wesentlichen Füllen von wenigstens der Abstandshalterausnehmung und des Raums, so dass wenigstens zweite Seitenwandabstandshalter in der Abstandshalterausnehmung gebildet werden; Durchführen von wenigstens einem dritten Ätzprozess zum Entfernen der Opfergatestruktur und dadurch Festlegen einer Austauschgateausnehmung, die zwischen den zweiten Abstandshaltern angeordnet ist; Durchführen von wenigstens einem vierten Ätzprozess durch die Austauschgateausnehmung zum Festlegen der Finstruktur in der zweiten Schicht aus Epi-Halbleitermaterial unter Verwendung der strukturierten Hartmaske, die innerhalb der Austauschgateausnehmung freiliegt, als einer Ätzmaske; und Bilden einer Austauschgatestruktur in der Austauschgateausnehmung um wenigstens einen Bereich der Finstruktur herum.
  7. Verfahren nach Anspruch 6, wobei das Substrat Silizium umfasst und die erste Schicht aus Epi-Halbleitermaterial Silizium/Germanium (SixGe1-x) umfasst und die zweite Schicht aus Epi-Halbleitermaterial Silizium umfasst.
  8. Verfahren nach Anspruch 6, wobei die Austauschgatestruktur eine Gateisolationsschicht mit einem High-k-isolierenden Material und eine Gateelektrode mit wenigstens einer Metallschicht umfasst.
  9. Verfahren nach Anspruch 6, wobei das im Wesentliche Füllen von wenigstens der Abstandshalterausnehmung und des Raums zwischen der zweiten Schicht aus Epi-Halbleitermaterial und dem Substrat ein Durchführen eines Atomlagenabscheidungsprozesses zum im Wesentlichen Füllen der Abstandshalterausnehmung und dem Raum zwischen der zweiten Schicht aus Epi-Halbleitermaterial und dem Substrat mit einem isolierenden Material, das aus Siliziumnitrid oder einem Low-k-isolierenden Material gebildet ist, gefolgt von einem Durchführen eines isotropen Rückätzprozesses auf dem isolierenden Material umfasst.
  10. Verfahren zum Bilden einer FinFET-Vorrichtung über einem SOI-Substrat mit einem Halbleitervollsubstrat, einer vergrabenen isolierenden Schicht, die über dem Halbleitervollsubstrat angeordnet ist, und einer aktiven Schicht, die ein über der vergrabenen isolierenden Schicht angeordnetes Halbleitermaterial umfasst, wobei das Verfahren umfasst ein: Bilden einer strukturierten Hartmaske über der aktiven Schicht des SOI-Substrats, wobei die strukturierte Hartmaske eine Struktur gemäß einer Finstruktur aufweist, die in der aktiven Schicht zu bilden ist; Bilden einer Opfergatestruktur über der strukturierten Hartmaske und der aktiven Schicht; Bilden eines ersten Seitenwandabstandshalters neben der Opfergatestruktur nach dem Bilden der Opfergatestruktur; Bilden einer Schicht aus isolierendem Material neben dem ersten Seitenwandabstandshalter; Durchführen von wenigstens einem ersten Ätzprozess zum Entfernen des ersten Seitenwandabstandshalters und dadurch Festlegen einer Abstandshalterausnehmung zwischen der Schicht aus isolierendem Material und der Opfergatestruktur, um eine obere Oberfläche der aktiven Schicht freizulegen; Durchführen von wenigstens einem zweiten Ätzprozess durch die Abstandshalterausnehmung, um wenigstens Bereiche der aktiven Schicht in dem Bereich unterhalb der Abstandshalterausnehmung zu entfernen, während die vergrabene isolierende Schicht als eine Ätzstoppschicht verwendet wird; im Wesentlichen Füllen von wenigstens der Abstandshalterausnehmung, um wenigstens zweite Abstandshalter in der Abstandshalterausnehmung festzulegen; Durchführen von wenigstens einem dritten Ätzprozess zum Entfernen der Opfergatestruktur und dadurch Festlegen einer Austauschgateausnehmung, die zwischen den zweiten Seitenwandabstandshaltern angeordnet ist; Durchführen von wenigstens einem vierten Ätzprozess durch die Austauschgateausnehmung zum Festlegen der Finstruktur in der aktiven Schicht unter Verwendung der strukturierten Hartmaske, die innerhalb der Gateausnehmung freiliegt, als einer Ätzmaske, wobei der wenigstens eine vierte Ätzprozess unter Verwendung der vergrabenen Isolationsschicht als einer Ätzstoppschicht durchgeführt wird; und Bilden einer Austauschgatestruktur in der Austauschgateausnehmung um wenigstens einen Bereich der Finstruktur herum.
  11. Verfahren nach Anspruch 10, wobei die aktive Schicht Silizium umfasst, die vergrabene Isolationsschicht Siliziumdioxid umfasst und das Vollsubstrat Silizium umfasst.
  12. Verfahren nach Anspruch 10, wobei das im Wesentliche Füllen von wenigstens der Abstandshalterausnehmung zum Festlegen der wenigstens zweiten Seitenwandabstandshalter in der Abstandshalterausnehmung ein Durchführen eines Atomlagenabscheidungsprozesses mit einem isolierenden Material umfasst, das aus Siliziumnitrid oder einem Low-k-isolierenden Material gebildet ist.
  13. FinFET-Vorrichtung mit einem Kanalbereich und einer Vielzahl von Source/Drain-Bereichen, wobei die Vorrichtung umfasst: eine Finstruktur mit einem Halbleitermaterial; eine im Wesentlichen U-förmige isolierende Materialstruktur, die eine oder mehrere Schichten aus isolierendem Material umfasst, wobei das im Wesentlichen U-förmige isolierende Material eine Ausnehmung zwischen beabstandeten vertikal orientierten Beinen der U-förmigen isolierenden Materialstruktur festlegt; eine Austauschgatestruktur, die in der Ausnehmung in der im Wesentlichen U-förmigen isolierenden Materialstruktur und um einen Bereich der Finstruktur herum angeordnet ist; und eine Gatekappe, die über der Austauschgatestruktur und innerhalb der Ausnehmung in der im Wesentlichen U-förmigen isolierenden Materialstruktur angeordnet ist.
  14. Vorrichtung nach Anspruch 13, wobei die im Wesentlichen U-förmige isolierende Materialstruktur eine integral gebildete Struktur ist, die ein einziges Material umfasst.
  15. Vorrichtung nach Anspruch 13, wobei ein Bodenbereich der im Wesentlichen U-förmigen isolierenden Materialstruktur einen Bereich einer vergrabenen Isolationsschicht eines SOI-Substrats umfasst und nach oben abstehende Beine der im Wesentlichen U-förmigen isolierenden Materialstruktur ein über dem Bereich der vergrabenen Isolationsschicht angeordnetes isolierendes Material umfasst.
  16. Vorrichtung nach Anspruch 13, wobei die Austauschgatestruktur eine Gateisolationsschicht mit einem High-k-isolierenden Material und eine Gateelektrode mit wenigstens einer Metallschicht umfasst.
  17. Vorrichtung nach Anspruch 13, wobei eine Querschnittsansicht der Vorrichtung durch die Finstruktur entlang einer Stromtransportrichtung die Vorrichtung ferner beabstandete Bereiche einer separaten Materialschicht umfasst, die zwischen einer oberen Oberfläche der Finstruktur und beabstandeter Bereiche von isolierendem Material angeordnet ist, das im Wesentlichen die U-förmige isolierende Materialstruktur bildet.
  18. Vorrichtung nach Anspruch 17, wobei die beabstandeten Bereiche der separaten Materialschicht beabstandete Bereiche einer Hartmaskenschicht zum Festlegen der Finstruktur sind.
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