CN104637819A - 形成FinFET装置上的替代栅极结构及鳍片的方法以及装置 - Google Patents

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Abstract

本发明涉及形成FinFET装置上的替代栅极结构及鳍片的方法以及装置，揭露的一种方法包括：除其它以外，移除牺牲栅极结构以定义替代栅极开口；通过该替代栅极开口执行蚀刻制程，以通过将该替代栅极开口内暴露的图案化硬掩膜用作蚀刻掩膜而在半导体材料层中定义鳍片结构；以及围绕该鳍片结构的至少部分在该替代栅极开口中形成替代栅极结构。

Description

形成FinFET装置上的替代栅极结构及鳍片的方法以及装置
技术领域
本揭露通常涉及集成电路的制造，尤其涉及形成FinFET(鳍式场效应晶体管)半导体装置上的替代栅极结构及鳍片的各种方法以及由此形成的装置。
背景技术
目前，在例如微处理器、存储装置等集成电路中，在有限的芯片面积上设置并运行有大量的电路元件，尤其是晶体管。在使用金属氧化物半导体(metal-oxide-semiconductor；MOS)技术制造的集成电路中设置场效应晶体管(field effect transistor；FET)(NOMS及PMOS晶体管)，这些晶体管通常以开关模式工作。也就是说，这些晶体管装置呈现高导通状态(开状态；on-state)和高阻抗状态(关状态；off-state)。FET可采取各种形式及配置。例如，除其它配置以外，FET可为平面FET装置或三维(3D)装置，例如FinFET。
场效应晶体管(FET)，无论是NMOS晶体管还是PMOS晶体管，且无论它是平面还是三维FET装置，通常包括形成于半导体衬底中由沟道区隔离的掺杂源/漏区。栅极绝缘层位于该沟道区上方，导电栅极电极位于该栅极绝缘层上方。有时可将该栅极绝缘层及该栅极电极称为该装置的栅极结构。通过向该栅极电极施加适当的电压，该沟道区变得导电，从而使电流自该源区向该漏区流动。在平面FET装置中，栅极结构形成于衬底的基本平坦的上表面上方。在一些情况下，执行一个或多个外延生长制程，以在该平面FET装置的源/漏区中所形成的凹槽中形成外延半导体材料。在一些情况下，该外延材料可形成于源/漏区中，而不在平面FET装置的衬底中形成任何凹槽。此类平面FET装置的栅极结构可使用“先栅极”或“替代栅极”(后栅极)制造技术来制造。
为提升FET的操作速度并增加集成电路装置上的FET的密度，多年来，装置设计人员已大幅降低了FET的物理尺寸。更具体地说，FET的沟道长度已被显着缩小，从而提升了FET的开关速度。不过，缩小FET的沟道长度也降低了源区与漏区之间的距离。在一些情况下，这样缩小源区与漏区之间的隔离使有效抑制源区与沟道的电位不受漏区的电位的不利影响变得困难。这有时被称作短沟道效应。其中，作为主动开关的FET的特性劣化。
与具有平面结构的FET相比，FinFET装置具有三维(3D)结构。图1A显示形成于半导体衬底B上方的示例现有技术FinFET半导体装置“A”的立体图。参考该半导体装置以在很高层面解释FinFET装置的一些基本特征。在这个例子中，FinFET装置A包括三个示例鳍片C、栅极结构D、侧间隙壁E以及栅极覆盖层F。栅极结构D通常包括例如高k绝缘材料或二氧化硅层的绝缘材料层(未单独显示)以及充当装置A的栅极电极的一个或多个导电材料层(例如金属和/或多晶硅)。鳍片C具有三维配置：高度H、宽度W以及轴向长度L。轴向长度L与装置A操作时在装置A中的电流行进的方向对应。由栅极结构D覆盖的鳍片C的部分是FinFET装置A的沟道区。在传统的流程中，通过执行一个或多个外延生长制程可使位于间隙壁E的外部(也就是装置A的源/漏区中)的鳍片C的部分的尺寸增加甚至使其合并在一起(图1A中未图示的情形)。使装置A的源/漏区中的鳍片C的尺寸增加或使其合并的制程经执行以降低源/漏区的电阻和/或更易于建立与源/漏区的电性接触。即使不执行外延“合并”制程，也通常会在鳍片C上执行外延生长制程，以增加它们的物理尺寸。在FinFET装置A中，栅极结构D可包围全部或部分的鳍片C的两侧及上表面以形成三栅极结构，从而使用具有三维结构而非平面结构的沟道。在一些情况下，在鳍片C的顶部设置绝缘覆盖层(未图示)，例如氮化硅，因此该FinFET装置仅有双栅极结构(仅侧壁)。此类FinFET装置的栅极结构D可使用“先栅极”或“替代栅极”(后栅极)制造技术来制造。
与平面FET不同，在FinFET装置中，沟道垂直于半导体衬底的表面形成，以缩小该半导体装置的物理尺寸。另外，在FinFET中，装置的漏区的结电容大大降低，这往往显着降低短沟道效应。当在FinFET装置的栅极电极上施加适当的电压时，鳍片C的表面(以及接近该表面的内部)，也就是鳍片的垂直取向侧壁以及顶部上表面，形成有助于电流传导的表面反型层或体反型(volume inversion)层。在FinFET装置中，“沟道-宽度”(对于三栅极装置)经估计约为两倍的垂直的鳍片-高度加上鳍片的顶部表面的宽度(也就是鳍片宽度)。在与平面晶体管装置的占用面积(footprint)相同的占用面积中可形成多个鳍片。因此，对于给定的制图空间(或占用面积)，与平面晶体管装置相比，FinFET装置往往能够产生显着更高的驱动电流密度。另外，由于FinFET装置上的“鳍形”沟道的优越栅极静电控制，因此与平面FET的漏电流相比，在装置“关闭”以后，FinFET装置的漏电流显着降低。总之，与平面FET的结构相比，FinFET装置的三维结构是优越的MOSFET结构，尤其是在20纳米及20纳米以下的CMOS技术节点中。
对于许多早期的装置技术，大多数晶体管元件(平面或FinFET装置)的栅极电极结构包括多种硅基材料，例如二氧化硅和/或氮氧化硅栅极绝缘层结合多晶硅栅极电极。不过，随着尺寸不断缩小的晶体管元件的沟道长度日益缩小，许多较新一代的装置使用包含替代材料的栅极电极，以避免可能与沟道长度缩小的晶体管中传统硅基材料的使用相关联的短沟道效应。例如，在一些尺寸不断缩小的晶体管元件中(其可具有约10至32纳米或更小的沟道长度)，实施的栅极结构包括高k介电栅极绝缘层以及作为栅极电极的一个或多个金属层(HK/MG)。与此前较传统的二氧化硅/多晶硅栅极结构相比，此类替代栅极结构能够提供显着增强的操作特性。
依据特定的总体装置要求，使用数种不同的高k材料(也就是介电常数或k值约为10或更高的材料)作为HK/MG栅极电极结构中的栅极绝缘层具有不同程度的效果。例如，在一些晶体管元件设计中，高k栅极绝缘层可包括氧化钽(Ta2O5)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化铝(Al2O3)、硅酸铪(HfSiOx)等。另外，一种或多种非多晶硅金属栅极电极材料(也就是金属栅极堆叠)可用于HK/MG配置中，以控制晶体管的功函数。例如，这些栅极电极材料可包括一层或多层钛(Ti)、氮化钛(TiN)、钛-铝(TiAl)、钛-铝-碳(TiALC)、铝(Al)、氮化铝(AlN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、硅化钽(TaSi)等。
用以形成具有高k/金属栅极结构的晶体管的一种已知制程方法是“后栅极”(gate last)或“替代栅极”技术。在形成平面装置或三维装置时可使用替代栅极制程。图1B至1F简单显示在平面晶体管装置上使用替代栅极技术形成HK/MG替代栅极结构的一种示例现有技术方法。如图1B所示，制程包括在由浅沟槽隔离结构13定义的主动区中的半导体衬底12上方形成基本的晶体管结构。在图1B中所示的制造点，装置10包括牺牲栅极绝缘层14、虚假或牺牲栅极电极15、侧间隙壁16、绝缘材料层17以及形成于衬底12中的源/漏区18。装置10的各种组件及结构可使用各种不同的材料以及通过执行各种已知的技术来形成。例如，牺牲栅极绝缘层14可包括二氧化硅，牺牲栅极电极15可包括多晶硅，侧间隙壁16可包括氮化硅，以及绝缘材料层17可包括二氧化硅。源/漏区18可包括注入的掺杂材料(针对NMOS装置的N型掺杂物以及针对PMOS装置的P型掺杂物)，通过使用已知的掩膜及离子注入技术将该些掺杂材料注入衬底12中。当然，本领域的技术人员将意识到，出于清楚目的，附图中未显示晶体管10的其它特征。例如，附图中未显示环状(halo)注入区以及高性能PMOS晶体管中通常具有的各种硅/锗层或区。在图1B中所示的制造点，形成装置10的各种结构，并执行化学机械抛光(CMP)制程，以移除牺牲栅极电极15上方的任意材料(例如包括氮化硅的保护覆盖层(未图示))，从而使得至少牺牲栅极电极15可被移除。
如图1C所示，执行一个或多个蚀刻制程，以移除牺牲栅极电极15以及牺牲栅极绝缘层14，从而定义栅极开口20，后续将在该栅极开口中形成替代栅极结构。通常，如这里所示，作为替代栅极技术的部分，牺牲栅极绝缘层14被移除。不过，可能不会在所有应用中都移除牺牲栅极绝缘层14。即使是在意图移除牺牲栅极绝缘层14的情况下，也通常会有极薄的原生氧化层(未图示)形成于栅极开口20内的衬底12上。
接着，如图1D所示，在栅极开口20中形成各种材料层，这些材料层将构成替代栅极结构30。NMOS和PMOS装置的替代栅极结构30所使用的材料通常不同。例如，NMOS装置的替代栅极结构30可包括高k栅极绝缘层30A(例如氧化铪，具有约2纳米的厚度)，第一金属层30B(例如厚度约1至2纳米的氮化钛层)，第二金属层30C(即该NMOS装置的功函数调整层，例如厚度约5纳米的钛-铝或钛-铝-碳层)，第三金属层30D(例如厚度约1至2纳米的氮化钛层)，以及块体金属层30E(例如铝或钨)。
最后，如图1E所示，执行一个或多个CMP制程以移除位于栅极开口20外部的栅极介缘层30A、第一金属层30B、第二金属层30C，第三金属层30D以及块体金属层30E的多余部分，从而定义示例NMOS装置的替代栅极结构30。通常，PMOS装置的替代金属栅极结构30不包括像NMOS装置那么多的金属层。例如，PMOS装置的栅极结构30可仅包括高k栅极绝缘层30A，单个氮化钛层(即该PMOS装置的功函数调整金属，具有约3至4纳米的厚度)，以及块体金属层30E。
图1F显示执行数个制程操作以后的装置10。首先，执行一个或多个凹槽蚀刻制程，以移除开口20内的各种材料的上部，从而在栅极开口20内形成凹槽。接着，在该凹入的栅极材料上方的凹槽中形成栅极覆盖层31。该栅极覆盖层31通常由氮化硅组成，且可通过沉积栅极覆盖材料层以过填充该栅极开口中所形成的该凹槽，接着执行CMP制程以移除位于绝缘材料层17的表面上方的该栅极覆盖材料层的多余部分来形成栅极覆盖层31。栅极覆盖层31用以在后续制程操作中保护下方的栅极材料。
在形成FinFET装置时遇到的一个问题涉及防止鳍片结构下面的漏电流。有时将这称为“穿通(punch through)”漏电流。一种现有技术尝试消除或降低此类不想要的穿通漏电流，其牵涉形成大致位于鳍片与衬底其余部分之间的相交处的反向掺杂区。设计人员继续寻求制造FinFET装置的各种方法以解决这个问题以及其它问题。
形成FinFET装置时牵涉的另一个问题涉及间隙壁及源/漏区的形成。源/漏区中鳍片的存在增加了蚀刻间隙壁的难度，也使形成与鳍片的接触变得具有挑战性。因此，通常在源/漏区中的鳍片上形成外延半导体材料，以方便接触形成。相反，通过执行简单的注入制程即可形成传统平面装置中的源/漏区，且很容易形成与基本平坦的源/漏区的接触。一般来说，希望仅在FinFET装置的沟道区中形成鳍片结构，而这样一FinFET装置的源/漏区基本平坦。
本揭露涉及形成FinFET半导体装置上的替代栅极结构及鳍片的各种方法以及由此形成的半导体装置，以避免或至少减轻上述一个或多个问题的影响。
发明内容
下面提供本发明的简要总结，以提供本发明的一些实施态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
一般来说，本发明涉及形成FinFET半导体装置上的替代栅极结构及鳍片的各种方法以及由此形成的半导体装置。这里揭露的一种方法包括：除其它以外，在半导体材料层上方形成图案化硬掩膜；在该图案化硬掩膜及该半导体材料层上方形成牺牲栅极结构；邻近该牺牲栅极结构形成第一侧间隙壁；邻近该第一侧间隙壁形成绝缘材料层；执行至少一第一蚀刻制程以移除该第一侧间隙壁，从而在该绝缘材料层与该牺牲栅极结构之间定义间隙壁开口；使用绝缘材料基本填充至少该间隙壁开口，以在该间隙壁开口中定义至少第二侧间隙壁；执行至少一第二蚀刻制程以移除该牺牲栅极结构，从而定义位于该第二侧间隙壁之间的替代栅极开口；通过该替代栅极开口执行至少一蚀刻制程，以通过将该替代栅极开口内暴露的该图案化硬掩膜用作蚀刻掩膜而在该半导体材料层中定义该鳍片结构；以及围绕该鳍片结构的至少部分在该替代栅极开口中形成替代栅极结构。
这里揭露的一种示例装置包括：除其它以外，包括半导体材料的鳍片结构；包括一个或多个绝缘材料层的基本呈U形的绝缘材料结构，其中，该基本呈U形的绝缘材料结构定义凹槽于该基本呈U形的绝缘材料结构的相互隔开的垂直取向的腿之间；替代栅极结构，位于该基本呈U形的绝缘材料结构的该凹槽中并围绕该鳍片结构的部分；以及栅极覆盖层，位于该替代栅极结构上方以及该基本呈U形的绝缘材料结构的该凹槽中。
附图说明
结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，其中：
图1A显示先前技术FinFET装置的一个示例实施例的立体图；
图1B至1F显示通过使用“替代栅极”技术形成晶体管的栅极结构的一种示例先前技术方法；以及
图2A至2U显示这里所揭露的形成FinFET半导体装置上的替代栅极结构及鳍片的各种示例方法以及由此形成的半导体装置，其中，图2I、2I’、2J、2J’、2K、2K’、2M、2M’、2T、2T’分别为不同的视角。
尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
下面参照附图说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
一般来说，本揭露涉及形成FinFET半导体装置上的替代栅极机构及鳍片的各种方法以及由此形成的半导体装置。而且，在完整阅读本申请以后，本领域的技术人员很容易了解，本方法适用于各种装置，包括但不限于逻辑装置、存储器装置等，且这里所揭露的方法可用于形成N型或P型半导体装置。这里所揭露的方法及装置可用于制造使用各种技术例如NMOS、PMOS、CMOS等的产品，且它们可用于制造各种不同的装置，例如存储器装置、逻辑装置、ASIC(专用集成电路)等。在完整阅读本申请以后，本领域的技术人员将了解，这里所揭露的发明可用于形成使用各种三维装置(例如FinFET)的集成电路产品。出于揭露目的，将参照一个示例流程，在该示例流程中形成单个FinFET装置100。而且，将在使用替代栅极(“后栅极”)制程技术形成栅极结构的背景下揭露本发明。当然，不应当认为这里所揭露的发明被限于这里所示及所述的示例。现在参照附图详细说明这些方法及装置的各种示例实施例。
在一实施例中，示例装置100形成于具有块体配置的半导体衬底102中及上方。装置100可为NMOS或PMOS晶体管。另外，附图中未图示各种掺杂区，例如源/漏区、环状注入区、阱区等。衬底102可由硅制成或者由硅以外的其它材料制成。在其它实施例中，装置100可形成于绝缘体上硅(silicon-on-insulator；SOI)衬底上，后面将作详细说明。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及此类材料的所有形式。
附图呈现FinFET装置100的一个示例实施例的各种视图，FinFET装置100可使用这里所揭露的方法形成。附图还包括装置100的简化平面视图(位于右上角)，以显示后面的附图中所示的各种剖视图的剖切位置。更具体地说，视图“X-X”是穿过该装置的源/漏(S/D)区(也就是沿装置100的栅极宽度方向)所作的剖视图。视图“Y-Y”是沿栅极宽度方向穿过该装置的栅极结构所作的剖视图。视图Z-Z是穿过该装置的鳍片106的长轴所作的剖视图(也就是沿该装置的电流传输或栅极长度方向)。附图还包括装置100的缩小尺寸平面视图。附图中的一些包括额外的视图，后面会在需要时对这些视图作说明。
图2A显示处于一制造点的装置100，在该制造点执行数个制程操作。首先，在块体半导体衬底102的表面上沉积第一层外延半导体材料层104。在一例子中，外延半导体材料层104可为硅/锗层(SixGe1-x)。外延半导体材料104的厚度可依据特定的应用而变化。在一示例实施例中，外延半导体材料层104可具有约5至15纳米的厚度。外延半导体材料104可通过使用任意各种不同的传统外延沉积制程形成。接着，在外延半导体材料104的表面上沉积第二层外延半导体材料层106。在一例子中，外延半导体材料层106可为硅层。外延半导体材料106的厚度可依据特定的应用而变化。在一示例实施例中，外延半导体材料层106可具有约20至45纳米的厚度。外延半导体材料106可通过使用任意各种不同的传统外延沉积制程形成。
图2B显示在装置100上方形成图案化硬掩膜108(也就是二氧化硅图案化层)以后的装置100。在完整阅读本申请以后，本领域的技术人员将清楚，图案化硬掩膜108将用于形成具有两个示例鳍片的示例装置100。不过，在完整阅读本申请以后，本领域的技术人员将意识到，这里所揭露的方法及装置可用于制造具有任意数目鳍片的FinFET装置。在该装置上方沉积硬掩膜材料并通过图案化光阻掩膜(未图示)执行一个或多个蚀刻制程来形成图案化硬掩膜层108，以使图案化硬掩膜层108获得想要的图案。
图2C显示执行数个制程操作从而形成牺牲栅极结构118以后的装置。牺牲栅极结构118包括牺牲栅极绝缘层110以及虚假或牺牲栅极电极112。图中还显示蚀刻停止层114，例如高k(k值为10或更大)，例如氧化铪，以及示例栅极覆盖层116。装置100的各种组件及结构可使用各种不同的材料以及通过执行各种已知的技术形成。例如，牺牲栅极绝缘层110可由二氧化硅组成，牺牲栅极电极112可包括多晶硅或非晶硅。图2C中显示的各种材料层以及下面说明的材料层可通过任意各种不同的已知技术形成，例如化学气相沉积(chemical vapordeposition；CVD)制程、原子层沉积(atomic layer deposition；ALD)、热生长制程、旋涂技术等。而且，这里及权利要求中所用的词语“邻近”具有广义的解释，应当被解释为涵盖一个特征实际接触另一个特征或者与另一个特征紧密靠近的情形。为形成图2C中所示的结构，在该装置上沉积各种材料层，随后通过图案化蚀刻掩膜(未图示)执行一个或多个蚀刻制程来移除该些材料层的暴露部分。接着，可移除该图案化蚀刻掩膜。
图2D显示邻近牺牲栅极结构118形成示意侧间隙壁120以后的装置100。可沉积间隙壁材料层例如氮化硅来为形成侧间隙壁120，接着在该间隙壁材料层上执行非等向性蚀刻制程以形成图2D中所示的间隙壁120。间隙壁120的基本厚度或宽度可依据特定的应用而变化。在形成间隙壁120期间，牺牲栅极绝缘层110充当蚀刻掩膜，以保护第二层外延半导体材料层106的表面。
图2E显示执行蚀刻制程以移除牺牲栅极绝缘层110的暴露部分以后的装置100。对该蚀刻制程执行足够的持续时间，以确保在间隙壁120的横向外侧区域中(也就是源/漏区122)，第二外延半导体材料层106的上表面106S没有氧化材料。作为该制程的结果，位于该装置的源/漏区122上方的图案化硬掩膜层108的部分被移除。不过，如图2E的平面视图中的虚线所示，图案化硬掩膜层108的部分108E保持位于侧间隙壁120及牺牲栅极结构118下方。
在完整阅读本申请后，本领域的技术人员将了解，在形成源/漏区122方面，这里所揭露的新颖方法为装置制造商提供数个选择。例如，在图2F所示的制程点，可执行传统的离子注入制程，以在第二外延半导体材料层106的暴露部分中定义源/漏区。另外，使用这里所揭露的各种方法的一个实施例，可避免传统上在源/漏区中定义的鳍片上试图形成外延半导体材料时遇到的问题。
不过，如果需要，可执行额外的制程操作以在源/漏区122中形成额外的外延半导体材料124，这将参照附图2F至2G进行说明。更具体地说，图2F显示执行一个或多个蚀刻制程以移除位于间隙壁120的横向外侧的外延半导体材料104及外延半导体材料106的暴露部分以后的装置100。执行该蚀刻制程系列以确保在间隙壁120的横向外侧的区域中(也就是源/漏区122)，衬底102的上表面102S没有外延半导体材料104以及所有外来材料，例如氧化材料。接着，在装置100的源/漏区122中的衬底102上可形成外延半导体材料124。
图2H显示在装置100上方沉积绝缘材料层126以后以及接着执行CMP制程以使绝缘材料层126的上表面与栅极覆盖层116的上表面齐平以后的装置100。绝缘材料层126可包括例如二氧化硅，且它可通过执行CVD制程形成。
图2I、2I’显示执行数个制程操作以后的装置100。更具体地说，执行一个或多个蚀刻制程，以移除栅极覆盖层116以及侧间隙壁120。该蚀刻系列导致形成间隙壁开口130，间隙壁开口130暴露绝缘材料层114的上表面以及图案化硬掩膜层108的剩余部分108E的部分。不过，图案化硬掩膜层108的部分108E保持位于侧间隙壁120及牺牲栅极结构118下方。另外，如图2I、2I’的平面视图中所示，间隙壁开口130的形成也暴露未被图案化硬掩膜层108的部分108E覆盖的外延半导体材料106的上表面的部分。图2I、2I’还包括沿装置100的栅极宽度方向穿过间隙壁开口130所作的新的剖视图“S-S”。
图2J、2J’显示通过间隙壁开口130执行一个或多个蚀刻制程以相对材料114及108E选择性移除间隙壁开口130下方的区域中的外延半导体材料104及106的暴露部分以后的装置100。该蚀刻制程可为传统的干式等离子蚀刻制程。在一示例流程中，如视图“S-S”所示，这导致在间隙壁开口130所定义的空间内的剩余部分108E下方的区域中定义鳍片结构。如该例子所示，该鳍片结构包括堆叠于外延材料104顶部的外延材料106。
作为可选择的流程，图2K、2K’显示通过间隙壁开口130执行蚀刻制程以相对外延半导体材料106及间隙壁开口130下方及外延材料106下方的区域中的衬底102选择性移除外延半导体材料104的暴露部分以后的装置100。该蚀刻制程为等向性蚀刻制程。在一示例流程中，如视图“Y-Y”、“Z-Z”以及“S-S”所示，这导致定义先前由外延材料104占据的开口区域或空间132。在完整阅读本申请以后，本领域的技术人员将了解，在一实施例中，外延半导体材料104的材料经选择以使其相对外延半导体材料106及衬底102可选择性蚀刻。
图2L显示执行蚀刻制程以移除绝缘材料层114以后的装置100。该制程暴露牺牲栅极电极112的上表面。
图2M、2M’显示执行数个制程操作以后的装置100。首先，使用例如氮化硅、低k(k值小于3.8)绝缘材料等绝缘材料134基本填充空间132及间隙壁开口130，如视图“Y-Y”、“Z-Z”以及“S-S”所示。绝缘材料134可通过执行ALD沉积制程形成。接着，执行等向性回蚀刻制程，以在牺牲栅极结构118上方形成凹槽135。图2M、2M’还包括在不具有图案化硬掩膜108的剩余部分108E的位置处沿装置100的栅极长度方向穿过栅极结构所作的新的剖视图“T-T”。从视图“T-T”中可看到，在一实施例中，绝缘材料134具有基本呈“U”形的配置，该配置定义开口137，牺牲栅极结构118(也就是牺牲栅极绝缘层110以及牺牲栅极电极124)位于开口137中。
图2N显示在绝缘材料层126上执行CMP制程以后的装置，该CMP制程停止于牺牲栅极电极112的上表面112S上。也就是说，绝缘材料层126的上表面126S与牺牲栅极电极112的上表面112S基本齐平。
下一主要的制程操作涉及移除牺牲栅极结构118。因此，图2O显示执行一个或多个湿式或干式蚀刻制程以移除牺牲栅极电极112以及牺牲栅极绝缘层110从而定义栅极开口140以后的装置100。后续将在在栅极开口140中形成装置100的替代栅极结构。通常，作为替代栅极技术的部分，牺牲栅极绝缘层110被移除，如这里所示。不过，可能不是在所有的应用中都移除牺牲栅极绝缘层110。即使是在意图移除牺牲栅极绝缘层110的情况下，也通常会有极薄的原生氧化层(未图示)形成于在栅极开口140内暴露的外延半导体材料106的表面上。
如图2P所示，下一主要制程操作涉及通过栅极开口140执行蚀刻制程，以通过将图案化蚀刻掩膜108的剩余部分108E用作蚀刻掩膜而在装置的沟道区内形成装置100的两个示例鳍片结构106X。在该蚀刻制程期间，绝缘材料134充当蚀刻停止层。在一些应用中，可执行另一蚀刻制程，以缩小宽度或“薄化”鳍片，不过附图中未显示此类薄化制程。出于揭露及权利要求目的，术语“鳍片”应当被理解为涉及未被薄化的鳍片以及已经经历此类薄化蚀刻制程的鳍片。鳍片106X的总体尺寸、形状及配置可依据特定的应用而变化。在这里所示的例子中，鳍片106X通过执行非等向性蚀刻制程形成，该非等向性蚀刻制程导致形成具有示意显示的通常为矩形配置的鳍片106X。在实际的现实世界装置中，鳍片106X的侧壁可略呈锥形，不过附图中未显示此配置。因此，不应当认为鳍片106X的尺寸及配置及其制作方式限制本发明。为揭露方便，后面的附图中仅显示基本呈矩形的鳍片106X。
作为可选择的流程，图2Q显示通过栅极开口140执行蚀刻制程以移除图案化硬掩膜108的剩余部分108E的暴露部分以后的装置100。如果想要形成三栅极FinFET装置100，则可执行该蚀刻制程。如果不移除图案化硬掩膜108的剩余部分108E，则该装置为双栅极FinFET装置。该蚀刻制程可为等向性或非等向性蚀刻制程。
图2R显示执行数个制程操作以后的装置。首先，执行数个已知的制程操作，以在栅极开口140中形成示意显示的替代栅极结构142。这里所示的替代栅极结构142本质上意图代表任意类型的栅极结构，其可在通过后栅极(替代栅极)制造技术制造集成电路产品中使用。替代栅极结构142通常包括高k(k值大于10)栅极绝缘层(未单独显示)例如氧化铪，一个或多个金属层(未单独显示)(例如氮化钛或TiAlC层，取决于正在生产的晶体管装置的类型)以及块体导电材料层(未单独显示)例如钨或铝。通常，在栅极开口140中顺序沉积替代栅极结构142中将具有的各种材料层，并执行一个或多个CMP制程以移除位于栅极开口140外部的栅极材料的多余部分，如本申请的背景部分所述。接着，执行一个或多个蚀刻制程，以移除开口140内各种材料的上部，从而形成替代栅极结构142以及在替代栅极结构142上方形成凹槽。接着，在该凹入的栅极材料上方的该凹槽中形成栅极覆盖层144。栅极覆盖层144通常包括氮化硅，且可通过沉积栅极覆盖材料以过填充替代栅极结构142上方的栅极开口140中所形成的该凹槽，接着执行CMP制程以移除位于绝缘材料层126的表面上方的该栅极覆盖材料层的多余部分来形成栅极覆盖层144。栅极覆盖层144用以在后续制程操作期间保护下方的栅极材料。
图2S至2U表示一个替代实施例，其中，可在绝缘体上硅(SOI)衬底103上制造这里所揭露的装置。如图2S所示，SOI衬底103通常包括主动层103A(装置形成于该主动层上)、绝缘埋层103B(有时被称为“box”层)以及块体半导体层103C。图2T、2T’对应图2I、2I’中所示的流程制造点，也就是通过移除间隙壁120形成间隙壁开口130。图2U对应图2R中所示的流程制造点。在该替代流程中，鳍片结构106X定义于SOI衬底103的主动层103A中。由于具有绝缘埋层103B，因此可省略上述移除外延半导体材料104以在外延材料106下形成空间132并接着形成绝缘材料层134以填充该空间的步骤。仍形成绝缘材料134来填充邻近栅极结构的间隙壁开口130。
在完整阅读本申请以后，本领域的技术人员将了解，相对先前技术FinFET装置，这里所示的FinFET装置100具有独特的结构并提供独特的优点。更具体地说，在装置100的沟道区的全部或相当部分下方的局部的、基本自对准的沟道隔离材料134的定位可使装置100具有较好的电性性能，例如减少或消除不想要的穿通电流。如上所述，在一个实施例中，基本自对准的沟道隔离材料134的横向宽度(沿电流传输方向)大于替代栅极结构142以及装置100的沟道区的宽度。而且，通过使用这里所示的新颖流程，外延半导体材料104仍可保持位于衬底102与装置的沟道区中的外延半导体材料106之间(如图2N中的Z-Z视图所示)。当然，如果需要，所采取的流程中可基本消耗或替代位于间隙壁120外部的外延半导体材料104，例如通过使用已知技术形成装置100的反型或嵌入源/漏区。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。要注意的是，用于说明说明书以及权利要求中的各种制程或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，权利要求规定本发明的保护范围。

Claims (18)

1.一种形成FinFET装置的方法，包括：
在半导体材料层上方形成图案化硬掩膜，该图案化硬掩膜具有与将要在该半导体材料层中形成的鳍片结构对应的图案；
在该图案化硬掩膜及该半导体材料层上方形成牺牲栅极结构；
在形成该牺牲栅极结构以后，邻近该牺牲栅极结构形成第一侧间隙壁；
邻近该第一侧间隙壁形成绝缘材料层；
执行至少一第一蚀刻制程以移除该第一侧间隙壁，从而在该绝缘材料层与该牺牲栅极结构之间定义间隙壁开口；
使用绝缘材料基本填充至少该间隙壁开口，以在该间隙壁开口中定义至少第二侧间隙壁；
执行至少一第二蚀刻制程以移除该牺牲栅极结构，从而定义位于该第二侧间隙壁之间的替代栅极开口；
通过该替代栅极开口执行至少一蚀刻制程，以通过将该替代栅极开口内暴露的该图案化硬掩膜用作蚀刻掩膜而在该半导体材料层中定义该鳍片结构；以及
围绕该鳍片结构的至少部分在该替代栅极开口中形成替代栅极结构。
2.如权利要求1所述的方法，其中，该半导体材料是SOI(绝缘体上硅)衬底的主动层。
3.如权利要求1所述的方法，其中，该半导体材料是形成于硅/锗(SixGe1-x)层上的硅层。
4.如权利要求1所述的方法，其中，该替代栅极结构包括包含高k绝缘材料的栅极绝缘层以及包含至少一金属层的栅极电极。
5.如权利要求1所述的方法，其中，使用绝缘材料基本填充至少该间隙壁开口包括执行原子层沉积制程，以使用氮化硅或低k绝缘材料的绝缘材料基本填充至少该间隙壁开口，接着在该绝缘材料上执行等向性回蚀刻制程。
6.一种形成FinFET装置的方法，包括：
在半导体衬底上形成第一外延半导体材料层；
在该第一外延半导体材料层上形成第二外延半导体材料层，相对该衬底及该第二外延半导体材料层，该第一外延半导体材料层可选择性蚀刻；
在该第二外延半导体材料层上方形成图案化硬掩膜，该图案化硬掩膜具有与将要在该第二外延半导体材料层中形成的鳍片结构对应的图案；
在该图案化硬掩膜及该第二外延半导体材料层上方形成牺牲栅极结构；
在形成该牺牲栅极结构以后，邻近该牺牲栅极结构形成第一侧间隙壁；
邻近该第一侧间隙壁形成绝缘材料层；
执行至少一第一蚀刻制程以移除该第一侧间隙壁，从而在该绝缘材料层与该牺牲栅极结构之间定义间隙壁开口，以暴露该第二外延半导体材料层的上表面；
通过该间隙壁开口执行至少一第二蚀刻制程，以移除位于该间隙壁开口下方的区域中的该第一外延半导体材料层的至少部分，从而定义垂直位于该衬底与该第二外延半导体材料层之间的空间；
基本填充至少该间隙壁开口及该空间，以在该间隙壁开口中定义至少第二侧间隙壁；
执行至少一第三蚀刻制程以移除该牺牲栅极结构，从而定义位于该第二侧间隙壁之间的替代栅极开口；
通过该替代栅极开口执行至少一第四蚀刻制程，以通过将该替代栅极开口内暴露的该图案化硬掩膜用作蚀刻掩膜而在该第二外延半导体材料层中定义该鳍片结构；以及
围绕该鳍片结构的至少部分在该替代栅极开口中形成替代栅极结构。
7.如权利要求6所述的方法，其中，该衬底为硅，该第一外延半导体材料层为硅/锗(SixGe1-x)，以及该第二外延半导体材料层为硅。
8.如权利要求6所述的方法，其中，该替代栅极结构包括包含高k绝缘材料的栅极绝缘层以及包含至少一金属层的栅极电极。
9.如权利要求6所述的方法，其中，基本填充至少该间隙壁开口以及该第二外延半导体材料层与该衬底之间的该空间包括执行原子层沉积制程，以使用由氮化硅或低k绝缘材料制成的绝缘材料基本填充至少该间隙壁开口以及该第二外延半导体材料层与该衬底之间的该空间，接着在该绝缘材料上执行等向性回蚀刻制程。
10.一种在SOI衬底上方形成FinFET装置的方法，该SOI衬底包括块体半导体衬底、位于该块体衬底上方的绝缘埋层以及位于该绝缘埋层上方由半导体材料组成的主动层，其中，该方法包括：
在该SOI衬底的该主动层上方形成图案化硬掩膜，该图案化硬掩膜具有与将要在该主动层中形成的鳍片结构对应的图案；
在该图案化硬掩膜及该主动层上方形成牺牲栅极结构；
在形成该牺牲栅极结构以后，邻近该牺牲栅极结构形成第一侧间隙壁；
邻近该第一侧间隙壁形成绝缘材料层；
执行至少一第一蚀刻制程以移除该第一侧间隙壁，从而在该绝缘材料层与该牺牲栅极结构之间定义间隙壁开口，以暴露该主动层的上表面；
通过该间隙壁开口执行至少一第二蚀刻制程，以移除位于该间隙壁开口下方的区域中的该主动层的至少部分，同时使用该绝缘埋层作为蚀刻停止层；
基本填充至少该间隙壁开口，以在该间隙壁开口中定义至少第二侧间隙壁；
执行至少一第三蚀刻制程以移除该牺牲栅极结构，从而定义位于该第二侧间隙壁之间的替代栅极开口；
通过该替代栅极开口执行至少一第四蚀刻制程，以通过将该栅极开口内暴露的该图案化硬掩膜用作蚀刻掩膜而在该主动层中定义该鳍片结构，通过将该绝缘埋层用作蚀刻停止层来执行该至少一第四蚀刻制程；以及
围绕该鳍片结构的至少部分在该替代栅极开口中形成替代栅极结构。
11.如权利要求10所述的方法，其中，该主动层包括硅，该绝缘埋层包括二氧化硅，以及该块体衬底包括硅。
12.如权利要求10所述的方法，其中，基本填充至少该间隙壁开口以在该间隙壁开口中定义至少第二侧间隙壁包括使用由氮化硅或低k绝缘材料制成的绝缘材料执行原子层沉积制程。
13.一种FinFET装置，包括沟道区以及多个源/漏区，该装置包括：
鳍片结构，包括半导体材料；
基本呈U形的绝缘材料结构，包括一个或多个绝缘材料层，该基本呈U形的绝缘材料结构定义凹槽于该基本呈U形的绝缘材料结构的相互隔开的垂直取向的腿之间；
替代栅极结构，位于该基本呈U形的绝缘材料结构的该凹槽中并围绕该鳍片结构的部分；以及
栅极覆盖层，位于该替代栅极结构上方以及该基本呈U形的绝缘材料结构的该凹槽中。
14.如权利要求13所述的装置，其中，该基本呈U形的绝缘材料结构是包括单一材料的一体成型的结构。
15.如权利要求13所述的装置，其中，该基本呈U形的绝缘材料结构的底部是SOI衬底的绝缘埋层的部分，以及该基本呈U形的绝缘材料结构的直立腿包括位于该绝缘埋层的该部分上方的绝缘材料。
16.如权利要求13所述的装置，其中，该替代栅极结构包括包含高k绝缘材料的栅极绝缘层以及包含至少一金属层的栅极电极。
17.如权利要求13所述的装置，其中，在沿电流传输方向穿过该鳍片结构所作的该装置的剖视图中，该装置还包括位于该鳍片结构的上表面与该基本呈U形的绝缘材料结构所包含的绝缘材料的相互隔开部分之间的独立材料层的相互隔开部分。
18.如权利要求17所述的装置，其中，该独立材料层的该相互隔开部分是定义该鳍片结构的硬掩膜层的相互隔开部分。
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