CN106328540A - 半导体器件结构及其形成方法 - Google Patents

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Abstract

提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成介电层。介电层具有穿通介电层的沟槽。该方法包括在沟槽中形成栅极堆叠件。该方法包括在栅极堆叠件上方执行含氢等离子体工艺。该方法包括去除栅极堆叠件的顶部以形成被栅极堆叠件和介电层环绕的第一凹部。该方法包括在第一凹部中形成覆盖层以填充第一凹部。本发明还提供了半导体器件结构。

Description

半导体器件结构及其形成方法
相关申请的交叉参考
本申请要求2015年7月1日提交的第62/187,625号美国临时申请的权益，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多代IC。每一代都比前一代具有更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂度。
在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加而几何尺寸(即，可使用制造工艺创建的最小部件(或线))减小。这种缩小工艺通常通过增加生产效率和降低相关成本来提供利益。
然而，由于部件尺寸持续减小，所以制造工艺变得越来越难以执行。因此，存在以越来越小的尺寸形成可靠的半导体器件的挑战。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成介电层，所述介电层具有穿通所述介电层的沟槽；在所述沟槽中形成栅极堆叠件；在所述栅极堆叠件上方执行含氢等离子体工艺；去除所述栅极堆叠件的顶部以形成被所述栅极堆叠件和所述介电层环绕的第一凹部；以及在所述第一凹部中形成覆盖层。
根据本发明的另一方面，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成介电层，所述介电层具有穿通所述介电层的沟槽；在所述沟槽中形成栅极堆叠件，所述栅极堆叠件具有空隙；在所述栅极堆叠件上方执行含氢等离子体工艺以去除所述栅极堆叠件上方和所述空隙中的碳的残留物；去除所述栅极堆叠件的顶部以形成被所述栅极堆叠件和所述介电层环绕的第一凹部；以及在所述第一凹部中形成覆盖层以填充所述第一凹部和所述空隙。
根据本发明的又一方面，提供了一种半导体器件结构，包括：衬底；介电层，位于所述衬底上方，所述介电层具有穿通所述介电层的沟槽；栅极堆叠件，在所述沟槽中，其中，通过所述栅极堆叠件和所述介电层环绕凹部；以及所述凹部中的覆盖层，其中，所述栅极堆叠件具有与所述覆盖层相邻的第一含氢部分。
附图说明
当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1A是根据一些实施例的半导体器件结构的立体图。
图1B是根据一些实施例的图1A的半导体器件结构的顶视图。
图2A至图2N是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图3是根据一些实施例的图2N的半导体器件结构的立体图。
图4是根据一些实施例的半导体器件结构的截面图。
具体实施方式
以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。应该理解，可以在该方法之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换或删除所述的一些操作。
图1A是根据一些实施例的半导体器件结构100的立体图。图1B是根据一些实施例的图1A的半导体器件结构100的顶视图。图2A是示出根据一些实施例的沿着图1B中的截取线I-I’的半导体器件结构100的截面图。
如图1A、图1B和图2A所示，根据一些实施例提供了衬底10。衬底10包括半导体晶圆(诸如硅晶圆)或半导体晶圆的一部分。在一些实施例中，衬底110由包括晶体、多晶或非晶结构的硅或锗的元素半导体材料制成。
在一些其他实施例中，衬底110由化合物半导体(诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟)、合金半导体(诸如SiGe或GaAsP)或它们的组合制成。衬底110还可以包括多层半导体、绝缘体上半导体(SOI)(诸如绝缘体上硅或绝缘体上锗)或它们的组合。
此外，衬底110可以包括诸如掺杂区域、层间介电(ILD)层和/或导电部件的结构。此外，衬底110可进一步包括单个或多个材料层。例如，材料层可以包括硅层、介电层和/或掺杂多晶硅层。
如图1A、图1B和图2A所示，根据一些实施例，衬底110具有鳍结构112。在一些实施例中，通过图案化衬底110来形成鳍结构112。例如，鳍结构112的形成包括：形成上覆衬底110的具有开口(未示出)的图案化的光刻胶层；通过开口执行蚀刻工艺以去除衬底110的一部分；以及去除图案化的光刻胶层。蚀刻工艺包括反应离子蚀刻(RIE)或其他适当的工艺。
如图1A、图1B和图2A所示，根据一些实施例，隔离层120形成在衬底110上方并与鳍结构112相邻。根据一些实施例，隔离层120包括绝缘材料。绝缘材料包括氧化硅、氮化硅、氮氧化硅、另一种可应用材料或它们的组合。
根据一些实施例，隔离层120的形成包括：在衬底110上方形成隔离材料层(未示出)；以及对隔离材料层执行回蚀工艺以露出鳍结构112的顶部。根据一些实施例，回蚀工艺包括干蚀刻工艺。
如图1A、图1B和图2A所示，根据一些实施例，在鳍结构112上方形成伪栅极介电层130。根据一些实施例，伪栅极介电层130由氧化硅制成。根据一些实施例，伪栅极140形成在伪栅极介电层130上方。根据一些实施例，伪栅极140由多晶硅制成。
根据一些实施例，伪栅极介电层130和伪栅极140的形成包括：在隔离层120和鳍结构112上方沉积伪栅极介电材料层(未示出)；在伪栅极介电材料层上方沉积伪栅极材料层(未示出)；以及通过光刻工艺和蚀刻工艺图案化伪栅极材料层和伪栅极介电材料层。
根据一些实施例，使用化学汽相沉积工艺(CVD工艺)沉积伪栅极介电材料层。根据一些实施例，使用化学汽相沉积工艺沉积伪栅极材料层。
图2A至图2N是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的截面图。图3是根据一些实施例的图2N的半导体器件结构100的立体图。
在图2A的阶段之后，如图2B所示，根据一些实施例，在隔离层120上方沉积间隔件层150a以覆盖伪栅极介电层130和伪栅极140。间隔件层150a包括绝缘材料，诸如氧化硅或氮化硅。根据一些实施例，使用化学汽相沉积工艺来形成间隔件层150a。
如图2B和图2C所示，根据一些实施例，执行各向异性蚀刻工艺以去除间隔件层150a的一部分。根据一些实施例，保留在伪栅极140和伪栅极介电层130的侧壁上方的间隔件层150a形成间隔件150。
根据一些实施例，间隔件150被配置为将随后形成的栅极与其他器件电隔离并且被配置为在随后的离子注入工艺期间用作掩模层。根据一些实施例，各向异性蚀刻工艺包括干蚀刻工艺。
如图2C所示，根据一些实施例，在鳍结构112中形成重掺杂区域114。根据一些实施例，重掺杂区域114形成在被伪栅极140和间隔件150露出的鳍结构112中。
根据一些实施例，使用离子注入工艺来形成重掺杂区域114。根据一些实施例，离子注入工艺将伪栅极140和间隔件150用作离子注入掩模。根据一些实施例，执行离子注入工艺以在鳍结构112中引入p型杂质(例如，硼)或n型杂质(例如，磷)。
根据一些实施例，两个相邻的重掺杂区域114是重掺杂源极区域和重掺杂漏极区域。根据一些实施例，重掺杂区域114位于伪栅极140的两个相对侧。
此后，在一些实施例中(未示出)，根据一些实施例通过使用适当的工艺在重掺杂区域114中形成应激源。例如，适当的工艺包括用于去除部分鳍结构112的蚀刻工艺以及选择性外延生长(SEG)工艺。根据所得到FinFET器件的期望类型，形成向沟道区域施加压缩应力的应激源(诸如SiGe应激源)或者向沟道区域施加拉伸应力的应激源(诸如SiC应激源)。
如图2C所示，根据一些实施例，在衬底110上方形成蚀刻停止层160以覆盖重掺杂区域114。根据一些实施例，蚀刻停止层160进一步覆盖伪栅极140、间隔件150和隔离层120。根据一些实施例，蚀刻停止层160包括介电材料。根据一些实施例，蚀刻停止层160包括氮化硅。
如图2D所示，根据一些实施例，在蚀刻停止层160上方沉积介电层170。根据一些实施例，介电层170覆盖隔离层120、鳍结构112、伪栅极140和间隔件150。
根据一些实施例，介电层170包括氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅玻璃(FSG)、低k材料、多孔介电材料或它们的组合。根据一些实施例，使用CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合来沉积介电层170。
此后，如图2E所示，根据一些实施例，对介电层170执行平坦化工艺直到露出伪栅极140的顶面142为止。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。在执行平坦化工艺之后，介电层170具有基本平坦的表面来有利于随后的工艺步骤。
如图2F所示，根据一些实施例，去除伪栅极140。根据一些实施例，用于去除伪栅极140的去除工艺包括湿蚀刻工艺、干蚀刻工艺或它们的组合。在一些实施例中，还去除伪栅极介电层130。
根据一些实施例，在去除伪栅极140和伪栅极介电层130之后，在间隔件150之间形成沟槽T1。根据一些实施例，沟槽T1露出鳍结构112的一部分。根据一些实施例，沟槽T1具有大约10nm至大约35nm的范围内的宽度W1。根据一些实施例，宽度W1在大约15nm至大约35nm的范围内。
如图2G所示，根据一些实施例，栅极介电层180形成在沟槽T1的底面B1上方。根据一些实施例，栅极介电层180被进一步形成在沟槽T1的内壁S1、介电层170的上表面172和间隔件150上方。
栅极介电层180包括介电材料，诸如高介电常数(高k)材料。高k材料包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、其他适当的高k介电材料或它们的组合。
根据一些实施例，高k材料由金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的材料或它们的组合来制成。
根据一些实施例，通过任何适当的工艺(诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、溅射、镀、其他适当的工工艺或它们的组合)来沉积栅极介电层180。在一些实施例中，栅极介电层180需要进一步退火。
在形成栅极介电层180之前，可以在鳍结构112上方形成中间介电层(未示出)。中间介电层包括适当的介电材料，诸如氧化硅、硅酸铪、氮氧化硅或它们的组合。
如图2G所示，根据一些实施例，在栅极介电层180上方沉积功函层190。功函层190提供用于晶体管的期望功函，以增强器件性能，包括提高阈值电压。
在形成N型FinFET的实施例中，功函层190可以是能够提供适合于器件的功函值(诸如等于或小于大约4.5eV)的n型金属。根据一些实施例，n型金属包括金属、金属碳化物、金属氮化物或它们的组合。例如，n型金属由钽、氮化钽或它们的组合制成。
另一方面，在形成P型FinFET的实施例中，功函层190可以是能够提供适合于器件的功函值(诸如等于或大于大约4.8eV)的p型金属。根据一些实施例，p型金属包括金属、金属碳化物、金属氮化物、其他适当的材料或它们的组合。
例如，p型金属由钛、氮化钛、其他适当的材料或它们的组合制成。根据一些实施例，功函层190包括铝、钛、或它们的组合。根据一些实施例，使用PVD工艺、CVD工艺、ALD工艺、镀工艺、其他适当的方法或它们的组合来沉积功函层190。
如图2H所示，根据一些实施例，在功函层190上方沉积栅电极层210(也称为金属栅电极层)以填充沟槽T1。在一些实施例中，栅电极层210在沟槽T1中具有空隙212。根据一些实施例，空隙212是封闭空隙。根据一些实施例，栅电极层210包括适当的金属材料，诸如铝、钨、金、铂、钴、另一种适当的金属、它们的合金或它们的组合。
根据一些实施例，沉积工艺包括原子层沉积(ALD)工艺和化学汽相沉积(CVD)工艺。在一些其他实施例中，使用PVD工艺、镀工艺等或它们的组合来沉积栅电极层210。
如图2I所示，根据一些实施例，去除沟槽T1外部的栅电极层210、功函层190和栅极介电层180。根据一些实施例，保留在沟槽T1中的栅电极层210和功函层190一起形成栅极堆叠件G1。
根据一些实施例，通过去除工艺开放空隙212。根据一些实施例，去除工艺包括执行平坦化工艺。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。
根据一些实施例，在平坦化工艺之后，在栅电极层210、功函层190、栅极介电层180、蚀刻停止层160和介电层170的顶面214、192、182、162和172上方形成平坦化工艺的残留物R。根据一些实施例，残留物R来自于栅电极层210、功函层190、栅极介电层180和平坦化工艺中使用的抛光液。
根据一些实施例，残留物R包括栅电极层210、功函层190、栅极介电层180和抛光液的材料。根据一些实施例，抛光液包括碳、诸如聚合物材料。根据一些实施例，残留物R包括钨、铝、金、铂、钴和/或碳(来自抛光液)。
根据一些实施例，残留物R的一部分在空隙212中。根据一些实施例，残留物R的一部分扩散到栅电极层210和功函层190中。由于金属和碳之间的蚀刻选择率较高，所以碳的残留物R可以阻碍随后对栅电极层210和功函层190所执行的蚀刻工艺。
如图2J所示，根据一些实施例，执行清洁工艺以去除栅电极层210、功函层190和栅极介电层180的顶部的残留物R。根据一些实施例，在清洁工艺之后，在间隔件150和栅极堆叠件G1之间形成凹部152。根据一些实施例，凹部152被间隔件150(或介电层170)和栅极堆叠件G1环绕。根据一些实施例，凹部152连接至空隙212。
根据一些实施例，清洁工艺去除顶面214、192、182、162和172上方的残留物R和空隙212中的残留物R。因此，根据一些实施例，清洁工艺帮助随后执行的去除工艺，以用于去除栅电极层210和功函层190中的残留物R。在清洁工艺之后，扩散到栅电极层210和功函层190中的残留物R和/或空隙212中的部分残留物R可以保留。
由于清洁工艺去除了栅电极层210的顶部，所以清洁工艺可以放大空隙212的开口212a并减小空隙212的深度D3。因此，根据一些实施例，清洁工艺帮助随后执行的用于去除空隙212中的残留物R的去除工艺。
根据一些实施例，凹部152具有大约5nm至大约30nm的深度D1。根据一些实施例，深度D1与沟槽T1的深度D2的比率在大约0.08至大约0.5的范围内。如果比率(D1/D2)小于0.08，则空隙212的开口212a太小而不能去除空隙212中的残留物R。如果比率(D1/D2)大于0.5，则栅极堆叠件G1的厚度太小而不能执行随后的工艺。
根据一些实施例，清洁工艺包括回蚀工艺。根据一些实施例，回蚀工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，等离子体蚀刻工艺使用包括氟和/或氯的工艺气体。
如图2K所示，根据一些实施例，对栅电极层210、功函层190、栅极介电层180、间隔件150、蚀刻停止层160和介电层170执行含氢等离子体工艺P。根据一些实施例，含氢等离子体工艺P使用包括H2的工艺气体。
因此，根据一些实施例，在含氢等离子体工艺P之后，利用氢原子H注入栅电极层210、功函层190、栅极介电层180、间隔件150、蚀刻停止层160和介电层170的上部216、194、184、154、164和174。根据一些实施例，上部216、194、184、154、164和174还称为栅电极层210、功函层190、栅极介电层180、间隔件150、蚀刻停止层160和介电层170的含氢部分216、194、184、154、164和174。
根据一些实施例，工艺气体还包括N2。因此，根据一些实施例，在含氢等离子体工艺P之后，进一步利用氮原子注入含氢部分216、194、184、154、164和174。
根据一些实施例，在含氢等离子体工艺P中，氢原子H透入栅电极层210和功函层190并且被注入空隙212。因此，氢原子H与栅电极层210、功函层190和空隙212中的碳的残留物R进行反应以使碳的残留物R挥发成为气态碳氢化合物(诸如CH4)。
结果，根据一些实施例，通过含氢等离子体工艺P减少了空隙212、栅电极层210和功函层190中的碳的残留物。因此，含氢等离子体工艺P帮助随后对栅电极层210和功函层190执行的蚀刻工艺。
此外，由于图2J的清洁工艺使用包括氯的工艺气体，所以氯原子(未示出)可以在栅电极层210和功函层190中。氢原子H与氯原子发生反应以使氯原子挥发成为气态氯化合物(诸如HCl)，其减少了由氯原子所引起的栅电极层210和功函层190中的缺陷。因此，根据一些实施例，含氢等离子体工艺P提高了栅电极层210和功函层190的电特性以及可靠性。
根据一些实施例，在大约200℃至大约400℃的范围内的处理温度下执行含氢等离子体工艺P。如果处理温度范围低于200℃，则氢原子H不能用于将碳的残留物R挥发成为气态碳氢化合物。如果处理温度范围高于400℃，则处理温度可能会影响(或损害)半导体器件结构100的层。
如图2L所示，根据一些实施例，去除沟槽T1中的栅极介电层180、功函层190和栅电极层210的顶部。根据一些实施例，栅极堆叠件G1具有厚度TH1。
根据一些实施例，栅电极层210和功函层190的含氢部分216和194一起形成栅极堆叠件G1的含氢部分U。根据一些实施例，含氢部分U具有厚度TH2。在一些实施例中，厚度TH2与厚度TH1的比率在大约0.3至大约0.5的范围内。
在一些实施例中，第一含氢部分U中的氢原子H的第一浓度大于栅极堆叠件G1的下部L中的氢原子H的第二浓度。在一些实施例中，第一浓度与第二浓度的比率在大约2至100的范围内。
根据一些实施例，去除工艺包括蚀刻工艺。根据一些实施例，蚀刻工艺包括各向异性蚀刻工艺，诸如干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，等离子体蚀刻工艺使用包括氟和/或氯的工艺气体。
根据一些实施例，由于清洁工艺去除了残留物R(如图2J所示)，所以清洁工艺提高了图2L的去除工艺的产量。由于栅极堆叠件G1中碳的残留物R被含氢等离子体工艺P去除(如图2K所示)，所以含氢等离子体工艺P可以改善栅极堆叠件G1的电特性以及图2L的功函层190和/或栅电极层210的蚀刻。
如图2M所示，根据一些实施例，覆盖层220形成在栅极堆叠件G1上方以填充凹部152和空隙212。根据一些实施例，覆盖层220覆盖栅极堆叠件G1、间隔件150、蚀刻停止层160和介电层170。根据一些实施例，覆盖层220包括绝缘材料。
根据一些实施例，覆盖层220和介电层170由不同材料制成。根据一些实施例，覆盖层220包括氮化硅。覆盖层220通过CVD工艺、PVD工艺或另一种适当的工艺来形成。根据一些实施例，覆盖层220被配置为保护接触件以防止与栅极堆叠件G1短路。
如图2N和图3所示，根据一些实施例，去除凹部152外部的覆盖层220。根据一些实施例，去除工艺包括执行平坦化工艺。根据一些实施例，平坦化工艺包括化学机械抛光(CMP)工艺。根据一些实施例，在平坦化工艺之后，覆盖层220的顶面222、蚀刻停止层160的顶面和介电层170的顶面172相互对齐。
根据一些实施例，栅极堆叠件G1的含氢部分U在覆盖层220下方并与其相邻。根据一些实施例，含氢部分U在下部L和覆盖层220之间。根据一些实施例，空隙212在含氢部分U中。根据一些实施例，覆盖层220填充到空隙212中。根据一些实施例，介电层170的含氢部分174环绕覆盖层220。根据一些实施例，含氢部分U和174均包含氮原子和氢原子。
根据一些实施例，栅极堆叠件G1包含少于10mol％的碳。根据一些实施例，栅极堆叠件G1包含从大约0.01mol％的碳到大约9mol％的碳。如果栅极堆叠件G1包含大于10mol％的碳，则会对栅极堆叠件的电特性产生不利的影响。
根据一些实施例，栅极堆叠件G1包含少于2mol％的氯。根据一些实施例，栅极堆叠件G1包含大约0.01mol％的氯到大约1.5mol％的氯。如果栅极堆叠件包含大于2mol％的氯，则会对栅极堆叠件的电特性产生不利的影响。
图4是根据一些实施例的半导体器件结构的截面图。图1A至图3的方法可以在衬底110上方形成多于一个的栅极堆叠件。例如，如图4所示，根据一些实施例，栅极堆叠件G2被形成为与栅极堆叠件G1相邻。
在一些实施例中，间隔件150环绕栅极堆叠件G2。在一些实施例中，栅极介电层180形成在栅极堆叠件G2与衬底110之间以及栅极堆叠件G2与间隔件150之间。在一些实施例中，蚀刻停止层160覆盖间隔件150。在一些实施例中，沟槽T2形成在间隔件150之间，并且栅极堆叠件G2在沟槽T2中。在一些实施例中，沟槽T2的宽度W2大于沟槽T1的宽度W1。在一些实施例中，宽度W2与宽度W1之间的差在大约2nm至大约10nm的范围内。
清洁工艺和含氢等离子体工艺减少了碳的残留物，从而防止碳的残留物阻塞窄沟槽T1并阻碍栅极堆叠件G1上的蚀刻工艺。因此，根据一些实施例，图2L的去除工艺去除了栅极介电层180、功函层190和栅电极层210的顶部，它们随后在图4的窄沟槽T1和宽沟槽T2中基本相等。结果，窄沟槽T1中的覆盖层220具有足够的厚度来保护接触件以防止与栅极堆叠件G1短路。
根据一些实施例，提供了半导体器件结构及其形成方法。在用于形成栅极堆叠件的平坦化工艺之后，(用于形成半导体器件结构的)方法执行清洁工艺来去除由平坦化工艺产生的残留物并去除栅极堆叠件的顶部。清洁工艺可以放大形成在栅极堆叠件中的空隙的开口并减小空隙的深度，从而帮助在随后工艺中去除空隙中的残留物。
此后，方法执行含氢等离子体工艺以使碳的残留物挥发成为气态碳氢化合物，从而减少碳的残留物，尤其是空隙和栅极堆叠件中的残留物。因此，含氢等离子体工艺帮助随后对栅极堆叠件所执行的蚀刻工艺。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成介电层。介电层具有穿通介电层的沟槽。方法包括在沟槽中形成栅极堆叠件。方法包括在栅极堆叠件上方执行含氢等离子体工艺。方法包括去除栅极堆叠件的顶部以形成被栅极堆叠件和介电层环绕的第一凹部。方法包括在第一凹部中形成覆盖层。
优选地，用于形成半导体器件结构的方法还包括：在所述含氢等离子体工艺之前，执行清洁工艺以去除所述栅极堆叠件的一部分，从而形成被所述栅极堆叠件和所述介电层环绕的第二凹部。
优选地，在用于形成半导体器件结构的方法中，所述清洁工艺包括干蚀刻工艺。
优选地，在用于形成半导体器件结构的方法中，所述栅极堆叠件的形成包括：在所述介电层上方和所述沟槽中形成功函层；在所述功函层上方形成栅电极层；以及执行平坦化工艺以去除所述沟槽外部的所述功函层和所述栅电极层。
优选地，在用于形成半导体器件结构的方法中，所述含氢等离子体工艺将氢原子注入到所述栅极堆叠件的上部中。
优选地，在用于形成半导体器件结构的方法中，在所述含氢等离子体工艺期间，所述氢原子与所述栅极堆叠件上方或中的碳的残留物进行反应以使所述残留物挥发成为气态碳氢化合物。
优选地，在用于形成半导体器件结构的方法中，所述含氢等离子体工艺将氢原子注入到所述介电层的上部中。
优选地，在用于形成半导体器件结构的方法中，所述含氢等离子体工艺使用包括氮的工艺气体，并且在所述含氢等离子体工艺期间利用氮原子注入所述栅极堆叠件的上部。
根据一些实施例，提供了用于形成半导体器件结构的方法。该方法包括在衬底上方形成介电层。介电层具有穿通介电层的沟槽。方法包括在沟槽中形成栅极堆叠件。栅极堆叠件具有空隙。方法包括在栅极堆叠件上方执行含氢等离子体工艺以去除栅极堆叠件上方和空隙中的碳的残留物。方法包括去除栅极堆叠件的顶部以形成被栅极堆叠件和介电层所环绕的第一凹部。方法包括在第一凹部中形成覆盖层以填充第一凹部和空隙。
优选地，用于形成半导体器件结构的方法还包括：在所述含氢等离子体工艺之前，执行清洁工艺以去除所述栅极堆叠件的一部分，从而形成被所述栅极堆叠件和所述介电层环绕的第二凹部，所述第二凹部连接至所述空隙。
优选地，在用于形成半导体器件结构的方法中，所述清洁工艺放大所述空隙的开口。
优选地，在用于形成半导体器件结构的方法中，所述含氢等离子体工艺将氢原子注入到所述栅极堆叠件的上部中，并且所述空隙在所述上部中。
优选地，在用于形成半导体器件结构的方法中，所述含氢等离子体工艺将氢原子注入到所述介电层的上部中。
优选地，在用于形成半导体器件结构的方法中，所述含氢等离子体工艺使用包括氮的工艺气体，并且在所述含氢等离子体工艺期间利用氮原子注入所述栅极堆叠件的上部。
优选地，在用于形成半导体器件结构的方法中，所述覆盖层和所述介电层由不同的材料制成。根据一些实施例，提供了一种半导体器件结构。该半导体器件结构包括衬底。半导体器件结构包括位于衬底上方的介电层。介电层具有穿通介电层的沟槽。半导体器件结构包括位于沟槽中的栅极堆叠件。凹部被栅极堆叠件和介电层环绕。半导体器件结构包括位于凹部中的覆盖层。栅极堆叠件具有与覆盖层相邻的第一含氢部分。
优选地，在半导体器件结构中，所述介电层具有环绕所述覆盖层的第二含氢部分。
优选地，在半导体器件结构中，所述第一含氢部分具有空隙，并且所述覆盖层被填充到所述空隙中。
优选地，在半导体器件结构中，所述栅极堆叠件包含小于10mol％的碳。
优选地，在半导体器件结构中，所述第一含氢部分包含氮原子。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成介电层，所述介电层具有穿通所述介电层的沟槽；
在所述沟槽中形成栅极堆叠件；
在所述栅极堆叠件上方执行含氢等离子体工艺；
去除所述栅极堆叠件的顶部以形成被所述栅极堆叠件和所述介电层环绕的第一凹部；以及
在所述第一凹部中形成覆盖层。
2.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在所述含氢等离子体工艺之前，执行清洁工艺以去除所述栅极堆叠件的一部分，从而形成被所述栅极堆叠件和所述介电层环绕的第二凹部。
3.根据权利要求2所述的用于形成半导体器件结构的方法，其中，所述清洁工艺包括干蚀刻工艺。
4.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述栅极堆叠件的形成包括：
在所述介电层上方和所述沟槽中形成功函层；
在所述功函层上方形成栅电极层；以及
执行平坦化工艺以去除所述沟槽外部的所述功函层和所述栅电极层。
5.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述含氢等离子体工艺将氢原子注入到所述栅极堆叠件的上部中。
6.根据权利要求5所述的用于形成半导体器件结构的方法，其中，在所述含氢等离子体工艺期间，所述氢原子与所述栅极堆叠件上方或中的碳的残留物进行反应以使所述残留物挥发成为气态碳氢化合物。
7.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述含氢等离子体工艺将氢原子注入到所述介电层的上部中。
8.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述含氢等离子体工艺使用包括氮的工艺气体，并且在所述含氢等离子体工艺期间利用氮原子注入所述栅极堆叠件的上部。
9.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成介电层，所述介电层具有穿通所述介电层的沟槽；
在所述沟槽中形成栅极堆叠件，所述栅极堆叠件具有空隙；
在所述栅极堆叠件上方执行含氢等离子体工艺以去除所述栅极堆叠件上方和所述空隙中的碳的残留物；
去除所述栅极堆叠件的顶部以形成被所述栅极堆叠件和所述介电层环绕的第一凹部；以及
在所述第一凹部中形成覆盖层以填充所述第一凹部和所述空隙。
10.一种半导体器件结构，包括：
衬底；
介电层，位于所述衬底上方，所述介电层具有穿通所述介电层的沟槽；
栅极堆叠件，在所述沟槽中，其中，通过所述栅极堆叠件和所述介电层环绕凹部；以及
所述凹部中的覆盖层，其中，所述栅极堆叠件具有与所述覆盖层相邻的第一含氢部分。
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