KR20040068990A - 기판 처리 방법 및 반도체 장치의 제조 방법 - Google Patents

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마쓰야마세이지
사사키마사루
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Abstract

반도체 소자가 형성된 전자 디바이스용 기판을 수소 라디칼(중수소 포함 라디칼)에 대하여 폭로하는 기판 처리 방법에 있어서, 평면 안테나에 마이크로파를 방사함으로써 형성되는 플라즈마에 의해, 상기 수소 라디칼을 여기한다.

Description

기판 처리 방법 및 반도체 장치의 제조 방법{SUBSTRATE TREATING METHOD AND PRODUCTION METHOD FOR SEMICONDUCTOR DEVICE}
반도체 장치의 제조 공정에 있어서는, 여러 가지 반도체 장치가 형성된 전자 디바이스용 기판을 수소 분위기 중에서 열처리하는 수소 신터 처리가 불가결하다. 이러한 수소 신터 처리를 함으로써, 예컨대 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)에 있어서는 채널 기판과 게이트 절연막과의 계면 영역에 존재하는 댕글링 결합이 수소 라디칼에 의해 종단되고, 이러한 댕글링 결합에 전하가 포획됨에 의한 반도체 장치의 전기 특성의 악화가 억제된다.
수소 신터 처리가 이용되는 반도체 장치는 다양하게 존재하지만, 구체적인 예로서는 고속 동작이 요구되는 논리 디바이스나, 전극간 절연막으로서 고유전율 물질(High-k)이 이용되는 DRAM으로 대표되는 메모리 디바이스, 유리 기판 상에 작성되는 박막 트랜지스터(TFT : Thin Film Transistor) 등이 있다. 이하에 이들 반도체 장치가 수소 신터를 필요로 하는 이유를 해설한다.
최근, 논리 디바이스의 고속화를 목표로 하여, Si 웨이퍼 상에 성막된 SiGe(실리콘게르마늄) 결정막을 기판으로서 이용한 MOSFET의 개발이 이루어지고 있다. SiGe 결정막을 채널층에 이용함으로써 p 채널의 이동도가 상승하는 점에서, 고속의 MOSFET의 실현이 기대되고 있다.
이 구조를 이용하는 경우, SiGe 결정막 상에 게이트 절연막으로서 산화막을 형성해야 하지만, 열 산화에 의한 게이트 산화막을 형성하면 SiO2와 GeO2의 혼재층이 형성되어 버려, 순수한 SiO2막과 비교하여 절연 특성이 악화된다. 그래서 저온에서 산화막의 형성이 가능한 CVD(Chemical Vapor Deposition)법이나 플라즈마 산화에 의한 산화막 형성 등이 시도되고 있다. 이들 산화막의 절연 특성은 SiO2과 GeO2의 혼재층보다도 우수하지만, 순수한 열 산화막과 비교한 경우에 절연 특성이 뒤떨어지기 때문에, 실용화에 견딜 수 있는 동작 특성은 얻지 못하고 있다(T. Nagai, X. Chen, S. K. Banerjee, "Improving SiO2/SiGe interface of SiGe p-metal-oxide-silicon field-effect transistors using water vapor annealing", Applied Physics Letters, volume 80, Number 10, pp. 1773-1775; D. Tchikatilov, Y. F. Yang and E. S, Yang, Applied Physics Letters, vol. 69, Number 17, pp. 2578-2580).
한편, DRAM의 메모리 셀에 사용되는 전극간 절연막으로서는 Ta2O5등의 고유전율 물질(Hing-k)이 이용되고 있지만, 다량의 수소 라디칼이 존재하는 조건하에서이들 고유전율 물질을 포함하는 반도체 장치의 처리(에칭이나 수소 신터 처리)가 이루어지면, 누설 전류의 증대, 유전률의 저하와 같은 특성 악화가 생기기 쉽다[치쿠네노부히로(筑根敦弘), 「Cu 다마신(상감) 형성 프로세스」 제8회 반도체 프로세스 심포지움, 1999년 9월 20일, 21일, pp. 71-79].
또한 TFT는 유리 기판 상에 형성되기 때문에, 400℃ 이하의 저온에서의 처리가 필수이다. 그러나, 이러한 온도 영역에서 양호한 특성을 갖는 산화막을 열산화에 의해 형성하는 것은 불가능하며, 현재는 CVD법이나 플라즈마산화법에 의해 형성된 산화막을 게이트 절연막으로서 이용하고 있다. 그러나, 이들 방법으로 제작된 산화막의 절연 특성은 열산화막과 비교하면 크게 뒤떨어져, 누설 전류의 증대에 기인한 소비 전력의 증가 등의 문제가 생기며, 저소비 전력이 요구되는 휴대단말에의 응용에 지장을 초래한다(N. Sano, M. Sekiya. M. Hara, A. Kohno and T. Sameshima, "Improvement of SiO2/Si interface by low-temperature annealing in wet atmosphere" Applied Physics Letters, volume 66, Number 16. pp. 2107-2109).
이들 게이트 절연막의 특성을 향상시키기 위해서, 열처리에 의한 수소 신터 처리가 이용되어 왔다. 그러나, 열처리에 의해 수소 라디칼을 발생시키고자 하면 450℃ 이상의 고온이 필요하게 되기 때문에, 저온 프로세스가 필수적인 SiGe 기판이나 TFT에의 응용은 곤란하게 된다. 또한, 열처리에 의한 수소 신터를 이용하는 경우, 수소 라디칼은 주로 온도에 의해서 제어되지만, DRAM과 같이 열에 강한물질(열 안정성이 높은 물질)과 열에 약한 물질(열 안정성이 낮은 물질)이 혼재된 반도체 장치 형성에 있어서는, 최적의 프로세스를 확립하는 것은 곤란하다. 또한 DRAM의 전극간 절연막으로서 이용되고 있는 High-k 물질은 차세대의 게이트 절연막으로서도 유망하지만, 이들 물질은 성막후에 고온 처리를 실시함으로써 결정화나 실리콘과 반응함에 의한 산화막 두께의 증대 등의 문제를 안고 있기 때문에, 열에 의한 수소 신터 처리를 High-k 게이트 절연막을 탑재한 반도체 장치에 이용하는 것은 곤란하다는 것이 예상된다.
이들 결점을 보충하는 프로세스로서 기판 온도 300℃ 정도의 H2O 분위기하에서 어닐링을 실시하는 웨트 어닐링이 제안되어 있지만(Nagai, et al., op cit, Tchikatilov et al., op cit., Sano, et al., op cit.), 어닐링 시간이 3시간 정도로 길기 때문에, 양산에 이용하는 것은 곤란하다고 생각된다.
그래서, 가장 유력한 수소 라디칼 형성 방법으로서, 400℃이하의 저온에서 수소 라디칼을 용이하게 형성, 제어할 수 있는 플라즈마를 이용하는 방법이 주목받고 있다. 플라즈마를 이용한 수소 라디칼 형성은 이미 다수 보고되어 있는데, 이들 플라즈마는 클리닝을 목적으로 하여 개발된 수법으로(Kotaro, Miyatani, Kenichi Nishizawa, Yasuo Kobayashi and Yoshihide Tada, "A New Plasma Dry Cleaning Method Applided to Contact and Gate Pre Cleaning", Extended Abstracts of Solid State Devices and Materials, 2002, pp. 196-197, Y. Aoki, S. Aoyama, H. Uetake, K. Morizuka and T. Ohmi, "In situ substrate surface cleaning by low-energy ion bombardment for high quality thin film formation", J. Vac. Sci. Technol. A 11(2), Mr/Apr 1993, pp. 307-313), 높은 전자 온도에 기인한 플라즈마 손상이나 대면적화가 곤란한 등의 문제를 안고 있다.
이에 대하여, 최근, 게이트 절연막 형성을 목적으로 한 플라즈마 처리 방법으로서 평면 안테나와 마이크로파를 이용한 플라즈마 형성 방법이 제안되어 있다.
이 방법에서는 He, Ne, Ar, Kr, Xe 등의 희가스를 산소 혹은 질소를 포함하는 가스와 함께 피처리 기판의 상부에 설치된 링형의 샤워 플레이트로부터 처리 기판과 샤워 플레이트 사이의 공간에 공급한다. 이러한 샤워 플레이트의 상부에 설치된 평면 안테나 부재(슬롯 플레인 안테나; SPA)의 배후에서 마이크로파를 조사함으로써, 안테나를 통해 마이크로파를 도입한다. 이 마이크로파를 이용하여 상기 공간에 있어서 희가스를 플라즈마 여기하고, 이에 따라 산소를 포함하는 가스나 질소를 포함하는 가스의 라디칼, 예컨대 산소 라디칼 O*이나 질소 라디칼 N*을 형성하여, 실리콘 기판 표면을 산화 혹은 질화하는 기술이 제안되어 있다.
이 방법에 의해서 형성된 플라즈마는 전자 밀도가 높기 때문에 낮은 기판 처리 온도에서도 다량의 라디칼이 생성된다. 또한 전자 온도가 낮기 때문에, 다른 플라즈마 형성 방법에서 문제가 되는 플라즈마 손상이 낮다. 더욱이, 평면 안테나를 전파한 마이크로파가 플라즈마를 대면적에 있어서 균일하게 형성하기 위해서, 300 mm 지름의 웨이퍼나 대형 TFT 표시 장치용 기판 등의 대면적 기판에의 응용이라는 점에서도 우수하다는 것이 보고되어 있다(Katsuyuki Sekine, Yuji Saito, MasakiHirayama and Tadahiro Ohmi, J. Vac. Sci. Technol. A 17(5), Sep/Oct 1999, pp. 3219-3133, Takuya Sugawara, Toshio Nakanishi, Mararu Sasaki, Shigenori Ozaki, Yoshihide Tada, "Characterization of Ultra Thin Oxynitride Formed by Radical Nitridation with Slot Plane Antenna Plasma", Extended Abstracts of Solid State Devices and Materials, 2002, pp. 714-715).
이러한 기술을 사용함으로써, 전자 디바이스용 기판 표면을 400℃ 이하의 낮은 기판 온도라도 직접 산화 혹은 질화 처리하는 것이 가능하게 되고 있다. 이 기술은 전술한 저온 산화막 형성에 응용할 수 있음은 물론이고, 수소 신터를 목적으로 한 수소 라디칼 형성 방법으로서 이용하는 것도 유망하다.
도 1a 내지 도 1h는 본 발명에 의한 수소 신터 공정의 대표적 응용예로서, n형 MOSFET의 제조 공정을 도시하고, 또 도 2는 본 발명에 사용되는 수소 라디칼 형성 장치인 마이크로파와 평면 안테나를 이용한 플라즈마 형성 장치의 한 형태를 도시한다.
처음에 도 2를 참조하면, 마이크로파 플라즈마 처리 장치(10)는 피처리 기판(W)을 유지하는 기판 유지대(12)가 형성된 처리 용기(11)를 지니고, 처리 용기(11)는 배기 포트(11A)에서 배기된다.
상기 처리 용기(11) 상에는 상기 기판 유지대(12) 상의 피처리 기판(W)에 대응하여 개구부가 형성되어 있고, 상기 개구부는 알루미나 등의 저손실 세라믹으로 이루어지는 커버 플레이트(13)에 의해 막혀 있다. 또한 커버 플레이트(13) 아래에는, 상기 피처리 기판(W)에 대면하도록, 가스 도입로와 이것에 연통하는 다수의 노즐 개구부를 형성한, 알루미나 등의 저손실 세라믹으로 이루어지는 샤워 플레이트(14)가 형성되어 있다.
상기 커버 플레이트(13) 및 샤워 플레이트(14)는 마이크로파 창을 형성하고, 상기 커버 플레이트(14)의 외측에는, 레이디얼 라인 슬롯 안테나 혹은 혼 안테나 등의 마이크로파 안테나(15)가 형성되어 있다.
동작시에는, 상기 처리 용기(11) 내부의 처리 공간은 상기 배기 포트(11A)를 통해 배기함으로써 소정의 처리압으로 설정되고, 상기 샤워 플레이트(14)로부터 아르곤이나 Kr 등의 불활성 가스와 함께, 전술한 게이트 절연막 형성을 목적으로 한 플라즈마 처리 방법에서는 산소를 포함한 가스가 도입된다. 한편, 후에 설명하는 것과 같이, 본 발명에서 제안하는 수소 라디칼 생성을 목적으로 한 플라즈마 처리 방법에서는, 불활성 가스와 함께 도입되는 가스로서, 수소 가스가 적합하게 이용된다.
또한 상기 안테나(15) 상부로부터 주파수가 수 ㎓인 마이크로파를 조사한다. 조사된 마이크로파는 안테나를 직경 방향으로 전파하여, 안테나 하부로 방사되고, 커버 플레이트(13)를 등화하여 처리 용기(11) 중에 도입된다. 이 때, 마이크로파가 안테나를 통해 도입되고 있기 위해서 고밀도, 저전자 온도의 플라즈마가 발생하고, 또한 이 플라즈마는 안테나 면적에 비례한 광범위한 영역에서 균일한 분포로 된다. 따라서, 도 2의 기판 처리 장치를 이용함으로써 300 ㎜ 지름 웨이퍼나 대형 TFT 표시용 기판 등의 대면적 처리가 가능하게 되고, 또한 플라즈마의 전자 온도가 낮기 때문에, 피처리 기판(W)이나 처리 용기(11) 내벽의 손상을 피할 수 있다. 또한, 형성된 라디칼은 피처리 기판(W)의 표면을 따라서 직경 방향으로 흘러, 신속하게 배기되기 때문에, 라디칼의 재결합이 억제되어, 효율적이고 매우 한결같은 기판 처리가 600℃ 이하의 저온에 있어서 가능하게 된다.
다음에 도 1a 내지 도 1h를 참조하면, 도 1a의 공정에서는 기판에 비저항이 1∼30Ω㎝인 (100)면방위를 갖는 p형의 실리콘 기판(21)을 이용하여, 상기 실리콘 기판(21) 상에 STI 혹은 LOCOS 공정에 의해 소자 분리 구조(21S)를 형성한다. 또한 상기 소자 분리 구조(21S)에 의해 구획되는 소자 영역(21C) 중에는 붕소(B)에 의한 채널 도핑이 실시된다. 도 1a의 공정에서는, 상기 실리콘 기판(21)의 표면에는, 후에 실행되는 게이트 절연막 형성 공정의 예비 공정으로서 희생 산화막(20)이 형성되어 있다.
이어서 도 1b의 공정에서는, APM(암모니아와 과산화수소와 순수한 물의 혼합액)와 HPM(염산, 과산화수소수 및 순수한 물의 혼합액)과 DHF(불산과 순수한 물의 혼합액)을 조합한 RCA 세정을 사용하여, 도 1a의 구조에 대하여 게이트 절연막 성막전 세정이 이루어져, 상기 희생 산화막(20)이 금속이나 유기물, 파티클 등의 오염 요소와 함께 제거되어, 신선한 실리콘 기판(21)의 표면이 노출된다. 이 공정에서는 필요에 따라서 SPM(황산과 과산화수소수의 혼합액), 오존수, FPM(불산과 과산화수소수와 순수한 물의 혼합액), 염산수(염산과 순수한 물의 혼합액), 유기 알칼리 등을 사용하는 경우도 있다.
다음에 도 1c의 공정에서 상기 실리콘 기판(21)의 표면 상에 게이트 산화막(22)이 형성된다. 예컨대 도 1b의 RCA 세정이 이루어진 기판을 850℃의 온도로 유지하여, 700 ㎩의 압력하, H2/O2가스 유량비가 100/700 SCCM인 분위기하에서 2분간의 산화 처리를 행함으로써 2 ㎚ 정도 막 두께의 열산화막이 상기 게이트 산화막(22)으로서 형성된다.
다음에 도 1d의 공정에서 도 1c의 게이트 산화막(22) 상에 게이트 전극을 구성하는 폴리실리콘막(23)이 CVD법에 의해 퇴적된다. 예컨대 상기 게이트 산화막(22)이 형성된 실리콘 기판(21)을 620℃의 온도로 유지하여, 실란 가스를 30 ㎩의 압력하에서 도입함으로써 상기 게이트 산화막(22) 상에 폴리실리콘막(23)이 150 ㎚의 막 두께로 형성된다.
그 후, 도 1e의 공정에 있어서 상기 폴리실리콘막(23)을 레지스트 프로세스에 의해 패터닝함으로써 상기 실리콘 기판(21) 상에 게이트 전극 패턴(23A) 및 게이트 산화막 패턴(22A)를 형성하고, 또한 도 1f의 공정에 있어서 상기 소자 영역(21C) 중에 As나 P 등, p형 불순물 원소의 이온 주입을 하고, 계속해서 열처리에 의해 주입된 불순물 원소의 활성화를 행함으로써 상기 실리콘 기판(21) 중에 상기 게이트 전극(23A)의 양측에 소스 영역 혹은 드레인 영역이 되는 n형 확산 영역(21A, 21B)을 형성한다.
또한 도 1g의 공정에 있어서 도 1f의 구조 상에 상기 게이트 전극(23A)을 덮도록 TEOS 등의 저유전율 막으로 이루어지는 층간 절연막(24)을 형성하고, 또한 상기 층간 절연막(23) 중에 상기 확산 영역(21A, 21B) 및 게이트 전극(23A)을 노출하는 컨택트 홀을 각각 선택 에칭에 의해 형성하며, 또한 상기 컨택트 홀을 사선으로 나타내는 전극 재료에 의해 충전함으로써 원하는 MOSFET를 얻을 수 있다.
그런데 도 1g의 MOSFET 형성에는 선택 에칭이나 레지스트 제거 공정에서 사용되는 애싱 공정에 있어서 플라즈마 처리가 사용된다. 그러나, 이러한 플라즈마 처리에 의해, 게이트 산화막(22)과 실리콘 기판(21)의 계면 근방에 있어서 계면 준위의 증가 등, MOSFET의 특성 악화가 생기는 경우가 있다. 이 때문에, 종래의 반도체 장치의 제조 공정에서는 얻어진 도 1g에 도시하는 반도체 구조에 대하여 수소 신터 처리를 하고 있다.
도 3은 도 1e와 같은 식의 구조를 갖는 n형 MOS 커패시터의 C-V 특성을 도시한다. 다만 도 3에서, 종축은 p형 실리콘 기판(21), 게이트 산화막(22) 및 n형 폴리실리콘 게이트 전극(23A)으로 구성되는 MOS 캐퍼시터의 캐패시턴스를, 횡축은 상기 폴리실리콘 게이트 전극(23A)에 인가되는 게이트 전압을 나타낸다. 다만 도 3의 예에서는 게이트 산화막(22)의 면적을 100 ㎛2로 하고, 100 ㎑와 250 ㎑의 측정 주파수를 사용한 2주파 해석법을 사용하여 해석했다(Akio Nara, Naoki Yasuda, Hideki Satake and Akira Toriumi, "A Guidance for Accurate Two-Frequency Capacitance Measurement for Ultra-Thin Gate Oxide", Extended Abstracts of Solid State Devices and Materials, 2000, pp. 452-453).
도 3을 참조하면, 앞서 설명한 수소 신터 처리를 하지 않은 경우, -0.5V 내지 +0.5 V의 게이트 전압에 대응하는 공핍측 영역에 있어서, 계면 준위에 기인하는 큰 용량의 존재가 확인된다.
이에 대하여, 도 1g의 구조를 450℃의 온도로 가열하고, H2/N2비가 0.5%인 분위기 중에 30분간 방치함으로써, 도 1h에 도시하는 수소 신터 처리를 한 경우, 도 3에 도시한 바와 같이 공핍 영역에 있어서의 계면 준위에 기인하는 용량은 저감하여, 양호한 C-V 특성을 얻을 수 있음을 알 수 있다.
이와 같이, 양호한 계면 특성을 갖는 MOSFET를 제작하기 위해서는, 도 1h에 도시하는 수소 신터 처리가 불가결하다. 그러나 종래의 열 프로세스에 의한 수소 신터 처리에서는 400℃ 이상의 고온이 필요하며, 유리 기판을 이용한 TFT나 열 안정성이 우수한 재료와 뒤떨어지는 재료가 혼재하는 DRAM 등의 반도체 장치의 제조에 있어서는, 열 프로세스에 의한 수소 신터 처리를 적합하게 사용하기 어렵게 되고 있다.
본 발명은 일반적으로 전자 디바이스의 제조에 관한 것으로, 특히 반도체 장치가 형성된 전자 디바이스용 기판을 수소 라디칼에 대하여 폭로(暴露)하는 기판 처리 방법에 관한 것이다.
도 1a 내지 도 1h는 앞서 제안되어 있는 반도체 장치의 제조 공정을 도시한 도면이다.
도 2는 본 발명에서 사용되는 마이크로파 플라즈마 처리 장치의 구성을 도시한 도면이다.
도 3은 도 1a 내지 도 1h의 반도체 장치 제조 공정에서 생기는 문제를 설명하는 도면이다.
도 4는 본 발명의 제1 실시예를 설명하는 도면이다.
도 5는 본 발명의 제1 실시예를 설명하는 다른 도면이다.
도 6a 및 도 6b는 본 발명의 제2 실시예를 설명하는 도면이다.
도 7은 본 발명을 DRAM에 적용한 경우를 도시한 도면이다.
그래서, 본 발명은 상기한 과제를 해결한 신규하고 유용한 기판 처리 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, Si 기판, SiGe 기판, 유리 기판 등으로 대표되는 전자 디바이스용 기판을 수소 라디칼(포함하는 수소 이온)로 처리하는 방법에 있어서, 온도 이외의 제어 방법, 예컨대 압력이나 가스 유량 등으로 수소 라디칼의 생성을 효과적으로 제어하는 방법을 제공하는 데에 있다.
본 발명의 그 밖의 과제는, 반도체 소자가 형성된 전자 디바이스용 기판에 대하여, 낮은 기판 처리 온도로, 더구나 기판에 손상을 주는 일없이, 수소 신터 처리를 하는 것이 가능한 기판 처리 방법을 제공하는 데에 있다.
본 발명의 다른 과제는, 반도체 장치가 형성된 전자 디바이스용 기판에 대하여, 낮은 기판 처리 온도로 수소 신터 처리를 하는 것이 가능한 기판 처리 방법으로서, 열에 의한 특성 악화가 현저한 SiGe 기판이나 유리 기판 등에 특히 적합하게 이용되는 방법을 제공하는 데에 있다.
본 발명의 다른 과제는, 반도체 장치가 형성된 전자 디바이스용 기판에 대하여, 낮은 기판 처리 온도로 수소 신터 처리를 하는 것이 가능한 기판 처리 방법으로서, 열 이외의 방법으로 수소 라디칼 생성을 제어할 필요가 있는 High-k 물질을 용량 중의 전극간 절연막으로서 포함한 DRAM이나 MOSFET 중의 게이트 절연막으로서 포함한 차세대 논리 디바이스 등의 반도체 장치에 특히 적합하게 이용되는 방법을 제공하는 데에 있다.
본 발명의 다른 과제는, 열CVD법이나 플라즈마법, 핫와이어법 등에 의해 낮은 기판 온도로 형성된 게이트 절연막을 포함하는 반도체 장치에 있어서, 게이트 절연막과 기판 사이, 혹은 게이트 절연막과 게이트 전극 사이의 계면 근방, 혹은 게이트 절연막 중이나 게이트 전극 중에 존재하는 댕글링 결합을 낮은 기판 처리 온도에 의한 수소 신터 처리를 행함으로써 종단하여, 반도체 장치의 전기 특성의 악화를 보상하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 데에 있다.
본 발명의 다른 과제는, 반도체 장치가 형성된 전자 디바이스용 기판을 수소 라디칼(포함하는 수소 이온)에 대하여 폭로하는 기판 처리 방법으로서, 상기 수소 라디칼은, 플라즈마에 의해 여기되는 것을 특징으로 하는 기판 처리 방법을 제공하는 데에 있다.
본 발명의 다른 과제는, 반도체 장치가 형성된 전자 디바이스용 기판을 수소 라디칼(포함하는 수소 이온)에 대하여 폭로하는 기판 처리 방법으로서, 상기 수소 라디칼은 마이크로파 플라즈마에 의해 여기되는 것을 특징으로 하는 기판 처리 방법을 제공하는 데에 있다.
본 발명의 다른 과제는, 반도체 장치가 형성된 전자 디바이스용 기판을 수소 라디칼(포함하는 수소 이온)에 대하여 폭로하는 기판 처리 방법으로서, 상기 수소 라디칼은, 평면 안테나(Slot Plane Antenna : SPA)에 마이크로파를 조사함으로써 형성된 플라즈마에 의해 여기되는 것을 특징으로 하는 기판 처리 방법을 제공하는 데에 있다.
[제1 실시예]
도 4는 도 2의 기판 처리 장치(10)를 사용한 본 발명의 제1 실시예에 의한 수소 라디칼 제어 방법을 도시한다. 다만 도 4에서, 횡축은 처리 압력을, 종축은 OES(Optical Emission Spectroscopy)로 관측된 수소 라디칼의 발광 강도를 나타낸다. 다만 도 4의 실험에서는, 도 2의 샤워 플레이트(14)에 공급되는 수소 가스의 Ar 가스에 대한 비율을 1%로 하고, 상기 안테나(15)에는 2.45 ㎓의 마이크로파를 2000 W의 파워로 조사하고 있다.
도 4를 참조하면, 기판 온도가 250℃라도 400℃의 기판 온도를 사용한 경우와 동등한 발광 강도를 얻을 수 있고, 도 2의 기판 처리 장치(10)를 사용하여 수소 라디칼을 발생시킴으로써, 낮은 기판 온도에 있어서도 충분한 수소 라디칼을 발생할 수 있음을 알 수 있다. 또한 도 4로부터, 프로세스압을 변화시킴으로써 생성하는 수소 라디칼의 양이 크게 변화되고, 예컨대 프로세스압을 13.3 ㎩(100 mTorr)에서 267 ㎩(2 Torr)로 변화시킴으로써 수소 라디칼의 발광 강도가 5배로 증가하는 것을 알 수 있다. 이것은, 종래의 온도 제어 이외의 방법에 의해 수소 라디칼의 생성량을 제어할 수 있을 가능성을 보이는 것으로, 특히 도 4의 관계는, 250℃의 낮은 기판 온도에 있어서도 수소 라디칼의 생성량을, 기판 처리 장치(10) 중에 있어서의 프로세스압의 제어에 의해, 기판 온도가 400℃인 경우와 마찬가지로, 더구나 임의로 제어할 수 있음을 보이고 있다.
도 5는, 도 2의 기판 처리 장치(10)에 있어서 측정된 전자 온도와 전자 밀도의 관계를 도시한다.
도 5를 참조하면, 도 2의 기판 처리 장치(10)를 사용함으로써, 1.5 eV 이하의 전자 온도를 갖는 플라즈마를, 1011㎝-3이상의 전자 밀도로 형성할 수 있음을 알 수 있다. 이것은, 본 발명에 의해, 다른 플라즈마 형성 방법보다도 전자 온도가 낮고, 따라서 플라즈마 손상이 적은 조건으로, 충분한 양의 수소 라디칼을 형성할 수 있음을 의미하고 있다.
이와 같이 본 발명에서는, 수소 라디칼을 발생시킬 때에 도 2의 기판 처리 장치(10)를 사용하여 플라즈마를 형성함으로써, 형성되는 플라즈마의 전자 온도를 제어할 수 있고, 또한 다른 플라즈마 형성 방법을 사용한 경우에 생긴다고 생각되는 하전 입자에 의한 반도체 장치의 손상 문제를 피하는 것이 가능하게 된다.
또 본 실시예에서는 압력 제어에 의해 수소 라디칼의 생성량을 제어했지만, 가스 유량이나 마이크로파 파워를 변화시킴에 의해서도, 수소 라디칼의 생성량을 제어하는 것이 가능하다.
또한 본 실시예에서는 수소 라디칼의 생성을, 중수소를 포함하는 분위기를 사용하여 행하는 것도 가능하다. 이 경우에는 분위기 중에는 중수소 라디칼 D*이 형성된다.
또한 상기 수소 라디칼을 포함하는 분위기는, 수소 이온을 포함하는 것도 가능하다.
[제2 실시예]
도 6a 및 도 6b는 도 2의 기판 처리 장치(10)를 사용한 본 발명의 한 실시예에 의한 수소 신터 처리를 도시한다. 다만 먼저 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙여, 설명을 생략한다.
도 6a를 참조하면, 도 1g의 반도체 장치 구조가 형성된 실리콘 기판(21)은 상기 피처리 기판(W)으로서 상기 기판 처리 장치(10)의 처리 용기(11) 중에 도입되고, 상기 샤워 플레이트(14)로부터 Ar 혹은 Kr 등의 희가스와 수소의 혼합 가스를 도입하여, 이것을 2.45 ㎓ 혹은 8.3 ㎓의 마이크로파로 여기함으로써 수소 라디칼 H*이 형성된다.
예컨대 상기 처리 용기(11)를 67 ㎩의 처리압으로 감압하여, 기판 온도를 250℃로 설정하고, 또한 H2의 비율이 1%(H2/Ar=1%)가 되도록 수소 가스 및 Ar 가스를 상기 처리 용기(11) 중에 공급함으로써, 상기 샤워 플레이트(14) 바로 아래에 Ar 플라즈마와 함께 수소 라디칼 H*을 포함하는 분위기가 형성된다.
그 결과 형성된 수소 라디칼 H*은, 상기 폴리실리콘 게이트 전극(23A) 중에 용이하게 침입하여, 폴리실리콘 게이트 전극(23A) 중의 댕글링 결합을 종단한다. 또한, 이와 같이 하여 형성된 수소 라디칼 H*은, 상기 폴리실리콘막(23)을 통과하여, 도 6b에 도시한 바와 같이 산화막 내부, 혹은 폴리실리콘막/산질화막 계면, 혹은 산화막/실리콘 기판 계면에 도달하며, 이러한 영역에 존재하는 ×로 나타내는댕글링 결합을 종단한다. 그 결과 본 실시예에 의해, 예컨대 열에 의한 수소 신터에 의한 효과와 마찬가지로, 도 3에서 게이트 전압이 -5V에서 +5V의 범위에서 용량으로서 관측되는 댕글링 결합이 종단되어, 이러한 댕글링 결합에 기인하는 계면 준위 밀도가 저감된다.
또 본 실시예에 있어서도 도 2의 기판 처리 장치(10)에 수소와 중수소의 혼합 가스, 혹은 중수소를 공급하여, 중수소 라디칼에 의한 계면의 회복 처리를 하는 것이 가능하다.
한편, 본 실시예에 있어서 MOSFET의 게이트 절연막(22A)은 열산화법에 의해 형성했지만, 이것을 플라즈마산화법, 플라즈마질화법, 촉매산화법, 촉매질화법, CVD(화학기상퇴적)법, PVD(물리기상퇴적)법 중 어느 방법에 의해 형성하는 것도 가능하다.
도 7은 본 발명의 기판 처리 방법을 적용하여 형성한 DRAM의 예를 도시한다. 다만 도 7에서, 앞서 설명한 부분에는 동일한 참조 부호를 붙여 설명을 생략한다.
도 7을 참조하면, 본 실시예에서는 상기 게이트 전극(23A)이 워드 라인(WL)으로서 기판(21) 표면에서 연장되고, 또한 소스 영역을 구성하는 상기 확산 영역(21A)에, 상기 층간 절연막(24) 상에 형성된 비트 라인(BL)을 구성하는 폴리실리콘 전극 패턴(26A)이 상기 층간 절연막(24) 중에 형성된 컨택트 홀을 통해 컨택트한다.
또한 상기 층간 절연막(24) 상에는 다음의 층간 절연막이 상기 비트 라인 패턴(26A)을 덮도록 형성되며, 상기 층간 절연막(24) 상에는 메모리 셀 커패시터의축적 전극(26B)을 구성하는 폴리실리콘 전극 패턴이 상기 확산 영역(21B)에 상기 층간 절연막(24 및 25)을 관통하여 형성된 컨택트 홀을 통해 컨택트하도록 형성되어 있다.
상기 축적 전극(26B)의 표면은 고유전체 캐퍼시터 절연막(27)에 의해 덮이고, 또한 상기 층간 절연막(25) 상에는 상기 커패시터 절연막(27)을 덮도록 대향 전극(28)이 형성된다.
도 7의 DRAM에 있어서도, 도 6b와 마찬가지로 실리콘 기판(21)과 게이트 절연막(22A)의 계면 근방, 혹은 게이트 절연막(22A) 혹은 폴리실리콘 전극(23A)의 내부, 나아가서는 상기 게이트 절연막(22A)과 폴리실리콘 전극(23A)의 계면 근방에 존재하는 댕글링 결합을, 도 2의 기판 처리 장치에 의한 플라즈마 처리에 의해, 수소 라디칼 H*로 종단할 수 있어, 특성이 안정된 DRAM을 얻을 수 있게 된다.
이상, 본 발명을 바람직한 실시예에 관해서 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재한 요지 내에서 여러 가지 변형·변경이 가능하다.
본 발명에 따르면, 고온 처리에 의해서 특성이 악화될 가능성이 있는 반도체 장치를 포함하는 전자 디바이스용 기판에 있어서, 높은 전자 밀도를 갖는 마이크로파 플라즈마를 이용하여 수소 신터 처리를 함으로써, 기판 온도를 낮게 억제한 채로 반도체 장치의 전기 특성을 향상시킬 수 있게 된다. 또한 평면 안테나를 통해마이크로파를 도입함으로써 낮은 전자 온도를 달성할 수 있고, 플라즈마 손상에 의한 반도체 장치의 손상을 피할 수 있다. 또한 마이크로파가 평면 안테나 속을 전파하여 방사되기 때문에, 안테나 면적에 비례한 대면적 처리가 가능하게 되어, 300 ㎜ 지름의 웨이퍼나 대면적 TFT 기판 등, 대면적 기판에의 응용도 용이하게 된다.

Claims (9)

  1. 반도체 장치가 형성된 전자 디바이스용 기판을, 수소 라디칼 및 수소 이온을 포함하는 분위기에 대하여 폭로하는 기판 처리 방법으로서,
    상기 수소 라디칼 및 수소 이온은, 희가스와 수소를 포함하는 처리 가스를 플라즈마 여기함으로써 형성되는 것을 특징으로 하는 기판 처리 방법.
  2. 제1항에 있어서, 상기 수소 라디칼 및 수소 이온을 포함하는 분위기는 중수소 라디칼 및 중수소 이온을 포함하는 것을 특징으로 하는 기판 처리 방법.
  3. 제1항에 있어서, 상기 플라즈마는 마이크로파에 의해 형성되는 것을 특징으로 하는 기판 처리 방법.
  4. 제1항에 있어서, 상기 플라즈마는 평면 안테나로부터 마이크로파를 조사함으로써 형성되는 것을 특징으로 하는 기판 처리 방법.
  5. 제1항에 있어서, 상기 반도체 장치는 MOSFET을 포함하는 것을 특징으로 하는 기판 처리 방법.
  6. 제1항에 있어서, 상기 전자 디바이스용 기판은 Si 기판, SiGe 기판 혹은 유리 기판 중 어느 하나인 것을 특징으로 하는 기판 처리 방법.
  7. 제5항에 있어서, 상기 MOSFET는 열산화막 및 열산질화막 중 어느 하나를 게이트 절연막으로서 포함하는 것을 특징으로 하는 기판 처리 방법.
  8. 제5항에 있어서, 상기 MOSFET는 플라즈마산화법, 플라즈마질화법, 촉매산화법, 촉매질화법, CVD법, PVD법 중 어느 방법에 의해 형성된 게이트 절연막을 포함하는 것을 특징으로 하는 기판 처리 방법.
  9. 제1항에 있어서, 상기 반도체 장치는 전극간 절연막에 고유전체 절연막을 이용한 기억 소자를 포함하는 것을 특징으로 하는 기판 처리 방법.
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