JP4712292B2

JP4712292B2 - 半導体装置及びその製造方法

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Publication number: JP4712292B2
Application number: JP2003310087A
Authority: JP
Inventors: 忠弘大見; 章伸寺本; 秀利若松
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Priority date: 2003-09-02
Filing date: 2003-09-02
Publication date: 2011-06-29
Anticipated expiration: 2023-09-02
Also published as: JP2005079445A

Description

この発明は、半導体集積回路に使用される絶縁膜を備えた半導体装置及びその製造方法、特に、積層構造ゲート絶縁膜を備えたＭＩＳ構造トランジスタ及びその製造方法に関する。

従来、半導体デバイスの微細化によって、半導体集積回路の高性能化と低価格化が実現されてきた。微細化された半導体デバイスのサイズの最小寸法は、MOSトランジスタのゲート絶縁膜の厚さである。最近、デバイスの高性能化を実現するために必要なゲート絶縁膜の物理膜厚が２nm以下（数原子層）になるに至っている。このようなゲート絶縁膜の厚さは物理的限界に近く、このように物理的限界に近い厚さになると、ゲート絶縁膜リーク電流が著しく増大すると云う現象が見出されている。たとえば、２nm以下のシリコン酸化膜厚では、トンネル電流によるゲート絶縁膜リーク電流密度が0.1A/cm2以上にも達し、消費電力および回路動作の観点から実用に用いることが非常に難しい。そのため、顕在化したゲート絶縁膜リーク電流を低減するために、シリコン酸化膜（比誘電率Ｋ＝３.９以下）と比較して比誘電率の高い高誘電率絶縁膜材料の導入が考慮されている。

高誘電率絶縁膜の材料としては、酸化物系高誘電率の材料をゲート絶縁膜に利用することが考えられる。この酸化物系高誘電率材料の候補としては、Ａｌ_２Ｏ_３（Ｋ＝１０）、Ｙ_２Ｏ_３（Ｋ＝１７）、ZrO₂（Ｋ＝１9）、HfO₂（Ｋ＝２４）、Ta₂O₅（Ｋ＝２５）、La₂O₃（Ｋ＝２７），Ｐｒ_２Ｏ_３（Ｋ＝３０）のようなさまざまなものが上げられる。

しかしながら、酸化物系高誘電率膜はシリコン酸化膜と比較して、シリコン基板との界面に界面準位の欠陥や原子オーダーの凹凸に起因した準位を多数含んでいる。したがって、これらの酸化物系高誘電率膜によってゲート絶縁膜を形成した場合、シリコン基板と酸化物系高誘電率膜の界面に存在する界面準位が、チャネル中を移動する電子を捕獲するため、MOSキャパシタにおけるスイッチング特性の劣化や耐圧のばらつきをもたらす原因になる。

その結果、電気的特性が悪くなり、トランジスタとしての性能や信頼性が得られなくなる。これらの問題を解決するための方法の一つとして、酸化物系高誘電率膜とシリコン基板の間に予め0.5〜1nmの薄いシリコン酸化膜を挟んだ構造が提案されている。

一方、酸化物系高誘電率膜を使用した場合、当該酸化物系高誘電率膜を構成している金属原子がシリコン基板中に拡散し、シリコンと反応してしまう恐れがあるため、シリコン窒化膜（Si₃N₄）を拡散バリア膜としてその界面に挿入する必要もある。また、酸化物系高誘電率膜を形成する金属酸化物は、一般にシリコンの伝導帯から見た電子の障壁高さ（ΔEc）が低いので、シリコン酸化膜より膜厚を厚くできるものの、本質的にはトンネル電流が流れやすい。これを防ぐためにも、障壁高さの高いシリコン酸化膜やシリコン窒化膜、あるいは、シリコン酸窒化膜との積層構造を導入しなければならない。

更に、酸化物系高誘電率膜をシリコン基板上に直接堆積した場合、次工程の熱処理中にシリコン基板界面が酸化されて低誘電率のシリコン酸化膜が形成され、物理的な膜厚を増加させるという問題を生じる。このようにして形成されたシリコン酸化膜の品質は良くないことなどから、最近では、予め１nm以下の薄膜化したプロセス制御されたケミカルシリコン酸化膜やシリコン酸窒化膜を形成した上に、酸化物系高誘電率膜を堆積するプロセスが主流である。

上記した手法のように、ゲート絶縁膜を積層構造にした場合、後熱処理工程での下地界面層膜厚増加やシリサイド化反応等を抑制でき、シリコン酸化膜換算膜厚（EOT:Effective Oxide Thickness）を一定にできる。また、この下地界面層は、酸化物系高誘電率膜中に存在する電荷によるリモートチャージ散乱によってキャリア移動度が低下するのを緩和するという効果もある。

実際、シリコン酸化膜の窒化あるいは直接窒化により形成したシリコン酸窒化膜を導入した場合に、絶縁破壊電荷やホットキャリア耐性などの電気的特性の改善が報告されている。この結果は、窒素原子が界面近傍２nm以内のSiO₂中にパイルアップすることによってシリコン酸化膜とシリコン基板界面の圧縮性応力が緩和されるため、ゲート絶縁膜の絶縁破壊の原因となる界面準位の発生および電子捕獲が抑制されるためと考えられている。

従来技術の一例として、Symposium on VLSI Technology Digest of Technology Papers, S.J.Lee et al., p64, 2002（非特許文献１）の報告がある。

この報告は、シリコン酸窒化膜（SiON膜）と金属酸化物（HfO₂膜）の積層構造ゲート絶縁膜のMOSキャパシタ構造のTDDB特性について述べている。なお、金属ゲート電極には、TaN膜が使用されている。以下、非特許文献１に記載されたMOSキャパシタの製造方法を簡単に述べる。

まず、n型とp型のシリコン基板を最終洗浄としてHFディップ処理を行う標準的なRCA洗浄をする。次に、 NH₃ガスを使って７００℃でシリコン界面に界面層を形成後、in-situ RTCVD法により、HfO₂膜を形成する。ここで、HfO₂膜は、５００℃でO₂とC₁₆H₃₆HfO₄を使った熱CVD法で形成する。HfO₂膜形成後、７００℃、N₂ガス雰囲気中で高温熱処理が行なわれる。続いて、TaNメタル電極がTaとN₂ガスの反応性スパッタリング法で形成され、ゲート電極としている。
Symposium on VLSI Technology Digest of Technology Papers, S.J.Lee et al., p64, 2002

しかしながら、以上述べた積層構造酸化物系高誘電率ゲート絶縁膜には、次のような問題点がある。ゲート絶縁膜のEOTを1.0nm以下であると想定すると、下地界面層のシリコン酸化膜やシリコン酸窒化膜は、0.5〜0.6nm程度に薄膜化する必要がある。

しかし、下地界面層薄膜化は、後熱処理工程での酸化耐性を悪化させるし、リモートチャージ散乱の抑制効果も低減させるという問題がある。また、薄膜化されたシリコン酸化膜やシリコン酸窒化膜においては、後工程の熱処理により、下地界面層の膜厚増加や不純物拡散の抑制効果を低下させるという問題も生じる。

更に、シリコン酸化膜のシリコン酸窒化処理では、シリコン酸化膜中に窒素原子を必要以上に添加すると、シリコン酸化膜と比較して、窒素を添加することによる特有の劣化モードが原因となる生成界面準位密度（ΔDit）の増加によってNBTI（Negative Bias Temperature Instability）耐性劣化を生じ、pMOSFETのしきい値変動ΔVthの増大や移動度劣化に影響を与えると言う問題がある。

また、NH₃ガスによる直接窒化法では、下地界面層膜中にSi-H結合が存在する。そのため、５５０℃以上の熱処理で結合が切れ、界面準位が増加するという問題がある。

更に、NH₃ガスによる直接窒化法を行った場合、アンモニア基（NHx）が中性の電子捕獲中心になるという問題点も生じる。

一方、水素フリーの窒化手法としてN₂プラズマ法を適用することも考えられるが、プラズマ中の電荷を持った活性種によるダメージにより界面準位が形成されるという問題点がある。

また、酸化物系高誘電率膜に窒素原子を添加することは、膜中の結晶化や相分離の抑制のために有効であるが、移動度劣化に影響を与えるという問題がある。

更に、現状の酸化物系高誘電率膜は膜中に酸素を含む膜であるため、雰囲気には酸化剤が含まれている。この酸化剤によって、成膜初期段階においては、シリコン基板が直接酸化されるという問題がある。このシリコン酸化膜は誘電率が低いため、形成されるシリコン酸化膜は薄く制御することが困難になる。成膜温度は、３００〜５００℃以下とすることで成膜初期や成膜時のシリコン基板界面の酸化は抑制できるが、緻密化や高純度化を目的とした高温熱処理（典型的には、８００℃）を行なうと、シリコン基板界面にシリサイド化反応により低誘電率層ができるという問題を生じる。

また、酸化物系高誘電率膜の成膜後の高温熱処理は、高誘電率膜中の金属元素成分のシリコン基板への拡散、シリコンの高誘電率膜への拡散と低誘電率層（典型的には、シリコン酸化膜）形成、ボロンやリン不純物を含む多結晶シリコン膜からなるゲート電極中の不純物元素のシリコン表面への拡散といった不純物つきぬけ現象を促進し、高誘電率膜積層構造の特性を劣化させるという問題がある。

いずれにしても、酸化物系高誘電率膜を含むゲート絶縁膜として使用した場合、下地界面層を設けたとしても、シリコン表面への悪影響を避けることはできない。

本発明の目的はシリコン基板表面に対する悪影響を軽減できると共に、高誘電率を有するゲート絶縁膜を備えた半導体装置を提供することである。

本発明の他の目的は上記した半導体装置の製造方法を提供することである。

下地界面層の形成方法として、まず、界面層の膜厚増加の抑制効果や耐熱性（不純物拡散、構造安定性、相互拡散）を向上させるために、本発明では、バッファ層として非晶質のシリコン窒化膜（SiｘNｙ）をシリコン基板上に室温で１nm以下の膜厚を成膜する。その後、電荷を持たない中性の窒素ラジカルイオン活性種で平滑化シリコン窒化処理を行う。最後に、シリコン基板温度を５００℃程度に維持し、希ガスのみ（例えば、Ａｒ、Ｋｒ、Ｘｅ等）又は希ガスと水素ガスの混合ガス、あるいは、水素ガスのみの電荷を持たない中性のラジカルイオンのみの表面イオン照射による再結晶化熱処理を行い、シリコン窒化膜の膜構造の再構成化を促進させ、高品質で、化学量論的に安定な極薄シリコン窒化膜の下地界面層を形成する。

次に、窒化物系高誘電率膜を形成する場合について説明すると、まず、バッファ層として非晶質のシリコン窒化膜（ＳｉｘＮｙ膜）を上述のシリコン窒化膜の下地界面層上に室温で１nm以下の膜厚を成膜する。次に、窒化物系高誘電率膜をマイクロ波励起高密度低電子温度プラズマMOCVD装置で形成する。

続いて、再度バッファ層として非晶質のシリコン窒化膜（ＳｉｘＮｙ）を上述の窒化物系高誘電率膜上に室温で１nm以下の膜厚を成膜する。最後に、後工程の高温あるいは低温熱処理として、中性の窒素ラジカルイオンによるイオン照射によって膜の緻密化と高純度化の熱処理を行う。

ここで、窒化物系高誘電率膜としては、例えば、特願２００３−１００１７０明細書に記載された組成を用いることができる。即ち、窒化物系高誘電率膜はＭ_３Ｓｉ_６Ｎ_１１（Ｍ＝Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ）、Ｍ_２Ｓｉ_５Ｎ_８（Ｍ＝Ｃａ，Ｓｒ，Ｂａ，Ｅｕ），ＭＹｂＳｉ_４Ｎ_７（Ｍ＝Ｓｒ，Ｂａ，Ｅｕ），ＢａＳｉ_４Ｎ_７，及び、Ｂａ_２Ｎｄ_７Ｓｉ_１１Ｎ_２３の群から選択された組成を有するシリコン窒化膜によって形成することができる。また、ゲート電極としては、ＴａＮ，ＴａＮ／Ｔａ／ＴａＮ，ＭｏＮ、ＷＮ等を用いることができる。

本発明では、まず、このシリコン基板１０表面のバッファ層１１として下地界面層形成の初期膜である非晶質のＳｉｘＮｙ膜を使用する。この非晶質ＳｉｘＮｙ膜は、後工程の平滑化シリコン窒化処理の初期窒化反応において２次元的な窒化島成長を促進させ、連続窒化膜形成を成長初期の早い段階で、かつ短時間で実現する。その後、界面での反応が支配的になり、層状窒化の進行が促進され、膜中のひずみ緩和と安定な結合状態を実現させる。この場合、シリコン基板の面方位として、（１１０）面或は（１００）面から４°オフの傾いた面を持つシリコン基板表面上にバッファ層として用いる非晶質のＳｉｘＮｙ膜を用いると、更に、早い成長初期段階で連続膜を形成し、原子オーダーで平坦な界面を実現できる。また、このバッファ層は、平滑化シリコン窒化処理においてシリコン基板界面との中性の窒素ラジカルイオン種による窒化反応が最優先され、歪み緩和を伴うシリコン基板中のシリコン原子の放出や、窒素ラジカルイオン種のエッチング効果による表面のシリコン原子の脱離を抑制する効果がある。

非晶質のシリコン窒化膜バッファ層を中性の窒素ラジカル窒化処理した場合、界面層膜中にSi-H結合が存在しない。そのため、基板温度５５０℃以上の熱処理で結合が切れ、界面準位が増加するということがない。

上記したように、結晶質のＳｉ_３Ｎ_４を形成する際に、NH₃ガスを使っていないため、アンモニア基（NHx）が中性の電子捕獲中心になる界面準位が形成されない。また、中性の窒素ラジカル活性種による窒化処理のため、プラズマダメージによって界面準位がシリコン基板界面に形成されない。

また、本発明に係る窒化物系高誘電率膜は、高誘電率膜として酸素を含まない膜であるため、成膜温度や成膜後熱処理温度として３００〜５００℃以下にするような成膜時の酸化温度抑制条件を考慮に入れる必要がなくなる。

また、緻密化や高純度化を目的とした高温熱処理（典型的には、８００℃）を行うことができる。この際、シリコン基板界面にシリサイド化反応により低誘電率層ができるという問題もなくなる。

窒化物系高誘電率膜の膜中の結晶化や相分離の抑制のために有効なシリコン系窒化物で、かつ膜中のひずみを十分緩和する積層膜構造であるため、移動度劣化に影響を与えるという問題もなくなる。

また、窒化物系高誘電率膜の成膜後の高温熱処理では、高誘電率膜中の金属成分のシリコン基板への拡散、シリコンの窒化物系高誘電率膜への拡散と低誘電率層（典型的には、シリコン酸化膜）形成、或は、ゲート電極中の不純物のシリコン基板中への拡散といった相互拡散現象を抑制するために、Ｓｉ_３Ｎ_４のようなバッファ層により、窒化物系高誘電率膜を挟んだ積層構造にしているので、積層構造型窒化物系高誘電率膜ゲート絶縁膜の特性を劣化させるという問題もなくなる。たとえば、トランジスタのしきい値変動ΔVthの増大や移動度劣化を抑制できる。

更に、積層構造のゲート絶縁膜形成において、下地界面層のバッファ層としては、1nm以下の極薄シリコン窒化膜を形成するために、シリコン基板の面方位や表面粗度の大きさに関係なく、成長初期段階から２次元的に平坦で、かつ化学量論的に安定な膜成長機構を実現し、かつ原子層オーダーで制御性良く成膜することができる。

また、窒化物系高誘電率膜としては、基板温度５００℃以下の低温成膜でき、かつ成膜後の低温熱処理が可能な高品質、高信頼性の極薄高誘電率膜を成膜できる。

図１（ａ）〜（ｊ）は、本発明の実施形態にかかるMIS構造トランジスタ構造の製造方法の一部の工程を工程順に説明する図である。

図１（ａ）に示すように、マイクロ波励起高密度プラズマクリーニング法により清浄化された表面を有するシリコン基板１０が用意される。尚、ここでは、シリコン基板１０は面方位として、（１１０）面或は（１００）面を有しているものとする。

次に、図１（ｂ）に示すように、シリコン基板１０表面に、当該シリコン基板１０を室温又は１００℃以下の低温に維持した状態で、１nm以下の厚さを有する非晶質のＳｉｘＮｙ膜１１がバッファ層として電子ビーム蒸着法又は、スパッタリング法で形成される。この非晶質のＳｉｘＮｙ膜のＮ組成を膜厚とともに徐々に増加させ、これにより、組成傾斜層を成長させても良い。

続いて、図１（ｃ）に示すように、基板温度５００℃以下の低温の高密度低電子温度プラズマ法により、電荷を持たない中性の窒素又はNHラジカルイオンが発生され、非晶質ＳｉｘＮｙ膜１１の下部に、１ｎｍ以下の厚さの結晶質のSi₃N₄薄膜１２が形成される。

この状態で、マイクロ波励起高密度ラジカルイオンによるイオン照射が行われ、結晶質の窒化薄膜１２及びバッファ層１１が図１（ｄ）に示すように結晶質のＳｉ_３Ｎ_４膜１３に再構成される。

次に、再構成されたＳｉ_３Ｎ_４膜１３上に、図１（ｅ）に示すように、１ｎｍ以下の厚さを有する非晶質のＳｉｘＮｙ膜１４を電子ビーム蒸着法又はスパッタリング法で形成する。この場合、ＭＢＥ法、マイクロ波励起高密度スパッタリング法、反応性マイクロ波励起高密度スパッタリング法、或は、反応性マイクロ波加熱法、又は、マイクロ波加熱法とマイクロ波励起高密度プラズマ直接窒化法を組み合わせたプラズマ窒化法が使用されても良い。

次に、図１（ｆ）に示すように、非晶質Ｓｉ_ｘＮ_ｙ膜１４上に、基板温度５００℃以下で低電子温度プラズマＭＯＣＶＤ法で処理することにより、非晶質のＳｉ_ｘＮ_ｙ膜１４を結晶質のＳｉ_３Ｎ_４膜にするとともに、窒化物系高誘電率膜１５を形成する。低電子温度プラズマＭＯＣＶＤ法の代わりに、マイクロ波励起ＰＥ（プラズマエンハンスト）ＣＶＤ法が用いられても良い。この場合における窒化物系高誘電率膜１５は、例えば、Ｍ_３Ｓｉ_６Ｎ_１１（Ｍ＝Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ）、Ｍ_２Ｓｉ_５Ｎ_８（Ｍ＝Ｃａ，Ｓｒ，Ｂａ，Ｅｕ），ＭＹｂＳｉ_４Ｎ_７（Ｍ＝Ｓｒ，Ｂａ，Ｅｕ），ＢａＳｉ_４Ｎ_７，及び、Ｂａ_２Ｎｄ_７Ｓｉ_１１Ｎ_２３の群から選択された組成を有するシリコン窒化膜によって形成されれば良い。

続いて、窒化物系高誘電率膜１５上に１ｎｍ以下の厚さを有する非晶質のＳｉｘＮｙ膜を電子ビーム蒸着法又は、スパッタリング法で形成する。次に、非晶質ＳｉｘＮｙ膜を窒素ガス雰囲気の５００℃以下の低温で再結晶化熱処理、又は、基板温度５００℃以下の低温で低電子温度の窒素ラジカルイオン照射による再結晶化アニール処理を行い、窒化物高誘電率膜１５上に、結晶質のＳｉ３Ｎ４膜１６を形成する（図１（ｇ））。

次に、図１（ｇ）に示された積層膜全体に水素ラジカルイオン照射による熱処理が行われた後、図１（ｈ）に示すように、金属ゲート電極として、窒化メタル膜１７、例えば、ＴａＮ／Ｔａ／ＴａＮの積層膜が形成される。このとき、窒化メタル膜１７はマイクロ波励起高密度プラズマＭＯＣＶＤ法、マイクロ波スパッタ法、マイクロ波ＣＶＤ法、又は、熱ＭＯＣＶＤ法によって形成できる。

図１（ｈ）に示された状態で、積層膜全体に水素ラジカルイオン照射による低温熱処理が行われても良い。

続いて、図１（ｉ）に示すように、マイクロ波励起高密度プラズマ異方性エッチングが行われ、ゲート絶縁膜のパターン形成領域を除いて、ソース及びドレイン領域と成るべき領域の積層膜が選択的に除去される。この選択的な除去は、マイクロ波励起高密度プラズマ等方性エッチングで行っても良い。

次に、図１（ｊ）に示すように、積層膜を除去した領域にＧｅを含むＢ（Ｂ／Ｇｅ）、Ｐ又はＡｓのイオンが低エネルギーで注入され、低濃度ドープ領域２０及び２１が形成される。この場合、低濃度ドープ領域２０及び２１はイオン注入法の代わりに、マイクロ波励起高密度プラズマ拡散法により形成されても良い。

低濃度ドープ領域２０及び２１の形成後、図２（ａ）に示すように、露出した表面全体に、マイクロ波励起ＰＥ−ＭＯＣＶＤ法又はＬＰＣＶＤ法によりシリコン窒化膜２６が形成され、この結果、金属ゲート電極及び積層ゲート絶縁膜の表面及び側面、並びに、低濃度ドープ領域２０、２１の表面はシリコン窒化膜２６によって覆われる。続いて、図２（ｂ）に示すように、シリコン窒化膜２６の全面を覆うように、マイクロ波励起ＰＥ−ＭＯＣＶＤ法又はＬＰＣＶＤ法によってアルミニウム酸化膜２８が形成される。

更に、図２（ｃ）に示すように、マイクロ波プラズマ異方性エッチング法により、アルミニウム酸化膜２８及びシリコン窒化膜２６の異方性エッチングが行われる。この異方性エッチングにより、低濃度ドープ領域２０及び２１上のアルミニウム酸化膜２８及びシリコン窒化膜２６が除去され、積層ゲート絶縁膜の側面及び金属ゲート電極膜だけがシリコン窒化膜２６及びアルミニウム酸化膜２８によって被覆された状態になる。図２（ｃ）に示されたエッチング工程は通常、サイドウォール膜エッチングと呼ばれる。

この状態で、図２（ｄ）に示すように、シリコンのエピタキシャル層３０、３１が、低温ＣＶＤ法により露出した低濃度ドープ領域２０、２１表面上に選択的に成長され、せり上げ構造のソース、ドレイン領域を形成し、続いて、Ｇｅを含むＢ（Ｂ／Ｇｅ）、又はＰ（或はＡｓ）が低エネルギーイオン注入法（マイクロ波プラズマ拡散法、或は、レーザー拡散法でも良い）によりソース及びドレイン形成領域３２及び３４がエピタキシャル層３０とその直下に形成される。ソース及びドレイン形成領域３２及び３４の形成後、マイクロ波低温ラジカルイオン照射アニール法又はＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）法により、イオン注入された不純物の活性化が行われる。図示されているように、ソース及びドレイン形成領域３２及び３４は低濃度ドープ領域２０及び２１よりも深くシリコン基板１０中に形成される。

次に、図２（ｅ）に示すように、Ｃｏ，Ｎｉ，又はＴｉがマイクロ波スパッタ法により形成され、続いて、ＲＴＡ法によりシリサイド化アニールされる。この結果、ソース及びドレイン形成領域３２及び３４の表面には、メタルシリサイド膜３６及び３８がエピタキシャル層３０、３１上に形成される。

図２（ｅ）に示された状態で、図２（ｃ）のサイドウォール膜エッチングで、残されたアルミニウム酸化膜２８がマイクロ波プラズマ等方性エッチングにより除去される。この結果、図２（ｆ）に示されたように、メタルシリサイド膜３６及び３８と、シリコン窒化膜２６との間には、アルミニウム酸化膜２８の除去によってシリコン窒化膜２６だけによって覆われたポケット部分４２、４４が形成される。即ち、低濃度ドープ領域２０及び２１はシリコン窒化膜２６だけに覆われた状態になる。

この状態で、低エネルギー斜めイオン注入法を使用して低エネルギーのＢ（Ｐ又はＡｓ）が斜め方向からイオン注入されると、ポケット部分４２、４４直下の低濃度ドープ領域２０、２１の下部に、ポケット領域４６、４８が形成される。このポケット領域４６、４８はＭＩＳトランジスタ動作時にチャンネル領域に空乏層の広がり、しきい値電圧が低下するのを防ぐことができ、パンチスルー耐性を向上させるのに役立つ。図示された例では、ポケット領域４６及び４８はエピタキャル層３０及び３１、ソースドレイン形成領域３２及び３４、メタルシリサイド膜３６及び３８、並びに、低濃度ドープ領域２０及び２１と共に、それぞれ、ソース及びドレインを形成している。

次に、図３（ａ）のように、露出した表面全体に、シリコン酸化膜が低誘電率の層間絶縁膜５０としてマイクロ波ＰＥ−ＣＶＤ法により形成される。形成された層間絶縁膜５０の表面はＣＭＰ（化学的機械的ポリッシング）により研磨され、平坦化される。続いて、図３（ｂ）に示すように、シリコン窒化膜５２及びアルミニウム酸化膜５４が順次形成され、シリコン窒化膜５２及びアルミニウム酸化膜５４も層間絶縁膜となる。これらの層間絶縁膜５２及び５４はマイクロ波ＰＥ−ＭＯＣＶＤ法によって形成されても良いし、或は、ＭＢＥ法、又は、マイクロ波ＰＥ−ＣＶＤ法によって形成されても良い。

次に、図３（ｃ）に示すように、シリコン酸化膜５０、シリコン窒化膜５２、及び、アルミニウム酸化膜５４がマイクロ波異方性プラズマエッチング法により選択的にエッチングされて、ソース、金属ゲート電極膜、及び、ドレインに達するコンタクト孔領域６２、６４、及び、金属配線領域６６が形成される。続いて、各コンタクト孔領域６２、６４、金属配線領域６６内には、ＴａＮ膜のバリアメタルがマイクロ波低温プラズマＭＯＣＶＤ法により形成された後、金属配線層として、銅膜（Ｃｕ膜）層６８、７０、７２がコンタクト孔領域と金属配線領域内に銅メッキ法又はＣＶＤ法等により形成され、続いて、ＣＭＰ法によりそのＣｕ膜メタル表面が平坦化される（図３（ｄ））。マイクロ波低温ラジカルイオン照射シンター法によりシンタリング処理された後、図３（ｅ）に示すように、表面にパッシベーション膜７４がマイクロ波ＰＥ−ＭＯＣＶＤ法により形成される。このパッシベーション膜７４はＬＰＣＶＤ法またはマイクロ波ＰＥ−ＣＶＤ法によって形成されても良い。

以後、パッシベーション膜７４をマイクロ波低温ラジカルイオン照射アニール法により、熱処理することにより、積層構造型高誘電率ゲート絶縁膜を備えた所望のＭＩＳ構造のトランジスタが得られる。

更に、ＭＩＳ構造のトランジスタが完成した後に、シリコン基板界面のダングリングボンド（共有結合の未結合手）を水素終端するために、トランジスタ全体に水素ラジカルイオン照射による低温熱処理が行われても良い。

このようにして製造された積層構造型高誘電率ゲート絶縁膜を備えたＭＩＳトランジスタの電気的特性を評価したところ、ゲート絶縁膜におけるゲートリーク電流が非常に少なくなることが確認された。具体的には、本発明に係る積層構造型ゲート絶縁膜を備えたＭＩＳトランジスタは、各種トンネルリーク電流のうち、プール−フレンケル（Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ）電流が支配的となるようなリーク電流伝導機構を有していることが確認された。このことは、本発明に係るＭＩＳトランジスタは従来の酸化物系高誘電率膜を備えたＭＩＳトランジスタに比較して、改善された電気的特性を備えていることを意味している。

本発明は、非晶質シリコン窒化膜を犠牲膜として使用することにより、シリコン酸化膜に比較して高い誘電率を有する窒化膜を極薄にしても、ゲート絶縁膜リーク電流の少ないＭＩＳトランジスタを製造できる。

（ａ）〜（ｊ）は本発明の一実施形態に係るＭＩＳ構造トランジスタの製造方法を工程順に説明するための概略断面図である。（ａ）〜（ｆ）は図１に示された工程の後に行われる工程を工程順に説明するための概略断面図である。（ａ）〜（ｅ）は図２に示された工程の後に行われる工程を工程順に説明するための概略断面図である。

符号の説明

１０シリコン基板
１１非晶質のＳｉｘＮｙによって形成されたバッファ層
１２結晶質のシリコン窒化膜
１３アニール後の結晶質Ｓｉ_３Ｎ_４膜
１４非晶質のＳｉｘＮｙによるバッファ層
１５窒化物系高誘電率膜
１６バッファ層
１７窒化メタル膜
２０、２１低濃度ドープ領域

Claims

ＭＩＳ構造トランジスタのゲート絶縁膜の少なくとも一部を構成するシリコン窒化膜を備えた半導体装置において、前記シリコン窒化膜は非晶質のシリコン窒化膜を用いてシリコン基板上に形成された部分を含み、前記非晶質のシリコン窒化膜は再結晶化されており、前記シリコン基板と前記シリコン窒化膜との間の界面層膜中にＳｉ−Ｈ結合が存在しないことを特徴とする半導体装置。
請求項１において、前記ゲート絶縁膜は高誘電率膜を含む積層型ゲート絶縁膜であり、前記シリコン窒化膜は前記高誘電率膜の下地界面層として設けられていることを特徴とする半導体装置。
請求項２において、前記高誘電率膜は酸素を含まない窒化物から生成されたものであることを特徴とする半導体装置。
請求項３において、前記ゲート絶縁膜は前記高誘電率膜上に形成された窒化物系絶縁膜を有していることを特徴とする半導体装置。
請求項４において、前記窒化物系絶縁膜上には、導電材料によって構成されたゲート電極が設けられていることを特徴とする半導体装置。
ＭＩＳ構造トランジスタのゲート絶縁膜の少なくとも一部を構成するシリコン窒化膜を含む半導体装置において、前記シリコン窒化膜はシリコン基板上に形成された非晶質のシリコン窒化膜を再結晶化させて形成され、前記シリコン基板と前記シリコン窒化膜との間の界面層膜中にＳｉ−Ｈ結合が存在せず、前記ゲート絶縁膜はプールフレンケル（Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ）電流によって支配されるようなリーク電流伝導機構を有していることを特徴とする半導体装置。
ＭＩＳ構造トランジスタのゲート絶縁膜として、シリコン基板上に形成された非晶質のバッファ層Ｓｉ _ｘＮ _ｙ膜を再結晶化させたＳｉ_３Ｎ_４膜と、当該Ｓｉ_３Ｎ_４膜上に形成された窒化物系高誘電率膜と、当該窒化物系高誘電率膜上に形成された非晶質のバッファ層Ｓｉ_ｘＮ_ｙ膜を再結晶化させたＳｉ_３Ｎ_４膜とを有する積層構造を有し、前記シリコン基板と前記Ｓｉ_３Ｎ_４膜との間の界面層膜中にＳｉ−Ｈ結合が存在しないことを特徴とする半導体装置。
請求項７において、前記窒化物系高誘電率膜上のＳｉ _３Ｎ _４膜の上に形成された窒化メタル膜を有していることを特徴とする半導体装置。
請求項８において形成された積層膜全体に水素ラジカルイオン照射による熱処理が行われたことを特徴とする半導体装置。
請求項１において、前記シリコン基板の面方位として（１１０）面あるいは（１００）面から４°以下傾いたシリコン基板表面を用いることを特徴とする半導体装置。
請求項１において、前記シリコン窒化膜は、ＳｉｘＮｙ層のＮ組成を膜厚とともに徐々に増加させた組成傾斜層を有することを特徴とする半導体装置。
ＭＩＳ構造トランジスタのゲート絶縁膜の少なくとも一部を構成するシリコン窒化膜を形成する工程を有する半導体装置の製造方法において、前記シリコン窒化膜を形成する工程に、非晶質のシリコン窒化物からなるバッファ層を形成する工程と、当該バッファ層を結晶質のシリコン窒化膜にする工程とを含んでいることを特徴とする半導体装置の製造方法。
請求項１２において、前記バッファ層を結晶質のシリコン窒化膜にする工程は、前記バッファ層の下部に、表面膜を形成する工程と、前記バッファ層及び前記表面膜を前記結晶質のシリコン窒化膜にする工程とを有することを特徴とする半導体装置の製造方法。
シリコン基板表面にＭＩＳ構造トランジスタのゲート絶縁膜を形成する工程は、室温又は１００℃以下の低温で非晶質のＳｉ_ｘＮ_ｙ膜を１nm以下形成する第１の工程と、前記非晶質Ｓｉ_ｘＮ_ｙ膜の下部に５００℃以下の低温で電荷を持たない中性の窒素又はNHラジカルイオンによるＳｉ_３Ｎ_４窒化薄膜を形成する第２の工程を連続して有することを特徴とする半導体装置の製造方法。
請求項１４において、前記Ｓｉ _３Ｎ _４窒化薄膜及び非晶質Ｓｉ _ｘＮ _ｙ膜を再構成されたＳｉ _３Ｎ _４膜とする第３の工程と、前記再構成されたＳｉ_３Ｎ_４膜上に非晶質のＳｉ_ｘＮ_ｙ膜を１nm以下形成する第４の工程と、前記非晶質Ｓｉ_ｘＮ_ｙ膜上に５００℃以下の低温で窒化物系高誘電率膜を形成する第５の工程を連続して有することを特徴とする半導体装置の製造方法。
請求項１４において、前記前記窒化物系高誘電率膜上に、更に、非晶質のＳｉ_ｘＮ_ｙ膜を１nm以下形成する第６の工程と、前記非晶質Ｓｉ_ｘＮ_ｙ膜を窒素ガス雰囲気の５００℃以下の低温で再結晶化熱処理又は、５００℃以下の低温で電荷を持たない中性の窒素ラジカルイオンのイオン照射による再結晶化アニール処理をする第７の工程を連続して有することを特徴とする半導体装置の製造方法。
請求項１４から１６のいずれかにおいて形成された積層膜全体に水素ラジカルイオンを照射する処理を行うことを特徴とする半導体装置の製造方法。