JP2003218108A - Ｍ−ＳｉＯＮゲート誘電体のＣＶＤデポジション - Google Patents

Ｍ−ＳｉＯＮゲート誘電体のＣＶＤデポジション

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JP2003218108A
JP2003218108A JP2002361573A JP2002361573A JP2003218108A JP 2003218108 A JP2003218108 A JP 2003218108A JP 2002361573 A JP2002361573 A JP 2002361573A JP 2002361573 A JP2002361573 A JP 2002361573A JP 2003218108 A JP2003218108 A JP 2003218108A
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silicon
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sion
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Mark R Visokay
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ジェイ、ビヴァン マルコム
Antonio L P Rotondaro
エル、ピー、ロタンダロ アントニオ
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Abstract

(57)【要約】 【課題】 界面酸化物を有さない高誘電率ゲート誘電体
の形成。 【解決手段】 HfSiO2などのM-SiN又はM-SiONのＣＶＤ
によって高誘電率ゲート誘電体膜（１０６）を形成する
方法が開示される。窒素濃度を調節するため、ポスト・
デポジション・アニールが用いられる。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、全般的に半導体デ
バイスの高誘電率（High-k）膜を形成する分野に関し、
更に特定して言えば、化学蒸着デポジション又は原子層
デポジションによる金属−シリコン−酸化窒化物ゲート
誘電体の形成に関連する。 【０００２】 【従来の技術】半導体デバイスがよりいっそう小さな寸
法に縮小していくのに伴ない、ゲート誘電体の厚みも縮
小し続けている。デバイスの更なる縮小は依然として可
能であるが、ゲート誘電体の厚みの縮小は、従来のゲー
ト誘電体材料、二酸化シリコン及びシリコン酸化窒化物
では、ほとんど実用限界に達している。二酸化シリコン
・ゲート誘電体の厚みを更に縮小することは多数の問題
を含み得る。非常に薄い層は、酸化物を介する直接トン
ネリングに因る大量の漏れ電流を生じさせ得る。このよ
うな層は、事実上、原子のわずかな層から形成されるた
め、このような層を反復可能に製造するためには、厳密
なプロセスコントロールが必要とされる。デバイス・パ
ラメータは、誘電体材料のほんの１つの単一層があるか
ないかに基づいて劇的に変化し得るため、被覆（covera
ge）の均一性も重要である。最後に、このような薄い層
は、多結晶シリコン電極からのドーパントに対して形成
する拡散障壁が十分ではない。 【０００３】 【発明が解決しようとする課題】二酸化シリコンの限界
を認識しているため、研究者達は、二酸化シリコンより
も厚い層に形成され得、それでも依然として同じ電界効
果性能を提供することが可能な、代替の誘電体材料を探
している。この性能は、「等価酸化膜厚」と表現される
こともある。つまり、この代替の材料は、より厚くされ
得るが、二酸化シリコン（通常は単に「酸化物」と呼ば
れる）の更により薄い層と同等の効果を有する。ある場
合に、二酸化シリコンはSiONで置き換えられている。し
かし、更により高誘電率の誘電体がすぐに必要となる。
現在調査されている幾つかの膜は、ZrO2、ZrSiO、ZrSiO
N、HfO2、HfON、HfSiO、HfSiON、AlON、及びAlZrO、HfA
lO、YSiO、LaSiO、LaAlO、YalOなどのデポジットされた
酸化物又は窒化物を含む。これらの材料をＣＭＯＳフロ
ーに取り込むための製造可能なプロセスが必要とされて
いる。 【０００４】 【課題を解決するための手段】本発明は、集積回路を製
造する方法であって、部分的に製造された半導体基体を
提供し、半導体基体の表面上に、化学蒸着デポジション
によって金属、シリコン、及び窒素を含む高誘電率膜を
デポジットすることによってゲート誘電体を形成する工
程を含む方法、を提供する。 【０００５】 【発明の実施の形態】１つの特に望ましい種類の高誘電
率膜は、金属−シリコン−酸化物（MSiO2）であり、こ
こで、金属は、Hf、Zr、La、Yなどである。あいにく、
図１に示すように、ＣＶＤによってHfSiO2１４などのMS
iO2がデポジットされるとき、基板１０とHfSiO2との間
の界面に界面酸化物（二酸化シリコン）１２が形成され
る。このSi/Oリッチ界面のため、1.5 nmより小さく縮小
することが妨げられる。 【０００６】１つの候補の解決法は、Si基板表面の窒化
物形成である。表面の窒化物形成は、デポジションの初
期段階中のSi基板の酸化を最小にするのに非常に効果的
である。しかし、Si基板表面の窒化物形成は、界面トラ
ップ密度を高くさせ、少数キャリアの移動度を低くす
る。 【０００７】本発明は、SiO2界面層を有さない高誘電率
誘電体を形成する方法を提供する。本発明の実施例は、
Si基板表面上にＣＶＤによって直接M-SiON又はM-SiNを
デポジットする。窒素濃度を調節し、欠陥をアニール・
アウト（anneal out）するために、その後、ポスト・デ
ポジション・アニール（post deposition anneals）が
用いられる。 【０００８】ＭＯＳＦＥＴトランジスタを形成する方法
に関連して、本発明の第１の実施例を説明する。図２を
参照すると、半導体基体１００は、絶縁体構造１０２及
び任意の所望のチャネル又は閾値調節インプラントの形
成を介して処理される。半導体基体１００は典型的に、
先行技術で知られているように、その上に形成される付
加的なエピタキシャル層を有する或いは有さないシリコ
ン基板を含む。 【０００９】半導体基体１００の表面１０４は、クリー
ンで、酸化物のない表面であることが好ましい。更に、
表面１０４は水素で終端処理（terminated）されてもよ
い。このような表面を提供する方法は先行技術で知られ
ている。テキサス・インスツルメンツ・インコーポレー
テッドに譲渡され、参照のためここに組み込まれる、20
01年9月18日に発行された米国特許番号６，２９１，８
６７号は、このような表面を提供する幾つかの方法を説
明している。 【００１０】図３に示すように、M-SiONゲート誘電体１
０６が、半導体基体１００の表面上にＣＶＤによってデ
ポジットされる。M-SiONゲート誘電体１０６は、例え
ば、HfSiON、ZrSiON、LaSiON、YSiON、GdSiON、EuSiO
N、又はPrSiONを含み得る。ＣＶＤデポジションに窒素
を含むため、界面酸化物の形成が阻止されるか又は少な
くとも最小にされる。このデポジション・プロセスは、
200〜900℃の範囲の温度で、0.1 Torrから760 Torrまで
の範囲の圧力で、下記の前駆体ガスのうち任意のものを
用いる熱ＣＶＤプロセスであり得る。 【００１１】 M(N(CH3)2)4 + Si(N(CH3)2)4 + RG = M-SiON M(N(C2H5)2)4 + Si(N(CH3)2)4 + RG = M-SiON M(N(C2H5)2)4 + Si(N(C2H5)2)4 + RG = M-SiON M(N(CH3)2)4 + Si(N(C2H5)2)4 + RG = M-SiON M(i-O-Pr)2(thd)2 + DBDAS + RG = M-SiON ここで、ＭはHf、Zr、La、Yなどである。 【００１２】M(i-O-Pr)2(thd)2 は、ビス（イソプロポ
キシ）ビス（テトラメチルヘプタンジオネート）「金
属」（bis(isopropoxy)bis(tetramethylheptanedionato
“metal”)であり、DBDASは、[(CH3)CO]-Si-[(O2C(C
H3)]2であり、RGは、任意の相対比率（例えば、50％N
H3、50% N2O、及び0% NO）のNH3、N2O、NO又は他の窒化
ガスを含む反応性ガス又は反応性ガスの組み合わせであ
り得る。 【００１３】代替例として、金属有機物種を分解し、炭
素含有量を減らすため、M-SiONは、プラズマ励起ＣＶＤ
を用いることによって形成されてもよい。プラズマ励起
技術を用いて生成することのできる実施例は数多くあ
る。 【００１４】図３を参照し、M-SiONゲート誘電体１０６
は、酸化アニールを受け得る。このアニールの目的は、
窒素濃度を調節し、欠陥をアニール・アウトすることで
ある。酸化アニールは、酸素含有量を増加させ、窒素含
有量を減少させる。好ましい実施例において、テキサス
・インスツルメンツ・インコーポレーテッドに譲渡さ
れ、参照のためここに組み込まれる、2002年6月28日に
出願された同時継続中の米国特許出願番号１０／１８
５，３２６（ＴＩ−３３７７６）に説明されたような２
段階アニールが用いられ得る。この２段階アニールは、
非酸化性雰囲気（例えば、N2）中の第１の高い温度のア
ニール（例えば、700〜1100℃）と、それに続く酸化性
雰囲気（例えば、O2、N2O、NO、オゾン、UV O2、H2O2）
中の一層低い温度のアニール（例えば、＜最大1100℃）
を含む。 【００１５】上述のＣＶＤプロセスによって形成される
M-SiONは幾つかの利点を有する。第１に、界面酸化物の
厚みが、MSiO2デポジションに比較して低減される。図
１の例では、３６ÅのHfSiO2が形成されるとき、界面に
９Åの界面酸化物が形成された。本発明に従ってＣＶＤ
プロセスに窒素を取り入れることによって、界面酸化物
が低減する。第２に、窒素の追加によって誘電率が更に
増加する。最後に、窒素があるためドーパント浸透性が
低減し、熱安定性が増加する。 【００１６】アニールの後、図４に示すように、高誘電
率ゲート誘電体１０６の上にゲート電極材料１１０がデ
ポジットされる。その後、ゲート電極を形成するための
パターニング及びエッチング、ソース／ドレイン接合領
域の形成、相互接続の形成、及びデバイスのパッケージ
ングによってプロセスが継続する。 【００１７】ＭＯＳＦＥＴトランジスタを形成する方法
に関連して、本発明の第２の実施例を説明する。第１の
実施例にあるように、半導体基体１００は、絶縁体構造
１０２及び任意の所望のチャネル又は閾値調節インプラ
ントの形成を介して処理される。半導体基体１００は典
型的に、先行技術で知られているように、その上に形成
される付加的なエピタキシャル層を有する或いは有さな
いシリコン基板を含む。 【００１８】半導体基体１００の表面１０４は、クリー
ンで、酸化物のない表面であることが好ましい。更に、
表面１０４は水素で終端処理されてもよい。このような
表面を提供する方法は先行技術で知られている。テキサ
ス・インスツルメンツ・インコーポレーテッドに譲渡さ
れ、参照のためここに組み込まれる、2001年9月18日に
発行された米国特許番号６，２９１，８６７号は、この
ような表面を提供する幾つかの方法を説明している。 【００１９】図５に示すように、半導体基体１００の表
面上にＣＶＤによってM-SiNゲート誘電体１０８がデポ
ジットされる。M-SiNゲート誘電体１０８は、例えば、H
fSiN、ZrSiN、LaSiN、YSiN、GdSiN、EuSiN、又はPrSiN
を含み得る。ＣＶＤデポジションに窒素を含むことによ
り、界面酸化物の形成が阻止されるか又は少なくとも最
小にされる。M-SiN膜１０８は、アミド前駆体［テトラ
キス（ジメチルアミド）シリコン（Tetrakis（dimethyl
amido）silicon）、テトラキス（ジエチルアミド）シリ
コン（Tetrakis（diethylamido）silicon）、テトラキ
ス（ジメチルアミド）ハフニウム−又は他の金属、及び
テトラキス（ジエチルアミド）ハフニウム−又は他の金
属］、ベータ・ジケトンテート（beta diketontate
s）、第３ブトキシド（tertiary butoxide）金属前駆体
など、多数の前駆体を用いてデポジットされ得る。 【００２０】代替例として、金属有機物種を分解し、炭
素含有量を減らすため、M-SiNは、プラズマ励起ＣＶＤ
を用いることによって形成されてもよい。プラズマ励起
技術を用いて生成することのできる実施例は数多くあ
る。 【００２１】図６を参照し、M-SiON１０６を形成するた
め、M-SiNゲート誘電体１０８は、酸化アニールを受け
得る。このアニールの目的は、窒素濃度を調節し、欠陥
をアニール・アウトし、酸素を取り入れることである。
上述のように、２段階アニール・シーケンスが用いられ
得る。 【００２２】アニールの後、図４に示したように、高誘
電率ゲート誘電体１０６上にゲート電極材料１１０がデ
ポジットされる。その後、ゲート電極を形成するための
パターニング及びエッチング、ソース／ドレイン接合領
域の形成、相互接続の形成、及びデバイスのパッケージ
ングによってプロセスが継続する。 【００２３】本発明は例示用の実施例を参照して説明さ
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。これら例示用の実施例の種々の変
形及び組合せばかりでなく本発明の他の実施例も、本説
明を参照すれば当業者にとって明白である。従って、添
付の特許請求の範囲はあらゆるこれらの変形又は実施例
を包含することを意図する。 【００２４】以上の説明に関し、更に以下の項目を開示
する。 （１） 集積回路を製造する方法であって、部分的に製
造された半導体基体を提供し、半導体基体の表面上に、
化学蒸着デポジションによって金属、シリコン、及び窒
素を含む高誘電率膜をデポジットすることによってゲー
ト誘電体を形成する工程を含む方法。 （２） 第１項に記載の方法であって、前記高誘電率膜
が金属−シリコン−酸化窒化物を含む方法。 （３） 第１項に記載の方法であって、前記高誘電率膜
がHfSiN、HfSiON、ZrSiN、ZrSiON、LaSiN、LaSiON、YSi
N、YSiON、GdSiN、GdSiON、EuSiN、EuSiON、PrSiN、及
びPrSiONから成る群から選択される材料を含む方法。 （４） 第１項に記載の方法であって、前記化学蒸着デ
ポジション工程が、200℃から900℃の範囲の温度及び0.
1 Torrから760 Torrまでの範囲の圧力で成される方法。 （５） 第１項に記載の方法であって、高誘電率膜内の
窒素濃度及び空孔を制御するため、高誘電率膜をアニー
ルする工程を更に含む方法。 （６） 第５項に記載の方法であって、前記アニールす
る工程が、非酸化性雰囲気中の第１の一層高い温度と、
酸化性雰囲気中の第２の一層低い温度とを含み、前記一
層低い温度が前記一層高い温度よりも低い方法。 （７） 集積回路を製造する方法であって、部分的に製
造された半導体基体を提供し、テトラキス（ジメチルア
ミド）シリコン及びテトラキス（ジエチルアミド）シリ
コンから成る群から選択されるシリコン前駆体、テトラ
キス（ジメチルアミド）金属及びテトラキス（ジエチル
アミド）金属から成る群から選択される金属前駆体（こ
こで、金属はHf、Zr、La、Y、Gd、Eu、又はPrであ
る）、及び窒素含有前駆体を用いて半導体基体の表面
に、金属、シリコン、及び窒素を含む高誘電率膜の化学
蒸着デポジションによってゲート誘電体を形成する工程
を含む方法。 （８） 第７項に記載の方法であって、前記高誘電率膜
が金属−シリコン−酸化窒化物を含み、化学蒸着デポジ
ション工程が酸素前駆体を用いることを更に含む方法。 （９） 第７項に記載の方法であって、窒素濃度を制御
するため高誘電率膜をアニールする工程を更に含む方
法。 （１０） 第９項に記載の方法であって、前記アニール
する工程が、非酸化性雰囲気中の第１の一層高い温度
と、酸化性雰囲気中の第２の一層低い温度とを含み、前
記一層低い温度が前記一層高い温度よりも低い方法。 （１１） HfSiO2などのM-SiN又はM-SiONのＣＶＤによ
って高誘電率ゲート誘電体膜（１０６）を形成する方法
が開示される。窒素濃度を調節するため、ポスト・デポ
ジション・アニールが用いられる。
【図面の簡単な説明】 【図１】従来技術に従って形成された、界面酸化物を有
するHfSiO2ゲート誘電体の断面図。 【図２】本発明の一実施例に従って形成される高誘電率
ゲート誘電体の種々の製造段階での断面図。 【図３】本発明の一実施例に従って形成される高誘電率
ゲート誘電体の種々の製造段階での断面図。 【図４】本発明の一実施例に従って形成される高誘電率
ゲート誘電体の種々の製造段階での断面図。 【図５】本発明の一実施例に従って形成される高誘電率
ゲート誘電体の種々の製造段階での断面図。 【図６】本発明の一実施例に従って形成される高誘電率
ゲート誘電体の種々の製造段階での断面図。 【符号の説明】 １００ 半導体基体 １０２ 絶縁体 １０６ ゲート誘電体 １１０ ゲート電極材料
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク アール、ヴィソケイ アメリカ合衆国 テキサス、リチャードソ ン、ミルウッド ドライブ 2705 (72)発明者 マルコム ジェイ、ビヴァン アメリカ合衆国 テキサス、ダラス、スプ リング ヴァリー ロード 5801、アパー トメント 2116 ダブリュ (72)発明者 アントニオ エル、ピー、ロタンダロ アメリカ合衆国 テキサス、ダラス、シェ イディ ブルック レイン 6225、ナンバ ー 270 Ｆターム(参考） 5F058 BA20 BC09 BF02 BF07 BH03 BJ04 5F140 AA19 BA01 BA16 BC06 BD04 BD13 BE01 BE10 BE16 BE17

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 集積回路を製造する方法であって、 部分的に製造された半導体基体を提供し、 半導体基体の表面上に、化学蒸着デポジションによって
    金属、シリコン、及び窒素を含む高誘電率膜をデポジッ
    トすることによってゲート誘電体を形成する工程を含む
    方法。
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