JP3911947B2 - 電界効果トランジスタの製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は単結晶半導体基板上に形成される電界効果トランジスタ、絶縁体上に形成される薄膜トランジスタおよびこれにより形成したロジック回路、メモリ回路、液晶表示装置の表示画素または液晶駆動回路の構成素子として利用される薄膜トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
多結晶シリコン等の半導体膜は薄膜トランジスタ（以下本願明細書中ではＴＦＴと称する）や太陽電池に広く利用されている。とりわけ多結晶シリコン（ ｐｏｌｙ−Ｓｉ）ＴＦＴは高移動度化が可能でありながらガラス基板のように透明で絶縁性の基板上に作成できるという特徴を生かして、液晶表示装置（ＬＣＤ）や液晶プロジェクターなどの光変調素子あるいは液晶駆動用内蔵ドライバーの構成素子として広く用いられ、新しい市場の創出に成功している。
【０００３】
ガラス基板上に高性能なＴＦＴを作成する方法としては高温プロセスと呼ばれる製造方法がすでに実用化されている。ＴＦＴの製造方法として工程最高温度が１０００℃程度の高温を用いるプロセスを一般的に高温プロセスと呼んでいる。高温プロセスの特徴は、シリコンの固相成長により比較的良質のｐｏｌｙ−Ｓｉを作成する事ができることと、熱酸化により良質のゲート絶縁膜（一般的に二酸化珪素）および清浄なｐｏｌｙ−Ｓｉとゲート絶縁膜の界面を形成できることである。高温プロセスではこれらの特徴により、高移動度でしかも信頼性の高い高性能ＴＦＴを安定的に製造することができる。しかし、高温プロセスを用いるためにはＴＦＴを作成する基板が１０００℃以上の高温の熱工程に耐え得る必要がある。この条件を満たす透明な基板は現在のところ石英ガラスしかない。このため昨今のｐｏｌｙ−Ｓｉ ＴＦＴは総て高価で小さい石英ガラス基板上に作成されており、コストの問題上大型化には向かないとされている。また、固相成長法では十数時間という長時間の熱処理が必要であり、生産性が極めて低いとの課題がある。また、この方法では基板全体が長時間加熱されている事に起因して基板の熱変形が大きな問題と化し実質的に安価な大型ガラス基板を使用し得ないとの課題が生じており、これもまた低コスト化の妨げとなっている。
【０００４】
一方、高温プロセスが持つ上記欠点を解消し、尚且つ高移動度のｐｏｌｙ−Ｓｉ ＴＦＴを実現しようとしているのが低温プロセスと呼ばれる技術である。比較的安価な耐熱性ガラス基板を使うために、工程最高温度としておおむね６００℃以下のｐｏｌｙ−Ｓｉ ＴＦＴ製造プロセスを一般に低温プロセスと呼ぶ。低温プロセスでは発振時間が極短時間のパルスレーザーを用いてシリコン膜の結晶化をおこなうレーザー結晶化技術が広く使われている。レーザー結晶化とは、ガラス基板上のアモルファスシリコン膜に高出力のパルスレーザー光を照射することによって瞬時に溶融させ、これが凝固する過程で結晶化する性質を利用する技術である。最近ではガラス基板上のアモルファスシリコン膜にエキシマレーザービームをくり返し照射しながらスキャンすることによって大面積のｐｏｌｙ−Ｓｉ膜を作成する技術が広く使われるようになった。また、ゲート絶縁膜としてはプラズマＣＶＤをもちいた成膜方法で比較的高品質の二酸化珪素（ＳｉＯ２）膜が成膜可能となり実用化への見通しが得られるほどになった。これらの技術によって、現在では一辺が数十センチほどもある大型のガラス基板上にｐｏｌｙ−Ｓｉ ＴＦＴが作成可能となっている。
【０００５】
しかし、この低温プロセスで問題となるのはレーザー結晶化したｐｏｌｙ−Ｓｉ膜は高い欠陥密度を有しており、これがＴＦＴの移動度、閾値電圧を大きく左右する要因となることである。詳細に調べた結果、レーザー結晶化ｐｏｌｙ−Ｓｉ膜中には１０¹⁸〜１０¹⁹（ｃｍ^-3）の高い密度で欠陥が存在していることが分かった。これは現在よく使われる５０ｎｍのｐｏｌｙ−Ｓｉ膜を想定した場合、面密度にして５×１０¹¹〜５×１０¹²（ｃｍ^-2）の値になる。更に重大な課題として、ＴＦＴのＭＯＳ界面にも高密度の界面順位が存在する。その値はおよそ１０¹²（ｃｍ^-2）程度である。これからわかるように、ＭＯＳ界面およびｐｏｌｙ−Ｓｉ膜中の両方に同程度の高い密度で欠陥が存在している。電界効果トランジスタの場合、ゲート電極に電圧を印加するとＭＯＳキャパシタ容量によって決まるキャリアが半導体側に誘起される。しかし半導体側、すなわちｐｏｌｙ−Ｓｉ膜およびＭＯＳ界面に欠陥があると、誘起されたキャリアがこれら欠陥に捕獲され伝導に寄与できない。結果として、より高いゲート電圧を印加し、欠陥よりも多くのキャリアを誘起してやらないとドレイン電流が得られないことになる。これがＴＦＴの閾値電圧を高くしている原因である。現状では上記欠陥を積極的に制御する有効な手段がないため、ＴＦＴの閾値電圧が高い、あるいはロット間でのばらつきが大きいという結果を招き、これが現在の製造プロセスでの最大の問題となっている。現状としてレーザー結晶化ｐｏｌｙ−Ｓｉ膜を用いて作製したＴＦＴの閾値電圧はおおむね３〜４Ｖ程度である。閾値電圧を例えば１Ｖ程度に下げることができればＴＦＴで作製した回路の駆動電圧を現在の３分の１以下に下げることができる。回路の消費電力は駆動電圧の２乗に比例するので、駆動電圧を３分の１以下に下げることができれば消費電力を１０分の１ちかくに飛躍的に下げることが可能となるのである。こうすることによって、例えば携帯情報機器向けのディスプレイに適した超低消費電力の液晶ディスプレイが実現できるのである。このような目的を達成するためには、ｐｏｌｙ−ＳｉおよびＭＯＳ界面の欠陥面密度を共に１０¹⁰（ｃｍ^-2）程度にまで低減することが求められる。
【０００６】
【発明が解決しようとする課題】
そこで本発明は上述の諸課題を鑑み、レーザー結晶化ｐｏｌｙ−Ｓｉの膜中欠陥およびＭＯＳ界面の欠陥の両方を共に低減せしめ、ｐｏｌｙ−ＳｉＴＦＴおよび回路の特性向上を実現する電界効果トランジスタの製造方法を与えるものである。
【０００７】
【課題を解決するための手段】
上記課題を解決する為に請求項１記載の発明は、基板上に形成された半導体膜の表面を酸素ラジカル処理する第１の工程と、前記第１の工程の後、前記半導体膜の表面にＳｉＯ蒸着をして、前記半導体膜にゲート絶縁膜を形成する第２の工程と、を有することを特徴とする。
また、本発明は、上記の発明であって、前記ＳｉＯ蒸着をする工程は、酸素ラジカル雰囲気中で行うことを特徴とする。
また、本発明は、上記の発明であって、前記基板は、絶縁性を有する基板であることを特徴とする。
また、本発明は、上記の発明であって、前記半導体膜は、薄膜半導体膜であることを特徴とする。
また、本発明は、上記の発明であって、前記第１の工程の前に、前記半導体膜を結晶成長または再結晶化するように光照射する第３の工程を含むことを特徴とする。
また、本発明は、上記の発明であって、前記第３の工程では、光照射により結晶成長または再結晶化させた前記半導体膜をさらに、真空中において水素プラズマ処理する工程を含むことを特徴とする。
また、本発明は、上記の発明であって、前記第１の工程及び前記第２の工程は、前記第３の工程の後、真空中で連続的に行うことを特徴とする。
また、本発明は、上記の発明であって、前記第１の工程と、前記第２の工程と、前記第３の工程とは、前記基板の温度を同一にして行うことを特徴とする。
また、本発明は、上記の発明であって、前記酸素ラジカルは、少なくとも誘導結合型プラズマ、ＥＣＲプラズマ及びヘリコン波プラズマのいずれか１つをラジカル供給源から発生させることを特徴とする。
また、本発明は、上記の発明であって、前記第２の工程は、蒸着時の圧力が１×１０^-2（Ｔｏｒｒ）以下にて行うことを特徴とする。
また、本発明は、上記の発明であって、前記酸素ラジカルの生成は、酸素ガス１００％または酸素ガスと不活性ガスの混合ガスを原料ガスにより生成されることを特徴とする。
また、本発明は、上記の発明であって、前記第１の工程において、前記半導体膜の表面を１０秒以上酸素ラジカル処理をすることを特徴とする。
また、本発明は、基板上に形成された半導体膜の表面を酸素ラジカル処理する第１の工程と、前記第１の工程の後、酸素ラジカル処理された前記半導体膜表面にＳｉＯ蒸着をして、前記半導体膜に第１のゲート絶縁膜を形成する第２の工程と、前記半導体膜を分離する半導体素子分離工程と、を有することを特徴とする。
また、本発明は、上記の発明であって、前記半導体素子分離工程の後、前記半導体膜が形成されている側の前記基板の全面に第２のゲート絶縁膜を形成する工程を含むことを特徴とする。
上記課題を解決する為に請求項１記載の発明は、電界効果トランジスタの製造方法において、能動層である半導体表面を酸素ラジカル処理することにより半導体とゲート絶縁膜の界面形成をおこなうことを特徴とする。ここで酸素ラジカル処理とは、基底状態から励起されエネルギー的に活性な状態にある酸素原子または酸素分子を含むガスに半導体表面を晒すことを意味する。
【０００８】
上記課題を解決する為に請求項２記載の発明は、電界効果トランジスタの製造方法において、能動層である半導体表面を酸素ラジカル処理した後、ひきつづいて酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなうことにより半導体とゲート絶縁膜の界面形成をおこなうことを特徴とする。ここで酸素ラジカル雰囲気とは、基底状態から励起されエネルギー的に活性な状態にある酸素原子または酸素分子を含むガス中のことを言う。またＳｉＯ蒸着とは、真空中において雰囲気圧力より高い蒸気圧をもつＳｉＯ分子線を基板方向に拡散せしめ成膜をおこなう方法を意味する。
【０００９】
上記課題を解決する為に請求項３記載の発明は請求項１または２記載の電界効果トランジスタの製造方法であって、前記半導体は薄膜半導体であることを特徴とする。ここで薄膜半導体とはおおむね膜厚が５μｍ以下の膜状の半導体を意味する。
【００１０】
上記課題を解決する為に請求項４記載の発明は、請求項１、２または３記載の電界効果トランジスタの製造方法で、前記半導体は光照射により結晶成長あるいは再結晶化させ形成することを特徴とする。
【００１１】
上記課題を解決する為に請求項５記載の発明は、請求項１、２、３または４記載の電界効果トランジスタの製造方法で、前記半導体は光照射により結晶成長あるいは再結晶化させた後真空中連続で水素プラズマ処理をおこなうことによって形成することを特徴とする。
【００１２】
上記課題を解決する為に請求項６記載の電界効果トランジスタの製造方法は、請求項１、２、３、４または５記載の電界効果トランジスタの製造方法において、前記半導体表面の酸素ラジカル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、前記半導体形成を真空中にておこなった後、更に真空中で連続しておこなうことを特徴とする。ここで半導体形成とは光照射による結晶成長あるいは再結晶化と水素プラズマ処理を含む。
【００１３】
上記課題を解決する為に請求項７記載の電界効果トランジスタの製造方法は、請求項１、２、３、４、５または６記載の電界効果トランジスタの製造方法において、前記半導体形成工程と半導体表面の酸素ラジカル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、同一基板温度にておこなうことを特徴とする。ここで半導体形成工程とは光照射による結晶成長あるいは再結晶化と水素プラズマ処理を含む
上記課題を解決する為に請求項８記載の電界効果トランジスタの製造方法は、請求項１、２、３、４、５、６または７記載の電界効果トランジスタの製造方法において、前記半導体表面の酸素ラジカル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、誘導結合型プラズマをラジカル供給源とし酸素ラジカル発生をおこなうことを特徴とする。
【００１４】
上記課題を解決する為に請求項９記載の電界効果トランジスタの製造方法は、請求項１、２、３、４、５、６、７または８記載の電界効果トランジスタの製造方法において、前記半導体表面の酸素ラジカル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、ＥＣＲプラズマをラジカル供給源とし酸素ラジカル発生をおこなうことを特徴とする。ここでＥＣＲプラズマとは、電子サイクロトロン共鳴（ＥＣＲ）法により生成したプラズマを意味する。
【００１５】
上記課題を解決する為に請求項１０記載の電界効果トランジスタの製造方法は、請求項１、２、３、４、５、６、７、８または９記載の電界効果トランジスタの製造方法において、前記半導体表面の酸素ラジカル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、ヘリコン波プラズマをラジカル供給源とし酸素ラジカル発生をおこなうことを特徴とする。
【００１６】
上記課題を解決する為に請求項１１記載の電界効果トランジスタの製造方法は、請求項１、２、３、４、５、６、７、８、９または１０記載の電界効果トランジスタの製造方法において、前記半導体表面の酸素ラジカル処理および酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、蒸着時圧力が１×１０^-2（ｔｏｒｒ）以下にておこなうことを特徴とする。
【００１７】
上記課題を解決する為に請求項１２記載の電界効果トランジスタの製造方法は、請求項１、２、３、４、５、６、７、８、９、１０または１１記載の電界効果トランジスタの製造方法において、前記半導体表面の酸素ラジカル処理および酸素ラジカル雰囲気は、酸素ガス１００％あるいは酸素ガスと不活性ガスの混合ガスを原料ガスとして形成することを特徴とする。
【００１８】
上記課題を解決する為に請求項１３記載の電界効果トランジスタの製造方法は、請求項１、２、３、４、５、６、７、８、９、１０、１１または１２記載の電界効果トランジスタの製造方法において、前記酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなう工程は、半導体表面の酸素ラジカル処理を少なくとも１０秒以上おこなってから開始することを特徴とする。
【００１９】
上記課題を解決する為に請求項１４記載の電界効果トランジスタの製造方法は、請求項１、２、３、４、５、６、７、８、９、１０、１１、１２または１３記載の電界効果トランジスタの製造方法において、能動層である半導体表面を酸素ラジカル処理した後、ひきつづいて酸素ラジカル雰囲気中にてＳｉＯ蒸着をおこなうことにより半導体とゲート絶縁膜の界面形成をおこなった後、半導体素子分離工程をおこなうことを特徴とする。ここで半導体素子分離工程とは、前記半導体を電気的に分離された島状パターンに形成あるいは絶縁体領域を形成することによって、最終的に形成された素子同士が電気的に絶縁された状態にする工程を意味する。
【００２０】
上記課題を解決する為に請求項１５記載の電界効果トランジスタの製造方法は、請求項１４記載の電界効果トランジスタの製造方法において、前記半導体素子分離工程をおこなった後、基板全面に再度ゲート絶縁膜形成をおこなうことを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態の一例を図面に基づいて詳述する。図１に工程を追うごとのｐｏｌｙ−Ｓｉ ＴＦＴの構造を図示する。
【００２２】
（１．半導体薄膜の形成）
本願発明の実施のためには通常、基板（１０１）の上に下地保護膜（１０２）を形成しその上に半導体薄膜（１０３）を形成するので、この一連の形成方法について説明する。
【００２３】
本発明を適応し得る基板（１０１）としては金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）やアルミナ（Ａｌ₂Ｏ₃）や窒化アルミニウム（ＡｌＮ）等のセラミック材料、溶融石英やガラス等の透明または非透明絶縁性物質、シリコンウェーハー等の半導体物質、並びにそれを加工したＬＳＩ基板等が可能である。半導体膜は基板上に直接又は下地保護膜や下部電極等を介して堆積する。
【００２４】
下地保護膜（１０２）としては酸化硅素膜（ＳｉＯ_X：０＜ｘ≦２）や窒化硅素膜（Ｓｉ₃Ｎ_X：０＜ｘ≦４）等の絶縁性物質が挙げられる。ＴＦＴなどの薄膜半導体装置を通常のガラス基板上に作成する場合の様な半導体膜への不純物制御が重要である時、ガラス基板中に含まれているナトリウム（Ｎａ）等の可動イオンが半導体膜中に混入しない様に下地保護膜を形成した後に半導体膜を堆積する事が好ましい。同じ事情は各種セラミック材料を基板として用いる場合にも通ずる。下地保護膜はセラミック中に添加されている焼結助材原料などの不純物が半導体部に拡散及び混入するのを防止するのである。金属材料などの導電性材料を基板として用い、且つ半導体膜が金属基板と電気的に絶縁されていなければならない場合には、絶縁性を確保する為に当然下地保護膜は必要不可欠である。更に半導体基板やＬＳＩ素子上に半導体膜を形成する時にはトランジスタ間や配線間の層間絶縁膜が同時に下地保護膜でもある。
【００２５】
下地保護膜はまず基板を純水やアルコールなどの有機溶剤で洗浄した後、基板上に常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッター法等で形成する。 下地保護膜として酸化硅素膜を用いる場合、常圧化学気相堆積法では基板温度を２５０℃程度から４５０℃程度としてモノシラン（ＳｉＨ₄）や酸素を原料として堆積し得る。プラズマ化学気相堆積法やスパッター法では基板温度は室温から４００℃程度である。下地保護膜の膜厚は基板からの不純物元素の拡散と混入を防ぐのに十分な厚さが必要で、その値は最小で１００ｎｍ程度以上である。ロット間や基板間のばらつきを考慮すると２００ｎｍ程度以上が好ましく、３００ｎｍ程度あれば保護膜としての機能を十分に果たし得る。下地保護膜がＩＣ素子間やこれらを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余りにも厚くなると絶縁膜のストレスに起因するクラックが生ずる。その為最大膜厚は２μｍ程度が好ましい。生産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度が上限である。
【００２６】
次に半導体薄膜（１０３）について説明する。本発明が適用される半導体膜としてはシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体膜の他に、シリコン・ゲルマニウム（Ｓｉ_XＧｅ_1-X ：０＜ｘ＜１）やシリコン・カーバイド（Ｓｉ_XＣ_1-X ：０＜ｘ＜１）やゲルマニウム・カーバイド（Ｇｅ_XＣ_1-X ：０＜ｘ＜１）等の四族元素複合体の半導体膜、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物半導体膜、またはカドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素との複合体化合物半導体膜等がある。或いはシリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉ_XＧｅ_YＧａ_ZＡｓ_Z：ｘ＋ｙ＋ｚ＝１）と云った更なる複合化合物半導体膜やこれらの半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加したＮ型半導体膜、或いはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加したＰ型半導体膜に対しても本発明は適応可能である。これら半導体膜はＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはスパッター法等や蒸着法等のＰＶＤ法で形成する。半導体膜としてシリコン膜を用いる場合、ＬＰＣＶＤ法では基板温度を４００℃程度から７００℃程度としてジシラン（Ｓｉ₂Ｈ₆）などを原料として堆積し得る。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ₄）などを原料として基板温度が１００℃程度から５００℃程度で堆積可能である。スパッター法を用いる時には基板温度は室温から４００℃程度である。この様に堆積された半導体膜の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質や混晶質、微結晶質、或いは多結晶質等様々な状態があるが、本願発明にあっては初期状態はいずれの状態であっても構わない。尚本願明細書中では非晶質の結晶化のみならず、多結晶質や微結晶質の再結晶化をも含めて総て結晶化と呼ぶ。半導体膜の膜厚はそれをＴＦＴに用いる時には２０ｎｍ程度から１００ｎｍ程度が適している。
【００２７】
（２．半導体薄膜のレーザー結晶化）
基板上に下地絶縁膜と半導体膜を形成した後、この半導体膜をレーザー照射によって結晶化する。通常、ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法で堆積させたシリコン膜表面は自然酸化膜で覆われていることが多い。従って、レーザー光を照射する前にこの自然酸化膜を除去する必要がある。このためには弗酸溶液に浸してウエットエッチングする方法や、フッ素ガスを含んだプラズマ中でのドライエッチング等がある。
【００２８】
次に半導体膜のついた基板をレーザー照射チャンバーにセットする。レーザー照射チャンバーは一部分が石英の窓によってできており、チャンバーを真空に排気した後この石英窓からレーザー光を照射する。
【００２９】
ここでレーザー光について説明する。レーザー光は半導体薄膜（１０３）表面で強く吸収され、その直下の絶縁膜（１０２）や基板（１０１）にはほとんど吸収されないことが望まれる。従ってこのレーザー光としては紫外域またはその近傍の波長を持つエキシマレーザー、アルゴンイオンレーザー、ＹＡＧレーザー高調波等が好ましい。また、半導体薄膜を高温に加熱すると同時に基板へのダメージを防ぐためには大出力でしかも極短時間のパルス発振であることが必要となる。従って、上記レーザー光の中でも特にキセノン・クロライド（ＸｅＣｌ）レーザー（波長３０８ｎｍ）やクリプトンフロライド（ＫｒＦ）レーザー（波長２４８ｎｍ）等のエキシマ・レーザーが最も適している。次にこれらのレーザー光の照射方法について図２にそって述べる。レーザーパルスの強度半値幅は１０ｎｓ程度から５００ｎｓ程度の極短時間である。レーザー照射は基板（２００）を室温（２５℃）程度から４００℃程度の間とし、背景真空度が１０^-4Ｔｏｒｒ程度から１０^-9Ｔｏｒｒ程度の真空中にて行う。レーザー照射の一回の照射面積は対角５ｍｍ程度から６０ｍｍ程度の正方形または長方形状である。レーザー照射の一回の照射で例えば８ｍｍの正方形面積が結晶化できるビームを用いた場合について説明する。１カ所に１発のレーザー照射（２０１）をおこなった後、基板とレーザーとの位置を相対的に水平方向にわずかにずらす（２０３）。この後再び１発のレーザー照射（２０２）をおこなう。このショットアンドスキャンを連続的に繰り返していく事によって大面積の基板にも対応できる。更に具体的には、各照射毎に照射領域を１％程度から９９％程度ずらして行く（例えば５０％：先の例では４ｍｍ）。最初に水平方向（Ｘ方向）に走査した後、次に垂直方向（Ｙ方向）に適当量（２０４）ずらせて、再び水平方向に所定量（２０３）ずつずらせて走査し、以後この走査を繰り返して基板全面に第一回目のレーザー照射を行う。この第一回目のレーザー照射エネルギー密度は５０ｍＪ／ｃｍ²程度から６００ｍＪ／ｃｍ²程度の間が好ましい。第一回目のレーザー照射が終了した後、必要に応じて第二回目のレーザー照射を全面に施す。第二回目のレーザー照射を行う場合、そのエネルギー密度は一回目より高い値が好ましく、１００ｍＪ／ｃｍ²程度から１０００ｍＪ／ｃｍ²程度の間としても良い。走査方法は第一回目のレーザー照射と同じで正方形状の照射領域をＹ方向とＸ方向に適当量ずらせて走査する。更に必要に応じてエネルギー密度をより高くした第三回目或いは第四回目のレーザー照射を行う事も可能で有る。こうした多段階レーザー照射法を用いるとレーザー照射領域端部に起因するばらつきを完全に消失させる事が可能になる。多段階レーザー照射の各回目の照射に限らず通常の一段階照射でも、レーザー照射は総て半導体膜に損傷が入らぬエネルギー密度で行う。これ以外にも図３に示すように、照射領域形状を幅１００μｍ程度以上で長さが数１０ｃｍ以上のライン状（３０１）とし、このライン状レーザー光を走査して結晶化を進めても良い。この場合各照射毎のビームの幅方向の重なりはビーム幅の５％程度から９５％程度とする。ビーム幅が１００μｍでビーム毎の重なり量が９０％で有れば、一回の照射毎にビームは１０μｍ進むので同一点は１０回のレーザー照射を受ける事となる。通常半導体膜を基板全体で均一に結晶化させるには少なくとも５回程度以上のレーザー照射が望まれるので、照射毎のビームの重なり量は８０％程度以上が求められる。高い結晶性の多結晶膜を確実に得るには同一点が１０回程度から３０回程度の照射が行われる様に重なり量を９０％程度から９７％程度へと調整するのが好ましい。
【００３０】
（３．半導体薄膜のプラズマ処理）
レーザー結晶化直後のｐｏｌｙ−Ｓｉ膜中には１０¹⁸（ｃｍ^-3）程度の高い密度で欠陥が存在する。これはレーザー結晶化が極めて高速の結晶成長であるためで、特に結晶粒界に多くの欠陥が局在する。これら欠陥の正体はシリコンの未結合手（ダングリングボンド）であり、通常は中性であるがキャリアを捕獲して電荷を帯びる性質がある。これら欠陥が高密度でｐｏｌｙ−Ｓｉ膜中に存在すると、ＴＦＴを動作させようとしたとき電界効果によって誘起されたキャリアがことごとく欠陥に捕獲されてしまうので、ソース−ドレイン電極間に電流が流れないことになってしまう。結果としてより高いゲート電圧をかける必要が生じ、閾値電圧の上昇を招くのである。これを防ぐために上記レーザー結晶化工程によって全面結晶化が終了した後、真空雰囲気であったレーザー結晶化チャンバー内に水素や酸素、窒素ガスをマスフローコントローラを経て導入し、平行平板ＲＦ電極により試料全面にてプラズマ放電をおこなう。ここでガスは例えば１Ｔｏｒｒ程度の圧力になるように流量を調整する。プラズマ発生は、他にも誘導結合型ＲＦ放電や直流放電あるいは熱フィラメントによる熱電子をもちいた電離によって発生させることが出来る。レーザー結晶化直後のｐｏｌｙ−Ｓｉ膜に水素プラズマ処理を５秒から３００秒施すことによって膜中の欠陥は１０¹⁶（ｃｍ^-3）程度の密度に劇的に減少し、電気的に優れたｐｏｌｙ−Ｓｉ膜を得ることが出来る。
【００３１】
水素はシリコン膜中での拡散速度が極めて大きいので、例えば５０ｎｍ程度の膜厚のｐｏｌｙ−Ｓｉならば処理時間は１６０秒程度で十分である。水素は原子半径が小さくｐｏｌｙ−Ｓｉ膜の深い位置、すなわち下地層との界面まで効率的に欠陥パシベーションが短時間で可能となる。水素プラズマは基板温度に依存してシリコンエッチングモードの効果が生じる。これを回避するためには基板温度をおおむね１００℃〜４００℃に保つ必要がある。尚、工程のタクトタイムを短縮するためにはレーザー結晶化を行った後基板を真空ロボットアームによって別の真空チャンバーに移動させ、前記水素、酸素、窒素プラズマ処理を行うことが有効である。
【００３２】
欠陥を低減させるプロセスとしては上記の理由により水素プラズマが適しているが、他にも酸素プラズマ、窒素プラズマ、フッ素プラズマなどのプラズマ処理によって欠陥を低減することも可能である。
【００３３】
（４．ＭＯＳ界面形成）
斯様にしてｐｏｌｙ−Ｓｉ膜の高品質化を達成することが可能であるが、更に重要なプロセスは高品質なｐｏｌｙ−Ｓｉ膜−ゲート絶縁膜界面を形成する工程である。ｐｏｌｙ−Ｓｉ表面に存在するシリコン原子にうまく酸素原子を結合させて界面順位密度を低減させる必要がある。シリコン膜表面にはおよそ１０¹⁵（ｃｍ^-2）の結合手が存在する。ＴＦＴのトランジスタ特性を良好なものにするには、界面順位密度を１０¹⁰（ｃｍ^-2）程度に抑える必要がある。すなわち、１０万個のシリコン結合手に対して１個程度の欠陥しか許容されず、あとの結合手は酸素原子と秩序正しく結合をしていなければならないという大変厳しいものである。従来のプロセスではこのｐｏｌｙ−Ｓｉ表面はフォトレジストや薬液にさらされて積極的に制御されていないため界面順位密度はせいぜい１０¹²（ｃｍ^-2）程度にしか制御することができなかった。しかし、本発明が開示する酸素ラジカル雰囲気中においてＳｉＯ蒸着をおこなう技術によって４００℃以下の低温プロセスでも極めて良好な界面が形成されるのである。ｐｏｌｙ−Ｓｉ膜表面には炭素原子が相当量存在しており、これが清浄なＭＯＳ界面を形成する妨げとなっている。この炭素原子を表面からとりさり、なお且つシリコン原子と良好なシリコン−酸素結合を形成するのに酸素ラジカル処理が極めて有効である。これは酸素ラジカルが表面の炭素と反応しこれを引き離す役割と、次に表面に現れたシリコン原子と結合して結合を形成する役割の両方を演じるためである。単純な酸素プラズマ処理によっても酸素ラジカルは形成されるが、プラズマ中に存在する高エネルギーイオンによってシリコン原子と酸素原子の良好な結合が容易に切断されてしまうので、結果的に界面順位密度を低減できないのである。酸素ラジカルにより高品質なＭＯＳ界面を形成した後、表面にやってきたＳｉＯ分子線と酸素ラジカルが反応することによって低ダメージで良好な絶縁膜を連続的に成膜することができる。酸素ラジカルによって形成されたＭＯＳ界面は極表面に限られているので、第１層ゲート絶縁膜（１０５）形成をプラズマＣＶＤ等の方法でおこなうと良好なＭＯＳ界面が乱される。従って、酸素ラジカル雰囲気中でＳｉＯ蒸着をすることによって低界面順位密度のＭＯＳ界面が保持されるのである。このように酸素ラジカルの存在はシリコン−酸素の良好な結合を形成する上で本質的なものである。単純に酸素雰囲気中でＳｉＯを蒸着することによってもＭＯＳ界面形成は可能であるが、界面順位密度では酸素ラジカル雰囲気中で形成したものに劣る。図５は本発明のＭＯＳ界面形成法により作製したＭＯＳキャパシタ（５００）と、酸素ラジカルを用いずＳｉＯを真空蒸着し酸素プラズマによって絶縁膜の酸化をおこなうことにより作製したＭＯＳキャパシタ（５０１）の高周波Ｃ−Ｖ特性（１ＭＨｚ）の違いを示したものである。絶縁膜厚はどちらも５０から６０ｎｍであるが、酸素ラジカル中でＳｉＯを蒸着し形成したＭＯＳキャパシタは界面順位がすくなく極めて急峻なカーブの立ち上がりを示した（５００）。これからもわかるように、酸素ラジカルによる界面処理が界面順位密度の低減に極めて重要なのである。
【００３４】
具体的な工程としては、レーザー結晶化によって形成されたｐｏｌｙ−Ｓｉ膜は真空中連続で水素プラズマ処理され、その後更に真空を破ること無くＭＯＳ界面形成チャンバへと真空搬送される。基板は工程のタクトタイムを低減させるためにレーザー結晶化、プラズマ処理、ＭＯＳ界面形成プロセスの工程中常に一定温度に保ったまま処理がおこなわれるのが望ましい。この時の基板温度はおおむね１００℃〜３５０℃が適当である。真空チャンバー中で基板を１００℃〜３５０℃に保持し、背景真空度が１０^-7（ｔｏｒｒ）台になるまで真空排気する。ＳｉＯの蒸着はパウダーをるつぼに入れ、この周りをヒータによって１０００℃〜１２００℃の温度に加熱する機構を持ったＫセルを用いる方法や、電子線蒸着の方法がある。ＳｉＯの飽和蒸気圧は上記加熱温度で１０^-4〜１０^-3（ｔｏｒｒ）に達するため、シャッタをあけるとＳｉＯの分子線が基板に向かって照射される。ここで蒸発源としてはＳｉＯ以外にシリコンを用いてもよいが、この場合はより高温で加熱しないと十分な蒸気圧が得られない。このような状態で処理チャンバーに酸素ガスあるいは窒素ガスまたは不活性ガスと酸素、窒素ガスとの混合ガスを導入し、圧力を１０^-5〜１０^-2（ｔｏｒｒ）程度に調整する。ガス圧力はＫセルにより蒸着する物質の蒸気圧およびラジカルを発生させるラジカル源の放電条件との兼ね合いによって決定される。すなわち、蒸発源の蒸気圧より低い圧力でなければならず、且つラジカルが効率的に発生できるのに十分な圧力である必要がある。ＳｉＯを蒸発させ、誘導結合型のプラズマ放電により酸素ラジカルを供給する場合には、１×１０^-4〜１×１０^-3（ｔｏｒｒ）の酸素ガス圧が適当である。この圧力下で、酸素ラジカルや窒素ラジカルを発生させる。ラジカル発生源はプラズマ放電やホットワイヤーによる熱励起法があるが、プラズマ放電が簡便で再現性もよく有利である。またラジカル発生効率を上げるために、ヘリウムやクリプトンなどの不活性ガスと酸素ガス、窒素ガスの混合ガスを用いて放電をおこなうのも有効である。ただし、平行平板型のＲＦ放電では放電圧力が０．１（ｔｏｒｒ）以下に下げられないので前記ガス圧力の条件を満たすことができず不適当である。低圧力下で効率的にラジカルを発生できる放電形態としては、誘導結合型ＲＦ放電、ＥＣＲプラズマ放電、ヘリコン波プラズマ放電がふさわしい。これらはどれも前記ガス圧力条件を見たしながら高効率で酸素ラジカルを発生することができるからである。本発明のＭＯＳ界面形成プロセスはラジカルを用いることが本質的であるので、プラズマ放電によって発生した電子やイオンはできる限りプロセス領域に存在しないことが望ましい。あるいは存在してもＭＯＳ界面に与えるダメージの小さい低電子温度プラズマでなくてはならない。従ってプラズマ発生領域とプロセスをおこなう領域はメッシュなどによって分離されている必要がある。前述のようにＭＯＳ界面の最も重要な第１層を形成するのは酸素ラジカルによる効果であるので、はじめにＳｉＯ蒸着源のシャッタを閉じた状態で酸素ラジカルによるｐｏｌｙ−Ｓｉ膜表面処理をおこなう。この処理時間はラジカル源への投入パワーにも依るが、おおむね１分から１０分ほどおこなう。このようにして良好な界面が形成された後、Ｋセルのシャッタを開き引き続き酸素ラジカル雰囲気中でＳｉＯを基板表面に供給する。こうすると良好に形成されたＭＯＳ界面に引き続いて良質の絶縁膜が堆積されていくので、以上の方法によって極めて優れたＭＯＳ構造を形成することができるのである。この時形成する絶縁膜（１０５）の膜厚は、引き続くプロセスによって高品質のＭＯＳ界面が影響を受けない程度の厚さが必要である。したがって、最低限１０ｎｍ程度の厚さの絶縁膜を形成する。このように本発明によるＭＯＳ界面形成プロセスはすべて４００℃以下の低温プロセスでありながら、きわめて高品質のＭＯＳ界面を与えるものである。
【００３５】
（５．素子分離工程）
レーザー結晶化、プラズマ処理、ＭＯＳ界面形成の真空中連続プロセスにより極めて高品質のＭＯＳ構造が形成された。次にＴＦＴ素子同士を電気的に絶縁するために素子分離工程をおこなう。ここでは図１に示すように絶縁膜とｐｏｌｙ−Ｓｉ膜を連続でエッチングする。絶縁膜（１０５）上にフォトリソグラフィーによりパターンを形成した後、ウエットまたはドライエッチングによりＳｉＯ₂をエッチングする。引き続きｐｏｌｙ−Ｓｉ膜をドライエッチングによりエッチングする。ここではＳｉＯ₂とｐｏｌｙ−Ｓｉ膜の２層をエッチングするので、エッチング後のエッジの形状が庇状にならないよう注意する必要がある。
【００３６】
（６．ゲート絶縁膜形成）
アイランド状のＳｉＯ₂、ｐｏｌｙ−Ｓｉ膜を形成した後、基板全面に更にゲート絶縁膜（１０６）を形成する。ゲート絶縁膜の成膜方法としては、ＥＣＲプラズマＣＶＤ法、平行平板ＲＦ放電プラズマＣＶＤ法などがある。または再度酸素ラジカル中でＳｉＯ蒸着することによって絶縁膜を形成してもよい。
【００３７】
（７．以降の工程）
引き続いてゲート電極（１０７）となる薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定である事が望まれ、例えばタンタル、タングステン、クロム等の高融点金属がふさわしい。また、イオンドーピングによってソース、ドレインを形成する場合、水素のチャネリングを防止するためにこのゲート電極の膜厚がおよそ７００ｎｍ程度必要になる。前記高融点金属の中で７００ｎｍもの膜厚で成膜しても膜ストレスによるクラックが生じない材料となると、タンタルが最もふさわしい。ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入を行ってソース・ドレイン領域（１０８、１０９）を形成する。この時ゲート電極がイオン注入のマスクとなっているので、チャンネルはゲート電極下のみに形成される自己整合構造となる。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適応され得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ₃）やジボラン（Ｂ₂Ｈ₆）等の注入不純物元素の水素化物を用いる。イオン打ち込み法では所望の不純物元素のみを注入した後に引き続いて水素イオン（プロトンや水素分子イオン）を注入する。前述の如くＭＯＳ界面やゲート絶縁膜を安定に保つ為には、イオン・ドーピング法にしろイオン打ち込み法にしろイオン注入時の基板温度は３５０℃以下である事が好ましい。一方注入不純物の活性化を３５０℃以下の低温にて常に安定的に行うには（本願ではこれを低温活性化と称する）、イオン注入時の基板温度は２００℃以上である事が望ましい。トランジスタのしきい値電圧を調整する為にチャンネル・ドープ行うとか、或いはＬＤＤ構造を作成すると云った様に低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板温度は２５０℃以上で有る事が必要となる。この様に基板温度が高い状態でイオン注入を行うと、半導体膜のイオン注入に伴う結晶壊破の際に再結晶化も同時に生じ、結果としてイオン注入部の非晶質化を防ぐ事が出来るのである。即ちイオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温で有っても注入イオンの活性化が可能に成る訳で有る。ＣＭＯＳ ＴＦＴを作成する時はポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。
【００３８】
また、不純物の効率的な活性化法としてエキシマレーザーなどを照射するレーザー活性化がある。これは絶縁膜を通してレーザー照射することによりソース、ドレイン部のドープｐｏｌｙ−Ｓｉを溶融・固化させ、不純物を活性化させる方法である。
【００３９】
次にソース・ドレイン上にコンタクトホールを開孔し、ソース・ドレイン取り出し電極（１１０、１１１）と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する。
【００４０】
【実施例】
本発明の実施例を図１にそって説明する。本発明で用いられる基板及び下地保護膜に関しては前述の説明に準ずるが、ここでは基板の一例として３００ｍｍ×３００ｍｍの正方形状汎用無アルカリガラス（１０１）を用いる。まず基板１０１上に絶縁性物質である下地保護膜（１０２）を形成する。ここでは基板温度を１５０゜ＣとしてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程度の膜厚を有する酸化硅素膜を堆積する。次に後に薄膜トランジスタの能動層となる真性シリコン膜等の半導体膜（１０３）を堆積する。半導体膜の厚みは５０ｎｍ程度で有る。本例では高真空型ＬＰＣＶＤ装置を用いて、原料ガスで有るジシラン（Ｓｉ₂Ｈ₆）を２００ＳＣＣＭ流し、４２５℃の堆積温度で非晶質シリコン膜１０３を堆積する。まず高真空型ＬＰＣＶＤ装置の反応室を２５０℃とした状態で反応室の内部に複数枚（例えば１７枚）の基板を表側を下向きとして配置する。こうした後にターボ分子ポンプの運転を開始する。ターボ分子ポンプが定常回転に達した後、反応室内の温度を約１時間掛けて２５０℃から４２５℃の堆積温度に迄上昇させる。昇温開始後の最初の１０分間は反応室にガスを全く導入せず真空中で昇温を行ない、しかる後純度が９９．９９９９％以上の窒素ガスを３００ＳＣＣＭ流し続ける。この時の反応室内における平衡圧力は、３．０×１０^-3Ｔｏｒｒで有る。堆積温度に到達した後、原料ガスであるジシラン（Ｓｉ₂Ｈ₆）を２００ＳＣＣＭ流すと共に、純度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を１０００ＳＣＣＭ流す。堆積開始直後の反応室内圧力は凡そ０．８５Ｔｏｒｒで有る。堆積の進行と共に反応室内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ１．２５Ｔｏｒｒと成る。斯様に堆積したシリコン膜（１０３）は基板の周辺部約７ｍｍを除いた２８６ｍｍ角の領域内に於いて、その膜厚変動はア５％以内で有る。
【００４１】
次にレーザー結晶化を行うのであるが、これに先立って非晶質シリコン膜を弗酸溶液に浸し、半導体膜（１０３）上の自然酸化膜をエッチングする。一般的にシリコン膜が露出した表面は非常に不安定で、シリコン薄膜を保持している雰囲気物質と容易に反応を起こす。従って、レーザー照射をおこなう前処理では単に自然酸化膜を除去するだけでなく、露出したシリコン膜表面を安定化させる必要がある。このためには、弗酸溶液による処理が望ましい。弗酸は純水との混合比が１：３０になるようにする。この弗酸溶液中に約２０から３０秒浸した後、すぐに純水洗浄を１０から２０分おこなう。この後スピンナーで純水を取り除く。これによって、シリコン膜表面は水素原子でターミネートされた安定化表面になる。
【００４２】
次にレーザー光の照射をおこなう。本例ではキセノン・クロライド（ＸｅＣｌ）のエキシマ・レーザー（波長：３０８ｎｍ）を照射する。レーザーパルスの強度半値幅（時間に対する半値幅）は２５ｎｓである。基板をレーザー結晶化チャンバーにセットした後、真空排気をおこなう。真空排気後基板温度を２５０度℃まで上昇させる。一回のレーザー照射面積は１０ｍｍ角の正方形状で、照射面でのエネルギー密度は１６０ｍＪ／ｃｍ² である。このレーザー光を９０％ずつ重ねつつ（つまり照射するごとに１ｍｍづつ）相対的にずらしながら照射を繰り返す（図２参照）。こうして一辺３００ｍｍの基板全体のアモルファスシリコンを結晶化する。同様な照射方法を用いて２回目のレーザー照射を行う。２回目のエネルギー密度は１８０ｍＪ／ｃｍ²で有る。これをくり返し、３回目、４回目と約２０ｍＪ／ｃｍ²づつ照射エネルギー密度を上昇させながら最終的にはのエネルギー密度４４０ｍＪ／ｃｍ²の照射をおこないレーザー照射を終了する。ここで４５０ｍＪ／ｃｍ²の照射レーザーエネルギー密度を超えた高いエネルギーを照射すると、ｐ−Ｓｉのグレインが微結晶化を起こすため、これ以上のエネルギー照射を避けた。
【００４３】
次にこのレーザー結晶化チャンバーに水素ガスを導入する。本例では９９．９９９％水素ガスをマスフローコントローラから導入し、チャンバー内圧力は１（ｔｏｒｒ）になるように調整した。この状態で真空中で移動可能な平行平板電極を基板上まで移動させ、これに１３．５６ＭＨｚのＲＦを印可することによって放電を行い、水素によるレーザー結晶化ｐｏｌｙ−Ｓｉ膜中の欠陥終端をおこなった。基板温度は２５０℃、投入したＲＦパワーは３Ｗ／ｃｍ²とした。水素は十分短時間に膜中に拡散しうるので、１６０秒の処理で特にｐｏｌｙ−Ｓｉ膜の深い位置および下地層との界面に存在する欠陥を効率的に終端する。
【００４４】
次に真空を保ったままで基板（１００）をＭＯＳ界面形成チャンバー（４００）へと搬送する。基板搬送終了後、チャンバー内を１０^-7（ｔｏｒｒ）台の真空度に排気する。一方、Ｋセルはシャッタ（４０１）を閉じた状態で、２００メッシュ、純度９９．９９％のＳｉＯパウダーを入れたるつぼ（４０３）がタンタルワイヤ（４０４）を使って１０００℃から１２００℃に加熱されている。この状態でチャンバー内に酸素ガスをマスフローコントローラ（４０５）で制御しながら１ｓｃｃｍ導入し圧力を１×１０^-4（ｔｏｒｒ）に保持する。ラジカル発生源にも酸素ガスが供給され、穴の空いたセラミック（４０７）放電室（４１０）に誘導結合型の放電（パワー３００Ｗ）により同圧力下で酸素ラジカルを発生させた。プラズマは放電室内（４０７）に閉じ込められるが、拡散してくる中性の酸素ラジカルによってｐｏｌｙ−Ｓｉ膜のＭＯＳ界面形成をおこなうために、酸素ラジカル処理を５分間おこなった。しかる後、Ｋセルのシャッタ（４０１）を開けＳｉＯ分子線を基板へ照射し第１層目のゲート絶縁膜（１０５）を３０ｎｍ形成した。
【００４５】
次に基板を真空チャンバから取り出し、ｐｏｌｙ−Ｓｉ膜と第１層絶縁膜の連続エッチングをおこなった。引き続き、第２層絶縁膜（１０６）を本例では平行平板型ｒｆ放電ＰＥＣＶＤ法で基板温度を３５０℃として７０ｎｍ堆積した。原料ガスとしてはＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ₂−ＣＨ₃）₄）と酸素（Ｏ₂）の混合ガスをもちいた。引き続いてゲート電極（１０７）となる薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。通常はゲート電極とゲート配線は同一材料にて同一工程で作られる為、この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定である事が望まれる。本例では膜厚が６００ｎｍのタンタル薄膜をスパッタ法により形成する。タンタル薄膜を形成する際の基板温度は１８０℃であり、スパッタガスとして窒素ガスを６．７％含むアルゴンガスを用いる。斯様に形成したタンタル薄膜は結晶構造がα構造と成っており、その比抵抗は凡そ４０μΩｃｍである。ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入を行ってソース・ドレイン領域（１０８、１０９）及びチャンネル領域を形成する。この時ゲート電極がイオン注入のマスクとなっているため、チャンネルはゲート電極下のみに形成される自己整合構造となる。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ₃）やジボラン（Ｂ₂Ｈ₆）等の注入不純物元素の水素化物を用いる。本例ではＮＭＯＳ形成を目指し、イオン・ドーピング装置を用いて、水素中に希釈された濃度５％のホスフィン（ＰＨ₃）を加速電圧１００ｋｅＶで注入する。ＰＨ₃ ⁺やＨ₂ ⁺イオンを含むの全イオン注入量量は１×１０¹⁶ｃｍ^-2である。
【００４６】
次にソース・ドレイン上にコンタクトホールを開孔し、ソース・ドレイン取り出し電極（１１０、１１１）と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する。
【００４７】
従来の技術では、高品質なＭＯＳ界面を形成する有効なプロセスが明確でなかった。しかし、以上述べて来た様に本発明の電界効果トランジスタの製造方法を用いることによって極めて高品質なＭＯＳ界面形成が可能となる。結果として高移動度、低しきい値電圧の電界効果トランジスタの製造が可能となり、超低消費電力回路の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の電界効果トランジスタの製造方法を示した工程断面図。
【図２】レーザー結晶化時のレーザービーム照射方法。
【図３】レーザー結晶化時のレーザービーム照射方法。
【図４】本発明のＭＯＳ界面形成工程を示す図。
【図５】本発明のＭＯＳ界面形成工程によって作製したＭＯＳ構造のＣ−Ｖ特性。
【符号の説明】
１０１．．．基板
１０２．．．下地絶縁膜
１０３．．．半導体膜
１０４．．．レーザー光
１０５．．．第１層ゲート絶縁膜
１０６．．．第２層ゲート絶縁膜
１０７．．．ゲート電極
１０８．．．ソース
１０９．．．ドレイン
１１０．．．ソース電極
１１１．．．ドレイン電極
２０１．．．レーザー照射領域
２０３．．．ｘ方向移動
２０４．．．ｙ方向移動
３０１．．．ライン状レーザービーム
４０１．．．シャッタ
４０３．．．るつぼ
４０４．．．ヒータ
４０５、４０８．．．マッチングユニット
４０６．．．ガスボンベ
４０９．．．高周波電源

Claims (14)

1. 基板上に形成された半導体膜の表面を酸素ラジカル処理する第１の工程と、
   前記第１の工程の後、前記半導体膜の表面にＳｉＯ蒸着をして、前記半導体膜にゲート絶縁膜を形成する第２の工程と、
   を有することを特徴とする電界効果トランジスタの製造方法。
2. 前記ＳｉＯ蒸着をする工程は、酸素ラジカル雰囲気中で行うことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
3. 前記基板は、絶縁性を有する基板であることを特徴とする請求項１または２に記載の電界効果トランジスタの製造方法。
4. 前記半導体膜は、薄膜半導体膜であることを特徴とする請求項１乃至３のいずれかに記載の電界効果トランジスタの製造方法。
5. 前記第１の工程の前に、前記半導体膜を結晶成長または再結晶化するように光照射する第３の工程を含むことを特徴とする請求項１乃至４のいずれかに記載の電界効果トランジスタの製造方法。
6. 前記第３の工程では、光照射により結晶成長または再結晶化させた前記半導体膜をさらに、真空中において水素プラズマ処理する工程を含むことを特徴とする請求項５のいずれかに記載の電界効果トランジスタの製造方法。
7. 前記第１の工程及び前記第２の工程は、前記第３の工程の後、真空中で連続的に行うことを特徴とする請求項６に記載の電界効果トランジスタの製造方法。
8. 前記第１の工程と、前記第２の工程と、前記第３の工程とは、前記基板の温度を同一にして行うことを特徴とする請求項５乃至７のいずれかに記載の電界効果トランジスタの製造方法。
9. 前記酸素ラジカルは、少なくとも誘導結合型プラズマ、ＥＣＲプラズマ及びヘリコン波プラズマのいずれか１つをラジカル供給源から発生させることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
10. 前記第２の工程は、蒸着時の圧力が１×１０^-2（Ｔｏｒｒ）以下にて行うことを特徴とする請求項１乃至９にのいずれかに記載の電界効果トランジスタの製造方法。
11. 前記酸素ラジカルの生成は、酸素ガス１００％または酸素ガスと不活性ガスの混合ガスを原料ガスにより生成されることを特徴とする請求項１乃至１０のいずれかに記載の電界効果トランジスタの製造方法。
12. 前記第１の工程において、前記半導体膜の表面を１０秒以上酸素ラジカル処理をすることを特徴とする請求項１乃至１１のいずれかに記載の電界効果トランジスタの製造方法。
13. 基板上に形成された半導体膜の表面を酸素ラジカル処理する第１の工程と、
    前記第１の工程の後、酸素ラジカル処理された前記半導体膜表面にＳｉＯ蒸着をして、前記半導体膜に第１のゲート絶縁膜を形成する第２の工程と、
    前記半導体膜を分離する半導体素子分離工程と、
    を有することを特徴とする電界効果トランジスタの製造方法。
14. 前記半導体素子分離工程の後、前記半導体膜が形成されている側の前記基板の全面に第２のゲート絶縁膜を形成する工程を含むことを特徴とする請求項１３に記載の電界効果トランジスタの製造方法。

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