JP2004273629A

JP2004273629A - 薄膜トランジスタの製造方法、電気光学装置および電子機器

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Publication number: JP2004273629A
Application number: JP2003060144A
Authority: JP
Inventors: Seiichiro Azuma; 清一郎東
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-06
Filing date: 2003-03-06
Publication date: 2004-09-30

Abstract

【課題】低いプロセス温度で高品質のｐｏｌｙ−Ｓｉ膜を得る。
【解決手段】薄膜トランジスタの製造方法であって、基板（１０１）上の半導体層（１０３）に光照射（１０４）をおこない当該半導体層（１０３）の結晶化をおこなう工程と、結晶化後の半導体層（１０３）に酸素プラズマ処理（１０７）、水素プラズマ処理（１０８）および高圧水蒸気熱処理（１０９）の複合処理をおこなう工程を少なくとも有することを特徴とする。上記複合処理においては、少なくとも酸素プラズマ処理および水素プラズマ処理は高圧水蒸気熱処理より先におこなうと更に好適である。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は単結晶半導体基板上、絶縁体上あるいは金属基板上等に形成される半導体薄膜の製造方法、薄膜トランジスタ、およびこれにより形成したロジック回路、メモリ回路、液晶表示装置あるいは有機エレクトロルミネッセンス（ＥＬ）表示装置の表示画素または表示装置駆動回路の構成素子として利用される薄膜トランジスタおよびこれらを用いて製造した電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
従来、多結晶シリコン（ｐｏｌｙ−Ｓｉ）等の半導体薄膜は薄膜トランジスタ（ＴＦＴ）や太陽電池に広く利用されている。とりわけｐｏｌｙ−ＳｉＴＦＴは、キャリア移動度がアモルファスシリコンＴＦＴより高い上、ガラス基板のような透明の絶縁基板上に作製できるという特徴を生かして、液晶表示装置、液晶プロジェクターや有機ＥＬ表示装置用のスイッチング素子、或いは液晶や有機ＥＬ駆動用ドライバの回路素子として広く用いられている。
【０００３】
ｐｏｌｙ−ＳｉＴＦＴの製造プロセスの中でも、最高温度が概ね６００℃以下の温度環境下において比較的安価な耐熱性ガラス基板上にＴＦＴを製造するプロセスは一般に低温プロセスと呼ばれている。低温プロセスでは発振時間が極短時間のパルスレーザーを用いてシリコン膜の結晶化をおこなうパルスレーザー結晶化技術が広く使われている。パルスレーザー結晶化とは、基板上のシリコン薄膜に高出力のパルスレーザー光を照射することによって瞬時に溶融させ、これが凝固する過程で結晶化する性質を利用する技術である。最近ではガラス基板上のアモルファスシリコン膜にエキシマレーザービームを繰り返し照射しながらスキャンすることによって大面積のｐｏｌｙ−Ｓｉ膜を作製する技術が広く使われるようになった。また、ゲート絶縁層としてはプラズマＣＶＤ法を用いた成膜方法により二酸化珪素（ＳｉＯ_２）膜が大面積基板上に成膜可能となった。これらの技術によって、現在では一辺が数十ｃｍほどもある大型のガラス基板上にｐｏｌｙ−ＳｉＴＦＴが作製可能となっている。
【０００４】
しかし、この低温プロセスで問題となるのは能動層となる半導体層（ｐｏｌｙ−Ｓｉ膜）の内部に高い密度の捕獲準位が発生し、これがＴＦＴの移動度の低下、閾値電圧の増大を招くことである。なお且つ、これら移動度、閾値の値が素子間、基板間およびロット間でバラつくという問題がある。ＴＦＴの場合、ゲート電極に電圧を印加するとＭＯＳキャパシタ容量によって決まるキャリアが半導体層側に誘起される。しかし半導体層側に捕獲準位があると、誘起されたキャリアがこれら捕獲準位に捕獲され伝導に寄与できない。結果として、より高いゲート電圧を印加し、捕獲準位密度よりも多くのキャリアを誘起してやらないとドレイン電流が得られないことになる。これがＴＦＴの閾値電圧を高くしている原因である。現状では上記捕獲準位を積極的に制御する有効な手段がないため、ＴＦＴの移動度が低い、閾値電圧が高い、ＴＦＴ特性のバラツキが大きいという結果を招き、これが現在の製造プロセスで問題となっている。現状として低温ｐｏｌｙ−ＳｉＴＦＴの閾値電圧はおおむね３〜４Ｖ程度である。この閾値電圧を例えば１Ｖ程度に下げることができればＴＦＴを用いて作製した回路の駆動電圧を現在の３分の１以下に下げることができる。回路の消費電力は駆動電圧の２乗に比例するので、駆動電圧を３分の１以下に下げることができれば消費電力を１０分の１ちかくに飛躍的に下げることが可能となるのである。こうすることによって、例えば携帯情報機器向けのディスプレイに適した超低消費電力の液晶ディスプレイやＥＬディスプレイ等が実現できるのである。
【０００５】
単結晶シリコンを能動層として用いた場合、結晶中の捕獲準位密度は１０^１５（ｃｍ^−３）以下という極めて低い値となるが、レーザー結晶化により形成したｐｏｌｙ−Ｓｉ膜の場合、膜中には１０^１７〜１０^１８（ｃｍ^−３）の高い密度で捕獲準位が存在する。ｐｏｌｙ−Ｓｉ膜の場合、半導体層内に結晶粒界や結晶欠陥をはじめとする構造的乱れが多く存在し、これらが半導体のバンドギャップ中に準位を形成するため、これが捕獲準位として働くのである。この問題を解決する従来技術として例えば特許文献１にあるように、高圧の水蒸気雰囲気中においてｐｏｌｙ−Ｓｉ膜を熱処理する技術が開示されている。同特許文献においては、プラズマＣＶＤ法により作製したｐｏｌｙ−Ｓｉ膜を高温・高圧の水蒸気に曝すことにより、ｐｏｌｙ−Ｓｉ膜中の捕獲準位を低減させる技術が開示されている。
【０００６】
【特許文献１】
特開２００１−２３７１９０号公報
【発明が解決しようとする課題】
ｐｏｌｙ−Ｓｉ膜中に存在する捕獲準位はダングリングボンドに限らず、歪やねじれ、ウイークボンドと多種多様な欠陥構造が関与しており、従来技術で開示されている高圧水蒸気熱処理単独ではこれら多様な欠陥のすべてを改質することが困難である。加えて、ｐｏｌｙ−Ｓｉ膜中の欠陥をある程度低減できても、ゲート絶縁膜とｐｏｌｙ−Ｓｉの界面に存在する捕獲準位（界面準位）密度を十分低減する技術を併用しなければ、ＴＦＴのしきい値電圧は低下できないのである。従って、ｐｏｌｙ−Ｓｉ膜の膜質改善だけでは片手落ちであり、十分低い界面準位密度を達成できるゲート絶縁膜形成技術を組み合わせることでより効果的にＴＦＴのしきい値電圧を低減できるのである。このような理由から、従来技術によってＴＦＴのしきい値電圧を１Ｖ以下に低減することは極めて困難であるという課題が依然として残されていた。
【０００７】
そこで本発明は上述の諸課題を鑑み、低温プロセスで形成した半導体層およびＳｉＯ_２／Ｓｉ界面の捕獲準位密度を同時に低減せしめ、ＴＦＴおよび回路の特性向上を実現する薄膜トランジスタの製造方法である。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明の薄膜トランジスタの製造方法は、基板上の半導体層に光照射をおこない当該半導体層の結晶化をおこなう工程と、結晶化後の半導体層に酸素プラズマ処理、水素プラズマ処理および高圧水蒸気熱処理の複合処理をおこなう工程を少なくとも有することを特徴とする。ここで結晶化とは、光照射をおこなう前の半導体層が非晶質、結晶質のいずれの状態にあるかにかかわらず、光照射により誘起される構造変化により結晶を形成することを指す。ここで酸素プラズマ処理および水素プラズマ処理とは、少なくとも酸素および水素ガスを含むガス中での放電によりプラズマを発生させた状態に、被処理物を曝す処理をいう。ここで高圧水蒸気熱処理とは少なくとも大気圧より高い圧力にある水蒸気雰囲気に被処理物を加熱しながら曝す処理をいう。
【０００９】
より好ましくは上記複合処理において、少なくとも酸素プラズマ処理および水素プラズマ処理は高圧水蒸気熱処理より先におこなうことを特徴とする。
【００１０】
また、上記複合処理をおこなった後、ＣＶＤ法によりゲート絶縁膜の形成をおこなう工程を更に有することが望ましい。ここでゲート絶縁膜を形成するとはゲート絶縁膜のすべてを形成する場合だけでなく、一部を形成する場合も含むものとする。
【００１１】
より好ましくは、上記ゲート絶縁膜の形成はマイクロ波励起プラズマＣＶＤ法又はＥＣＲプラズマＣＶＤによりおこなうことを特徴とする。ここでＥＣＲとはＥｌｅｃｔｒｏｎＣｙｃｒｏｔｏｒｏｎＲｅｓｏｎａｎｃｅの略で、電子サイクロトロン共鳴のことである。よってＥＣＲプラズマとは、電子サイクロトロン共鳴により励起したプラズマを指す。
【００１２】
より好ましくは、上記したゲート絶縁膜の形成時における基板の温度は室温以下であることを特徴とする。ここで室温とは、１８度から２２度程度であればよく、概ね２０度程度の温度を指す。
【００１３】
本発明の電気光学装置は、上述した製造方法により作製した薄膜トランジスタを表示画素および／又は周辺駆動回路の駆動素子として備える。なお、「電気光学装置」とは、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。これにより薄膜トランジスタのバラツキが小さいので表示ムラの少ない高品質な電気光学装置を提供することができる。また低い電源電圧でも十分な回路スピードで周辺回路を駆動できるので電気光学装置モジュールの消費電力が極めて低くなる。
【００１４】
本発明の電子機器は上記電気光学装置を備える。なお、「電子機器」とは、複数の素子または回路の組み合わせにより一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。ここで電子機器は、回路基板を一枚または複数備えることが可能である。これにより携帯用情報機器の表示装置として用いた場合でも電池を長持ちさせることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態の一例を図面に基づいて詳述する。図１および図２に工程を追うごとのｐｏｌｙ−ＳｉＴＦＴの断面構造を図示する。
【００１６】
（１．半導体薄膜の形成）
まず、図１（ａ）に示すように、基板１０１の上に下地保護膜１０２を形成し、その上に半導体薄膜１０３を形成する。
【００１７】
基板１０１としては、金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）やアルミナ（Ａｌ_２Ｏ_３）や窒化アルミニウム（ＡｌＮ）等のセラミック材料、溶融石英やガラス等の透明または非透明絶縁性物質、シリコンウェーハー等の半導体物質、並びにそれを加工したＬＳＩ基板等を用いることが可能である。半導体膜は基板上に直接又は下地保護膜や下部電極等を介して堆積する。またシリコンウェーハーなどの単結晶基板はこれをそのまま能動層となる半導体層１０３として使用することができる。
【００１８】
下地保護膜１０２としては酸化硅素膜（ＳｉＯ_Ｘ：０＜ｘ≦２）や窒化硅素膜（Ｓｉ_３Ｎ_ｘ：０＜ｘ≦４）等の絶縁性物質が挙げられる。ＴＦＴなどの薄膜半導体装置を通常のガラス基板上に作成する場合など、半導体膜への不純物混入量の制御が重要である場合には、ガラス基板中に含まれているナトリウム（Ｎａ）等の可動イオンが半導体膜中に混入しない様に下地保護膜を形成した後に半導体膜を堆積する事が好ましい。同様なことは、各種セラミック材料を基板として用いる場合にも言える。下地保護膜はセラミック中に添加されている焼結助材原料などの不純物が半導体部に拡散及び混入するのを防止する。金属材料などの導電性材料を基板として用い、且つ半導体膜が金属基板と電気的に絶縁されていなければならない場合には、絶縁性を確保する為に下地保護膜は必要不可欠である。更に半導体基板やＬＳＩ素子上に半導体膜を形成する時にはトランジスタ間や配線間の層間絶縁膜が同時に下地保護膜としても機能する。
【００１９】
下地保護膜は、まず基板を純水やアルコールなどの有機溶剤で洗浄した後、基板上に常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッター法等で形成することができる。下地保護膜として酸化硅素膜を用いる場合、常圧化学気相堆積法では基板温度を２５０℃程度から４５０℃程度としてモノシラン（ＳｉＨ_４）や酸素を原料として堆積し得る。プラズマ化学気相堆積法やスパッター法では基板温度は室温から４００℃程度である。下地保護膜の膜厚は基板からの不純物元素の拡散と混入を防ぐのに十分な厚さが必要で、その値は少なくとも１００ｎｍ程度以上確保すると好適である。ロット間や基板間のばらつきを考慮すると２００ｎｍ程度以上が好ましく、３００ｎｍ程度あれば保護膜としての機能を必要十分に果たし得る。下地保護膜がＩＣ（集積回路）素子間やこれらを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余りにも厚くなると絶縁膜のストレスに起因するクラックが生ずる。その為最大膜厚は２μｍ程度が好ましい。生産性の観点からは、絶縁膜厚は１μｍ程度を上限とすると好適である。
【００２０】
次に半導体薄膜１０３について説明する。本発明が適用される半導体膜としてはシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体膜の他に、シリコン・ゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ：０＜ｘ＜１）やシリコン・カーバイド（Ｓｉ_ｘＣ_１−ｘ：０＜ｘ＜１）やゲルマニウム・カーバイド（Ｇｅ_ｘＣ_１− _ｘ：０＜ｘ＜１）等の四族元素複合体の半導体膜、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物半導体膜、またはカドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素との複合体化合物半導体膜等がある。或いはシリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉ_ｘＧｅ_ｙＧａ_ｚＡｓ_ｚ：ｘ＋ｙ＋ｚ＝１）と云った更なる複合化合物半導体膜やこれらの半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加したＮ型半導体膜、或いはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加したＰ型半導体膜に対しても本発明は適応可能である。これら半導体膜はＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはスパッター法等や蒸着法等のＰＶＤ法で形成する。半導体膜としてシリコン膜を用いる場合、ＬＰＣＶＤ法では基板温度を４００℃程度から７００℃程度としてジシラン（Ｓｉ_２Ｈ_６）などを原料として堆積し得る。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ_４）などを原料として基板温度が１００℃程度から５００℃程度で堆積可能である。スパッター法を用いる時には基板温度は室温から４００℃程度である。この様に堆積された半導体膜の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質や混晶質、微結晶質、或いは多結晶質等様々な状態があるが、本願発明にあっては初期状態はいずれの状態であっても構わない。尚本願明細書中では非晶質の結晶化のみならず、多結晶質や微結晶質の再結晶化をも含めて総て結晶化と呼ぶ。半導体膜の膜厚はそれをＴＦＴに用いる時には２０ｎｍ程度から１００ｎｍ程度が適している。
【００２１】
（２．半導体薄膜のレーザー結晶化）
基板１０１上に下地絶縁膜１０２と半導体薄膜１０３を形成した後、図１（ｂ）に示すように、この半導体薄膜１０３をレーザー１０４を矢印１０５に示す方向に照射することによって結晶化する。通常、ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法で堆積させたシリコン膜表面は自然酸化膜で覆われていることが多い。従って、レーザー光を照射する前にこの自然酸化膜を除去する必要がある。このためには弗酸溶液に浸してウエットエッチングする方法や、フッ素を含んだプラズマ中でのドライエッチング等がある。
【００２２】
次に半導体薄膜１０３の堆積された基板１０１をレーザー照射チャンバーにセットする。レーザー照射チャンバーは一部分が石英の窓によってできており、チャンバーを真空に排気した後この石英窓からレーザー光を照射する。ここでレーザー光について説明する。レーザー光は半導体薄膜１０３の表面で強く吸収され、その直下の下地保護膜１０２や基板１０１にはほとんど吸収されないことが望まれる。従ってこのレーザー光としては紫外域またはその近傍の波長を持つエキシマレーザー、アルゴンイオンレーザー、ＹＡＧレーザー高調波等が好ましい。また、半導体薄膜１０３を高温に加熱すると同時に基板１０１へのダメージを防ぐためには大出力でしかも極短時間のパルス発振であることが必要となる。従って、上記レーザー光の中でも特にキセノン・クロライド（ＸｅＣｌ）レーザー（波長３０８ｎｍ）やクリプトンフロライド（ＫｒＦ）レーザー（波長２４８ｎｍ）等のエキシマレーザーが最も適している。
【００２３】
次にこれらのレーザー光の照射方法について図３により説明する。図３（ａ）はレーザー光の照射状態を概略的に示す図であり、図３（ｂ）のレーザー光の照射時のエネルギー密度について説明するグラフである。レーザーパルスの強度半値幅は１０ｎｓ程度から５００ｎｓ程度の極短時間である。レーザー３００の照射は基板３０２を室温（例えば、２５℃）程度から４００℃程度の間とし、背景真空度が１０^−４Ｔｏｒｒ程度から１０^−９Ｔｏｒｒ程度の真空中にて行う。レーザー照射の一回の照射面積は対角５ｍｍ程度から６０ｍｍ程度の正方形または線状である。レーザー照射の一回の照射で例えば０．４ｍｍ×３００ｍｍの面積の半導体薄膜３０１を結晶化できるように線状化されたビーム３０３を用いた場合について説明する。１カ所に１回のレーザー照射をおこなった後、基板とレーザーとの位置を相対的にビーム短軸方向３０５にわずかにずらす。この後再び１回のレーザー照射をおこなう。このショットアンドスキャン（照射と走査）をビーム短軸方向に連続的に数１００Ｈｚで繰り返していく事によって大面積の基板にも対応できる。更に具体的には、各照射毎に照射領域を１％程度から９９％程度ずらして行く。通常半導体膜を基板全体で均一に結晶化させるには少なくとも５回程度以上のレーザー照射が望まれるので、照射毎のビームの重なり量は８０％程度以上が求められる。高い結晶性の多結晶膜を確実に得るには同一点が１０回程度から３０回程度の照射が行われる様に重なり量を９０％程度から９７％程度へと調整するのが好ましい。ラインビームを用いることによって１方向のスキャニングで広い面積の結晶化ができるので、正方形ビームに比べてスループットを高められるというメリットがえられる。
【００２４】
（３．半導体薄膜のプラズマ処理および高圧水蒸気熱処理）
次に、上記結晶化によって得られた半導体薄膜（ｐｏｌｙ−Ｓｉ膜）１０６に対して酸素プラズマを処理（図１（ｃ）参照）、水素プラズマ処理（図１（ｄ）参照）および高圧水蒸気熱処理（図１（ｅ）参照）を施す。
【００２５】
具体的には、まず図１（ｃ）に示すように、酸素ガスを含むガス中での放電によりプラズマ１０７を発生させ、被処理物としての半導体薄膜１０６を曝すことにより酸素プラズマ処理がなされる。次に図１（ｄ）に示すように、水素ガスを含むガス中での放電によりプラズマ１０８を発生させ、被処理物としての半導体薄膜１０３を曝すことにより水素プラズマ処理がなされる。次に、図１（ｅ）に示すように、少なくとも大気圧より高い圧力にある水蒸気１０９の雰囲気中に被処理物としての半導体薄膜１０６を加熱しながら曝すことにより高圧水蒸気熱処理がなされる。
【００２６】
先に述べたように、レーザー結晶化直後のｐｏｌｙ−Ｓｉ膜中には１０^１８（ｃｍ^−３）程度の高い密度で捕獲準位が存在する。これを電気的に不活性化するために、レーザー結晶化をおこなったｐｏｌｙ−Ｓｉ膜にプラズマ処理および高圧水蒸気熱処理をおこなう。酸素プラズマ、水素プラズマ、高圧水蒸気熱処理それぞれにレーザー結晶化ｐｏｌｙ−Ｓｉ膜中の捕獲準位低減に効果がある。しかし、それぞれの処理が効果を及ぼす捕獲準位は同じではなく、酸素プラズマ処理は深い準位から浅い準位までの広い範囲の準位に対して効果があるのに対して、水素プラズマ処理はダングリングボンドが主たる原因である深い準位に対して効果がある。更に高圧水蒸気熱処理はプラズマ発生環境である減圧下では反応が進みにくい深い準位から浅い準位の広い範囲の準位を更に低減する効果がある。特に本発明の複合処理が有効であるのは、単独では十分に安定化しない捕獲準位が複合処理により安定化することが原因である。実際にＴＦＴを作製した場合にどの程度の差が生じるかについては実施例にて示す。特に酸素プラズマ処理と水素プラズマ処理で準安定化したウイークボンドに対して、高圧水蒸気熱処理が効率的に働きより安定化させる効果がある点が本発明の特徴的効果である。高圧水蒸気熱処理は高圧により反応速度を高める効果があるので、酸素・水素プラズマ処理によって準安定化した欠陥の修復に効果的である。従って、少なくとも高圧水蒸気熱処理は酸素プラズマおよび水素プラズマ処理の後におこなう事が有効である。以上述べたように、酸素プラズマ、水素プラズマおよび高圧水蒸気熱処理の複合処理を施すことによって、もっとも理想的に捕獲準位密度の低減されたｐｏｌｙ−Ｓｉ膜を提供することが可能となる。
【００２７】
（４．素子分離工程）
次にＴＦＴ素子同士を電気的に絶縁するために、図２（ａ）に示すように半導体薄膜１０６をエッチングする。半導体薄膜１０６上にフォトリソグラフィーによりパターンを形成した後、ウエットまたはドライエッチングにより半導体薄膜をエッチングする。ウエットエッチングとしてはフッ酸と硝酸を１：１の割合で混合した混酸でエッチングする方法がある。一方、ドライエッチングではＣＦ_４とＯ_２混合ガスを用いたリモートプラズマ放電を用いる方法がある。Ｓｉのエッチングは主にフッ素ラジカルにより進行するが、酸素が混合されているのでエッチング中にフォトレジストも同時にエッチングされ、レジストパターンは徐々に端から細くなっていく。このため半導体薄膜（ｐｏｌｙ−Ｓｉ膜）の端面は斜めにエッチングされ、いわゆるテーパーエッチングが実現する。これはゲート絶縁膜の形成においてステップカバレッジが悪い場合にｐｏｌｙ−Ｓｉ層端面においてゲート絶縁膜の膜厚が極端に薄くなるのを防止する効果があり、ＴＦＴ製造上重要なエッチング方法となる。
【００２８】
（５．ゲート絶縁膜形成）
次に、図２（ａ）に示すように島状に整形された半導体薄膜１０６の上にゲート絶縁膜１１０を形成する。例えば、ゲート絶縁膜１１０としてＳｉＯ_２膜を形成する。ｐｏｌｙ−Ｓｉ膜形成と同時に重要なプロセスは高品質なＳｉＯ_２／Ｓｉ界面を形成することであり、このゲート絶縁膜形成工程ではｐｏｌｙ−Ｓｉ表面に存在するシリコン原子にうまく酸素原子を結合させて界面順位密度を低減させる必要がある。従来のプラズマＣＶＤプロセスにおいて、この界面順位密度はせいぜい５×１０^１１（ｃｍ^−２ｅＶ^−１）程度にしか制御することができなかった。本発明で用いるゲート絶縁膜形成方法は、マイクロ波励起プラズマを用いて基板温度を室温でおこなうことが特徴である。種々のプラズマＣＶＤの中でもマイクロ波励起のプラズマＣＶＤでは、プラズマ中の活性酸素ラジカルによってＳｉＨ_４ガスが分解され、気相でＳｉＯ_２が効率的に形成される点に特徴がある。このような反応性にとんだ雰囲気下で堆積されたＳｉＯ_２は半導体表面でシリコンと化学結合を形成し良好な界面を作りうる。しかしながら、成膜雰囲気中に存在する酸素の活性種によりＳｉＯ_２の堆積と同時に半導体表面の酸化が進行するのである。ここで酸化というのは原子層１層レベル程度での現象である。シリコンは酸化されると体積が１．５倍に増加するため、酸化されたＳｉ−ＳｉＯ_２結合には局所的な応力発生がともなう。これが界面準位の主たる原因である。よって、ＳｉＯ_２の堆積により良好なＳｉ−ＳｉＯ_２結合が形成される割合に対して、酸化によって形成されたＳｉ−ＳｉＯ_２結合の割合が増加すると結果的に高い界面順位を有するＳｉＯ_２／Ｓｉ界面が形成されるのである。定量的に説明すると、界面に存在するシリコン結合手およそ１０^１５（ｃｍ^−２）のうちほとんどがＳｉＯ_２の堆積により良好な結合を形成する。しかしこのうちの１０^１０（ｃｍ^−２）以上のＳｉ−Ｏ結合がシリコンの酸化によって形成されると、これがそっくり界面準位となるのである。すなわち、ここで議論しているのは１０^５分の１の確率、すなわち１０万個に１個のＳｉ−Ｏ結合でも酸化が起こると無視できない程度の界面準位を発生するということである。このような界面形成機構は当然の事ながら成膜初期段階で起こる。すなわち、半導体上にＳｉＯ_２が堆積開始すると同時に、前記酸化過程が起こっているのである。言い換えると、基板温度によって界面準位密度を制御できるということである。
【００２９】
図４は絶縁膜形成時の基板温度と界面順位密度：Ｄ_ｉｔ（ｃｍ^−２ｅＶ^−１）の水雰囲気中および窒素雰囲気中での熱アニール時間依存性の実験結果を示すものである。この結果からわかるように、水雰囲気中および窒素雰囲気中熱アニールで相当量の界面準位が低減できるのだが、この処理は一旦酸化された結合を修復することはできない。ところが、成膜時の基板温度を低くすることによってシリコン表面においておこる酸化の確率を劇的に低減することができるのである。これは界面で起こる酸化が基板温度に強く依存する、すなわち基板温度が高いほど酸化が起こりやすいということを示している。図４に見られるように、室温で３×１０^１０（ｃｍ^−２ｅＶ^−１）の界面準位密度を得ることができるのである。これらの界面準位の値は熱酸化膜で絶縁膜を形成した際に得られる界面準位密度と同程度の値である。すなわち、絶縁膜形成時の基板温度を下げることによって、低温でも極めて優れたＳｉＯ_２／Ｓｉ界面を形成することができるのである。このような超高品質ＳｉＯ_２／Ｓｉ界面を先に述べた高品質ｐｏｌｙ−Ｓｉ膜上に形成することによって、薄膜トランジスタの閾値電圧を１Ｖ程度に下げることが可能である。
【００３０】
具体的な工程としては真空チャンバー中で基板を室温（例えば、２０℃）程度に調温し、背景真空度が１０^−６（ｔｏｒｒ）台になるまで真空排気する。この状態で真空チャンバー内に酸素ガスとシランガス（ＳｉＨ_４）を流す。放電を安定させるためにＨｅガスで希釈する方法も有効である。一般的には酸素ガス流量はシランガス流量の５倍以上とする。この状態でプラズマ放電をおこない、ＳｉＯ_２膜１１０の形成をおこなう。
【００３１】
低温で絶縁膜を形成した場合には先にも述べたように成膜後の熱処理が重要である。この処理は窒素中または飽和水蒸気雰囲気中でおおむね４００℃以下の温度でも有効である。この処理は、ゲート絶縁膜形成直後におこなうのが短時間で効果を得られる点で有利であるが、後の工程をおこなった後に熱処理を施しても、得られる効果としては変わらない。
【００３２】
（６．以降の工程）
引き続いて、図２（ｂ）に示すように、ゲート電極１１１を形成する。具体的には、まずゲート電極として好適な金属等の薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定である事が望まれ、例えばタンタル、タングステン、クロム等の高融点金属がふさわしい。また、イオン・ドーピングによってソース、ドレインを形成する場合、水素のチャネリングを防止するためにこのゲート電極の膜厚がおよそ７００ｎｍ程度必要になる。高融点金属の中で７００ｎｍ程度の膜厚で成膜しても膜ストレスによるクラックが生じにくい材料となると、タンタルが最もふさわしい。
【００３３】
ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入を行ってソース・ドレイン領域１１２を形成する。この時ゲート電極がイオン注入のマスクとなっているので、チャンネルはゲート電極下のみに形成される自己整合構造となる。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適応され得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ_３）やジボラン（Ｂ_２Ｈ_６）等の注入不純物元素の水素化物を用いる。イオン打ち込み法では所望の不純物元素のみを注入した後に引き続いて水素イオン（プロトンや水素分子イオン）を注入する。前述の如くＳｉＯ_２／Ｓｉ界面やゲート絶縁膜を安定に保つ為には、イオン・ドーピング法にしろイオン打ち込み法にしろイオン注入時の基板温度は３５０℃以下である事が好ましい。一方注入不純物の活性化を３５０℃以下の低温にて常に安定的に行うには（本願ではこれを低温活性化と称する）、イオン注入時の基板温度は２００℃以上である事が望ましい。トランジスタのしきい値電圧を調整する為にチャンネル・ドープ行うとか、或いはＬＤＤ構造を作成すると云った様に低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板温度は２５０℃以上で有る事が必要となる。
【００３４】
この様に基板温度が高い状態でイオン注入を行うと、半導体膜のイオン注入に伴う結晶壊破の際に再結晶化も同時に生じ、結果としてイオン注入部の非晶質化を防ぐ事が出来るのである。即ちイオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温で有っても注入イオンの活性化が可能に成る訳で有る。ＣＭＯＳ−ＴＦＴを作成する時はポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。
【００３５】
また、不純物の効率的な活性化法としてエキシマレーザーなどを照射するレーザー活性化がある。これは絶縁膜を通してレーザー照射することによりソース・ドレイン部のドープｐｏｌｙ−Ｓｉを溶融・固化させ、不純物を活性化させる方法である。
【００３６】
次に、図２（ｃ）に示すように、層間絶縁膜１１３を形成し、ソース・ドレイン領域１１２上にコンタクトホールを開孔し、ソース・ドレイン取り出し電極１１４と配線（図示せず）をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する。
【００３７】
【実施例】
本発明の実施例を図１、図２にそって説明する。本発明で用いられる基板及び下地保護膜に関しては前述の説明に準ずるが、ここでは基板１０１の一例として３００ｍｍ×３００ｍｍの正方形状汎用無アルカリガラスを用いる。まず基板１０１上に絶縁性物質である下地保護膜１０２を形成する。ここでは基板温度を１５０℃としてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程度の膜厚を有する酸化硅素膜を堆積する。次に後に薄膜トランジスタの能動層となる真性シリコン膜等の半導体膜１０３を堆積する。半導体膜の厚みは５０ｎｍ程度で有る。本例では高真空型ＬＰＣＶＤ装置を用いて、原料ガスで有るジシラン（Ｓｉ_２Ｈ_６）を２００ＳＣＣＭ流し、４２５℃の堆積温度で非晶質シリコン膜を堆積する。まず高真空型ＬＰＣＶＤ装置の反応室を２５０℃とした状態で反応室の内部に複数枚（例えば１７枚）の基板を表側を下向きとして配置する。こうした後にターボ分子ポンプの運転を開始する。ターボ分子ポンプが定常回転に達した後、反応室内の温度を約１時間掛けて２５０℃から４２５℃の堆積温度に迄上昇させる。昇温開始後の最初の１０分間は反応室にガスを全く導入せず真空中で昇温を行い、しかる後純度が９９．９９９９％以上の窒素ガスを３００ＳＣＣＭ流し続ける。この時の反応室内における平衡圧力は、３．０×１０^−３Ｔｏｒｒで有る。堆積温度に到達した後、原料ガスであるジシラン（Ｓｉ_２Ｈ_６）を２００ＳＣＣＭ流すと共に、純度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を１０００ＳＣＣＭ流す。堆積開始直後の反応室内圧力は凡そ０．８５Ｔｏｒｒとする。堆積の進行と共に反応室内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ１．２５Ｔｏｒｒと成る。このように堆積したシリコン膜１０３は基板の周辺部約７ｍｍを除いた２８６ｍｍ角の領域内に於いて、その膜厚変動は±５％以内で有る。
【００３８】
次にレーザー結晶化を行うのであるが、これに先立って非晶質シリコン膜を弗酸溶液に浸し、半導体膜１０３上の自然酸化膜をエッチングする。一般的にシリコン膜が露出した表面は非常に不安定で、シリコン薄膜を保持している雰囲気物質と容易に反応を起こす。従って、レーザー照射をおこなう前処理では単に自然酸化膜を除去するだけでなく、露出したシリコン膜表面を安定化させる必要がある。このためには、弗酸溶液による処理が望ましい。弗酸は純水との混合比が１：３０になるようにする。この弗酸溶液中に約２０秒から３０秒浸した後、すぐに純水洗浄を１０分から２０分おこなう。この後スピンナーで純水を取り除く。これによって、シリコン膜表面は水素原子でターミネートされた安定化表面になる。次にレーザー光の照射をおこなう。本例ではキセノン・クロライド（ＸｅＣｌ）のエキシマレーザー（波長：３０８ｎｍ）を照射する。レーザーパルスの強度半値幅（時間に対する半値幅）は２５ｎｓである。一回のレーザー照射面積は長さ１５０ｍｍ×幅４００μｍのライン状で、照射面でのエネルギー密度は４１０ｍＪ／ｃｍ^２である。このレーザー光を幅方向に９８．７５％ずつ重ねつつ（つまり照射するごとに５μｍづつ）相対的にずらしながら照射を繰り返す（図３参照）。これを一往復おこなう事によって一辺３００ｍｍの基板全体のアモルファスシリコンを結晶化する。結晶化によるラフネスの発生を最小限に抑えるために、ラインビームの幅方向にはエッジ領域３０８が前後にそれぞれ１００μｍ（すなわち、弱いエネルギー密度の領域）があり、ａ−Ｓｉ膜には４１０ｍＪ／ｃｍ^２のエネルギー密度のレーザー照射が施される前に、これより低いエネルギーでのレーザー照射がおこなわれる。このように段階的に照射エネルギーを増加させることによって、表面ラフネスを抑制しながら結晶化をおこなった。
【００３９】
次に基板を酸素プラズマ処理チャンバーへセットする。プラズマ処理チャンバーでは基板温度は２５０℃とし、酸素ガスを１００ｓｃｃｍ流し１３３Ｐａの圧力で１．２ｋＷのパワーでプラズマ放電をおこなった。酸素プラズマ処理時間は１０分とした。次に、基板を水素プラズマ処理チャンバーへ移送し、水素ガスを８０ｓｃｃｍ流し、圧力１Ｔｏｒｒで平行平板ＲＦ電極を用いて１ｋＷのパワーでプラズマ放電をおこなった。これによりレーザー結晶化ｐｏｌｙ−Ｓｉ膜の捕獲準位不活性化処理および表面の水素終端処理を５分おこなった。次に基板を高圧水蒸気熱処理チャンバーにセットし、チャンバー内に所望の水を導入する。高圧に耐えるようにチャンバーを完全にロック、密閉した状態で、加熱炉に挿入していく。処理中の圧力はあらかじめチャンバー内に導入した水の量と熱処理温度によって一義的に決まる。本例では２００℃で１．３ＭＰａの圧力条件で３時間の熱処理をおこなった。なお、他の条件としては、熱処理温度を３３０℃付近、例えば３００℃で、０．９ＭＰａの圧力条件下にても行うことが出来、同様の効果が得られる。
【００４０】
この後、Ｓｉ膜上にフォトリソグラフィーによりフォトレジストパターンを形成し、ＣＦ_４とＯ_２混合ガスを用いたリモートプラズマ放電によるドライエッチングをおこなった。島状にパターニングされたＳｉ膜上にゲート絶縁膜１１０を形成するために基板を絶縁膜形成チャンバーへセットする。チャンバー内を１０^−６（Ｔｏｒｒ）台の真空度に排気した後、シランガスと酸素ガスを流量比１：６で導入し、チャンバー圧力を２×１０^−３（Ｔｏｒｒ）に調節する。チャンバー内のガス圧力が安定したらＥＣＲ放電を開始し、絶縁膜の成膜を開始する。投入したマイクロ波パワーは１．１ｋＷで、マイクロ波は磁力線に平行に導入窓から導入した。導入窓から１４ｃｍの位置にＥＣＲポイントがある。成膜は１０ｎｍ／分の成膜速度でおこなった。これにより、ゲート絶縁膜を１２０ｎｍ形成した。引き続いてゲート電極１１１として膜厚が６００ｎｍのタンタル薄膜をスパッター法により形成する。ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入を行ってソース・ドレイン領域１１２及びチャンネル領域を形成する。この時ゲート電極がイオン注入のマスクとなっているため、チャンネルはゲート電極下のみに形成される自己整合構造となる。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ_３）やジボラン（Ｂ_２Ｈ_６）等の注入不純物元素の水素化物を用いる。本例ではＮＭＯＳ形成を目指し、イオン・ドーピング装置を用いて、水素中に希釈された濃度５％のホスフィン（ＰＨ_３）を加速電圧１００ｋｅＶで注入する。ＰＨ_３ ^＋やＨ^＋イオンを含むの全イオン注入量量は１×１０^１６ｃｍ^−２である。
【００４１】
次に層間絶縁膜１１３をＰＥＣＶＤ法を用いて形成した。原料ガスはＴＥＯＳ（テトラエトキシシラン）、Ｎ_２ＯおよびＡｒガスを用いて圧力１．５Ｔｏｒｒ、１ｋＷのパワーで放電をおこない、８００ｎｍの層間絶縁膜を形成した。次にソース・ドレイン上にコンタクトホールを開孔し、アルミニウムでソース・ドレイン取り出し電極１１３と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する。
【００４２】
斯様にして作製したＴＦＴの伝達特性を図５に示す。比較のため、ｐｏｌｙ−Ｓｉの捕獲準位低減処理として高圧水蒸気熱処理（ＨＰＷ処理）のみを施したＴＦＴも同時に作製した。ｐｏｌｙ−Ｓｉ膜に対して酸素プラズマ処理、水素プラズマ処理および高圧水蒸気熱処理を施したＴＦＴはｎチャネル移動度が３２４ｃｍ^２Ｖ^−１ｓ^−１、しきい値電圧が０．０７Ｖと良好な結果を示した。一方、ｐｏｌｙ−Ｓｉ膜に対して高圧水蒸気熱処理のみを施したＴＦＴはｎチャネル移動度が３１３ｃｍ^２Ｖ^−１ｓ^−１、しきい値電圧が２．４０Ｖとなった。この結果からわかるように、ｐｏｌｙ−Ｓｉに対して本発明の複合処理を施すことによって移動度の増加およびしきい値電圧の劇的な低減が実現した。
【００４３】
本発明の製造方法により得られた薄膜トランジスタは電気光学装置を備える各種の電子機器に適用可能である。図６に電気光学装置を適用可能な電子機器の例を挙げる。同図（ａ）は携帯電話への適用例であり、携帯電話２３０は、アンテナ部２３１、音声出力部２３２、音声入力部２３３、操作部２３４、及び本発明の電気光学装置１０を備えている。このように本発明の電気光学装置１０を携帯電話２３０の表示部として利用可能である。同図（ｂ）はビデオカメラへの適用例であり、ビデオカメラ２４０は、受像部２４１、操作部２４２、及び本発明の電気光学装置１０を備えている。このように本発明の電気光学装置は、ファインダや表示部として利用可能である。このほかにも携帯型パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型プロジェクター、フロント型プロジェクターへの適用が可能である。このように本発明の電気光学装置は画像表示源として利用可能である。
【００４４】
上記例に限らず本発明の電気光学装置１０は、アクティブマトリクス型の電気光学装置を適用可能なあらゆる電子機器に適用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【００４５】
従来の技術では、高品質なｐｏｌｙ−Ｓｉ膜およびＳｉＯ_２／Ｓｉ界面を低温で形成する有効なプロセスが明確でなかった。しかし、以上述べて来た様に本発明の薄膜トランジスタの製造方法を用いることによって極めて高品質なｐｏｌｙ−ＳｉおよびＳｉＯ_２／Ｓｉ界面形成が可能となる。結果として高移動度、低しきい値電圧でなお且つバラツキの極めて少ない薄膜トランジスタの製造が可能となり、超低消費電力回路の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの製造方法を示した工程断面図である。
【図２】本発明の薄膜トランジスタの製造方法を示した工程断面図である。
【図３】レーザー結晶化時のレーザービーム照射方法を示す図である。
【図４】ＳｉＯ_２／Ｓｉ界面の界面順位密度の基板温度依存性を示すグラフである。
【図５】本発明の薄膜トランジスタの製造方法を適用して作成したＴＦＴの伝達特性を示す図である。
【図６】本発明の薄膜トランジスタを用いた電気光学装置および電子機器への適用を示す図である。
【符号の説明】
１０１…基板、１０２…下地絶縁膜、１０３…アモルファスシリコン膜、１０４…レーザー光、１０５…レーザースキャン方向、１０６…ｐｏｌｙ−Ｓｉ膜、１０７…酸素プラズマ、１０８…水素プラズマ、１０９…高圧水蒸気、１１０…ゲート絶縁膜、１１１…ゲート電極、１１２…ソース・ドレイン領域、１１３…層間絶縁膜、１１４…ソース・ドレイン電極

Claims

基板上の半導体層に光照射をおこない当該半導体層の結晶化をおこなう工程と、結晶化後の前記半導体層に酸素プラズマ処理、水素プラズマ処理および高圧水蒸気熱処理の複合処理をおこなう工程を少なくとも有することを特徴とする薄膜トランジスタの製造方法。
前記複合処理において、少なくとも前記酸素プラズマ処理および前記水素プラズマ処理は前記高圧水蒸気熱処理より先におこなうことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
前記複合処理をおこなった後、ＣＶＤ法によりゲート絶縁膜の形成をおこなう工程を更に有することを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
前記ゲート絶縁膜の形成はマイクロ波励起プラズマＣＶＤ法又はＥＣＲプラズマＣＶＤによりおこなうことを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
前記ゲート絶縁膜の形成時における前記基板の温度は室温以下であることを特徴とする請求項３又は４に記載の薄膜トランジスタの製造方法。
請求項１乃至５のいずれかに記載の方法により製造された薄膜トランジスタを表示画素および／又は周辺駆動回路の駆動素子として備える、電気光学装置。
請求項６に記載の電気光学装置を備える、電子機器。