JP4547857B2

JP4547857B2 - トランジスタの製造方法

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Publication number: JP4547857B2
Application number: JP2003002204A
Authority: JP
Inventors: 大介安部; 睦木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-01-08
Filing date: 2003-01-08
Publication date: 2010-09-22
Anticipated expiration: 2023-01-08
Also published as: JP2004214546A

Description

【０００１】
【発明の属する技術分野】
本発明は、トランジスタの製造方法及びこの製造方法により製造されたトランジスタに関し、更には、このトランジスタを備えた半導体集積回路、表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置や有機ＥＬ表示装置などの電気光学装置の基板に、安価なガラスや樹脂等を用いて比較的に大型の透明基板を用いることが検討されている。これ等の基板は耐熱温度が相対的に低い。このため、この基板に集積される薄膜トランジスタ（ＴＦＴ）などの半導体装置や各種のデバイスを低温プロセスによって製造する技術の開発がなされている（例えば、特許文献１）。
【０００３】
【特許文献１】
特開平９−１９９７２９号公報
【０００４】
【発明が解決しようとする課題】
ところで、薄膜トランジスタ等の積層構造を有する素子では層内、又は層間の界面の構造欠陥などによって素子の性能が損なわれることがある。例えば、ＴＦＴでは、ゲート絶縁膜と、ゲート絶縁膜と半導体膜との界面（ＭＯＳ界面）の構造欠陥がトランジスタの電気的特性や特性のばらつきに影響を及ぼす。そして、これらの構造欠陥が素子の電気的特性や特性のばらつきに影響を及ぼす。特に、低温プロセスでトランジスタを製造する場合、良質な半導体膜及び膜界面を得ることは難しく、十分な電気的特性を得ることは困難であった。
【０００５】
本発明は、上述の課題に鑑み創案されたもので、低温プロセスによって良好な電気的特性を得られるようにした、トランジスタの製造方法を提供することを目的とし、更には、このようなトランジスタやこのトランジスタを備えた半導体集積回路，表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
トランジスタの特性を低下させる要因のうち、半導体膜のＭＯＳ界面（半導体膜とゲート絶縁膜との界面）における欠陥準位を低減すべく、本出願人は、トランジスタの能動層となる半導体膜の上に、ＴＥＯＳ（テトラエトキシシラン）及び酸素を原材料とする酸化シリコンを平行平板プラズマ法にて堆積してゲート絶縁膜を形成し、このゲート絶縁膜上に該ゲート絶縁膜中に浸透したガスの分解を促す金属膜又は半導体膜を形成して低温熱処理を行なうことによりトランジスタを製造する方法を既に出願している。このような方法によれば、ゲート絶縁膜中の酸素，水素，水蒸気等のガスがこの上に形成された金属膜の触媒作用により分解されて除去されるとともに、この過程で生成された水素ラジカル、ヒドロキシラジカル、水素イオン、ヒドロキシイオン等の種々の化学種により、膜や界面に存在するダングリングボンドが終端されるため、ＭＯＳ界面の欠陥準位を大きく減少させることができる。
【０００７】
これに対して、本発明者らは、このような界面準位の存在とトランジスタ特性との関係について鋭意研究努力を重ねた結果、半導体膜の裏面側界面（ＭＯＳ界面と反対側の界面）における界面準位の存在によってもトランジスタの特性は大きく影響されることを突き止めた。
図５は、ＴＦＴ特性と、裏面側界面の準位密度Ｄｂｋ及びＭＯＳ界面の準位密度Ｄｆｒとの関係をデバイスシミュレーションにより解析した結果を示す図である。図５において、左側縦軸はＩｄｓ（ＴＦＴのソース−ドレイン間の電流）の対数目盛り、右側縦軸は同じＩｄｓをわかりやすくするために線形目盛りとしたものを示している。対数メモリ、線形目盛りそれぞれのプロットのうち一番左側のプロットのみＤｆｒ＝Ｄｂｋ＝１×１０^１０ｃｍ^−２ｅＶ^−１とした場合を表しており、その他のプロットはＤｆｒ＝１×１０^１２ｃｍ^−２ｅＶ^−１で固定し、Ｄｂｋのみを変化させたときのＩｄｓの変化を示している。
【０００８】
図５からわかるように、トランジスタのＳパラメータやしきい値電圧Ｖｔｈは、従来から注目されていたＭＯＳ界面の準位密度Ｄｆｒばかりでなく、裏面側界面の準位密度Ｄｂｋにも大きく依存する。このため、Ｄｆｒばかりではなく、ＤｆｒとともにＤｂｋをも低減することが、閾値電圧やＳパラメータ等のＴＦＴ特性の改善には極めて有効な手段となる。
そこで、本発明者らは、能動層となる半導体膜の裏面側（ＭＯＳ界面と反対側）に絶縁膜を介して金属膜又は半導体膜を設け、低温熱処理により上記絶縁膜中に浸透したガスの分解を促すことで、裏面側界面の界面準位密度を低減する方法に想到した。
【０００９】
すなわち、本発明のトランジスタの製造方法は、基板に、金属膜又は半導体膜を含む第１の界面改質膜を形成する工程と、上記第１の界面改質膜の上に第１の絶縁膜を形成する工程と、上記絶縁膜の上に半導体膜を形成する工程と、上記半導体膜の上に第２の絶縁膜を形成する工程とを備え、上記半導体膜を形成する工程以降に熱処理を行なうことを特徴とする。
【００１０】
本製造方法によれば、第１の界面改質膜と半導体膜との界面（半導体膜の裏面側の界面）における界面準位密度を低減できる。これは、熱処理工程において、第１の界面改質膜として用いられた金属膜又は半導体膜の触媒的な作用により生成された水素ラジカル，ヒドロキシラジカル，水素イオン，ヒドロキシアニオン等の種々の化学種によって、トランジスタの能動層となる半導体膜の裏面側界面に存在するダングリングボンドが終端されるためと考えられる。これにより、高温プロセスによることなく良質な膜及び膜界面を得ることができ、図５に示すように、トランジスタの閾値電圧やＳパラメータを低減することができる。
なお、第１の絶縁膜上にゲート電極を形成することで、上記半導体膜を能動層とし上記第２の絶縁膜をゲート絶縁膜とするトランジスタが構成される。
【００１１】
また、上記第１の界面改質膜をゲート電極として用い、能動層となる上記半導体膜の上下両側にゲート電極を備えた所謂デュアルゲート型のトランジスタを構成してもよい。この場合、第１の界面改質膜及び第１の絶縁膜がそれぞれ第１のゲート電極，第１のゲート絶縁膜として構成され、第２の絶縁膜及びこの第２の絶縁膜の上に形成されるゲート電極がそれぞれ第２のゲート絶縁膜，第２のゲート電極として構成される。
【００１２】
ところで、上記第１の界面改質膜としては、アルミニウム及びマグネシウムの内の少なくとも１つの元素を含む金属膜を用いることが好ましい。このように比較的活性な金属を用いることで、例えば金や白金等の化学的に安定な金属を用いた場合に比べて、上述した触媒的な作用をより効果的に発揮することができる。このような金属膜としては、アルミニウムやマグネシウム、或いは、アルミニウム又はマグネシウムを含む合金等の構成を例示することができる。
【００１３】
また、上記第１の界面改質膜として、４族元素の半導体膜を用いてもよい。これにより、トランジスタの能動層への不純物の拡散の影響を回避することができる。第１の界面改質膜には、例えばシリコンやゲルマニウムを用いることが望ましい。ただし、第１の界面改質膜として用いる半導体膜は、シリコンやゲルマニウムを単体で用いるものに限らず、シリコン又はゲルマニウムの内の少なくとも一つを含む半導体膜であればよい。
【００１４】
また、上記第２の絶縁膜の上に金属膜又は半導体膜を含む第２の界面改質膜を形成し、この後、上記熱処理を行なうようにしてもよい。
トランジスタの電気特性は、能動層となる半導体膜と第２の絶縁膜（この場合、ゲート絶縁膜として機能する）との界面（ＭＯＳ界面）の状態によっても影響を受けるが、本製造方法によれば、熱処理工程において、第２の界面改質膜として用いた金属膜又は半導体膜の触媒的な作用により良質なゲート絶縁膜及び膜界面を得ることができる。これにより、ＭＯＳ界面の欠陥密度の低減、ゲート絶縁膜の電荷密度の低減、絶縁耐圧の高耐圧化等を実現できる。
【００１５】
上記第２の界面改質膜としては、上記第１の界面改質膜と同様に、アルミニウム及びマグネシウムの内の少なくとも１つの元素を含む材料とすることが好ましく、これにより、大きな触媒作用が得られる。
また、第２の界面改質膜として、４族元素の半導体膜を用いてもよい。これにより、トランジスタの能動層への不純物の拡散の影響を回避することができる。
上記第２の界面改質膜は、ゲート電極として用いることが好ましい。このように第２の界面改質膜をゲート電極として流用することで、新たにゲート電極を形成する手間を省き、製造工程を簡略化することができる。
同様に、上記第１の界面改質膜をゲート電極として用いてもよい。この場合、上記半導体膜を能動層とし上記第１の絶縁膜をゲート絶縁膜とするトランジスタが構成される。或いは、上記第１及び第２の界面改質膜を共にゲート電極として用いてもよい。この場合、能動層となる半導体膜の上下両側にゲート電極が配置された所謂デュアルゲート型のトランジスタが構成される。
【００１６】
なお、上記第１又は第２の絶縁膜は、例えばテトラエトキシシラン（ＴＥＯＳ）及び酸素を原材料として平行平板プラズマＣＶＤ法により形成することが好ましい。この場合、上記各絶縁膜を形成する過程で生じた水分等は、第１，第２の界面改質材により分解される。そして、この結果生じた水素ラジカル等により、界面等の欠陥が修復される。
また、上述した熱処理工程は３００℃以上、４５０℃以下で行なわれることが望ましい。本製造方法によれば、界面準位密度が大きく低減され、閾値電圧やＳパラメータ等のトランジスタの電気特性を最大限高めることができる。
【００１７】
本発明のトランジスタは上述の方法により製造されたことを特徴とする。また、本発明の半導体集積回路は、上述のトランジスタを備えたことを特徴とする。さらに、本発明の表示装置は、上述のトランジスタを備えたことを特徴とする。
本構成によれば、トランジスタの優れた電気特性により、均一で高品質な表示が実現されるだけでなく、高機能なデバイスを実現することが可能となる。
なお、上述のトランジスタを用いて透過型の表示装置を構成する場合、上記第１の界面改質膜は非表示領域（複数の画素により構成される表示領域の外側の領域や画素間の領域等、表示に寄与しない領域）に設けることが好ましく、これにより、画素の開口率を高めて明るい表示を実現することができる。ただし、半導体集積回路や反射型又は自発光型の表示装置に適用する場合には、上記界面改質膜の配置を任意に設定できることは言うまでもない。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１，図２は本発明の一実施形態に係るトランジスタの製造方法を示す工程図、図３は本製造方法により製造されたトランジスタをスイッチング素子として備える表示装置を示す図、図４は上記表示装置を表示部として備えた電子機器の例を示す図である。なお、以下の全ての図面においては、図面を見やすくするために、各構成要素の膜厚や寸法の比率等は適宜異ならせてある。
【００１９】
（金属層、半導体薄膜の形成）
本発明の製造方法では、図１（ａ）に示すように、まず、基板１０の上に金属膜又は半導体膜からなる第１の界面改質膜１１を形成する。基板１０としては、石英基板，ガラス基板，耐熱プラスチック等の透明な基板や、半導体基板，セラミックス基板，金属基板等の不透明な基板のいずれを用いることもできる。なお、本半導体装置を例えば透過型の表示装置に用いる場合には、基板１０を透明基板とする。
【００２０】
界面改質膜１１は、後述する下地保護膜１２中の、例えば、水蒸気Ｈ_２Ｏや酸素Ｏ_２等の不純物の熱処理過程における分解又は除去を促進するものである。この界面改質膜１１は、不純物の分解又は除去を促進する材料であれば良く、特に限定されないが、金属膜又は半導体膜が好ましい。界面改質膜１１を金属膜とする場合には、例えばアルミニウムＡｌ、マグネシウムＭｇ、あるいはアルミニウムとマグネシウムとの合金、アルミニウムまたはマグネシウムを含む合金、またはアルミニウムまたはマグネシウムの窒化物または酸化物などを使用できる。また、界面改質膜１１を半導体膜とする場合には、シリコンやゲルマニウムを好適に用いることができる。勿論、シリコンとゲルマニウムとの化合物や、シリコン又はゲルマニウムと他の４族元素との化合物を用いてもよい。
【００２１】
この界面改質膜１１によって、下地保護膜１２中、又は下地保護膜１２と後述する半導体膜１３との界面における欠陥準位密度を減少させることが可能となる。欠陥準位が減少する理由としては、下地絶縁膜１２中の水素Ｈ_２，酸素Ｏ_２，水分Ｈ_２Ｏが、後述の熱処理時に上記金属膜（又は半導体膜）１１の触媒的な作用によって分解し、生成した水素ラジカル、ヒドロキシラジカル、水素イオン、ヒドロキシアニオン等の種々の化学種により、膜中や膜界面に存在するダングリングボンドを終端するためと考えられる。
【００２２】
界面改質膜１１の形成方法はスパッタ法、蒸着法、ＣＶＤ法等、どのような方法を用いてもよいが、金属膜からなる界面改質膜１１を広い面積に堆積する方法としてはスパッタ法が有効である。上述したように、金属種はアルミニウムやマグネシウムなどの比較的活性な金属を用いるのがより好ましい。ただし、アルカリ金属のような下地保護膜１２中を移動していわゆる可動イオンとなるような金属は絶縁膜としての膜質を劣化させるため、界面改質膜としての使用は好ましくない。
【００２３】
一方、半導体膜（例えばシリコン膜）からなる界面改質膜１１を広い面積に堆積する方法としてはＰＥＣＶＤ法が最も一般的である。ＰＥＣＶＤ法でシリコン膜を堆積する場合には、モノゲルマン等を原料ガスとして、基板温度１００℃〜５００℃程度で堆積することが可能である。界面改質膜として用いる半導体膜はアモルファスシリコン（ａ−Ｓｉ）等の非晶質の半導体であることが望ましい。結晶質の半導体であっても、後で行なわれる熱処理工程において、界面の改質効果は得られるが、非晶質の方がその効果は大きく、又、非晶質であれば低温プロセスでも容易に形成することが可能であり、成膜装置も安価で大面積化が容易である等、多くのメリットを有している。なお、ＧａＡｓ（ガリウム砒素）等の化合物半導体は、後の熱処理工程等で装置を汚染したり、後述の酸化シリコン膜１５やトランジスタの能動層となる半導体膜１３に拡散したりする結果、トランジスタの電気的特性に影響を及ぼす虞があるため、界面改質膜としての使用は好ましくない。
【００２４】
なお、本トランジスタを透過型表示装置における画素スイッチング素子として用いる場合、界面改質膜１１は、チャネル領域に対応する位置を残してパターニングにより除去することが望ましい。このように界面改質膜１１を非表示領域にのみ設けるようにすることで、開口率の高い明るい表示が可能となる。
【００２５】
次に、図１（ｂ）に示すように、界面改質膜１１の上に第１の絶縁膜として下地保護膜１２を形成する。下地保護膜１２は、下地の基板中に含まれるナトリウム等の可動のイオンが後述の半導体膜１３中に混入しないようにする。下地保護膜１２は酸化シリコン膜（ＳｉＯ_ｘ：０＜ｘ≦２）や窒化シリコン膜（Ｓｉ_３Ｎ_ｘ：０＜ｘ≦４）等の絶縁性物質である。
【００２６】
下地保護膜１２は、金属膜１１上に常圧気層成長法（ＡＰＣＶＤ法）、低圧化学気層堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法あるいはスパッタ法などによって形成できる。
本発明では、特に、ＴＥＯＳ（テトラエトキシシラン；Ｓｉ（ＯＣ_２Ｈ_５）_４）を用いた平行平板型ＲＦプラズマＣＶＤを用いて酸化シリコン膜（ＳｉＯ_２）を下地保護膜１２として形成することが望ましい。後述するように、このプロセスと、この後の工程で行う熱処理とを組み合わせることによって、能動層となる半導体膜１３の裏面側界面の改善を図ることができる。
【００２７】
この場合、真空プラズマ室で使用するガスはＴＥＯＳ、酸素ガスＯ_２であり、ヘリウムＨｅ、アルゴンＡｒなどの希釈ガスを混入させても構わない。成膜時の真空度は１００Ｐａ〜２００Ｐａ程度とし、成膜時の基板温度は３００℃から４００℃程度が望ましい。このような条件で成膜することにより、高絶縁耐圧、低電荷密度の高品質な酸化シリコン膜１２を得ることが可能となる。
【００２８】
次に、図１（ｃ）に示すように、下地保護膜１２の上に、トランジスタの能動層となる半導体膜１３を形成する。半導体膜１３としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の４族の単体の半導体膜の他に、シリコン・ゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ：０＜ｘ＜１。）やシリコン・カーバイド（Ｓｉ_ｘＣ_１−ｘ：０＜ｘ＜１）やゲルマニウムカーバイド（Ｇｅ_ｘＣ_１−ｘ：０＜ｘ＜１）等の４族の元素複合体の半導体膜、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の３族元素と５族元素との複合化合物半導体膜、又は、カドミウム・セレン（ＣｄＳｅ）等の２族元素と６族元素との複合体化合物半導体膜等を用いることができる。
【００２９】
また、シリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉ_ｘＧｅ_ｙＧａ_ｚＡｓ_ｚ：ｘ＋ｙ＋ｚ＝１）等のように上述の化合物半導体を更に複合化したものやこれ等の半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のドナー元素を添加したＮ型半導体膜、あるいはホウ素、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプタ元素を添加したＰ型半導体膜を用いることも可能である。
【００３０】
これ等半導体膜１３は、ＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、あるいはスパッタ法や蒸着法などのＰＶＤ法で形成する。
半導体膜１３としてシリコン膜を用いる場合、ＬＰＣＶＤ法では、基板温度を４００℃程度から７００℃程度としてジシラン（Ｓｉ_２Ｈ_６）等を原料としてシリコンを堆積する。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ_４）等を原料として基板温度が１００℃程度から５００℃程度でシリコンを堆積可能である。
【００３１】
スパッタ法を用いるときには、基板温度は室温から４００℃程度である。このように、堆積した半導体膜１３の初期状態は非晶質や混晶質、微結晶質、あるいは多結晶質など様々な状態があるが、初期状態はいずれの状態であっても良い。半導体膜１３の膜厚は、それを半導体薄膜トランジスタに用いるときには２０ｎｍから１００ｎｍ程度が適当である。
【００３２】
（半導体薄膜の結晶化）
次に、堆積した半導体膜１３の結晶化を行う。ここで、「結晶化」という言葉は、非晶質の半導体膜に対して熱エネルギを与え、多結晶あるいは単結晶の半導体膜に変質させること、更に、微結晶膜や多結晶膜の半導体膜に対して熱エネルギを与えて、結晶膜の膜質の改善や溶融固化による再結晶化を行うことについても用いられる。本明細書では、非晶質の結晶化のみならず、多結晶質や微結晶質の結晶化をも含めて総て結晶化と称することに留意すべきである。
【００３３】
半導体膜１３結晶化の工程は、いわゆるレーザ照射による方法や固相成長による方法によって実現することができるが、これに限定されない。
一例として、ポリシリコンＴＦＴ製造方法のうち低温プロセスで行えるレーザ照射による結晶化方法について説明する。
【００３４】
半導体膜１３が形成された基板を図示しないレーザ照射チャンバにセットする。レーザ照射チャンバは一部分が石英の窓によってできており、真空中若しくは非酸化性ガスによってチャンバ内の雰囲気を置換した後にこの石英窓からレーザ光を照射する。このレーザ光は半導体膜１３の膜表面で強く吸収され、下地絶縁膜１２や基板１０に殆ど吸収されないことが望ましい。このレーザ光として紫外線域あるいはその近傍の波長を持つエキシマレーザ、アルゴンイオンレーザ、ＹＡＧレーザ高調波等が好ましい。また、半導体膜１３を高温に加熱すると同時に基板１０へのダメージを防ぐためには大出力で極短時間のパルス発振であることが必要となる。上記レーザ光の中でも、特に、キセノン・クロライド（ＸｅＣｌ）レーザ（波長３０８ｎｍ）やクリプトンフロライド（ＫｒＦ）レーザ（波長２４８ｎｍ）等のエキシマレーザが最も適している。
【００３５】
これ等のレーザ光の照射方法について説明する。レーザパルスの強度半値幅は１０ｎｓ程度から５００ｎｓ程度の極短時間である。レーザ照射は基板１０を室温（２５℃）程度から４００℃の間で行う。レーザ照射の一回の照射面積は対角５ｍｍ□程度から６０ｍｍ□程度の正方形状又は長方形状である。
【００３６】
例えば、一回のレーザ照射で８ｍｍ□程度の正方形の面積が結晶化できるビームを用いた場合について説明する。一箇所に一発のレーザ照射を行った後、基板とレーザとの位置を相対的に水平方向に僅かにずらす。この後、再び一発のレーザ照射を行う。このショットアンドスキャンを連続的に繰り返すことによって大面積の基板にも対応できる。より具体的には、各照射毎に照射領域を１％程度から９９％程度ずらしてショットを繰り返す。
【００３７】
最初に水平方向（Ｘ方向）に走査した後、次に、垂直方向（Ｙ方向）に適当な量だけずらし、再び、水平方向に所定量ずらしつつショットアンドスキャンを連続的に行う。以後、これを繰り返して基板全面に第１回のレーザ照射を行う。
【００３８】
この第１回目のレーザ照射エネルギ密度はキセノン・クロライドレーザの場合、５０ｍＪ／ｃｍ^２程度から６００ｍＪ／ｃｍ^２程度の間が好ましい。第１回目のレーザ照射が終了した後、必要に応じて第２回目のレーザ照射を全面に施す。
【００３９】
第２回目のレーザ照射を行う場合、そのエネルギ密度は第１回目よりも高い値が好ましく、１００ｍＪ／ｃｍ^２程度から１０００ｍＪ／ｃｍ^２程度の間としても良い。走査方法は第１回目のレーザ照射と同じで正方向形状の照射領域をＹ方向とＸ方向に適当量ずらせて走査する。
【００４０】
更に、必要に応じてエネルギー密度をより高くした第３回目或いは第４回目のレーザ照射を行うことも可能である。こうした多段階レーザ照射法を用いるとレーザ照射領域端部に起因するばらつきを完全に消失させることが可能になる。
【００４１】
多段階レーザ照射の各回目の照射に限らず通常の一段階照射でも、レーザ照射は総て半導体膜１３が完全溶融するエネルギー密度より５％程度低いエネルギーで行う。シリコン膜を一旦完全溶融させてしまうと、液体シリコン膜が過冷却状態に陥り、結果として高い密度の結晶核発生が起こる。
【００４２】
このような現象により形成されるｐｏｌｙ−Ｓｉ膜は極めて小さな結晶粒が高密度で存在する、いわゆる微結晶という形態になる。このようなｐｏｌｙ−Ｓｉ膜は結晶粒界が多いため膜中欠陥(主にはダングリングボンド)が大量に存在し、ＴＦＴとしては使用に耐えない膜となってしまう。
【００４３】
以上は正方形状のレーザビームを用いたレーザ結晶化法を述べたが、照射領域形状を幅１００μｍ程度以上で長さが数１０ｃｍ以上のライン状とし、このライン状レーザ光を走査して結晶化を進めても良い。この場合、各照射葎のビームの幅方向の重なりはビーム幅の５％程度から９５％程度とする。ビーム幅が１００μｍでビーム毎の重なり量が９０％で有れば、一回の照射毎にビームは１０μｍ進むので同一点は１０回のレーザ照射を受けることとなる。
【００４４】
一般的に半導体膜を基板全体で均一に結晶化させるには少なくとも５回程度以上のレーザ照射が望ましいので、照射毎のビームの重なり量は８０％程度以上が求められる。高い結晶性の多結晶膜を確実に得るには同一点が１０回程度から３０回程度の照射が行われる様に重なり量を９０％程度から９７％程度へと調整するのが好ましい。ラインビームを用いることによって１方向のスキャニングで広い面積の結晶化ができるので、前述の正方形ビームに比べてスループットを高められるというメリットが得られる。
【００４５】
また、このように多数回の照射を繰り返すことによって、半導体膜中に注入された不純物の活性化率も高めることができる。このときの最大照射エネルギー密度は前述の条件を踏襲する。
【００４６】
(素子分離工程)
次に、ＴＦＴの領域を画定する素子分離を行う。素子分離技術としてはＬＯＣＯＳ法、フィールドシールド法、ＳＴＩ法などを使用することもできるが、ここでは、ＴＦＴ製造工程で一般的なフォトリソグラフィーおよびエッチングにより素子分離を行う方法について説明する。
【００４７】
図１（ｄ）に示すように、フォトリソグラフィーによりトランジスタの能動層となる領域部分だけが残るように、フォトレジスト１４によるマスクパターンを形成する。
【００４８】
次に、図１（ｅ）に示すように、このレジスト１４をマスクとしてウェットまたはドライエッチングにより半導体膜１３をエッチングする。その後、図１（ｆ）に示すように、フォトレジスト１４を剥離する。
【００４９】
(ゲート絶縁膜形成)
次に、図１（ｇ）に示すように、半導体膜１３の形成後に、この上にＴＦＴのゲート絶縁層として第２の絶縁膜１５を形成する。
【００５０】
絶縁膜１５の形成方法としては基板１０上に常圧化学気相堆積法(ＡＰＣＶＤ法〉や低圧化学気相堆積法(ＬＰＣＶＤ法)、プラズマ化学気相堆積法(ＰＥＣＶＤ法)等のＣＶＤ法或いはスパッタ法等により、絶縁材料を堆積する。いずれの方法を用いても絶縁膜の形成は可能である。
【００５１】
本発明では、特に、ＴＥＯＳを用いた平行平板型ＲＦプラズマＣＶＤを用いて酸化シリコン膜（ＳｉＯ_２）を絶縁膜１５として形成する。後述するように、このプロセスと、この後の工程で行う金属層堆積及び熱処理とを組み合わせることによって、ＭＯＳ界面の改善を図ることができる。
【００５２】
この場合、真空プラズマ室で使用するガスはＴＥＯＳ（テトラエトキシシラン；Ｓｉ（ＯＣ_２Ｈ_５)_４）、酸素ガスＯ_２であり、ヘリウムＨｅ、アルゴンＡｒなどの希釈ガスを混入させても構わない。成膜時の真空度は１００から２００Ｐａ程度とし、成膜時の基板温度は３００℃から４００℃程度が望ましい。このような条件で成膜することにより、高絶縁耐圧、低電荷密度の高品質な酸化シリコン膜（ゲート絶縁膜）１５を得ることが可能となる。
【００５３】
(第２の界面改質膜形成、熱処理)
次に、図１（ｈ）に示すように、ゲート絶縁膜１５上に第２の第２の界面改質膜１６を堆積する。ここで、界面改質膜１６は、界面改質膜１１と同様に、酸化シリコン膜１５中の、例えば、水蒸気Ｈ_２Ｏや酸素Ｏ_２等の不純物の熱処理過程における分解又は除去を促進する。この界面改質膜１６としては、上述した界面改質膜１１と同様の材料を用いることができ、同様の方法で形成される。そして、この界面改質膜１６によって、酸化シリコン膜１５中、又は酸化シリコン膜１５と半導体膜１３との界面における欠陥準位を減少させることが可能となる。
【００５４】
次に、３００℃以上４５０℃以下の温度で１０分以上熱処理を行う。熱処理時の雰囲気はどのような雰囲気であっても構わない。処理温度が３００℃を下回る場合には、十分な界面改質効果が得られず、処理温度が４５０℃を超える場合には、膜質を劣化させる虞がある。特に、上記熱処理は、３５０℃以上の温度で２０分以上行うことが望ましい。この熱処理を行うことにより、酸化シリコン膜１５の絶縁耐圧、電荷密度の良好な特性を保ったまま、下地保護膜１２と半導体膜１３との界面、及び、半導体膜１３と酸化シリコン膜１５との界面の欠陥準位密度を低減させることができる。
【００５５】
後述するが、実験により、第２の界面改質膜１６としてアルミニウム（Ａｌ）を堆積した後、４００℃で１時間熱処理を行うことによって、半導体膜１３と酸化シリコン膜１５との界面における界面準位密度が３×１０^１０（ｃｍ^−２ｅＶ^−１）以下にまで低減することを確認した。また、第１の界面改質膜１１としてアルミニウムを堆積した場合、下地保護膜１２と半導体膜１３との界面における界面準位密度は、同様に３×１０^１０（ｃｍ^−２ｅＶ^−１）程度となり、第１の金属膜１１を形成しない場合（下地保護膜と半導体膜との界面における界面準位密度は５×１０^１１（ｃｍ^−２ｅＶ^−１）程度）に比べて、１桁以上改善されることを確認した。これらの界面準位密度は１０００℃程度のプロセス温度が必要とされるシリコンとシリコンの熱酸化膜との界面準位密度にも匹敵する極めて低い値であり、良好な界面が形成されているといえる。
【００５６】
（第２の界面改質膜除去）
次に、図１（ｉ）に示すように、第２の界面改質膜１６を除去する。この後の工程との相性を考慮し、あるいは、よりゲート配線膜として好ましい材料を使用したい場合に、前工程の界面改質膜１６を全面エッチングにより除去する。
【００５７】
(ゲート配線形成)
そして、図２（ｊ）に示すように、スパッタ法、ＣＶＤ法、蒸着法等により、酸化シリコン膜（ゲート絶縁膜）１５の上に、タンタル、アルミニウム、チタンなどの金属、金属窒化物、ポリシリコン等のゲート配線膜（ゲート電極）１７を形成し、これをパターニングする（図２（ｋ）参照）。なお、前工程で使用した界面改質膜１６をそのままゲート配線膜１７の全部もしくは一部として使用してもよく、これにより、工程数を減らすことができる。
【００５８】
(不純物注入、活性化工程)
引き続いて半導体膜１５に不純物イオン注入を行ってソース・ドレイン領域を形成する。このとき、ゲート電極１７がイオン注入のマスクとなっているので、チャンネルはゲート電極下のみに形成される自己整合構造となる。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適応され得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン(ＰＨ_３)やジボラン(Ｂ_２Ｈ_６)等の注入不純物元素の水素化物を用いる。ゲート絶縁膜を安定に保つ為には、イオン・ドーピング法及びイオン打ち込み法のいずれにおいても、イオン注入時の基板温度は３５０℃以下であることが好ましい。ＣＭＯＳＴＦＴを作成するときはポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。
【００５９】
次に、不純物の活性化を行う。活性化の方法としてはレーザ照射による方法や３００℃以上の炉で加熱する（低温熱処理）方法、ランプによる高速熱処理法などがあるが、適当な方法を選択することができる。
【００６０】
(以降の工程)
ここまでの工程で半導体膜１３の素子分離が完了し、ゲート配線膜１６の形成も完了している。
【００６１】
次に、図２（ｌ）に示すように、基板１０上にＣＶＤ法などによって酸化シリコンを堆積し、層間絶縁膜１８を形成する。
【００６２】
そして、図２（ｍ）に示すように、層間絶縁膜１８およびゲート絶縁膜１５のソース、ドレイン部分にコンタクトホールを開孔し、アルミニウム等の金属をスパッタ法やＰＶＤ法等によって堆積して配線膜１９を形成する。
【００６３】
次に、図２（ｎ）に示すように、配線膜１９をパターニングし、ソース・ドレイン電極及び配線１９を形成する。そして、この上に、酸化シリコン、窒化シリコン、ＰＳＧ等を堆積して保護膜２０を形成することにより薄膜トランジスタが完成する。
【００６４】
なお、本実施の形態の説明では上記のような工程順としたが、例えば、ゲート絶縁膜１５の形成後に素子分離を行う、あるいは、ゲート配線膜１５の形成前に、レジストマスクあるいはその他メタルマスクなどを利用して不純物注入を行うなど、工程順を適宜に入れ変えてもよい。
【００６５】
また、結晶化直後あるいはゲート絶縁膜１５の形成直後などにプラズマ処理などによって膜質を改善する工程を含んでもよい。
【００６６】
更に、ゲート絶縁膜１５の形成直後の界面改質膜１６をそのままゲート配線１７の全部もしくは、一部として使用する場合で、その後の工程において３００℃以上、１０分以上の熱処理を行う工程がある場合には上述した界面改質膜１６形成直後の熱処理工程は省略することができる。すなわち、上述した界面改質膜１６の形成後の熱処理は、ゲート配線膜１７（あるいは１６）のパターニングを行う前、又は、行った後、あるいはトランジスタの製造工程、複数のトランジスタを備えたパネルの製造工程が完了するまでのいずれかの適宜な時期に行うこととしても良い。また、半導体膜１３の裏面側界面のみを改質する場合には、上記熱処理工程を半導体膜１３の形成直後に行なうことも可能である。
【００６７】
以上説明したように、従来のＴＦＴ製造技術では半導体膜１３の裏面側界面やＭＯＳ界面の欠陥密度の低減と、ゲート絶縁膜の電荷密度の低減、絶縁耐圧の高耐圧化とを同時に実現することが困難であり、トランジスタの高性能化には限界があった。本発明により、低温プロセスで良好な界面状態が得られ、高性能なトランジスクを低温プロセスで製作することが可能となった。
【００６８】
本発明の低温製造プロセスによって製造されたＴＦＴは、特に、低温製造プロセスが望まれる大型ガラス基板を用いた液晶表示装置や有機ＥＬ表示装置に使用して好都合である。
【００６９】
〈液晶表示装置〉
以下に、上述のトランジスタを備える表示装置の例について説明する。
図３は、本発明の表示装置の一例であるアクティブマトリクス型の液晶表示装置の構成を示す断面図である。
【００７０】
図３に示す液晶表示装置は、一対の基板間に光変調層としての液晶層を保持したものであり、一方の基板をなすＴＦＴアレイ基板１０と、これに対向配置された対向基板２０とを備えている。
【００７１】
ＴＦＴアレイ基板１０には、走査線（図示略）や信号線１９ａが縦横に設けられ、これらの配線により碁盤目状に区画された各領域に、ＩＴＯ（インジウム錫酸化物）等の透明導電膜或いはアルミニウム等の高反射率の金属膜からなる画素電極１９ｂと、この画素電極１９ｂをスイッチングするＴＦＴ（薄膜トランジスタ）１とが形成され、更に、これらの配線や画素電極２１を覆うように配向膜２２が形成されている。
【００７２】
ＴＦＴ１は、界面改質膜としての金属膜１１と、酸化シリコンからなる下地保護膜１２と、シリコンからなる半導体膜１３と、酸化シリコンからなるゲート絶縁膜１５と、ポリシリコンからなるゲート電極１７とが、基板１０側から順に積層されて構成されている。半導体膜１３中央部の、ゲート電極１７に対向する領域はチャネル領域（能動層）１３ａとして機能する。また、半導体膜１３の両端部の領域には、不純物イオンが高濃度にドープされており、高濃度ソース領域１３ｄ，高濃度ドレイン領域１３ｅが形成されている。
【００７３】
また、ＴＦＴ１はＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を有しており、チャネル領域１３ａと高濃度ソース領域１３ｄ，高濃度ドレイン領域１３ｅとの間の領域には、不純物イオンが低濃度にドープされ、それぞれ低濃度ソース領域１３ｂ，低濃度ドレイン領域１３ｃが形成されている。
【００７４】
また、図１に示すように、ゲート電極１７、ゲート絶縁膜１５及び下地保護膜１２の上には、半導体膜１３に通じるコンタクトホールＨ１，Ｈ２の形成された層間絶縁膜１８が積層されている。この層間絶縁膜１８上にはソース電極（信号線）１９ａが形成されており、コンタクトホールＨ１を介して高濃度ソース領域１３ｄと導通している。さらに、ソース電極１９ａ及び層間絶縁膜１８の上には、半導体膜１３に通じるコンタクトホールＨ２の形成された第２の層間絶縁膜２０が積層されている。そして、このように構成された第２層間絶縁膜２０の上に画素電極１９ｂが形成されており、コンタクトホールＨ２を介して高濃度ドレイン領域１３ｅと導通している。
【００７５】
このＴＦＴ１は、上述の製造方法により製造されており、半導体膜１３の裏面側の界面及びＭＯＳ界面は、欠陥密度（界面準位密度）が十分小さい状態となっている。
【００７６】
一方、対向基板３０には、対向するＴＦＴアレイ基板１０の配線部及び素子部の形成領域に対応して、Ｃｒ等からなる遮光膜３１が縦横に形成されている。また、この遮光膜３１を覆うように、基板３０全面に対向電極３２と配向膜３３とが順に積層されている。
【００７７】
そして、ＴＦＴアレイ基板１０と対向基板３０とは、スペーサ（図示略）を介して対向配置され、これらの基板の間に液晶を封入して液晶層４０が形成されている。
上述の表示装置は、画素電極１９ｂが高い電気特性を有するトランジスタ１により駆動されるため、高品質な表示が得られる。
【００７８】
次に、上述の表示装置を備えた電子機器の例について説明する。
〈モバイル型コンピュータ〉
図４は、上述した実施形態に係るトランジスタを含む表示装置を備えたモバイル型のパーソナルコンピュータ（情報処理装置）の構成を示す斜視図である。同図において、パーソナルコンピュータ１１００は、キーボード１１０２を備えた本体部１１０４と、上述した表示装置１１０６を備えた表示装置ユニットとから構成されている。表示装置は、上述のトランジスタにより駆動されるため、高品質な表示が得られる。
【００７９】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、図１では、半導体膜１３のパターニング後にゲート絶縁膜１５，第２の金属膜１６を形成しているが、パターニングはゲート絶縁膜１５堆積後、第２の金属膜１６堆積後、熱処理後のいずれであってもよい。
【００８０】
また、上記実施形態では、トランジスタとしてトップゲート型の構造を例示したが、本発明はこれに限定されず、ボトムゲート型，デュアルゲート型の構造としてもよい。また、ボトムゲート型の構造とした場合、第１の金属膜１１はパターニングによりゲート電極として用いることができる。
さらに、上記実施形態では、金属膜を第１の絶縁膜１２の下層側と第２の絶縁膜１５の上層側との双方に形成したが、第１の絶縁膜１２の下層側だけでもトランジスタの特性が向上することは分かっており、第２の界面改質膜１６は省略してもよい。
【００８１】
また、本発明はＴＦＴのみならず、高品質な酸化シリコン/シリコン界面、酸化シリコン膜のバルク特性が必要とされる全ての半導体素子や半導体装置に適用可能である。特に、低温での形成が必須の場合には極めて有効な手段である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るトランジスタの製造方法を説明するための工程図である。
【図２】同、工程図である。
【図３】本発明の表示装置の一例である液晶表示装置の断面図である。
【図４】同、表示装置を備えた電子機器の一例を示す斜視図である。
【図５】ＴＦＴ特性のシミュレーション結果を示す図である。
【符号の説明】
１トランジスタ、１０基板、１１第１の界面改質膜、１２下地保護膜（第１の絶縁膜）、１３半導体膜、１５ゲート絶縁膜（第２の絶縁膜）、１６第２の界面改質膜

Claims

基板に、アモルファスシリコンからなる第１の界面改質膜を形成する工程と、
上記第１の界面改質膜の上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の上にポリシリコンからなる第１の半導体膜を形成する工程と、
上記第１の半導体膜の上に第２の絶縁膜を形成する工程とを備え、
上記第１の半導体膜を形成する工程は、上記第１の絶縁膜の上に第２の半導体膜を形成する工程と、上記第２の半導体膜にレーザー光を照射して上記第２の半導体膜をポリシリコンからなる第１の半導体膜とする工程と、を有し、
上記第１の絶縁膜を形成する工程は上記基板を４００℃以下の温度に加熱して行われ、
上記第１の絶縁膜の上に第２の半導体膜を形成する工程は上記基板を５００℃以下の温度に加熱して行われ、
上記第２の半導体膜にレーザー光を照射して上記第２の半導体膜をポリシリコンからなる上記第１の半導体膜とする工程は上記基板を４００℃以下の温度に加熱して行われ、
上記第１の半導体膜の上に第２の絶縁膜を形成する工程は上記基板を４００℃以下の温度に加熱して行われ、
上記第１の半導体膜を形成する工程以降に３００℃以上４５０℃以下の温度で熱処理を行なうことを特徴とする、トランジスタの製造方法。
上記第２の絶縁膜の上にアモルファスシリコンからなる第２の界面改質膜を形成する工程を備え、
上記熱処理は上記第２の界面改質膜を形成する工程以降に行なわれることを特徴とする、請求項１に記載のトランジスタの製造方法。
上記第２の界面改質膜が、ゲート電極として構成されたことを特徴とする、請求項２に記載のトランジスタの製造方法。
上記第１の絶縁膜が、テトラエトキシシラン及び酸素を原材料として平行平板プラズマＣＶＤ法により形成されたことを特徴とする、請求項１〜３のいずれかの項に記載のトランジスタの製造方法。
上記第２の絶縁膜が、テトラエトキシシラン及び酸素を原材料として平行平板プラズマＣＶＤ法により形成されたことを特徴とする、請求項１〜４のいずれかの項に記載のトランジスタの製造方法。
上記第１の界面改質膜が、ゲート電極として構成されたことを特徴とする、請求項１〜５のいずれかの項に記載のトランジスタの製造方法。