JPH088433A - 非単結晶シリコン薄膜トランジスタの動作方法 - Google Patents
非単結晶シリコン薄膜トランジスタの動作方法Info
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- JPH088433A JPH088433A JP15802994A JP15802994A JPH088433A JP H088433 A JPH088433 A JP H088433A JP 15802994 A JP15802994 A JP 15802994A JP 15802994 A JP15802994 A JP 15802994A JP H088433 A JPH088433 A JP H088433A
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Abstract
(57)【要約】
【目的】 生産性の高いアナログ集積回路を作製するた
めに非単結晶シリコン薄膜トランジスタの相互コンダク
タンスを安定かつ均一に動作させる動作方法を提供す
る。 【構成】 非単結晶シリコン半導体膜にゲート絶縁膜を
介して設けたゲート電極に任意の電圧を印加することに
より、ソース・ドレイン電極間に所望の電流を流す非単
結晶シリコン薄膜トランジスタの動作方法において、ゲ
ート電極の存在する面の反対側の非単結晶シリコン半導
体薄膜側にも絶縁膜を介したコントロール電極を設け、
このコントロール電極を一体電位に保つ。
めに非単結晶シリコン薄膜トランジスタの相互コンダク
タンスを安定かつ均一に動作させる動作方法を提供す
る。 【構成】 非単結晶シリコン半導体膜にゲート絶縁膜を
介して設けたゲート電極に任意の電圧を印加することに
より、ソース・ドレイン電極間に所望の電流を流す非単
結晶シリコン薄膜トランジスタの動作方法において、ゲ
ート電極の存在する面の反対側の非単結晶シリコン半導
体薄膜側にも絶縁膜を介したコントロール電極を設け、
このコントロール電極を一体電位に保つ。
Description
【０００１】
【産業上の利用分野】本発明は、任意の基板上に形成さ
れた非単結晶シリコン薄膜トランジスタの動作方法に係
り、特に特性のばらつきを軽減させることを可能とし、
これによって大面積かつ生産性のすぐれたアナログ集積
回路を提供するものに関する。
れた非単結晶シリコン薄膜トランジスタの動作方法に係
り、特に特性のばらつきを軽減させることを可能とし、
これによって大面積かつ生産性のすぐれたアナログ集積
回路を提供するものに関する。
【０００２】
【従来の技術】近年、任意の基板上に非単結晶シリコン
薄膜トランジスタを形成する研究が活発に行われてい
る。この技術は、安価な絶縁基板を用いて薄膜ディスプ
レイを実現するアクティブマトリクス型画像表示装置、
あるいは通常の半導体集積回路上にトランジスタなどの
能動素子を形成するいわゆる３次元集積回路など多くの
応用が期待できるものである。以下、非単結晶シリコン
薄膜トランジスタをアナログ集積回路に応用した場合を
例にとって説明する。
薄膜トランジスタを形成する研究が活発に行われてい
る。この技術は、安価な絶縁基板を用いて薄膜ディスプ
レイを実現するアクティブマトリクス型画像表示装置、
あるいは通常の半導体集積回路上にトランジスタなどの
能動素子を形成するいわゆる３次元集積回路など多くの
応用が期待できるものである。以下、非単結晶シリコン
薄膜トランジスタをアナログ集積回路に応用した場合を
例にとって説明する。
【０００３】図１（Ｂ）は電圧増幅機能を有する回路図
の一例である。図中のａは非単結晶シリコン薄膜トラン
ジスタであり、Ｒは負荷抵抗である。図１（Ａ）は図１
（Ｂ）のａで示した非単結晶シリコン薄膜トランジスタ
の断面構成図である。図１（Ｂ）中のＶFBはリーク電流
を減少させるためにフラットバンド電位近傍に固定され
ている。図１（Ｂ）中のＶout の電圧は負荷抵抗を流れ
る電流により発生する電圧降下により決定され、その電
流は非単結晶シリコン薄膜トランジスタのゲート電圧に
印加される電圧Ｖinと非単結晶シリコン薄膜トランジス
タの相互コンダクタンスＧｍとの積で決定される。又、
このことよりこの回路におけるＶinの変化に対するＶou
t の変化の比である増幅率は非単結晶シリコン薄膜トラ
ンジスタの相互コンダクタンスＧｍと負荷抵抗の値の積
で決定される。
の一例である。図中のａは非単結晶シリコン薄膜トラン
ジスタであり、Ｒは負荷抵抗である。図１（Ａ）は図１
（Ｂ）のａで示した非単結晶シリコン薄膜トランジスタ
の断面構成図である。図１（Ｂ）中のＶFBはリーク電流
を減少させるためにフラットバンド電位近傍に固定され
ている。図１（Ｂ）中のＶout の電圧は負荷抵抗を流れ
る電流により発生する電圧降下により決定され、その電
流は非単結晶シリコン薄膜トランジスタのゲート電圧に
印加される電圧Ｖinと非単結晶シリコン薄膜トランジス
タの相互コンダクタンスＧｍとの積で決定される。又、
このことよりこの回路におけるＶinの変化に対するＶou
t の変化の比である増幅率は非単結晶シリコン薄膜トラ
ンジスタの相互コンダクタンスＧｍと負荷抵抗の値の積
で決定される。
【０００４】
【発明が解決しようとする課題】以上の説明から明らか
であるように非単結晶シリコン薄膜トランジスタを用い
て生産性の高いアナログ集積回路を製造するには相互コ
ンダクタンスＧｍが安定かつ均一な非単結晶シリコン薄
膜トランジスタを製造する必要が有る。このＧｍは以下
の式で表すことができる。 Ｇｍ＝（Ｗ／Ｌ）・μ・Ｃ0・（Ｖg−Ｖth） Ｌは非単結晶シリコン薄膜トランジスタのチャネル長、
Ｗはチャネル幅、μは実効移動度、Ｃ0 は単位面積辺り
のゲート容量、Ｖg はゲート電圧、Ｖｔｈはしきい値を
表す。ここでしきい値とはゲート電極直下の非単結晶シ
リコン半導体薄膜に印加した電位とは反対のキャリアが
多数集まることによる反転層が形成されることによリ、ド
レイン・ソース電極間に電流が流れはじめるゲート電圧
の値のことである。これは非単結晶シリコン半導体膜厚
中のキャリア密度、ゲート絶縁膜厚、ゲート絶縁膜−非
単結晶シリコン半導体薄膜間の界面準位、ゲート電極直
下の非単結晶シリコン半導体薄膜中の電位等で決定され
る。
であるように非単結晶シリコン薄膜トランジスタを用い
て生産性の高いアナログ集積回路を製造するには相互コ
ンダクタンスＧｍが安定かつ均一な非単結晶シリコン薄
膜トランジスタを製造する必要が有る。このＧｍは以下
の式で表すことができる。 Ｇｍ＝（Ｗ／Ｌ）・μ・Ｃ0・（Ｖg−Ｖth） Ｌは非単結晶シリコン薄膜トランジスタのチャネル長、
Ｗはチャネル幅、μは実効移動度、Ｃ0 は単位面積辺り
のゲート容量、Ｖg はゲート電圧、Ｖｔｈはしきい値を
表す。ここでしきい値とはゲート電極直下の非単結晶シ
リコン半導体薄膜に印加した電位とは反対のキャリアが
多数集まることによる反転層が形成されることによリ、ド
レイン・ソース電極間に電流が流れはじめるゲート電圧
の値のことである。これは非単結晶シリコン半導体膜厚
中のキャリア密度、ゲート絶縁膜厚、ゲート絶縁膜−非
単結晶シリコン半導体薄膜間の界面準位、ゲート電極直
下の非単結晶シリコン半導体薄膜中の電位等で決定され
る。
【０００５】しかし、非単結晶シリコン薄膜トランジス
タは絶縁基板上に製造されるため、ゲート電極直下の非
単結晶シリコン半導体薄膜中の電位は極めて不安定であ
る。又、非単結晶シリコン薄膜トランジスタのゲート電
極の反対側の電位を半導体層のフラットバンド電位の近
傍に固定させ、リーク電流を減少させることは、しきい
値の不安定性を増長させる。そのため相互コンダクタン
スＧｍが安定かつ均一に非単結晶シリコン薄膜トランジ
スタの動作ができず、アナログ集積回路への応用が困難
であった。
タは絶縁基板上に製造されるため、ゲート電極直下の非
単結晶シリコン半導体薄膜中の電位は極めて不安定であ
る。又、非単結晶シリコン薄膜トランジスタのゲート電
極の反対側の電位を半導体層のフラットバンド電位の近
傍に固定させ、リーク電流を減少させることは、しきい
値の不安定性を増長させる。そのため相互コンダクタン
スＧｍが安定かつ均一に非単結晶シリコン薄膜トランジ
スタの動作ができず、アナログ集積回路への応用が困難
であった。
【０００６】本発明の目的は生産性の高いアナログ集積
回路を作製するために非単結晶シリコン薄膜トランジス
タの相互コンダクタンスを安定かつ均一に動作させる動
作方法を提供することである。
回路を作製するために非単結晶シリコン薄膜トランジス
タの相互コンダクタンスを安定かつ均一に動作させる動
作方法を提供することである。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、図２に示す如く、非単結晶シリコン半
導体薄膜のアイランド５’の上面にゲート絶縁膜６’、
ゲート電極７’を形成すると共にアイランド５’の下面
にコントロール絶縁膜４、コントロール電極３’を形成
し、このコントロール電極３’をフラットバンド電圧近
傍を除く任意の電位で固定する。
に、本発明では、図２に示す如く、非単結晶シリコン半
導体薄膜のアイランド５’の上面にゲート絶縁膜６’、
ゲート電極７’を形成すると共にアイランド５’の下面
にコントロール絶縁膜４、コントロール電極３’を形成
し、このコントロール電極３’をフラットバンド電圧近
傍を除く任意の電位で固定する。
【０００８】
【作用】これによってＡＣ的に非単結晶シリコン半導体
薄膜のゲート電極とは反対側の電位を固定せしめること
により、非単結晶シリコン半導体薄膜中の電位を固定
し、しきい値の安定性を高め、相互コンダクタンスＧｍ
の安定かつ均一な非単結晶シリコン薄膜トランジスタの
動作の提供を可能にする。
薄膜のゲート電極とは反対側の電位を固定せしめること
により、非単結晶シリコン半導体薄膜中の電位を固定
し、しきい値の安定性を高め、相互コンダクタンスＧｍ
の安定かつ均一な非単結晶シリコン薄膜トランジスタの
動作の提供を可能にする。
【０００９】
【実施例】本発明の一実施例である非単結晶シリコン薄
膜トランジスタ及びその製造方法を図１〜図４により説
明する。図１は従来の非単結晶シリコン薄膜トランジス
タの断面構成図及びそれを用いた電圧増幅回路の回路図
を示し、図２は本発明の一実施例である非単結晶シリコ
ン薄膜トランジスタの断面構成図を示し、図３及び図４
は、図２に示す非単結晶シリコン薄膜トランジスタの製
造工程図を示し、図５は本発明の一実施例の非単結晶シ
リコン薄膜トランジスタを利用した電圧増幅回路の回路
図を示す。
膜トランジスタ及びその製造方法を図１〜図４により説
明する。図１は従来の非単結晶シリコン薄膜トランジス
タの断面構成図及びそれを用いた電圧増幅回路の回路図
を示し、図２は本発明の一実施例である非単結晶シリコ
ン薄膜トランジスタの断面構成図を示し、図３及び図４
は、図２に示す非単結晶シリコン薄膜トランジスタの製
造工程図を示し、図５は本発明の一実施例の非単結晶シ
リコン薄膜トランジスタを利用した電圧増幅回路の回路
図を示す。
【００１０】図２において、１は基板、３’はコントロ
ール電極、４はコントロール絶縁膜、５’はアイラン
ド、６’はゲート絶縁膜、７’はゲート電極、８はソー
ス領域、８’はドレイン領域、９は絶縁膜、１０は電極
を各々示す。
ール電極、４はコントロール絶縁膜、５’はアイラン
ド、６’はゲート絶縁膜、７’はゲート電極、８はソー
ス領域、８’はドレイン領域、９は絶縁膜、１０は電極
を各々示す。
【００１１】図３及び図４により本発明の非単結晶シリ
コン薄膜トランジスタの製造工程を説明する。ここで示
した膜種、成膜方法は一実施例であり、図２の構造を実
現できるのであれば特にこの膜種、成膜方法に限らな
い。
コン薄膜トランジスタの製造工程を説明する。ここで示
した膜種、成膜方法は一実施例であり、図２の構造を実
現できるのであれば特にこの膜種、成膜方法に限らな
い。
【００１２】（１）基板１として、例えば石英基板を用
い、この基板１上にスパッタ法によりＳiＯ2膜２を３０
００Åの厚さに成膜する（図３（Ａ）参照）。
い、この基板１上にスパッタ法によりＳiＯ2膜２を３０
００Åの厚さに成膜する（図３（Ａ）参照）。
【００１３】（２）次にこの上にコントロール電極とな
る非晶質シリコン層（ａ−Ｓｉ層）３をＬＰＣＶＤ法に
より５０００Åの厚さに成膜する（図３（Ｂ）参照）。
このａ−Ｓｉ層３の成膜条件の一例を以下に示す。 ０．１％ＰＨ3 ／ＳｉＨ4 ガス ２００ ＳＣＣＭ 圧力 ０．１５ Ｔｏｒｒ 加熱温度 ６４０ ℃
る非晶質シリコン層（ａ−Ｓｉ層）３をＬＰＣＶＤ法に
より５０００Åの厚さに成膜する（図３（Ｂ）参照）。
このａ−Ｓｉ層３の成膜条件の一例を以下に示す。 ０．１％ＰＨ3 ／ＳｉＨ4 ガス ２００ ＳＣＣＭ 圧力 ０．１５ Ｔｏｒｒ 加熱温度 ６４０ ℃
【００１４】（３）このａ−Ｓｉ層３をパターニングし
てコントロール電極３’を形成する（図３（Ｃ）参
照）。
てコントロール電極３’を形成する（図３（Ｃ）参
照）。
【００１５】（４）次にこのコントロール電極３’上に
ＬＰＣＶＤ法でコントロール絶縁膜となるＳｉＯ2 膜４
を１０００Åの膜厚で形成する（図３（Ｄ）参照）。Ｓ
ｉＯ2 膜４の成膜条件は以下の通りである。 ＴＥＯＳ ガス １００ ＳＣＣＭ 圧力 ０．３Ｔｏｒｒ 加熱温度 ７００ ℃
ＬＰＣＶＤ法でコントロール絶縁膜となるＳｉＯ2 膜４
を１０００Åの膜厚で形成する（図３（Ｄ）参照）。Ｓ
ｉＯ2 膜４の成膜条件は以下の通りである。 ＴＥＯＳ ガス １００ ＳＣＣＭ 圧力 ０．３Ｔｏｒｒ 加熱温度 ７００ ℃
【００１６】（５）このＳｉＯ2 膜４上にａ−Ｓｉ層５
をＬＰＣＶＤ法により２０００Åの膜厚で成膜する（図
３（Ｅ）参照）。この時の成膜条件は以下のとおりであ
る。 Ｓi2Ｈ6 ガス ３００ ＳＣＣＭ Ｈe ガス ３００ ＳＣＣＭ 圧力 ０．３６ Ｔｏｒｒ 加熱温度 ４６５ ℃
をＬＰＣＶＤ法により２０００Åの膜厚で成膜する（図
３（Ｅ）参照）。この時の成膜条件は以下のとおりであ
る。 Ｓi2Ｈ6 ガス ３００ ＳＣＣＭ Ｈe ガス ３００ ＳＣＣＭ 圧力 ０．３６ Ｔｏｒｒ 加熱温度 ４６５ ℃
【００１７】（６）次に前記（５）により成膜したａ−
Ｓｉ膜５に対し、アニール工程を施す。このアニール工
程は、前記のＬＰＣＶＤ法により形成したａ−Ｓｉ層５
を結晶化するために行うもので、本実施例ではＮ2の如
き不活性ガスの雰囲気で固相成長させ、結晶化を行う。
条件としては以下の通りである。 Ｎ2 ガス ５ リットル／ｍｉｍ 加熱温度 ６００℃＋８５０℃ 処理時間 １５時間（６００℃）＋３０分（８５０℃）
Ｓｉ膜５に対し、アニール工程を施す。このアニール工
程は、前記のＬＰＣＶＤ法により形成したａ−Ｓｉ層５
を結晶化するために行うもので、本実施例ではＮ2の如
き不活性ガスの雰囲気で固相成長させ、結晶化を行う。
条件としては以下の通りである。 Ｎ2 ガス ５ リットル／ｍｉｍ 加熱温度 ６００℃＋８５０℃ 処理時間 １５時間（６００℃）＋３０分（８５０℃）
【００１８】（７）前記のアニール工程を施して結晶化
させた非単結晶シリコン膜をパターニングしてアイラン
ド５’を形成する（図３（Ｆ）参照）。
させた非単結晶シリコン膜をパターニングしてアイラン
ド５’を形成する（図３（Ｆ）参照）。
【００１９】（８）このアイランド５’を含む基板１を
熱酸化させて、１０００Åのゲート酸化膜６を形成する
（図３（Ｇ）参照）。ゲート酸化膜６の成膜条件は以下
の通りである。 Ｏ2 ガス ３ ＳＬＭ 加熱温度 １０００℃ 処理時間 １５ 分 なお、この工程に於いては１０００Åのゲート酸化膜６
を作るためだけではなく、この熱処理により前記アイラ
ンド５’を形成する非単結晶シリコン膜のアニールをも
兼用している。このアニールにより薄膜トランジスタの
特性を向上させることができる。
熱酸化させて、１０００Åのゲート酸化膜６を形成する
（図３（Ｇ）参照）。ゲート酸化膜６の成膜条件は以下
の通りである。 Ｏ2 ガス ３ ＳＬＭ 加熱温度 １０００℃ 処理時間 １５ 分 なお、この工程に於いては１０００Åのゲート酸化膜６
を作るためだけではなく、この熱処理により前記アイラ
ンド５’を形成する非単結晶シリコン膜のアニールをも
兼用している。このアニールにより薄膜トランジスタの
特性を向上させることができる。
【００２０】（９）次にこの上にゲート電極となる非晶
質シリコン層（ａ−Ｓｉ層）７をＬＰＣＶＤ法により２
５００Åの厚さに成膜する（図３（Ｈ）参照）。このａ
−Ｓｉ層７の成膜条件は以下の通りである。 ０．１％ＰＨ3 ／ＳｉＨ4 ガス ２００ ＳＣＣＭ 圧力 ０．１５ Ｔｏｒｒ 加熱温度 ６４０ ℃
質シリコン層（ａ−Ｓｉ層）７をＬＰＣＶＤ法により２
５００Åの厚さに成膜する（図３（Ｈ）参照）。このａ
−Ｓｉ層７の成膜条件は以下の通りである。 ０．１％ＰＨ3 ／ＳｉＨ4 ガス ２００ ＳＣＣＭ 圧力 ０．１５ Ｔｏｒｒ 加熱温度 ６４０ ℃
【００２１】（１０）エッチングによりゲート電極層と
ゲート絶縁層のパターニングを行い、ゲート絶縁膜
６’、ゲート電極７’を形成する（図３（Ｉ）参照）。
ゲート絶縁層のパターニングを行い、ゲート絶縁膜
６’、ゲート電極７’を形成する（図３（Ｉ）参照）。
【００２２】（１１）結晶化した非単結晶Ｓｉ層からな
るアイランド５’上に、ゲート絶縁膜６’をマスクとし
てソース領域８、ドレイン領域８’となる領域にＮｃｈ
の場合はＰを、Ｐｃｈの場合はＢをイオンドーピング法
によりドープする。図４（Ａ）の場合はＰをドープする
例を示す。
るアイランド５’上に、ゲート絶縁膜６’をマスクとし
てソース領域８、ドレイン領域８’となる領域にＮｃｈ
の場合はＰを、Ｐｃｈの場合はＢをイオンドーピング法
によりドープする。図４（Ａ）の場合はＰをドープする
例を示す。
【００２３】（１２）窒素雰囲気中で５５０℃で５時間
加熱し、ドーパントの活性化とゲート電極７’用のａ−
Ｓｉ層の結晶化を行う。
加熱し、ドーパントの活性化とゲート電極７’用のａ−
Ｓｉ層の結晶化を行う。
【００２４】（１３）更に例えば水素雰囲気中で４００
℃３０分間加熱して、水素化を行い、半導体層の欠陥準
位を減少させる。
℃３０分間加熱して、水素化を行い、半導体層の欠陥準
位を減少させる。
【００２５】（１４）基板全体にＡＰＣＶＤ法で層間絶
縁膜となるＳｉＯ2 膜９を４０００Åの膜厚で形成する
（図４（Ｂ）参照）。ＳｉＯ2 膜９の成膜条件は以下の
通りである。 Ｎ2 ガス １０５００ ＳＣＣＭ Ｏ2 ガス １１２５ ＳＣＣＭ ５％ ＳｉＨ4 ／Ｎ2 ガス １８００ ＳＣＣＭ １％ ＰＨ3 ／Ｎ2 ガス ４７４ ＳＣＣＭ 圧力 常圧 加熱温度 ４１０ ℃
縁膜となるＳｉＯ2 膜９を４０００Åの膜厚で形成する
（図４（Ｂ）参照）。ＳｉＯ2 膜９の成膜条件は以下の
通りである。 Ｎ2 ガス １０５００ ＳＣＣＭ Ｏ2 ガス １１２５ ＳＣＣＭ ５％ ＳｉＨ4 ／Ｎ2 ガス １８００ ＳＣＣＭ １％ ＰＨ3 ／Ｎ2 ガス ４７４ ＳＣＣＭ 圧力 常圧 加熱温度 ４１０ ℃
【００２６】（１５）このＳｉＯ2 膜９を形成後、コン
タクトホールを形成するためにパターニングをおこなう
（図４（Ｃ）参照）。
タクトホールを形成するためにパターニングをおこなう
（図４（Ｃ）参照）。
【００２７】（１６）次に電極用のアルミニウム膜を成
膜後パターニングして、図4(D)に示す如く、アルミニウ
ム電極１０を形成して薄膜トランジスタは完成する。こ
のように形成された薄膜トランジスタのコントロール電
極３’は、フラットバンド電圧近傍を除く任意の電位に
固定される。次に図５によりこの薄膜トランジスタを用
いた電圧増幅回路の回路図を示す。コントロール電極の
電位はソース電位と等価にして用いる。これによりしき
い値の値はソース電位を基準に固定されることになる。
一方、この薄膜トランジスタを流れる電流はゲート−ソ
ース間の電圧とＧｍの積で表わすことができ、したがっ
てＧｍの安定化により電流も安定的に流れる。
膜後パターニングして、図4(D)に示す如く、アルミニウ
ム電極１０を形成して薄膜トランジスタは完成する。こ
のように形成された薄膜トランジスタのコントロール電
極３’は、フラットバンド電圧近傍を除く任意の電位に
固定される。次に図５によりこの薄膜トランジスタを用
いた電圧増幅回路の回路図を示す。コントロール電極の
電位はソース電位と等価にして用いる。これによりしき
い値の値はソース電位を基準に固定されることになる。
一方、この薄膜トランジスタを流れる電流はゲート−ソ
ース間の電圧とＧｍの積で表わすことができ、したがっ
てＧｍの安定化により電流も安定的に流れる。
【００２８】
【発明の効果】本発明により非単結晶シリコン薄膜トラ
ンジスタの相互コンダクタンスを安定かつ均一に動作さ
せる動作方法を提供することが可能になり生産性の高い
アナログ集積回路を作製できる。
ンジスタの相互コンダクタンスを安定かつ均一に動作さ
せる動作方法を提供することが可能になり生産性の高い
アナログ集積回路を作製できる。
【図１】 従来の非単結晶シリコン薄膜トランジスタの
構成図及びそれを用いた電圧増幅回路の回路図である。
構成図及びそれを用いた電圧増幅回路の回路図である。
【図２】 本発明の一実施例である非単結晶シリコン薄
膜トランジスタの構成図である。
膜トランジスタの構成図である。
【図３】 本発明の一実施例である非単結晶シリコン薄
膜トランジスタの製造工程説明図の一部である。
膜トランジスタの製造工程説明図の一部である。
【図４】 本発明の一実施例である非単結晶シリコン薄
膜トランジスタの製造工程説明図のうち図２の次工程の
説明図である。
膜トランジスタの製造工程説明図のうち図２の次工程の
説明図である。
【図５】 本発明の非単結晶シリコン薄膜トランジスタ
を用いた電圧増幅回路の回路図である。
を用いた電圧増幅回路の回路図である。
１ 基板 ２ ＳｉＯ2 膜 ３ コントロール電極となるａ−Ｓｉ膜 ３’コントロール電極 ４ コントロール絶縁膜 ５ 活性層となるシリコン膜 ５’アイランド ６ ゲート酸化膜 ６’ゲート絶縁膜 ７ ａ−Ｓｉ層 ７’ゲート電極 ８ ソース領域 ８’ドレイン領域 ９ 絶縁膜 １０ 電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 三千男 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内
Claims (2)
- 【請求項１】 非単結晶シリコン半導体薄膜にゲート絶
縁膜を介して設けたゲート電極に任意の電圧を印加する
ことにより、ソース・ドレイン電極間に所望の電流を流
す非単結晶シリコン薄膜トランジスタの動作方法におい
て、ゲート電極の存在する面の反対側の非単結晶シリコ
ン半導体薄膜側にも絶縁膜を介したコントロール電極を
設け、このコントロール電極を一定電位に保つことを特
徴とする非単結晶シリコン薄膜トランジスタの動作方
法。 - 【請求項２】 請求項１において、コントロール電極の
電位をソース電位に固定する事を特徴とする非単結晶シ
リコン薄膜トランジスタの動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802994A JPH088433A (ja) | 1994-06-16 | 1994-06-16 | 非単結晶シリコン薄膜トランジスタの動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802994A JPH088433A (ja) | 1994-06-16 | 1994-06-16 | 非単結晶シリコン薄膜トランジスタの動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088433A true JPH088433A (ja) | 1996-01-12 |
Family
ID=15662722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15802994A Pending JPH088433A (ja) | 1994-06-16 | 1994-06-16 | 非単結晶シリコン薄膜トランジスタの動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088433A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214546A (ja) * | 2003-01-08 | 2004-07-29 | Seiko Epson Corp | トランジスタの製造方法、トランジスタ、半導体集積回路、表示装置 |
| JP2011146574A (ja) * | 2010-01-15 | 2011-07-28 | Canon Inc | トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む装置 |
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1994
- 1994-06-16 JP JP15802994A patent/JPH088433A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214546A (ja) * | 2003-01-08 | 2004-07-29 | Seiko Epson Corp | トランジスタの製造方法、トランジスタ、半導体集積回路、表示装置 |
| JP4547857B2 (ja) * | 2003-01-08 | 2010-09-22 | セイコーエプソン株式会社 | トランジスタの製造方法 |
| JP2011146574A (ja) * | 2010-01-15 | 2011-07-28 | Canon Inc | トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む装置 |
| US9373724B2 (en) | 2010-01-15 | 2016-06-21 | Canon Kabushiki Kaisha | Method of driving transistor and device including transistor driven by the method |
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