JP3469944B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に係り、特に薄膜トランジスタがオフのとき
に流れるオフ電流つまりリーク電流の値を小さくしたも
のに関する。
の製造方法に係り、特に薄膜トランジスタがオフのとき
に流れるオフ電流つまりリーク電流の値を小さくしたも
のに関する。
【０００２】
【従来の技術】例えば液晶の駆動素子やセンサの駆動素
子として薄膜トランジスタが使用されているが、この薄
膜トランジスタの特性を向上させるためにリーク電流を
小さくすることが必要である。薄膜トランジスタにおけ
るリーク電流を小さくするため、ＬＤＤ（ライト・ドー
プ・ドレイン）構造にしたり、マルチチャンネル構造に
することが提案されている。例えばＬＤＤ構造にするこ
とによりリーク電流を小さくすることは、１９９２年６
月２９日社団法人電子情報通信学会発行信学技報Ｖｏ
ｌ．９２ Ｎｏ．１１９第３５頁〜第４０頁「ポリシリ
コンＴＦＴのリーク電流の伝導機構」に記載されてい
る。またマルチチャンネル構造にすることによりリーク
電流を小さくすることは、IEEE TRANSACTIONS ON ELECT
RON DEVICES.Vol. 35.NO.12 DECEMBER 1988 P2363 〜23
67に記載されている。
子として薄膜トランジスタが使用されているが、この薄
膜トランジスタの特性を向上させるためにリーク電流を
小さくすることが必要である。薄膜トランジスタにおけ
るリーク電流を小さくするため、ＬＤＤ（ライト・ドー
プ・ドレイン）構造にしたり、マルチチャンネル構造に
することが提案されている。例えばＬＤＤ構造にするこ
とによりリーク電流を小さくすることは、１９９２年６
月２９日社団法人電子情報通信学会発行信学技報Ｖｏ
ｌ．９２ Ｎｏ．１１９第３５頁〜第４０頁「ポリシリ
コンＴＦＴのリーク電流の伝導機構」に記載されてい
る。またマルチチャンネル構造にすることによりリーク
電流を小さくすることは、IEEE TRANSACTIONS ON ELECT
RON DEVICES.Vol. 35.NO.12 DECEMBER 1988 P2363 〜23
67に記載されている。
【０００３】
【発明が解決しようとする課題】しかし、これらによる
も薄膜トランジスタのリーク電流の抑制は満足すべきも
のではなく、さらに低下することが要望されていた。こ
のためには薄膜トランジスタの活性シリコン層を改善す
ることが必要となる。
も薄膜トランジスタのリーク電流の抑制は満足すべきも
のではなく、さらに低下することが要望されていた。こ
のためには薄膜トランジスタの活性シリコン層を改善す
ることが必要となる。
【０００４】本発明者等の研究によれば、従来のコプレ
ーナ構造の薄膜トランジスタでは、その活性シリコン層
の応力のかかり方によりそのオフ電流（リーク電流）Ｉ
OFFに変化があることがわかった。本発明の目的は、こ
の活性シリコン層にかかる応力のかかり方を減少するこ
とによりリーク電流が減少した薄膜トランジスタを提供
することである。
ーナ構造の薄膜トランジスタでは、その活性シリコン層
の応力のかかり方によりそのオフ電流（リーク電流）Ｉ
OFFに変化があることがわかった。本発明の目的は、こ
の活性シリコン層にかかる応力のかかり方を減少するこ
とによりリーク電流が減少した薄膜トランジスタを提供
することである。
【０００５】
【課題を解決するための手段】前記目的を達成するため
本発明では、図１に示す如く、基板１上に第１のシリコ
ン層２と、ＳｉＯ2 層３を形成し、その上に活性層とな
る第２のシリコン層４を形成する。第２のシリコン層４
には両側にソース領域４−２、ドレイン領域４−３が設
けられ、ドレイン領域４−３側には、ＬＤＤ（ライト・
ドープ・ドレイン）領域４−１が形成されている。第２
のシリコン層４のゲート領域部分には、ゲート絶縁膜５
が設けられ、その上にゲート電極６が形成されている。
そして層間絶縁層８を設け、電極９、９を形成する。
本発明では、図１に示す如く、基板１上に第１のシリコ
ン層２と、ＳｉＯ2 層３を形成し、その上に活性層とな
る第２のシリコン層４を形成する。第２のシリコン層４
には両側にソース領域４−２、ドレイン領域４−３が設
けられ、ドレイン領域４−３側には、ＬＤＤ（ライト・
ドープ・ドレイン）領域４−１が形成されている。第２
のシリコン層４のゲート領域部分には、ゲート絶縁膜５
が設けられ、その上にゲート電極６が形成されている。
そして層間絶縁層８を設け、電極９、９を形成する。
【０００６】
【作用】基板１上に第１のシリコン層２とＳｉＯ2 層３
を形成し、その上に第２のシリコン層４を形成するの
で、これらのシリコン層２、４をアモルファス状態から
加熱してポリシリコン化するとき、これらのシリコン層
２、４は収縮するが、基板１は収縮しないため、基板１
上の第１のシリコン層２にはこの収縮率の差による応力
がかかる。
を形成し、その上に第２のシリコン層４を形成するの
で、これらのシリコン層２、４をアモルファス状態から
加熱してポリシリコン化するとき、これらのシリコン層
２、４は収縮するが、基板１は収縮しないため、基板１
上の第１のシリコン層２にはこの収縮率の差による応力
がかかる。
【０００７】しかし活性層となる第２のシリコン層４
は、この第１のシリコン層２と収縮率が同一のため、第
１のシリコン層２がバッファとして動作し、応力は印加
されないので、オフ電流ＩOFF つまりリーク電流の非常
に少ない薄膜トランジスタを得ることができる。
は、この第１のシリコン層２と収縮率が同一のため、第
１のシリコン層２がバッファとして動作し、応力は印加
されないので、オフ電流ＩOFF つまりリーク電流の非常
に少ない薄膜トランジスタを得ることができる。
【０００８】
【実施例】本発明の一実施例を図２〜図６にもとづき説
明する。図２は本発明の薄膜トランジスタの製造工程説
明図（その１）、図３は本発明の薄膜トランジスタの製
造工程説明図（その２）、図４はラマンシフトを示し、
図５（Ａ）はバッファ層として作用するシリコン層の厚
さと半値幅との特性図、図５（Ｂ）はバッファ層として
作用するシリコン層の厚さとラマンシフト値との特性図
を示し、これらは本発明の薄膜トランジスタにおける応
力状態を説明するものである。図６は本発明の薄膜トラ
ンジスタにおける動作特性図を示す。
明する。図２は本発明の薄膜トランジスタの製造工程説
明図（その１）、図３は本発明の薄膜トランジスタの製
造工程説明図（その２）、図４はラマンシフトを示し、
図５（Ａ）はバッファ層として作用するシリコン層の厚
さと半値幅との特性図、図５（Ｂ）はバッファ層として
作用するシリコン層の厚さとラマンシフト値との特性図
を示し、これらは本発明の薄膜トランジスタにおける応
力状態を説明するものである。図６は本発明の薄膜トラ
ンジスタにおける動作特性図を示す。
【０００９】例えば石英の如き基板１に第１のシリコン
層２となるアモルファス・シリコン層２′を約１５００
Å成膜する。このアモルファス・シリコン層２′は例え
ばＬＰＣＶＤ法で成膜できる（図２（Ａ）参照）。
層２となるアモルファス・シリコン層２′を約１５００
Å成膜する。このアモルファス・シリコン層２′は例え
ばＬＰＣＶＤ法で成膜できる（図２（Ａ）参照）。
【００１０】このときの成膜条件は以下の通りである。
Ｓｉ2 Ｈ6 ５００ＳＣＣＭ
Ｈｅ ５００ＳＣＣＭ
温度 ４６５℃
圧力 ０．３Ｔｏｒｒ
次にこのアモルファス・シリコン層２′の上にＳｉＯ2
層３を約５００Å成膜する。このＳｉＯ2 層３は例えば
常圧ＣＶＤ法で成膜できる（図２（Ｂ）参照）。
層３を約５００Å成膜する。このＳｉＯ2 層３は例えば
常圧ＣＶＤ法で成膜できる（図２（Ｂ）参照）。
【００１１】このときの成膜条件は以下の通りである。
５％ ＳｉＨ4 ／Ｎ2 ３００ＳＣＣＭ
Ｏ2 １ＳＬＭ
Ｎ2 ２ＳＬＭ
温度 ４００℃
それから、このＳｉＯ2 層３上に、第２のシリコン層４
となるアモルファス・シリコン層４′を約１５００Å成
膜する。このアモルファス・シリコン層４′は例えば上
記アモルファス・シリコン層２′と同一条件で成膜する
ことができる（図２（Ｃ）参照）。
となるアモルファス・シリコン層４′を約１５００Å成
膜する。このアモルファス・シリコン層４′は例えば上
記アモルファス・シリコン層２′と同一条件で成膜する
ことができる（図２（Ｃ）参照）。
【００１２】そして、これらを６００℃、Ｎ2 雰囲気で
１０〜４８時間アニールすることより、アモルファス・
シリコン層２′及び４′を固相成長させ、これらがポリ
シリコン化されて、第１のシリコン層２と第２のシリコ
ン層４となる（図２（Ｄ）参照）。
１０〜４８時間アニールすることより、アモルファス・
シリコン層２′及び４′を固相成長させ、これらがポリ
シリコン化されて、第１のシリコン層２と第２のシリコ
ン層４となる（図２（Ｄ）参照）。
【００１３】このようにポリシリコン化されたシリコン
層２、４及びＳｉＯ2 層３をエッチング処理によりアイ
ランドを形成する（図２（Ｅ）参照）。このアイランド
上に約１０００ÅのＳｉＯ2 層５を、例えばプラズマＣ
ＶＤ法により成膜した（図２（Ｆ）参照）。
層２、４及びＳｉＯ2 層３をエッチング処理によりアイ
ランドを形成する（図２（Ｅ）参照）。このアイランド
上に約１０００ÅのＳｉＯ2 層５を、例えばプラズマＣ
ＶＤ法により成膜した（図２（Ｆ）参照）。
【００１４】それからこのＳｉＯ2 層５の上にｎ+ ポリ
シリコン層６をプラズマＣＶＤ法により成膜した。なお
このｎ+ ポリシリコン層６はゲート電極となるものであ
る。そしてこのｎ+ ポリシリコン層６の上に遮蔽材７と
して例えばＳｉＯ2 を２０００Å成膜した（図３（Ａ）
参照）。
シリコン層６をプラズマＣＶＤ法により成膜した。なお
このｎ+ ポリシリコン層６はゲート電極となるものであ
る。そしてこのｎ+ ポリシリコン層６の上に遮蔽材７と
して例えばＳｉＯ2 を２０００Å成膜した（図３（Ａ）
参照）。
【００１５】この遮蔽材７に対してフォトリソグラフィ
ーでゲート電極を得るためのパターニングを行うため、
先ずレジスト８を塗って、これを塗布しない部分の遮蔽
材７を例えばフッ酸系のエッチング液でエッチングし、
次にドライエッチング法でｎ + ポリシリコン層６をエッ
チングする（図３（Ｂ）参照）。
ーでゲート電極を得るためのパターニングを行うため、
先ずレジスト８を塗って、これを塗布しない部分の遮蔽
材７を例えばフッ酸系のエッチング液でエッチングし、
次にドライエッチング法でｎ + ポリシリコン層６をエッ
チングする（図３（Ｂ）参照）。
【００１６】続いてレジスト８を除去し、さらにＳｉＯ
2 の遮蔽材７とＳｉＯ2 層５をフッ酸系のエッチング液
でエッチングする。このとき適当な時間、等法的にエッ
チングを行うことにより、図３（Ｃ）に示す如く、ｎ+
ポリシリコン層６がオーバーハングした状態になる。こ
のオーバーハングしたｎ+ ポリシリコン層６の長さを調
整することにより、即ちｎ+ ポリシリコン層６の長さに
よりオフセット或はＬＤＤの領域の長さを制御すること
が可能となる。
2 の遮蔽材７とＳｉＯ2 層５をフッ酸系のエッチング液
でエッチングする。このとき適当な時間、等法的にエッ
チングを行うことにより、図３（Ｃ）に示す如く、ｎ+
ポリシリコン層６がオーバーハングした状態になる。こ
のオーバーハングしたｎ+ ポリシリコン層６の長さを調
整することにより、即ちｎ+ ポリシリコン層６の長さに
よりオフセット或はＬＤＤの領域の長さを制御すること
が可能となる。
【００１７】それからフォトリソグラフィーによりｎ+
ポリシリコン層６のソース電極側のオーバーハング部分
をエッチング除去する。そしてリンを１×１０15 atoms
／cm 2 イオン注入する。これによりＬＤＤ領域４−１と
ｎ型のソース領域４−２、ドレイン領域４−３が形成さ
れる（図３（Ｄ）参照）。この後、５００℃で１２時間
活性化を行う。なお前記オーバーハング部分のエッチン
グ除去によりｎ+ ポリシリコン層はゲート電極６とな
る。
ポリシリコン層６のソース電極側のオーバーハング部分
をエッチング除去する。そしてリンを１×１０15 atoms
／cm 2 イオン注入する。これによりＬＤＤ領域４−１と
ｎ型のソース領域４−２、ドレイン領域４−３が形成さ
れる（図３（Ｄ）参照）。この後、５００℃で１２時間
活性化を行う。なお前記オーバーハング部分のエッチン
グ除去によりｎ+ ポリシリコン層はゲート電極６とな
る。
【００１８】次に層間絶縁層８としてリンガラスを常圧
ＣＶＤ法で成膜し、この層間絶縁層８にコンタクトホー
ル８−１を開孔する（図３（Ｅ）参照）。そして電極金
属となるアルミニウムをスパッタリング法で成膜し、こ
のアルミニウムをパターニングして所望の電極９を形成
し、薄膜トランジスタを得る（図３（Ｆ）参照）。
ＣＶＤ法で成膜し、この層間絶縁層８にコンタクトホー
ル８−１を開孔する（図３（Ｅ）参照）。そして電極金
属となるアルミニウムをスパッタリング法で成膜し、こ
のアルミニウムをパターニングして所望の電極９を形成
し、薄膜トランジスタを得る（図３（Ｆ）参照）。
【００１９】このようにして構成された薄膜トランジス
タでは、シリコン層２及びシリコン層４がアモルファス
状態からポリシリコン化する工程のときに収縮するが基
板１は収縮しないため、基板１上のシリコン層２に応力
が印加される。しかしこの応力は、シリコン層２がバッ
ファ層として作用しシリコン層４には印加されないの
で、活性層として作用するシリコン層４には応力は印加
されない。このため活性層として作用するシリコン層４
は良好な状態が保持され、後述する図６に示す如く、リ
ーク電流の小さな薄膜トランジスタを構成することがで
きる。
タでは、シリコン層２及びシリコン層４がアモルファス
状態からポリシリコン化する工程のときに収縮するが基
板１は収縮しないため、基板１上のシリコン層２に応力
が印加される。しかしこの応力は、シリコン層２がバッ
ファ層として作用しシリコン層４には印加されないの
で、活性層として作用するシリコン層４には応力は印加
されない。このため活性層として作用するシリコン層４
は良好な状態が保持され、後述する図６に示す如く、リ
ーク電流の小さな薄膜トランジスタを構成することがで
きる。
【００２０】本発明の薄膜トランジスタの特性について
説明する。図４はラマンシフトを示し、横軸は照射した
レーザ光の１／波長を示し、縦軸は反射光の強さを示
す。照射したレーザ光の条件としては、スポットの大き
さが２μｍ、強度１００ｍｗ、電流が２０ｎＡであっ
た。この場合、レーザ光を活性層となるシリコン層４の
上面より照射し、その反射光の強度から得られるラマン
スペクトルを示す。
説明する。図４はラマンシフトを示し、横軸は照射した
レーザ光の１／波長を示し、縦軸は反射光の強さを示
す。照射したレーザ光の条件としては、スポットの大き
さが２μｍ、強度１００ｍｗ、電流が２０ｎＡであっ
た。この場合、レーザ光を活性層となるシリコン層４の
上面より照射し、その反射光の強度から得られるラマン
スペクトルを示す。
【００２１】図４においてシリコン層４の厚さを１５０
０Å、中間のＳｉＯ2 層３の厚さを５００Åにそれぞれ
一定とし、シリコン層２の厚さを０〜６０００Åに変化
したときのデータを示し、シリコン層２の厚さが６００
０ÅのときのデータをＡ、３０００Åのときのデータを
Ｂ、１５００ÅのときのデータをＣ、８００Åのときの
データをＤ、０つまりシリコン層２が存在しないときの
データをＥで示す。
０Å、中間のＳｉＯ2 層３の厚さを５００Åにそれぞれ
一定とし、シリコン層２の厚さを０〜６０００Åに変化
したときのデータを示し、シリコン層２の厚さが６００
０ÅのときのデータをＡ、３０００Åのときのデータを
Ｂ、１５００ÅのときのデータをＣ、８００Åのときの
データをＤ、０つまりシリコン層２が存在しないときの
データをＥで示す。
【００２２】Ａは強度８９、シフト５１７．２、半値幅
５．１、Ｂは強度４３、シフト５１７．０、半値幅５．
２、Ｃは強度４６、シフト５１６．２、半値幅６．０、
Ｄは強度６８、シフト５１５．０、半値幅６．２、Ｅは
強度４２、シフト５１４．０、半値幅７．４である。
５．１、Ｂは強度４３、シフト５１７．０、半値幅５．
２、Ｃは強度４６、シフト５１６．２、半値幅６．０、
Ｄは強度６８、シフト５１５．０、半値幅６．２、Ｅは
強度４２、シフト５１４．０、半値幅７．４である。
【００２３】ここでシフトは、最も強度の大きいラマン
シフトを示し、応力のないシリコン単結晶では５２０．
８を示しているので、この５２０．８に近い程特性のよ
いことを示す。半値幅は最大強度の値の半分の値を有す
る曲線の幅の大きさを示し、この半値幅が小さい程特性
のよいことを示す。
シフトを示し、応力のないシリコン単結晶では５２０．
８を示しているので、この５２０．８に近い程特性のよ
いことを示す。半値幅は最大強度の値の半分の値を有す
る曲線の幅の大きさを示し、この半値幅が小さい程特性
のよいことを示す。
【００２４】図５（Ａ）、（Ｂ）は、バッファ層として
作用するシリコン層２の厚さと、半値幅（Ｈ、Ｗ）又は
シフト（Ｓｉｆｔ）との関係を示したものである。図５
（Ａ）より明らかな如く、シリコン層２が厚くなると半
値幅が小さく、シリコン層４の特性が良好になることが
わかる。また図５（Ｂ）より明らかな如く、これまたシ
リコン層２が厚くなるとシフトが応力のないシリコンの
値である５２０．８に近くなり、シリコン層４の特性が
良好になることがわかる。
作用するシリコン層２の厚さと、半値幅（Ｈ、Ｗ）又は
シフト（Ｓｉｆｔ）との関係を示したものである。図５
（Ａ）より明らかな如く、シリコン層２が厚くなると半
値幅が小さく、シリコン層４の特性が良好になることが
わかる。また図５（Ｂ）より明らかな如く、これまたシ
リコン層２が厚くなるとシフトが応力のないシリコンの
値である５２０．８に近くなり、シリコン層４の特性が
良好になることがわかる。
【００２５】このようにして得られた本発明の薄膜トラ
ンジスタの動作特性を図６のＰに示す。図６に示す薄膜
トランジスタはゲート長が１０μｍ、ゲート幅が３０μ
ｍであり、ソース・ドレイン電圧ＶDS＝１０（Ｖ）の場
合において、ゲート電圧ＶGを１０〜−１０（Ｖ）に変
化したときのドレイン電流ＩD （Ａ）を示す。なお縦軸
のＩD は１０-2〜１０-13 の対数目盛である。縦軸の−
２〜−１３の値はその指数部分を示している。なお図６
のＱは従来の構成の、つまりバッファ層となるシリコン
層が存在しない場合の薄膜トランジスタの特性を示す。
このように本発明の薄膜トランジスタは、リーク電流が
従来のものに比較して約２桁改善されていることがわか
る。
ンジスタの動作特性を図６のＰに示す。図６に示す薄膜
トランジスタはゲート長が１０μｍ、ゲート幅が３０μ
ｍであり、ソース・ドレイン電圧ＶDS＝１０（Ｖ）の場
合において、ゲート電圧ＶGを１０〜−１０（Ｖ）に変
化したときのドレイン電流ＩD （Ａ）を示す。なお縦軸
のＩD は１０-2〜１０-13 の対数目盛である。縦軸の−
２〜−１３の値はその指数部分を示している。なお図６
のＱは従来の構成の、つまりバッファ層となるシリコン
層が存在しない場合の薄膜トランジスタの特性を示す。
このように本発明の薄膜トランジスタは、リーク電流が
従来のものに比較して約２桁改善されていることがわか
る。
【００２６】次に本発明の第２実施例を図７、図８につ
いて説明する。図７は第２実施例の薄膜トランジスタの
製造工程説明図（その１）、図８は第２実施例の薄膜ト
ランジスタの製造工程説明図（その２）である。
いて説明する。図７は第２実施例の薄膜トランジスタの
製造工程説明図（その１）、図８は第２実施例の薄膜ト
ランジスタの製造工程説明図（その２）である。
【００２７】図７（Ａ）において、１は石英の如き基
板、２は第１のシリコン層、３は約５００ÅのＳｉＯ2
層、４は第２のシリコン層、５は約１０００ÅのＳｉＯ
2 層、６はｎ+ ポリシリコン層、７は遮蔽材であり例え
ばＳｉＯ2 を２０００Å成膜したものである。図７
（Ａ）は前記図３（Ａ）と同様のものであり、同様のプ
ロセスにより得られるものである。
板、２は第１のシリコン層、３は約５００ÅのＳｉＯ2
層、４は第２のシリコン層、５は約１０００ÅのＳｉＯ
2 層、６はｎ+ ポリシリコン層、７は遮蔽材であり例え
ばＳｉＯ2 を２０００Å成膜したものである。図７
（Ａ）は前記図３（Ａ）と同様のものであり、同様のプ
ロセスにより得られるものである。
【００２８】この遮蔽材７に対して、フォトリソグラフ
ィーでゲート電極を得るためのパターニングを行うた
め、まずレジスト８を塗って、これを塗布しない部分の
遮蔽材７を例えばフッ酸系のエッチング液でエッチング
する（図７（Ｂ）参照）。
ィーでゲート電極を得るためのパターニングを行うた
め、まずレジスト８を塗って、これを塗布しない部分の
遮蔽材７を例えばフッ酸系のエッチング液でエッチング
する（図７（Ｂ）参照）。
【００２９】さらにドライエッチング法でｎ+ ポリシリ
コン層６のエッチングを行う。このとき適当な時間等法
的にエッチングを行うことにより、図７（Ｃ）に示す如
く、遮蔽材７がオーバーハングした状態になる。このオ
ーバーハングした遮蔽材７の長さによりオフセット或は
ＬＤＤの領域の長さを制御することが可能となる。
コン層６のエッチングを行う。このとき適当な時間等法
的にエッチングを行うことにより、図７（Ｃ）に示す如
く、遮蔽材７がオーバーハングした状態になる。このオ
ーバーハングした遮蔽材７の長さによりオフセット或は
ＬＤＤの領域の長さを制御することが可能となる。
【００３０】それからフォトリソグラフィーにより、遮
蔽材７のソース電極側のオーバーハング部分をエッチン
グ除去する。そしてリンを１×１０15 atoms／cm2 イオ
ン注入する。これによりＬＤＤ領域４−１と、ｎ型のソ
ース領域４−２、ドレイン領域４−３が形成される（図
７（Ｄ）参照）。
蔽材７のソース電極側のオーバーハング部分をエッチン
グ除去する。そしてリンを１×１０15 atoms／cm2 イオ
ン注入する。これによりＬＤＤ領域４−１と、ｎ型のソ
ース領域４−２、ドレイン領域４−３が形成される（図
７（Ｄ）参照）。
【００３１】この後遮蔽材７を除去する。これによりｎ
+ ポリシリコン層はゲート電極６となる。それから５０
０℃で１２時間活性化を行う（図７（Ｅ）参照）。次に
層間絶縁層８としてリンガラスを常圧ＣＶＤ法で成膜す
る（図８（Ａ）参照）。
+ ポリシリコン層はゲート電極６となる。それから５０
０℃で１２時間活性化を行う（図７（Ｅ）参照）。次に
層間絶縁層８としてリンガラスを常圧ＣＶＤ法で成膜す
る（図８（Ａ）参照）。
【００３２】それからこの層間絶縁膜８にコンタクトホ
ール８−１を開孔する（図８（Ｂ）参照）。そして電極
となるアルミニウム１０をスパッタリング法で成膜する
（図８（Ｃ）参照）。
ール８−１を開孔する（図８（Ｂ）参照）。そして電極
となるアルミニウム１０をスパッタリング法で成膜する
（図８（Ｃ）参照）。
【００３３】このアルミニウム１０をパターニングして
所望の電極１０−１を形成し、薄膜トランジスタを得る
（図８（Ｄ）参照）。このように構成した薄膜トランジ
スタも、前記図１で示した薄膜トランジスタと同様に、
シリコン層２がバッファとして作用しシリコン層４に応
力を与えることがないのでこれを良好な活性層として構
成することができる。そしてこの結果、前記と同様のリ
ーク電流の少ない、特性のすぐれた薄膜トランジスタを
得ることができる。
所望の電極１０−１を形成し、薄膜トランジスタを得る
（図８（Ｄ）参照）。このように構成した薄膜トランジ
スタも、前記図１で示した薄膜トランジスタと同様に、
シリコン層２がバッファとして作用しシリコン層４に応
力を与えることがないのでこれを良好な活性層として構
成することができる。そしてこの結果、前記と同様のリ
ーク電流の少ない、特性のすぐれた薄膜トランジスタを
得ることができる。
【００３４】なお前記説明では、基板として石英を使用
した例について説明したが、本発明は勿論これに限定さ
れるものではなく、他のもの、例えばガラス基板を使用
することもできる。また本発明の薄膜トランジスタは高
温プロセスでも低温プロセスでも適用できる。
した例について説明したが、本発明は勿論これに限定さ
れるものではなく、他のもの、例えばガラス基板を使用
することもできる。また本発明の薄膜トランジスタは高
温プロセスでも低温プロセスでも適用できる。
【００３５】
【発明の効果】請求項１に記載された発明によれば、ア
モルファス半導体から多結晶半導体化するときに生ずる
収縮による応力が基板側の第１の多結晶半導体層に印加
され、これがバッファとなって活性層として作用する第
２の多結晶半導体層に応力が印加されないので、活性層
を良好な特性のものとすることができ、リーク電流（Ｉ
OFF ）が少ない、すぐれた特性の薄膜トランジスタを得
ることができる。
モルファス半導体から多結晶半導体化するときに生ずる
収縮による応力が基板側の第１の多結晶半導体層に印加
され、これがバッファとなって活性層として作用する第
２の多結晶半導体層に応力が印加されないので、活性層
を良好な特性のものとすることができ、リーク電流（Ｉ
OFF ）が少ない、すぐれた特性の薄膜トランジスタを得
ることができる。
【００３６】請求項２に記載された発明によればアイラ
ンドと同じ大きさで第１の多結晶半導体を形成したの
で、応力をこれにより充分に吸収することができ、第２
の多結晶半導体層に応力を与えることがない。
ンドと同じ大きさで第１の多結晶半導体を形成したの
で、応力をこれにより充分に吸収することができ、第２
の多結晶半導体層に応力を与えることがない。
【００３７】請求項３に記載された発明によれば非常に
特性のよいシリコン型の薄膜トランジスタを提供するこ
とができる。請求項４に記載された発明によれば、予め
アモルファスシリコン層を形成してこれをポリシリコン
化した層を活性層に使用したので、特性の良いシリコン
型の薄膜トランジスタを得ることができる。
特性のよいシリコン型の薄膜トランジスタを提供するこ
とができる。請求項４に記載された発明によれば、予め
アモルファスシリコン層を形成してこれをポリシリコン
化した層を活性層に使用したので、特性の良いシリコン
型の薄膜トランジスタを得ることができる。
【図１】本発明の一実施例構成図である。
【図２】本発明の一実施例の製造工程説明図（その１）
である。
である。
【図３】本発明の一実施例の製造工程説明図（その２）
である。
である。
【図４】本発明の薄膜トランジスタのラマンシフトであ
る。
る。
【図５】バッファ層として使用するシリコン層の厚さと
半値幅の関係及びラマンシフトとの関係を示す。
半値幅の関係及びラマンシフトとの関係を示す。
【図６】本発明の薄膜トランジスタの動作説明図であ
る。
る。
【図７】本発明の第２実施例の製造工程説明図（その
１）である。
１）である。
【図８】本発明の第２実施例の製造工程説明図（その
２）である。
２）である。
１ 基板
２ 第１のシリコン層
３ ＳｉＯ2 層
４ 第２のシリコン層
５ ゲート絶縁膜
６ ゲート電極
７ 遮蔽材
８ 層間絶縁層
９ 電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−206468（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/20
Claims (3)
- 【請求項１】 基板上に形成された膜厚が３０００Å以
上の、アモルファスシリコン層を加熱することによって
形成された第１のポリシリコン層と、 前記第１のポリシリコン層上に形成された膜厚が５００
ÅのＳｉＯ２層と、 前記ＳｉＯ２層上に形成された膜厚が１５００Åの、ア
モルファスシリコン層を加熱することによって形成され
た第２のポリシリコン層と、 前記第２のポリシリコン層の上方に形成されたゲート電
極とを有することを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１において、前記第１のポリシリ
コン層は応力を有しており、前記第２のポリシリコン層
は応力を有していないことを特徴とする薄膜トランジス
タ。 - 【請求項３】 基板上に膜厚が３０００Å以上の第１の
アモルファスシリコン層を形成し、 前記第１のアモルファスシリコン層上に膜厚が５００Å
のＳｉＯ２層を形成し、 前記ＳｉＯ２層上に膜厚が１５００Åの第２のアモルフ
ァスシリコン層を形成し、 前記第１のアモルファスシリコン層と前記第２のアモル
ファスシリコン層を加熱することによって、前記第１の
アモルファスシリコン層を第１のポリシリコン層とし、
前記第２のアモルファスシリコン層を第２のポリシリコ
ン層とし、 前記第２のポリシリコン層の上方にゲート電極を形成し
たことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17788994A JP3469944B2 (ja) | 1994-07-29 | 1994-07-29 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17788994A JP3469944B2 (ja) | 1994-07-29 | 1994-07-29 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846205A JPH0846205A (ja) | 1996-02-16 |
| JP3469944B2 true JP3469944B2 (ja) | 2003-11-25 |
Family
ID=16038838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17788994A Expired - Fee Related JP3469944B2 (ja) | 1994-07-29 | 1994-07-29 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469944B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040013273A (ko) * | 2002-08-05 | 2004-02-14 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 및 그 제조방법 |
| WO2013054505A1 (ja) * | 2011-10-12 | 2013-04-18 | パナソニック株式会社 | 薄膜トランジスタ装置 |
-
1994
- 1994-07-29 JP JP17788994A patent/JP3469944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0846205A (ja) | 1996-02-16 |
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