JP2008124408A - 薄膜半導体装置の製造方法 - Google Patents

薄膜半導体装置の製造方法 Download PDF

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Abstract

【課題】低い基板温度であっても成膜速度を維持して結晶性のシリコン薄膜を基板上に成膜可能で、これにより基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化すると共に、このシリコン薄膜を用いることで高性能化が図られた薄膜半導体装置の製造方法を提供する。
【解決手段】ＳｉnＨ2n+2（ｎ＝１，２，３,…)で表されるシラン系ガスと、ハロゲン化ゲルマニウムガスとを原料ガスとして用いたプラズマＣＶＤ法により、結晶構造を含むシリコン薄膜を基板上に成膜する工程を行う。ハロゲン化ゲルマニウムガスとしては、ＧｅＦ2、ＧｅＦ4、およびＧｅＣｌ4のうちの少なくとも１つを用いる。原料ガスとしてさらにドーパントガスを用いることにより、活性化されたドーパントを含有するシリコン薄膜が成膜される。
【選択図】図２

Description

本発明は、薄膜半導体装置の製造方法に関し、特には薄膜トランジスタやこれを備えた表示装置、さらには半導体薄膜を用いた太陽電池やセンサに代表される光電変換素子等を含む薄膜半導体装置の製造方法に関する。
液晶ディスプレイや有機ＥＬディスプレイ等のフラットパネルディスプレイには、画素電極の駆動用素子として薄膜トランジスタ（ＴＦＴ：thin film transistor）が設けられている。このうち、半導体薄膜として多結晶シリコン（poly-Ｓｉ）を用いたpoly-Ｓｉ・ＴＦＴは、駆動回路を形成できること、高機能な回路をパネルに内蔵することによりいわゆるシステム−オン−グラス化が可能になることなどの理由から注目されている。このpoly-Ｓｉ・ＴＦＴを低コストのガラス基板上へ形成することを実現するために、製造プロセスの温度を６００℃以下に抑えた、いわゆる低温poly-Ｓｉプロセスの開発が行われてきた。
低温poly-Ｓｉプロセスによるpoly-Ｓｉ・ＴＦＴの製造においては、従来は非晶質シリコンをプラズマＣＶＤ等の方法で低融点のガラス基板上に成膜し、これをレーザービームや電子ビームのようなエネルギービームを照射して結晶化する方法が知られている。
非晶質シリコンを結晶化させるエネルギービームとしては、例えばＸｅＣｌガスを励起して得られる波長３０８ｎｍのエキシマレーザーを用いることが一般的である。このレーザービームを線状ビームに整形してガラス基板上を走査することにより、ガラス基板全面を結晶化させる方法が工業的に用いられている。
しかしながら、このようなレーザーアニール法で作成する場合はレーザーアニール装置に精密な光学系や、安定なレーザー発振をさせるための大掛かりな安定化装置等が必要で、設備コストの増大を招く。またレーザービームの光学系や発振エネルギーの限界から、ビームの大きさには一定の限界があり、大面積基板上で均一な照射をすることが困難である。従って基板の大型化を考えると、レーザーアニール法は生産性の観点からは必ずしも好ましくない。さらに、レーザービーム結晶化で得られた多結晶シリコンは、レーザービームのエネルギーばらつきを反映して結晶粒径がばらつき易く、その結果ＴＦＴ特性のばらつきを招くという問題点があった。
そこで、レーザーアニールを行うことなく、結晶構造を含むシリコン薄膜を、基板上に直接堆積成膜するいくつかの方法が提案されている。
例えば下記特許文献１には、シラン−フッ化シラン−フッ素ガス系を用いたプラズマＣＶＤ法による成膜が開示されている。またこの方法によって得られたシリコン薄膜は、結晶シリコンに基づくシャープなラマン分光スペクトルが観察されると記載されている。
また下記特許文献２には、成膜室に珪化物気体（例えばシラン）とフッ素またはフッ化ハロゲンとを導入したプラズマＣＶＤ法による成膜が開示されている。またこの方法により、成膜開始から柱状の結晶構造を有するセミアモルファスシリコン薄膜が形成されると記載されている。
さらに下記特許文献３には、エッチング性ガスと成膜ガスとを加熱された基板上に導入し、エッチング性ガスの存在下において加熱された基板によって成膜ガスを熱的に活性化させて熱化学反応を生じさせることにより、結晶質の半導体薄膜を直接成膜する方法、すなわち反応性熱ＣＶＤ法が開示されている。
特開平６−１６８８８２ 特開２００５−２４３９５１ 特開２００１−６８４２２
しかしながら、例えば特許文献１に開示されているシラン−フッ化シラン−フッ素ガス系のプラズマＣＶＤでは、分解し難いフッ化シランを分解するための高い電力が必要となる。またフッ化シランの分解を補うためにフッ化シランのガス流量を増やす必要もある。
また特許文献２に開示されているシラン−フッ素のプラズマＣＶＤでは、フッ素ガスのシリコンに対するエッチング性が高いので成膜速度が遅い。またフッ素ガスの反応性が高いため、シランガスとフッ素ガスを混合するだけでフッ化シランが生成し、これを分解するのに高いプラズマ電力が必要になる。
さらに特許文献３の反応性熱ＣＶＤ法では、基板温度は成膜ガスであるジシランの分解温度である最低４００℃以上、十分な成膜速度を得るためには４５０℃以上が必要とされている。基板温度が４５０℃以上になる場合は一般的なＳＵＳ鋼材製のＣＶＤチャンバは対応できず、特殊な耐熱仕様でＣＶＤ成膜装置を設計する必要がある。また、基板温度を４５０℃にした場合でも、プラズマ反応を用いない反応性熱ＣＶＤ法の成膜速度は８〜９ｎｍ/ｍｉｎ.程度である。
そこで本発明は、低い基板温度であっても成膜速度を維持して結晶性のシリコン薄膜を基板上に成膜可能で、これにより基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化すると共に、このシリコン薄膜を用いることで高性能化が図られた薄膜半導体装置の製造方法を提供することを目的とする。
このような目的を達成するための本発明の薄膜半導体装置の製造方法は、半導体薄膜としてシリコン薄膜を備えた薄膜半導体装置の製造方法である。そして、このシリコン薄膜の成膜を、ＳｉnＨ2n+2（ｎ＝１，２，３,…)で表されるシラン系ガスと、ハロゲン化ゲルマニウムガスとを原料ガスとして用いたプラズマＣＶＤ法により行うことを特徴としている。
以上のような原料ガスを用いたプラズマＣＶＤ法によれば、次の実施形態において詳細に説明するように、結晶粒径が数ｎｍ〜１００ｎｍ程度の微結晶シリコンで構成された微結晶シリコン薄膜が成膜されることが確認された。また、このプラズマ成膜方法では、低い基板温度であっても、成膜速度を維持した成膜が行われることも合わせて確認された。具体的には、一般的なガラス基板の歪点である６００〜７００℃以下で、例えば４００℃程度の基板温度、さらにはこれよりも低い基板温度で、上述した微結晶シリコン薄膜が得られる。また、先行技術である反応性熱ＣＶＤ法と比較して５倍程度の成膜速度での成膜が行われることも確認された。
以上説明したように本発明によれば、低い基板温度であっても成膜速度を維持して結晶性のシリコン薄膜を基板上に成膜可能である。したがって、基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化できると共に、このシリコン薄膜を用いることで高性能化が図られた薄膜半導体装置を得ることが可能になる。
以下、本発明の薄膜半導体装置の製造方法に関する実施形態を図面に基づいて詳細に説明する。ここでは、薄膜半導体装置の製造方法に用いる成膜装置、この成膜装置を用いた結晶性のシリコン薄膜の成膜方法、およびこの成膜方法を適用した薄膜半導体装置の製造方法の順に実施形態を説明する。
＜成膜装置＞
図１には、薄膜半導体装置の製造に用いる成膜装置の一例を示す全体構成図である。この図に示す成膜装置１００は、平行平板型プラズマＣＶＤ装置であり、成膜処理が行われる処理室１０１、処理室１０１内において成膜処理が施される基板Ｗを固定保持するステージ１０３、ステージ１０３に対応配置された上部電極１０５、および上部電極１０５に接続された高周波電源１０７を備えている。
このうち処理室１０１は、接地された状態で設けられており、内部のガスを排気するための排気管１０１ａを備えている。
ステージ１０３は、下部電極を兼ねたもので、処理室１０１と同様に接地された状態で処理室１０１内に配置されている。この下部電極を兼ねたステージ１０３と、次に説明する上部電極１０５とで平行平板が構成されている。またこのステージ１０３には、基板Ｗを所定温度に加熱保持するための温調手段が設けられていても良い。
上部電極１０５は、処理室１０１内に処理ガスを供給するためのシャワーへッドを兼ねたもので、ステージ１０１上に固定保持された基板Ｗの全面に対向配置される。この上部電極１０５には、ガス導入管１０５ａが接続されている。ガス導入管１０５ａにはガス混合室１０５ｂが設けられ、ガス導入管１０５から導入されたガスは、ガス混合室１０５ｂ内において混合されてから上部電極１０５内に導入され、成膜の均一化に寄与する。
また、このような上部電極１０５は、ガスの分散板１０５ｃを内設し、さらにステージ１０２に対向する面がシャワープレート１０５ｄとして構成されている。分散板１０５ｃは導入された原料ガスを基板Ｗ全面に分散させ、シャワープレート１０５ｄは分散板１０５ｃで分散されたガスを均一に基板Ｗ上に供給することを目的としている。尚、図面においては、ガス導入管１０５ａは、１系統しか図示されていないが、必要に応じて複数のガス系統が設けられていることとする。
そして、高周波電源１０７は、上部電極１０３に高周波のＲＦ電力を印加するためのものである。
以上のような構成の成膜装置１００によれば、基板Ｗの上方において原料ガスプラズマを発生させたプラズマＣＶＤ法による成膜を行うことが可能である。尚、本発明は、ここで示した平行平板型プラズマＣＶＤ装置を用いた成膜に限定されることはなく、プラズマＣＶＤ法による成膜が可能な装置であれば、同様に用いることができる。
＜成膜方法−１＞
上記成膜装置１００を用いた結晶性のシリコン薄膜の成膜方法の第１例を説明する。
先ず、処理室１０１内のステージ１０３上に基板Ｗを固定保持させる。次に、処理室１０１内の圧力を１３．３〜１３３０Ｐａ、好ましくは１３３〜４００Paとし、基板Ｗの温度を１００〜６００℃、好ましくは３００〜４５０℃とする。
以上のように処理室１０１内の圧力および基板Ｗの温度を保った状態で、高周波電源１０７から上部電極１０５に周波数１０〜１００ＭＨｚ、好ましくは１０〜３０ＭＨｚの高周波を印加する。これにより、電極１０５と下部電極（ステージ１０３）との間に、電界を形成する。
そして、このような条件を保って処理室１０１内に、ガス供給管１０５ａから原料ガスを供給し、プラズマを発生させることにより、プラズマＣＶＤ成膜を行う。
本実施形態においては、ここで供給する原料ガスが特徴的である。
すなわち処理室１０１内には、原料ガスとしてシラン系ガスとハロゲン化ゲルマニウム系ガスとを供給する。シラン系ガスとは、ＳｉnＨ2n+2（ｎ＝１，２，３,…)で表されるガスであり、典型的にはモノシラン（ＳｉＨ4）またはジシラン（Ｓｉ2Ｈ6）またはトリシラン（Ｓｉ3Ｈ8）が用いられる。また、ハロゲン化ゲルマニウムガスとしては、四フッ化ゲルマニウム（ＧｅＦ4）や二フッ化ゲルマニウム（ＧｅＦ2）のようなフッ化ゲルマニウム系ガス、さらには四塩化ゲルマニウム（ＧｅＣｌ4）のような塩化ゲルマニウム系ガスが用いられる。
また必要に応じて、以上の原料ガスと共に、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅ、Ｎ2等の不活性ガスまたは水素ガスを稀釈ガスとしてガス供給管１０５ａから処理室１０１内に供給しても良い。
以上により、基板Ｗ上に、結晶構造を含むシリコン薄膜(以下、微結晶シリコン薄膜と称する）をプラズマＣＶＤ成膜する。
尚、以上説明した成膜方法においては、成膜する微結晶シリコン薄膜中への不純物の混入を抑えるために、用いるガスの純度を純度３Ｎ以上、好ましくは４Ｎとする。またさらに、成膜する微結晶シリコン薄膜中への酸素、炭素、窒素等の不純物元素濃度を抑えるために、上述したプラズマＣＶＤ成膜を行う前に、クリーニングガス（例えばフッ素ガスやフッ化ハロゲンガスまたはＮＦ3ガス等）でプラズマ処理することにより処理室内をクリーニングすることが望ましい。
次に、上述したプラズマＣＶＤ法によって得られた試料１〜４の微結晶シリコン薄膜の膜質、成膜速度などの評価結果を説明する。
下記表１に示すように、原料ガスとしては、シラン系ガスとしてＳｉ2Ｈ6（Ｓｉ2Ｈ6１００％、流量＝１０ｓｃｃｍ）を用い、フッ化ゲルマニウム系ガスとしてＧｅＦ4（Ａｒガス稀釈ＧｅＦ4１０％、流量＝各流量）を用いた。また、希釈ガスとしてＡｒガス（流量＝７００ｓｃｃｍ）を用いた。処理室内の圧力＝２７０Ｐａ、ＲＦ電力（ＲＦ電源周波数２７．１２ＭＨｚ）＝１．２ｋＷ、基板温度＝４００℃とした。
Figure 2008124408
尚、平行平板型プラズマＣＶＤ装置における電極間の距離は２５ｎｍであり、電極面積は２５００ｃｍ2、成膜時間１０分間とした。基板Ｗとしては、ガラス基板上にプラズマＣＶＤ法によって酸化シリコン薄膜を１００ｎｍの膜厚で成膜したものを用いた。
また、上記表１に合わせて示した比較例１，２として、処理室内の圧力、ＲＦ電力（ＲＦ電源周波数２７．１２ＭＨｚ）、および基板温度を変化させた成膜を行った。
以上のようにして成膜した試料１〜４の微結晶シリコン薄膜について、波長５１４ｎｍの参照光を用いたラマン測定を行った。図２（１）には試料１について測定されたラマンスペクトルを示し、図２（２）には試料４について測定されたラマンスペクトルを示す。
これらのラマンスペクトルに代表されるように、試料１〜４の全ての微結晶シリコン薄膜において、結晶構造を含むＳｉを示すＳｉ-Ｓｉ結合のＴＯフォノンモードである５１８〜５２０ｃｍ-1付近に鋭いピークが観察された。ピークの半値幅は９．７〜１０．８ｃｍ-1であった。
ここで注目すべきは、試料１〜試料４の成膜で用いたＳｉ2Ｈ6とＧｅＦ4とのプラズマ反応では、ＧｅＦ4の流量にかかわらず成膜される微結晶シリコン薄膜中にＧｅの混入が殆ど無いことである。これは、Ｓｉに結晶性のＧｅが含まれる場合には、Ｇｅ-Ｇｅ結合のＴＯフォノンモードによるピーク（２９０ｃｍ-1付近）や、Ｓｉ-Ｇｅ結合のＴＯフォノンモードによるピーク（４００ｃｍ-1）が現れるが、図２（１），（２）に示される何れのラマンスペクトルにも、これらのＧｅ結合に関するピークは現れていないことから明らかである。
また図２（１），（２）に示されるように、何れのラマンスペクトルにも５００ｃｍ-1付近にわずかなピークが見られる。このピークは、結晶のサイズ効果によるラマンピークのシフトであり、結晶粒径が数ｎｍサイズのナノ結晶シリコンによるピークとされている。
さらに、これらの何れのラマンスペクトルにおいても、非晶質シリコンが寄与する４８０ｃｍ-1のピークは、Ｓｉ-Ｓｉ結合のＴＯフォノンモードである５１８〜５２０ｃｍ-1付近のピークや、結晶のサイズ効果による５００ｃｍ-1付近のピークに比べて小さい。このことから、試料１〜４の微結晶シリコン薄膜には、非晶質成分が極めて少ないことがわかる。
さらに、試料１〜４の微結晶シリコン薄膜の表面を走査電子顕微鏡で観察したところ、いずれの条件でも結晶粒径が２０〜１００ｎｍの微結晶シリコンが成長していることが確認された。また断面ＴＥＭ観察においては、柱状の結晶構造（カラム状とも呼ばれる）を持つ結晶粒が基板表面から成長していることがわかった。
以上より、実施形態の成膜方法によって、結晶粒径が数ｎｍであるナノ結晶シリコンと結晶粒径が１０〜１００ｎｍの微結晶シリコンとで構成された微結晶シリコン薄膜を成膜可能であることが確認された。
また上記表１に示したように、試料１〜試料４の微結晶シリコン薄膜の膜厚と、成膜時間（１０分間）とから算出された成膜速度は３９．１〜４１．２ｎｍ/ｍｉｎ．であった。これは、特許文献３に示された反応性熱ＣＶＤ法（基板温度４５０℃）において達成される成膜速度８〜９ｎｍ/ｍｉｎ.と比較して、約５倍の速さである。
以上説明したように、実施形態の成膜方法によれば、反応性熱ＣＶＤ法と比較して、よりも低い基板温度であっても成膜速度を５倍以上に維持して結晶性のシリコン薄膜を基板上に成膜可能である。したがって、結晶性のシリコン薄膜を用いて構成される高性能な薄膜半導体装置（薄膜半導体装置）の製造において、基板上への結晶性のシリコン薄膜の直接成膜を産業上において実用化可能になり、生産性の向上に大きな効果がある。
また、以上説明した試料１〜４のシリコン薄膜の成膜方法では、基板温度を４００℃としたが、処理室内（成膜雰囲気内）の圧力、ＲＦ電力、原料ガスおよび希釈ガスの流量比等を最適化することにより、基板温度が１００−３００℃程度のさらに低い温度でも、結晶性成分を含む微結晶シリコン薄膜を成膜させることは可能である。このように低い基板温度での成膜が可能になることから、ガス系の追加だけで既存のプラズマＣＶＤ装置を使用することができる。
しかも、レーザー結晶化装置のような複雑で高価な装置が不要となり、これによる工程削減、タクトタイムの短縮による製造コスト低減が可能となる。
また、上記表１に合わせて示した比較例１，２では、いずれもＲＦ電力（ＲＦ電源周波数２７．１２ＭＨｚ）を０．４ｋＷ，０．１ｋＷと低く設定して成膜を行った。このような成膜で得られたシリコン薄膜には、結晶構造を確認することができず、非晶質のシリコン薄膜が形成されていた。このことからすれば、原料ガスとしてシラン系ガスとハロゲン化ゲルマニウム系ガスとを供給したプラズマＣＶＤ成膜において、ＲＦ電力をある程度高めに保つことにより、結晶構造を含有するシリコン薄膜が成膜されることがわかる。
また以上の効果の他にも、図２（１），（２）に示されるラマンスペクトルから、本発明の成膜方法によって得られた微結晶シリコン薄膜が、膜の内部応力が少ない膜であることがわかる。これは、一般に結晶質を含む微結晶シリコン薄膜のラマンスペクトルは、膜の内部応力に起因して本来の単結晶シリコンのラマンスペクトルのピークである５２０ｃｍ-1よりも低い波長側である５１０ｃｍ-1付近にピークが現れる。しかしながら、本発明で得られた微結晶シリコン薄膜は、ラマンスペクトルのピークが５２０ｃｍ-1に極めて近いことから明らかである。
したがって、膜応力に起因するキャリア移動度のばらつきが小さい微結晶シリコン薄膜とすることが可能である。この結果、この微結晶シリコン薄膜を用いた薄膜半導体装置において、キャリア移動度に起因する特性を均一にすることができる。
また、上述した断面ＴＥＭ観察においては、柱状の結晶構造（カラム状とも呼ばれる）を持つ結晶粒が基板表面から成長していることが確認された。このことからすれば、本発明の成膜方法によれば、特に成膜底面側の結晶性が良好な微結晶シリコン薄膜が得られることになる。このため、例えばこの微結晶シリコン薄膜をチャネル層として用いた薄膜トランジスタであれば、ボトムゲート型とすることにより、結晶性がより良好な微結晶シリコン薄膜部分をチャネル形成部（すなわちゲート電極側の部分）とすることができ、キャリア移動度の向上を確実に図ることができるため、有利である。
また、本成膜方法で原料ガスとして用いているハロゲン化ゲルマニウム系ガスは、シラン系ガスとは低温では反応しない。このため、ガス混合室１０５ｂ内では反応せずに均一に混合される。したがって、大面積の基板上に均一に原料ガス成分を供給できるため、均一な膜質の微結晶シリコン薄膜を得ることができる。尚、ここでいう低温とは、一例としてＳｉ2Ｈ6とＧｅＦ4を用いた場合はガスの温度で４００℃以下のことを言う。
さらに、本成膜方法で原料ガスとして用いているハロゲン化ゲルマニウム系ガスは、例えばＧｅＦ4であればＧｅＦ4→ＧｅＦ3＋Ｆの解離エネルギーが５．０ｅＶと低い。これは、例えばフッ化シラン系ガスであるＳｉＦ4→ＳｉＦ3＋Ｆの解離エネルギーが１０．８ｅＶで有ることと比較すると１／２である。このため、低いプラズマ電極での効率の良いガス分解が可能であり、プラズマ電極の低減と原料ガスの利用効率の向上による製造コストの低減を図ることができる。
ここで、上述した実施形態の成膜方法において、原料ガスとしてシラン系ガスとハロゲン化ゲルマニウムガスとを用いているにもかかわらず、成膜される微結晶シリコン薄膜中にＧｅの混入が殆ど無いことは、以下のような反応系から説明される。
すなわち、本実施形態のプラズマＣＶＤ成膜において原料ガスとして用いているＳｉ2Ｈ6とＧｅＦ4との気相反応は複雑だが、一般には下記式（１）のような反応系が知られている。
Figure 2008124408
上記式（１）に続く反応として、下記式（２）〜式（４）がある。
Figure 2008124408
以上のような反応系で、Ｓｉ-Ｇｅ結合は容易に分解されると考えられる。換言すれば、Si2H6とGeF4の気相反応ではGeは最終生成物には取り込まれず、ＧｅＦ4は結果的に触媒として振舞う。これが、本発明の成膜方法によって得られる微結晶シリコン薄膜にＧｅの混入が認められない理由と考えられる。尚、式（４）で発生するＳｉＨ3ラジカルは、一般にシリコン膜成長のための主要なラジカルとされている。
これに対して、特許文献３に開示されている反応性熱ＣＶＤ法でもガス流量等の条件により同様にＧｅの混入が少なくなる傾向はあるが、一般的には数％〜数10％程度までは成膜された薄膜にＧｅが混入することが知られている。これは堆積された薄膜のラマンスペクトルで、波数２９０ｃｍ-1または４００ｃｍ-1付近に鋭いピークが現れることで確認できる。しかしながら、本発明の方法では殆どＧｅの混入が認められないことが大きな特徴である。
また、例えばＳｉＧｅ膜を成膜するためのＳｉＨ4とＧｅＨ4とのプラズマ反応では、非晶質のＳｉｘＧｅ1-x(０＜ｘ＜１)が成膜されるが、ＳｉＨ4とＧｅＨ4の流量比によりＧｅの含有率（すなわちｘの値）は変化する。しかしながら、本発明の成膜方法を適用した場合には、上述したようにＧｅＦ4の流量に依存せずにＧｅの含有率がほとんどゼロであることが、従来から知られているプラズマ反応とは大きく異なる。
＜成膜方法−２＞
上記成膜装置１００を用い微結晶シリコン薄膜の成膜方法の第２例として、ｎ型やｐ型の不純物（ドーパント）が予め導入されたｎ型の微結晶シリコン薄膜またはｐ型の微結晶シリコン薄膜を成膜する場合を説明する。尚、第１例と重複する説明は省略する。
この場合、第１例で示した原料ガスに加えて不純物を含有するドーパントガスを、ガス供給管１０５ａから処理室１０１内に導入する。これ以外は、第１例と同様に行って良い。
ドーパントガスとしては、ｎ型の微結晶シリコン薄膜の成膜であれば、ｎ型不純物であるリン（Ｐ）を含有するホスフィン（ＰＨ3）が用いられる。一方、ｐ型の微結晶シリコン薄膜の成膜であれば、ｐ型不純物であるほう素（Ｂ）を含有するジボラン（Ｂ2Ｈ6）が用いられる。
このような成膜方法により、微結晶シリコン薄膜の直接成膜と共に、成膜された微結晶シリコン薄膜内に含有させた不純物（ドーパント）の活性化をすることが可能である。
尚、以上のように、不純物を活性化された状態で含有する微結晶シリコン薄膜の成膜を行う処理室１０１は、不純物を含有しない微結晶シリコン薄膜の成膜を行う処理室１０１と別に設けることが好ましい。これにより、不純物を含有しない微結晶シリコン薄膜への不純物の混入を防止する。また、不純物を含有しない微結晶シリコン薄膜と、不純物を含有する微結晶シリコン薄膜とを積層成膜する場合、大気中からの不純物混入を防止するために、マルチチャンバ形式のプラズマＣＶＤ装置を用い、真空を破らずにそれぞれの成膜を行う処理室間においての基板Ｗの移送を行うことが好ましい。
＜薄膜半導体装置の製造方法−１＞
次に、上述した成膜方法を適用した薄膜半導体装置の製造方法の第１例を、図３〜図５の断面工程図に基づいて説明する。尚、第１例においては、ＣＭＯＳ構成のプレーナ型ボトムゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、図３（１）に示すように、絶縁性の基板１を用意する。この基板１には、例えば旭ガラス社製ＡＮ１００、コーニング社製Ｃｏｄｅ１７３７等が適宜用いられる。
この基板１上に、ゲート電極３をパターン形成する。ここでは、Ｍｏ、Ｗ、Ｔａ、Ｃｕ等の金属膜をスパッタ成膜し、成膜した金属膜をパターニングしてゲート電極３とする。尚、ゲート電極（金属膜）の膜厚は３０〜２００ｎｍとする。
次に、プラズマＣＶＤ法またはＬＰＣＶＤ法等の成膜方法によって、このゲート電極３上に、ゲート絶縁膜５となる窒化シリコン膜（ＳｉＮｘ）を１０〜５０nm、この上に酸化シリコン膜（ＳiＯｘ）を１０〜１００ｎｍ成膜する。これにより、窒化シリコン膜と酸化シリコン膜との積層構造のゲート絶縁膜５を形成する。
以上の後、図３（２）に示すように、先の＜成膜方法−１＞にて説明した実施形態のＣＶＤ成膜方法により、不純物を含有しない微結晶シリコン薄膜７を成膜する。ここでは、膜厚が１０〜１００ｎｍ、好ましくは４０ｎｍの微結晶シリコン薄膜７を成膜することとする。
この微結晶シリコン薄膜７がＴＦＴの活性層となるが、この活性層に含まれる酸素、炭素、窒素等の不純物元素濃度は３×１０20ｃｍ-3以下であることが望ましい。このために、＜成膜方法−１＞で説明したように、クリーニングガス（例えばフッ素ガスやフッ化ハロゲンガスまたはＮＦ3ガス等）を供給してプラズマエッチングし、処理室内をクリーニングした後に、ＣＶＤ成膜を行うことにより、これらの不純物元素濃度を低く抑えることとする。
尚、成膜した微結晶シリコン薄膜７に対して、エキシマレーザーなどのパルスレーザー、Ａｒレーザーなどの気体レーザー、ＹＡＧなどの固体レーザー、ＧａＮなどの半導体レーザー、Ｘｅ（キセノン）アークランプなどの急速加熱法（ＲＴＡ）、プラズマジェット照射などのエネルギー照射を行って結晶性を助長してもよい。
次に、図３（３）に示すように、続いてプラズマＣＶＤ等の方法で、酸化シリコン膜９を１〜１００ｎｍ程度の膜厚で微結晶シリコン薄膜７上に積層する。
その後、必要に応じて、ここで形成する薄膜トランジスタのＶｔｈを制御する目的で、Ｂ+イオンをドーズ量０．１Ｅ１２〜４Ｅ１２／ｃｍ2程度で微結晶シリコン薄膜７にイオン注入する。この際、イオンビームの加速電圧は２０〜２００ｋｅＶ程度に設定される。
次に、図４（１）に示すように、ゲート電極３をマスクとした基板１側からの裏面露光により、酸化シリコン薄膜９上にレジストパターン２０１を形成する。そして、このレジストパターン２０１をマスクにしたイオン注入法により、微結晶シリコン薄膜７中にｎ型のＭＯＳトランジスタのＬＤＤ拡散層７-1を形成するための不純物導入を行う。この際、例えばＰ+イオンを用い、注入ドーズ量：６Ｅ１２〜５Ｅ１３／ｃｍ2、加速電圧：２０〜２００ｋｅＶ程度に設定した質量分離または非質量分離型のイオン注入が行われる。イオン注入後にはレジストパターン２０１を剥離する。
次に、図４（２）に示すように、ｐチャンネル領域１ｐにおけるゲート電極３上部を覆い、かつｎチャンネル領域１ｎを覆うレジストパターン２０３を形成する。そして、このレジストパターン２０３をマスクにしたイオン注入によって、ｐチャンネルの薄膜トランジスタのソース・ドレイン７-2を形成するための不純物導入を行う。この際、例えばＢ+イオンを用い、注入ドーズ量：１Ｅ１４〜３Ｅ１５／ｃｍ2、加速電圧：５〜１００ｋｅＶ程度に設定した質量分離または非質量分離型のイオン注入が行われる。これにより、ｐチャンネルの薄膜トランジスタ（ｐＴＦＴ）を形成する。イオン注入後には、レジストパターン２０３を剥離する。
次いで、図４（３）に示すように、ｐチャンネル領域１ｐを覆い、かつｎチャンネル領域１ｎのゲート電極３上部を覆うレジストパターン２０５を形成する。そして、このレジストパターン２０５をマスクにしたイオン注入法によって、ｎチャンネルの薄膜トランジスタのソース・ドレイン７-3を形成するための不純物導入を行う。この際、例えば、Ｐ+イオンを用い、注入ドーズ量：１Ｅ１５〜３Ｅ１５／ｃｍ2、加速電圧１０〜２００ｋｅＶ程度で注入し、ｎチャンネルの薄膜トランジスタ（ｎＴＦＴ）を形成する。イオン注入後には、レジストパターン２０５を剥離する。
以上のようなイオン注入の後、赤外ランプ加熱、燃焼炉加熱等の急速加熱法（ＲＴＡ）またはレーザーアニール法、６００℃以下のＮ２雰囲気中での炉アニール法等により、微結晶シリコン薄膜７中に導入した不純物を活性化する。
その後、図４（４）に示すように、酸化シリコン膜９と微結晶シリコン薄膜７とを同時にパターンエッチングし、各薄膜トランジスタｐＴＦＴ，ｎＴＦＴ毎に島状パターンとする。
次に、図５（１）に示すように、島状パターンとした各薄膜トランジスタｐＴＦＴ，ｎＴＦＴを覆う状態で、酸化シリコン薄膜１１ａと水素を含有する窒化シリコン薄膜１１ｂとをこの順に積層成膜し、２層構造の層間絶縁膜１１を成膜する。これらの成膜は、例えばプラズマＣＶＤ等によって行われる。
この段階で、不活性ガスまたはフォーミングガス中等でのアニール処理により、層間絶縁膜１１中の水素、特に窒化シリコン１１ｂ中の水素を微結晶シリコン薄膜７中に拡散させる水素化工程を行う。アニール条件は例えば４００℃、２時間程度が好ましい。この水素化工程により微結晶シリコン薄膜７中のダングリングボンドを消去し、ＴＦＴ特性の向上を図ることができる。尚、この水素化工程は窒化シリコン薄膜１１ｂ中からの水素拡散方法に限ることは無く、水素プラズマ雰囲気中に微結晶シリコン薄膜７を晒すことでも達成できる。
次いで、図５（２）に示すように、層間絶縁膜１１および酸化シリコン膜９に、微結晶シリコン薄膜７のソース／ドレイン７-2，７-3に達するコンタクトホール１３を形成する。その後、層間絶縁膜１１上に、このコンタクトホール１３を介してソース／ドレイン７-2，７-3に接続される配線電極１５を形成する。この配線電極１５の形成は、Ａｌ−Ｓｉ等の配線用電極材料をスパッタ成膜し、これをパターニングすることによって行う。
その後、図５（３）に示すように、例えばアクリル系有機樹脂からなる平坦化絶縁膜１７を約１μｍの膜厚で塗布形成する。次に、この平坦化絶縁膜１７に配線電極１５に達するコンタクトホール１９を形成する。そして、このコンタクトホール１９を介して配線電極１５に接続された画素電極２１を、平坦化絶縁膜１７上に形成する。画素電極２１は、例えば透明導電性材料であるＩＴＯ（Indium Tin Oxide）をスパッタ成膜し、これをパターニングすることによって形成する。
また、画素電極２１がＩＴＯからなる場合には、画素電極２１を窒素雰囲気中において約２２０℃で３０分間アニールする。
尚、ここでは、表示装置用の駆動パネルにおいて、画素電極の駆動用の画素トランジスタがｎチャンネル型の薄膜トランジスタｎＴＦＴであり、周辺回路がＣＭＯＳ構成であり、周辺回路の１部であるｐチャンネル型の薄膜トランジスタｐＴＦＴのみを示した。
以上により、駆動パネルの完成となる。以上の後は、例えば液晶表示装置であれば、画素電極２１を覆う状態で配向膜を形成する。そして、基板上に対向電極と配向膜とをこの順に成膜した対向基板を容易し、配向膜間に液晶相を封止して表示装置を完成させる。また、有機電界発光素子を用いた有機ＥＬ表示装置であれば、画素電極上に発光層を含む有機層を積層形成し、有機層上に電極を設け、必要に応じて電極上を保護膜で覆うことにより、表示装置を完成させる。
以上のような製造方法によれば、微結晶シリコン薄膜７の成膜に上述した成膜方法を適用したことから、産業上実用化できる程度に成膜速度を保って成膜された微結晶シリコン薄膜７をチャネル層として用いたボトムゲート型の薄膜トランジスタｐＴＦＴ，ｎＴＦＴが得られる。これらの薄膜トランジスタｐＴＦＴ，ｎＴＦＴは、結晶性のシリコン薄膜７をチャネル層として用いていることから、アモルファスシリコンよりもキャリア移動度が高く高機能な回路を構成することが可能であり、このよう薄膜トランジスタｐＴＦＴ，ｎＴＦＴを用いて駆動回路が構成された表示装置の高機能化が図られる。
さらに、微結晶シリコン薄膜７の成膜が、低温で行われるため、ゲート電極３として比較的低融点のＡｌ、Ｃｕ、Ａｇ、Ａｕ等の金属を用いることが可能になる。
また、レーザー結晶化装置のような複雑で高価な装置を用いることなく、プラズマＣＶＤ装置と金属スパッタ装置、露光装置、エッチング装置のみで薄膜トランジスタを作製できる。これは非晶質シリコンＴＦＴと同等のプロセスによって、微結晶シリコン薄膜を用いたＴＦＴで可能になることを意味する。すなわち近年大型化が進む非晶質シリコンＴＦＴと同様な基板の大型化が本発明により可能になることであり、一般にＧ８世代以降とされる２m角以上の大型ガラス基板にも対応するため、対角５０インチ以上の大型表示装置の生産も可能となり、工業上有益な効果が得られる。
尚、本実施例では、薄膜トランジスタｐＴＦＴ，ｎＴＦＴをシングルゲート構造を図示しているが、画素トランジスタである薄膜トランジスタｎＴＦＴはソース領域とドレイン領域の間に複数のゲートを持つマルチゲート構造としても良い。マルチゲート構造のＴＦＴはシングルゲート構造のＴＦＴに比較してオフ電流を低減し易いという特徴があり、非晶質シリコンを用いたＴＦＴに比較するとオフ電流が高い微結晶シリコンＴＦＴでは有用である。
＜薄膜半導体装置の製造方法−２＞
次に、上述した成膜方法を適用した薄膜半導体装置の製造方法の第２例を、図６〜図７の断面工程図に基づいて説明する。尚、第２例においては、ｎチャンネルのみの単チャネル構成のチャネルストップ型ボトムゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、第１例において図３（１）〜（３）を用いて説明したと同様の手順にて、絶縁性の基板１上にゲート電極３をパターン形成し、これを覆う状態でゲート絶縁膜５を成膜し、先の＜成膜方法−１＞にて説明した実施形態のＣＶＤ成膜方法により不純物を含有しない微結晶シリコン薄膜７を成膜し、次いで酸化シリコン薄膜９を成膜するまでを行う。また、その後、必要に応じて、ここで形成する薄膜トランジスタのＶｔｈを制御する目的でのイオン注入を行う。
以上の後、図６（１）に示すように、ゲート電極３をマスクとした基板１側からの裏面露光により、酸化シリコン薄膜９上にレジストパターン２０７を形成する。そして、このレジストパターン２０１をマスクにしたエッチングにより、微結晶シリコン薄膜７上の酸化シリコン薄膜９を除去し、ゲート電極３上のみに酸化シリコン薄膜９を残す。このエッチングの後には、レジストパターン２０７を剥離する。
次に、図６（２）に示すように、先の＜成膜方法−２＞にて説明した実施形態のＣＶＤ成膜方法により、活性化された不純物を含有する微結晶シリコン薄膜２３を成膜する。ここでは、膜厚が１０〜５００ｎｍの微結晶シリコン薄膜２３を成膜することとする。この際、ドーパントガスにホスフィン（ＰＨ３）を用いることでｎ型の微結晶シリコン２１(以下、ｎ型微結晶シリコン薄膜２３と記す）を形成する。また、このｎ型微結晶シリコン薄膜２３の成膜は、不純物を含有しない微結晶シリコン薄膜７を成膜する処理室とは別の処理室内で行うこととする。尚、ドーパントガスをジボラン(Ｂ２Ｈ６)にすると、活性化されたｐ型不純物を含有するｐ型微結晶シリコン薄膜が得られる。
これより、先に形成した微結晶シリコン薄膜７がチャネル層７となり、ここで形成したドーパントを含有するｎ型微結晶シリコン薄膜２３がソース／ドレイン層２３となる。
次いで、図６（３）に示すように、ソース／ドレイン層２３と、チャネル層７とを同時にソース／ドレイン層２３のパターンでエッチングし、各薄膜トランジスタの領域毎に島状パターンとする。
エッチングストップ層となる酸化シリコン膜９上においてエッチングが止まるため、ソース／ドレイン２３ａと、チャネル層７が１工程で同時に形成される。これにより、ｎチャンネルのチャネルストップ型薄膜トランジスタｎＴＦＴを形成する。
以上の後、図７（１）〜（３）に示す工程は、第１例において図５（１）〜（３）を用いて説明したと同様に行う。
すなわち先ず図７（１）に示すように、形成された薄膜トランジスタｎＴＦＴを覆う状態で、酸化シリコン薄膜１１ａと水素を含有する窒化シリコン薄膜１１ｂとの２層構造の層間絶縁膜１１を成膜する。その後、水素化処理を行う。
次いで、図７（２）に示すように、層間絶縁膜１１に、ソース／ドレイン２３ａに達するコンタクトホール１３を形成し、さらにソース／ドレイン２３ａに接続される配線電極１５を形成する。
その後、図７（３）に示すように、平坦化絶縁膜１７を塗布形成し、画素トランジスタとして用いられる薄膜トランジスタｎＴＦＴの配線電極１５に達するコンタクトホール１９を形成する。次に、コンタクトホール１９を介して配線電極１５に接続された画素電極２１を形成する。
以上により、駆動パネルの完成となる。以上の後の表示装置の作製手順は、第１例と同様である。
以上のような第２例の製造方法であっても、微結晶シリコン薄膜７の成膜に上述した成膜方法を適用したことから、第１例と同様の効果が得られる。これに加えて、ソース／ドレイン２３ａとなるｎ型微結晶シリコン薄膜２３の成膜にも、上述した成膜方法を適用したことから、チャネルストップ型ボトムゲートＴＦＴの作製工程の効率化を図ることができる。さらに、微結晶シリコン薄膜７およびｎ型微結晶シリコン薄膜２３の成膜が、低温で行われるため、ゲート電極３として比較的低融点のＡｌ、Ｃｕ、Ａｇ、Ａｕ等の金属を用いることが可能になる。
本第２例では、ｎチャンネルのみの単チャネル構成のチャネルストップ型ボトムゲートＴＦＴの形成を例示した。しかしながら、ＣＭＯＳ構成とする場合には、微結晶シリコン薄膜２３の成膜を、ｎ型とｐ型との２回行えば良い。また、他の構造のｐチャンネル型薄膜トランジスタと組合わせても良い。
＜薄膜半導体装置の製造方法−３＞
次に、上述した成膜方法を適用した薄膜半導体装置の製造方法の第２例を、図６〜図７の断面工程図に基づいて説明する。尚、第２例においては、ｎチャンネルのみの単チャネル構成のチャネルエッチ型ボトムゲートＴＦＴを備えた表示装置用の駆動パネルの作製に本発明を適用した実施の形態を説明する。
先ず、第１例において図３（１）〜（３）を用いて説明したと同様の手順にて、絶縁性の基板１上にゲート電極３をパターン形成し、これを覆う状態でゲート絶縁膜５を成膜し、先の＜成膜方法−１＞にて説明した実施形態のＣＶＤ成膜方法により不純物を含有しない微結晶シリコン薄膜７を成膜するまでを行う。その後、必要に応じて、ここで形成する薄膜トランジスタのＶｔｈを制御する目的でのイオン注入を行う。
その後、図８（１）に示すように、先の＜成膜方法−２＞にて説明した実施形態のＣＶＤ成膜方法により、活性化された不純物を含有する微結晶シリコン薄膜２３を成膜する。ここでは、膜厚が１０〜２００ｎｍの微結晶シリコン薄膜２３を成膜することとする。この際、ドーパントガスにホスフィン（ＰＨ３）を用いることでｎ型の微結晶シリコン２１(以下、ｎ型微結晶シリコン薄膜２３と記す）を形成する。また、このｎ型微結晶シリコン薄膜２３の成膜は、不純物を含有しない微結晶シリコン薄膜７を成膜する処理室とは別の処理室内で行うこととする。ただし、微結晶シリコン薄膜７を成膜した後、処理室内の真空状態を破らずに基板を移送してｎ型微結晶シリコン薄膜２３を成膜することが好ましい。尚、ドーパントガスをジボラン(Ｂ２Ｈ６)にすると、活性化されたｐ型不純物を含有するｐ型微結晶シリコン薄膜が得られる。
これより、先に形成した微結晶シリコン薄膜７がチャネル層７となり、ここで形成したドーパントを含有するｎ型微結晶シリコン薄膜２３がソース／ドレイン層２３となる。
次いで、図８（２）に示すように、ソース／ドレイン層２３と、チャネル層７とを同時にパターンエッチングし、各薄膜トランジスタの領域毎に島状パターンとする。
その後、図８（３）に示すように、島状パターンとなったソース／ドレイン層２３を、ゲート電極３の上方において２つに分割するようにパターンエッチングし、ソース／ドレイン２３ａを形成する。これにより、ｎチャンネルのチャネルエッチ型薄膜トランジスタｎＴＦＴを形成する。
以上の後、図９（１）〜（３）に示す工程は、第１例において図５（１）〜（3）を用いて説明したと同様に行う。
すなわち先ず図９（１）に示すように、形成された薄膜トランジスタｎＴＦＴを覆う状態で、酸化シリコン薄膜１１ａと水素を含有する窒化シリコン薄膜１１ｂとの２層構造の層間絶縁膜１１を成膜する。その後、水素化処理を行う。
次いで、図９（２）に示すように、層間絶縁膜１１に、ソース／ドレイン２３ａに達するコンタクトホール１３を形成し、さらにソース／ドレイン２３ａに接続される配線電極１５を形成する。
その後、図９（３）に示すように、平坦化絶縁膜１７を塗布形成し、画素トランジスタとして用いられる薄膜トランジスタｎＴＦＴの配線電極１５に達するコンタクトホール１９を形成する。次に、コンタクトホール１９を介して配線電極１５に接続された画素電極２１を形成する。
以上により、駆動パネルの完成となる。以上の後の表示装置の作製手順は、第１例と同様である。
以上のような第３例の製造方法であっても、微結晶シリコン薄膜７の成膜に上述した成膜方法を適用したことから、第１例と同様の効果が得られる。これに加えて、ソース／ドレイン２３ａとなるｎ型微結晶シリコン薄膜２３の成膜にも、上述した成膜方法を適用したことから、チャネルストップ型ボトムゲートＴＦＴの作製工程の効率化を図ることができる。さらに、微結晶シリコン薄膜７およびｎ型微結晶シリコン薄膜２３の成膜が、低温で行われるため、ゲート電極３として比較的低融点のＡｌ、Ｃｕ、Ａｇ、Ａｕ等の金属を用いることが可能になることは第２例と同様である。
本第３例では、ｎチャンネルのみの単チャネル構成のチャネルエッチ型ボトムゲートＴＦＴの形成を例示した。しかしながら、ＣＭＯＳ構成とする場合には、微結晶シリコン薄膜２３の成膜を、ｎ型とｐ型との２回行えば良い。また、他の構造のｐチャンネル型薄膜トランジスタと組合わせても良い。
尚、以上説明した第１例〜第３例においては、全て平坦化絶縁膜１７上に画素電極２１を形成する構造を例示しているが、平坦化絶縁膜１７は必ずしも必要ではなく、層間絶縁膜１１上に直接、画素電極２１を形成しても良い。
また、以上説明した第１例〜第３例においては、全てボトムゲート型の薄膜トランジスタの作製に本発明を適用した実施の形態を説明した。しかしながら、本発明は図１０に示すようなデュアルゲート型の薄膜トランジスタＴＦＴ’の製造にも適用可能である。この場合、第３例と同様にして図４（４）で説明した工程までを行った後、本発明の＜成膜方法−１＞を適用して成膜した微結晶シリコン薄膜７上に、酸化シリコン膜９(ゲート絶縁膜）を介して第２のゲート電極３’を形成する工程を行う。このゲート電極３’は、ゲート電極３との間に微結晶シリコン薄膜７を狭持して配置される。上下のゲート電極３，３’には同一の電位を与えても良く、また異なる電位を与えてしきい電圧を意図的に制御することもできる。
また、図１１に示すようなトップゲート型の薄膜トランジスタＴＦＴ”の製造にも適用可能である。この場合、基板１上に、バッファ層である窒化シリコン膜３１および酸化シリコン膜３３をこの順に成膜し、その上部に本発明の＜成膜方法−１＞を適用して成膜した微結晶シリコン薄膜７を成膜する。そして、この微結晶シリコン薄膜７を島状にパターニングした後、これを覆う状態で酸化シリコン膜９からなるゲート絶縁膜を成膜し、この上部にゲート電極３’を形成する工程を行う。そして、このゲート電極３’および必要に応じて形成したレジストパターンをマスクにしたイオン注入によって、微結晶シリコン薄膜７に不純物を導入してＬＤＤ拡散層やソース／ドレインを形成する。
さらに以上説明した第１例〜第３例においては、薄膜トランジスタを用いた表示装置の作製に本発明を適用した薄膜半導体装置の製造方法を説明したが、本発明は薄膜トランジスタを備えた表示装置のみならず、太陽電池、光センサ等の光電変換素子などの結晶性のシリコン薄膜を用いた薄膜半導体装置の製造方法であれば、同様に適用可能であり、同様の効果を得ることが可能である。
実施形態の製造方法に用いる成膜装置の一例を示す構成図である。 実施形態の製造方法によって得られた微結晶シリコン薄膜のラマンスペクトルである。 本発明を適用した薄膜半導体装置の第１例を示す断面工程図（その１）である。 本発明を適用した薄膜半導体装置の第１例を示す断面工程図（その２）である。 本発明を適用した薄膜半導体装置の第１例を示す断面工程図（その３）である。 本発明を適用した薄膜半導体装置の第２例を示す断面工程図（その１）である。 本発明を適用した薄膜半導体装置の第２例を示す断面工程図（その２）である。 本発明を適用した薄膜半導体装置の第３例を示す断面工程図（その１）である。 本発明を適用した薄膜半導体装置の第３例を示す断面工程図（その２）である。 本発明が適用される他の薄膜トランジスタ（薄膜半導体装置）の構成図である。 本発明が適用されるさらに他の薄膜トランジスタ（薄膜半導体装置）の構成図である。
符号の説明
１…基板、７…微結晶シリコン薄膜、２３…ｎ型微結晶シリコン薄膜、ｎＴＦＴ…ｎチャンネル型の薄膜トランジスタ、ｐＴＦＴ…ｐチャンネル型の薄膜トランジスタ、ＴＦＴ’，ＴＦＴ”…薄膜トランジスタ

Claims (5)

  1. ＳｉnＨ2n+2（ｎ＝１，２，３,…)で表されるシラン系ガスと、ハロゲン化ゲルマニウムガスとを原料ガスとして用いたプラズマＣＶＤ法により、結晶構造を含むシリコン薄膜を基板上に成膜する工程を行う
    ことを特徴とする薄膜半導体装置の製造方法。
  2. 請求項１記載の薄膜半導体装置の製造方法において、
    前記ハロゲン化ゲルマニウムガスは、ＧｅＦ2、ＧｅＦ4、およびＧｅＣｌ4のうちの少なくとも１つである
    ことを特徴とする薄膜半導体装置の製造方法。
  3. 請求項１記載の薄膜半導体装置の製造方法において、
    前記原料ガスとしてさらにドーパントガスを用いることにより、活性化されたドーパントを含有するシリコン薄膜を成膜する
    ことを特徴とする薄膜半導体装置の製造方法。
  4. 請求項３記載の薄膜半導体装置の製造方法において、
    前記ドーパントガスとして、ｎ型またはｐ型の不純物を含有するガスを用いる
    ことを特徴とする薄膜半導体装置の製造方法。
  5. 請求項１記載の薄膜半導体装置の製造方法において、
    前記シリコン薄膜を成膜する工程では、前記基板を加熱する
    ことを特徴とする薄膜半導体装置の製造方法。
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