CN107799593B - 一种垂直FinFET器件及其制备方法、电子装置 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 152
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims description 161
- 239000003989 dielectric material Substances 0.000 claims description 91
- 239000007772 electrode material Substances 0.000 claims description 91
- 125000006850 spacer group Chemical group 0.000 claims description 74
- 238000002955 isolation Methods 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 48
- 238000000151 deposition Methods 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 27
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 230000002411 adverse Effects 0.000 abstract description 9
- 230000002829 reductive effect Effects 0.000 abstract description 7
- 230000008569 process Effects 0.000 description 21
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- 230000008021 deposition Effects 0.000 description 6
- 230000009969 flowable effect Effects 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及一种垂直FinFET器件及制备方法、电子装置。所述垂直FinFET器件包括：半导体衬底；柱形鳍片，位于所述半导体衬底上；金属栅极，环绕设置于目标高度的所述柱形鳍片的侧壁上；其中，所述金属栅极包括栅极介电层，在所述柱形鳍片的侧壁上所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素，在降低器件尺寸的同时进一步提高所述垂直FinFET器件的良率和性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种垂直FinFET器件及其制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
此外，在所述环绕栅极FinFET器件中由于存在很大的接触电阻也成为制约环绕栅极FinFET器件性能的一大隐患。
因此，有必要提出一种新的垂直FinFET器件及制备方法，以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供了一种垂直FinFET器件，所述垂直FinFET器件包括：
半导体衬底；
柱形鳍片，位于所述半导体衬底上；
金属栅极，环绕设置于目标高度的所述柱形鳍片的侧壁上；
其中，所述金属栅极包括栅极介电层，在所述柱形鳍片的侧壁上所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。
可选地，在所述栅极介电层和所述柱形鳍片之间还形成有沟道层。
可选地，所述沟道层包括SiGe层。
可选地，所述第一高K介电层和所述第二高K介电层选用相同的材料。
本发明还提供了一种垂直FinFET器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有柱形鳍片和覆盖所述柱形鳍片底部的第一隔离材料层；
在所述第一隔离材料层上和所述柱形鳍片的第一高度上形成环绕柱形鳍片侧壁的第一高K介电层和第一金属电极；
在所述第一高K介电层和所述第一金属电极的上方至所述柱形鳍片的第二高度上形成环绕所述柱形鳍片侧壁的低K介电层和第二金属电极；
在所述低K介电层和所述第二金属电极的上方至所述柱形鳍片的第三高度上形成环绕柱形鳍片侧壁的第二高K介电层和第三金属电极。
可选地，在形成所述第一高K介电层和所述第一金属电极之前还进一步包括在所述柱形鳍片的侧壁上形成沟道层的步骤。
可选地，所述沟道层包括SiGe层。
可选地，形成所述第一高K介电层的步骤包括：
在所述柱形鳍片的侧壁上和所述第一隔离材料层上形成第一高K介电材料层和第一金属电极材料层；
沉积第二隔离材料层，以覆盖所述第一高K介电材料层和所述第一金属电极材料层；
回蚀刻所述第二隔离材料层、所述第一高K介电材料层和所述第一金属电极材料层至所述第一高度，以露出部分所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述第一高K材料层和所述第一金属电极。
可选地，形成所述低K介电层的步骤包括：
在露出的所述柱形鳍片的侧壁上和所述第二隔离材料层沉积低K介电材料层和第二金属电极材料层，以覆盖所述柱形鳍片和所述第二隔离材料层；
回蚀刻所述低K介电材料层和所述第二金属电极材料层，以去除所述第二隔离材料层上方的所述低K介电材料层和所述第二金属电极材料层；
沉积第三隔离材料层，以覆盖所述第二隔离材料层、所述低K介电材料层和所述第二金属电极材料层；
回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述第二高度，以露出部分所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述低K介电层和所述第二金属电极。
可选地，形成所述第二高K介电层的步骤包括：
在所述第二高度上方露出的所述柱形鳍片的侧壁上和所述第三隔离材料层上沉积第二高K介电材料层和第三金属电极材料层，以覆盖所述柱形鳍片和所述第三隔离材料层；
回蚀刻所述第二高K介电材料层和所述第三金属电极材料层，以去除所述第三隔离材料层上的所述第二高K介电材料层和所述第三金属电极材料层；
沉积第四隔离材料层，以覆盖所述第三隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层；
回蚀刻所述第四隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层至所述第三高度，以在所述柱形鳍片的侧壁上形成所述第二高K材料层和所述第三金属电极。
可选地，所述第一高K介电层和所述第二高K介电层选用相同的材料。
本发明还提供了一种电子装置，所述电子装置包括上述的垂直FinFET器件。
为了解决目前工艺中存在的上述问题，本发明提供了一种垂直FinFET器件及其制备方法，所述垂直FinFET器件中所述鳍片呈柱形结构，并且所述垂直FinFET器件的金属栅极环绕设置于所述柱形鳍片的侧壁上，其中所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。由于所述栅极介电层为高K介电层和低K介电层结合形成夹心结构，可以使所述器件在隧道结上具有较大的电场，所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素，在降低器件尺寸的同时进一步提高所述垂直FinFET器件的良率和性能。
本发明的垂直FinFET器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述垂直FinFET器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明所述垂直FinFET器件的制备工艺流程图；
图2a-2j示出了本发明所述垂直FinFET器件的制备方法依次实施所获得结构的剖面示意图；
图3a-3K示出了本发明所述垂直FinFET器件的制备方法依次实施所获得结构的剖面示意图；
图4示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决目前工艺中存在的上述问题，本发明提供了一种垂直FinFET器件，其特征在于，所述垂直FinFET器件包括：
半导体衬底；
柱形鳍片，位于所述半导体衬底上；
金属栅极，环绕设置于目标高度的所述柱形鳍片的侧壁上；
其中，所述金属栅极包括栅极介电层，在所述柱形鳍片的侧壁上所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。
可选地，所述第一高K介电层和所述第二高K介电层选用相同的材料。由于所述栅极介电层为高K介电层和低K介电层结合形成夹心结构，可以使所述器件在隧道结上具有较大的电场，所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素。
其中，在所述栅极介电层和所述柱形鳍片之间还形成有沟道层。所述沟道层可以选用SiGe层。
在所述柱形鳍片上形成SiGe层的沟道层，所述沟道耗尽由所述SiGe外延层限定，使得所述垂直FinFET的沟道耗尽更加均一，由原来的超过50％的不均一性下降至2％的不均一性，因此具有显著的改进，提高了所述垂直FinFET器件的良率和性能。
此外，本申请还提供了所述垂直FinFET器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有柱形鳍片和覆盖所述柱形鳍片底部的第一隔离材料层；
在所述第一隔离材料层上和所述柱形鳍片的第一高度上形成环绕柱形鳍片侧壁的第一高K介电层和第一金属电极；
在所述第一高K介电层和所述第一金属电极的上方至所述柱形鳍片的第二高度形成环绕柱形鳍片侧壁的低K介电层和第二金属电极；
在所述低K介电层和所述第二金属电极的上方至所述柱形鳍片的第三高度形成环绕柱形鳍片侧壁的第二高K介电层和第三金属电极。
其中，形成所述第一高K介电层的步骤包括：
在所述柱形鳍片的侧壁上和所述第一隔离材料层上形成第一高K介电材料层和第一金属电极材料层；
沉积第二隔离材料层，以覆盖所述第一高K介电材料层和所述第一金属电极材料层；
回蚀刻所述第二隔离材料层、所述第一高K介电材料层和所述金属电极材料层至所述第一高度，以露出部分所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述第一高K材料层和所述第一金属电极。
其中，形成所述低K介电层的步骤包括：
在露出的所述柱形鳍片的侧壁上和所述第二隔离材料层沉积低K介电材料层和第二金属电极材料层，以覆盖所述柱形鳍片和所述第二隔离材料层；
回蚀刻所述低K介电材料层和所述第二金属电极材料层，以去除所述第二隔离材料层上方的所述低K介电材料层和所述第二金属电极材料层；
沉积第三隔离材料层，以覆盖所述第二隔离材料层、所述低K介电材料层和所述第二金属电极材料层；
回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述第二高度，以露出部分所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述低K介电层和所述第二金属电极。
其中，形成所述第二高K介电层的步骤包括：
在所述第二高度上方露出的所述柱形鳍片的侧壁上和所述第三隔离材料层沉积第二高K介电材料层和所述第三金属电极材料层，以覆盖所述柱形鳍片和所述第三隔离材料层；
回蚀刻所述第二高K介电材料层和所述第三金属电极材料层，以去除所述第三隔离材料层上的所述第二高K介电材料层和所述第三金属电极材料层；
沉积第四隔离材料层，以覆盖所述第三隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层；
回蚀刻所述第四隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层至所述第三高度，以在所述柱形鳍片的侧壁上形成所述第二高K材料层和所述第三金属电极。
为了解决目前工艺中存在的上述问题，本发明提供了一种垂直FinFET器件及其制备方法，所述垂直FinFET器件中所述鳍片呈柱形结构，并且所述垂直FinFET器件的金属栅极环绕设置于所述柱形鳍片的侧壁上，其中所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。由于所述栅极介电层为高K介电层和低K介电层结合形成夹心结构，可以使所述器件在隧道结上具有较大的电场，所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素，在降低器件尺寸的同时进一步提高所述垂直FinFET器件的良率和性能。
本发明的垂直FinFET器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述垂直FinFET器件，因而同样具有上述优点。
实施例一
下面参考图1和图2a-2j对本发明的垂直FinFET器件的制备方法做详细描述，图1示出了本发明所述垂直FinFET器件的制备工艺流程图；图2a-2j示出了本发明所述垂直FinFET器件的制备方法依次实施所获得结构的剖面示意图。
本发明提供一种垂直FinFET器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有柱形鳍片和覆盖所述柱形鳍片底部的第一隔离材料层；
步骤S2：在所述第一隔离材料层上和所述柱形鳍片的第一高度上形成环绕柱形鳍片侧壁的第一高K介电层和第一金属电极；
步骤S3：在所述第一高K介电层和所述第一金属电极的上方至所述柱形鳍片的第二高度上形成环绕所述柱形鳍片侧壁的低K介电层和第二金属电极；
步骤S4：在所述低K介电层和所述第二金属电极的上方至所述柱形鳍片的第三高度上形成环绕柱形鳍片侧壁的第二高K介电层和第三金属电极。
下面，对本发明的垂直FinFET器件的制备方法的具体实施方式做详细的说明。
首先，执行步骤一，提供半导体衬底201，在所述半导体衬底上形成有柱形鳍片202和覆盖所述柱形鳍片底部的第一隔离材料层203。
具体地，如图2a和2b所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底选用硅。
在半导体衬底上形成多个柱形鳍片，所述多个柱形鳍片包括若干行，每一行包括若干柱形鳍片，以形成柱形鳍片阵列，所述柱形鳍片不同于目前工艺中条形鳍片，其在后续的步骤中可以形成垂直FinFET器件，所述垂直FinFET器件可以进一步降低所述器件的尺寸，并且可以进一步提高器件的性能。
具体地，所述柱形鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成柱形鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成柱形鳍片。
沉积第一隔离材料层203，以覆盖所述柱形鳍片。
具体地，沉积第一隔离材料层，以完全填充柱形鳍片之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
然后回蚀刻所述第一隔离材料层，至所述柱形鳍片的目标高度。具体地，回蚀刻所述第一隔离材料层，以露出部分所述柱形鳍片，进而形成具有特定高度的柱形鳍片，如图2b所示。
执行步骤二，在所述第一隔离材料层上和所述柱形鳍片的第一高度上形成环绕柱形鳍片侧壁的第一高K介电层和第一金属电极。
具体地，形成所述第一高K介电层的步骤包括：
步骤1：在所述柱形鳍片的侧壁上和所述第一隔离材料层上形成第一高K介电材料层204和第一金属电极材料层205；
步骤2：沉积第二隔离材料层206，以覆盖所述第一高K介电材料层和所述第一金属电极材料层；
步骤3：回蚀刻所述第二隔离材料层206、所述第一高K介电材料层和所述金属电极材料层至所述第一高度，以露出所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述第一高K材料层和所述第一金属电极。
具体地，在所述步骤1中，在第一隔离材料层的水平面上形成所述第一高K介电材料层204和第一金属电极材料层205，同时在所述柱形鳍片的侧壁上形成环绕所述柱形鳍片的所述第一高K介电材料层204和第一金属电极材料层205，如图2c所示。
在所述步骤2中，沉积第二隔离材料层，以完全覆盖所述柱形鳍片，如图2d所示。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
在所述步骤3中，回蚀刻所述第二隔离材料层206、所述第一高K介电材料层和所述金属电极材料层至第一高度，例如回蚀刻所述第二隔离材料层206、所述第一高K介电材料层和所述金属电极材料层至所述柱形鳍片的中间部位，但至少位于所述第一隔离材料层的上方，如图2e所述，以在所述柱形鳍片的侧壁上形成栅极介电层的第一部分。
执行步骤三，在所述柱形鳍片的第一高度至第二高度之间形成环绕柱形鳍片侧壁的低K介电层和第二金属电极。
具体地，形成所述低K介电层的步骤包括：
步骤1：在露出的所述柱形鳍片的侧壁上和所述第二隔离材料层沉积低K介电材料层和第二金属电极材料层，以覆盖所述柱形鳍片和所述第二隔离材料层；
步骤2：回蚀刻所述低K介电材料层和所述第二金属电极材料层，以去除所述第二隔离材料层上方的所述低K介电材料层和所述第二金属电极材料层；
步骤3：沉积第三隔离材料层，以覆盖所述第二隔离材料层、所述低K介电材料层和所述第二金属电极材料层；
步骤4：回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述第二高度，以露出部分所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述低K介电层和所述第二金属电极。
具体地，在所述步骤1中，在第二隔离材料层的水平面上形成所述低K介电材料层207和所述第二金属电极材料层208，同时在所述柱形鳍片的侧壁上形成环绕所述柱形鳍片的所述低K介电材料层207和所述第二金属电极材料层208，如图2f所示。
在所述步骤2中，去除所述第二隔离材料层上方的所述低K介电材料层和所述第二金属电极材料层，仅保留所述柱形鳍片侧壁上的所述低K介电材料层和所述第二金属电极材料层。
在所述步骤3中，沉积第三隔离材料层，以完全覆盖所述柱形鳍片。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
在所述步骤4中，回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述第二高度，例如回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述柱形鳍片的中上部位，但至少位于所述第一高K介电层的上方，第一隔离材料层的上方，如图2h所示。
执行步骤四，在所述柱形鳍片的第二高度至第三高度之间形成环绕柱形鳍片侧壁的第二高K介电层和第三金属电极。
具体地，形成所述第二高K介电层的步骤包括：
步骤1：在露出的所述柱形鳍片的侧壁上和所述第三隔离材料层沉积第二高K介电材料层209和所述第三金属电极材料层210，以覆盖所述柱形鳍片和所述第三隔离材料层；
步骤2：沉积第四隔离材料层，以覆盖所述第二高K介电材料层和所述第三金属电极材料层；
步骤3：回蚀刻所述第四隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层至所述第三高度，以在所述柱形鳍片的侧壁上形成所述第二高K材料层和所述第三金属电极。
或者形成所述第二高K介电层的步骤包括：
步骤1：在露出的所述柱形鳍片的侧壁上和所述第三隔离材料层上沉积第二高K介电材料层209和所述第三金属电极材料层210，以覆盖所述柱形鳍片和所述第三隔离材料层；
步骤2：回蚀刻所述第二高K介电材料层209和所述第三金属电极材料层210，以去除位于所述第三隔离材料层的水平表面上的所述第二高K介电材料层209和所述第三金属电极材料层210；
步骤3：沉积第四隔离材料层，以覆盖所述第三隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层；
步骤4：回蚀刻所述第二高K介电材料层和所述第三金属电极材料层至所述第三高度，以在所述柱形鳍片的侧壁上形成所述第二高K材料层和所述第三金属电极。
其中所述具体地操作工艺可以参照步骤二和三中的步骤，在此不再赘述。
其中，所述第一高K介电层和所述第二高K介电层选用相同的材料。
其中，所述第三高度大于所述第二高度，所述第二高度大于所述第一高度。
需要说明的是，本申请中所述高K材料和低K材料并不局限于某一种，可以根据器件的需要进行选择，在此不再一一列举。
至此，完成了本发明实施例的垂直FinFET器件的制备方法的相关步骤的介绍。所述方法还可以包括形成晶体管的步骤以及其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。
为了解决目前工艺中存在的上述问题，本发明提供了一种垂直FinFET器件及其制备方法，所述方法在制备得到柱形鳍片之后在所述鳍片的不同高度上形成环绕所述鳍片的不同介电层，其中所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。由于所述栅极介电层为高K介电层和低K介电层结合形成夹心结构，可以使所述器件在隧道结上具有较大的电场，所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素，在降低器件尺寸的同时进一步提高所述垂直FinFET器件的良率和性能。
实施例二
下面，结合附图3a-3k对本发明的垂直FinFET器件的制备方法的另外一种实施方式做详细的说明。
首先，执行步骤一，提供半导体衬底301，在所述半导体衬底上形成有柱形鳍片302和覆盖所述柱形鳍片底部的第一隔离材料层303。
具体地，如图3a和3b所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底选用硅。
在半导体衬底上形成多个柱形鳍片，所述多个柱形鳍片包括若干行，每一行包括若干柱形鳍片，以形成柱形鳍片阵列，所述柱形鳍片不同于目前工艺中条形鳍片，其在后续的步骤中可以形成垂直FinFET器件，所述垂直FinFET器件可以进一步降低所述器件的尺寸，并且可以进一步提高器件的性能。
具体地，所述柱形鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成柱形鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成柱形鳍片。
沉积第一隔离材料层303，以覆盖所述柱形鳍片。
具体地，沉积第一隔离材料层，以完全填充柱形鳍片之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
然后回蚀刻所述第一隔离材料层，至所述柱形鳍片的目标高度。具体地，回蚀刻所述第一隔离材料层，以露出部分所述柱形鳍片，进而形成具有特定高度的柱形鳍片，如图3b所示。
执行步骤二，在所述柱形鳍片的侧壁上形成沟道层3021。
具体地，如图3c所示，所述沟道层可以选用SiGe。
在所述柱形鳍片上形成所述SiGe的沟道层的沟道耗尽由所述SiGe外延层限定，使得所述垂直FinFET的沟道耗尽更加均一，由原来的超过50％的不均一性下降至2％的不均一性，因此具有显著的改进，提高了所述垂直FinFET器件的良率和性能。
执行步骤三，在所述第一隔离材料层上和所述沟道层的第一高度上形成环绕所述沟道层的第一高K介电层和第一金属电极。
具体地，形成所述第一高K介电层的步骤包括：
步骤1：在所述柱形鳍片的沟道层上和所述第一隔离材料层上形成第一高K介电材料层304和第一金属电极材料层305；
步骤2：沉积第二隔离材料层306，以覆盖所述第一高K介电材料层和所述第一金属电极材料层；
步骤3：回蚀刻所述第二隔离材料层306、所述第一高K介电材料层和所述金属电极材料层至所述第一高度，以露出所述柱形鳍片并在所述柱形鳍片的沟道层上形成所述第一高K材料层和所述第一金属电极。
具体地，在所述步骤1中，在第一隔离材料层的水平面上形成所述第一高K介电材料层304和第一金属电极材料层305，同时在所述柱形鳍片的沟道层的侧壁上形成环绕所述柱形鳍片的所述第一高K介电材料层304和第一金属电极材料层305，如图3d所示。
在所述步骤2中，沉积第二隔离材料层，以完全覆盖所述柱形鳍片，如图3e所示。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。
在所述步骤3中，回蚀刻所述第二隔离材料层306、所述第一高K介电材料层和所述金属电极材料层至第一高度，例如回蚀刻所述第二隔离材料层306、所述第一高K介电材料层和所述金属电极材料层至所述柱形鳍片的中间部位，但至少位于所述第一隔离材料层的上方，如图3f所述，以在所述柱形鳍片的侧壁上形成栅极介电层的第一部分。
执行步骤四，在所述柱形鳍片的第一高度至第二高度之间形成环绕柱形鳍片的沟道层的低K介电层和第二金属电极。
具体地，形成所述低K介电层的步骤包括：
步骤1：在露出的所述柱形鳍片的侧壁上和所述第二隔离材料层沉积低K介电材料层和第二金属电极材料层，以覆盖所述柱形鳍片和所述第二隔离材料层；
步骤2：回蚀刻所述低K介电材料层和所述第二金属电极材料层，以去除所述第二隔离材料层上方的所述低K介电材料层和所述第二金属电极材料层；
步骤3：沉积第三隔离材料层，以覆盖所述第二隔离材料层、所述低K介电材料层和所述第二金属电极材料层；
步骤4：回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述第二高度，以露出部分所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述低K介电层和所述第二金属电极。
具体地，在所述步骤1中，在第二隔离材料层的水平面上形成所述低K介电材料层307和所述第二金属电极材料层308，同时在所述柱形鳍片的侧壁上形成环绕所述柱形鳍片的所述低K介电材料层307和所述第二金属电极材料层308，如图3g所示。
在所述步骤2中，去除所述第二隔离材料层上方的所述低K介电材料层和所述第二金属电极材料层，保留位于所述柱形侧壁上的所述低K介电材料层和所述第二金属电极材料层。
在所述步骤3中，沉积第三隔离材料层，以完全覆盖所述柱形鳍片。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP，如图3h所示。
在所述步骤4中，回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述第二高度，例如回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述柱形鳍片的中上部位，但至少位于所述第一高K介电层的上方，第一隔离材料层的上方，如图3i。
执行步骤五，在所述柱形鳍片的第二高度至第三高度之间形成环绕柱形鳍片侧壁的第二高K介电层和第三金属电极。
具体地，形成所述第二高K介电层的步骤包括：
步骤1：在露出的所述柱形鳍片的沟道层上和所述第三隔离材料层沉积第二高K介电材料层309和所述第三金属电极材料层310，以覆盖所述柱形鳍片和所述第三隔离材料层；
步骤2：沉积第四隔离材料层，以覆盖所述第二高K介电材料层和所述第三金属电极材料层；
步骤3：回蚀刻所述第四隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层至所述第三高度，以在所述柱形鳍片的侧壁上形成所述第二高K材料层和所述第三金属电极。
或者形成所述第二高K介电层的步骤包括：
步骤1：在露出的所述柱形鳍片的侧壁上和所述第三隔离材料层上沉积第二高K介电材料层309和所述第三金属电极材料层310，以覆盖所述柱形鳍片和所述第三隔离材料层；
步骤2：回蚀刻所述第二高K介电材料层309和所述第三金属电极材料层310，以去除位于所述第三隔离材料层的水平表面上的所述第二高K介电材料层309和所述第三金属电极材料层310；
步骤3：沉积第四隔离材料层，以覆盖所述第三隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层；
步骤4：回蚀刻所述第二高K介电材料层和所述第三金属电极材料层至所述第三高度，以在所述柱形鳍片的侧壁上形成所述第二高K材料层和所述第三金属电极。
其中所述具体地操作工艺可以参照步骤二和三中的步骤，在此不再赘述。
其中，所述第一高K介电层和所述第二高K介电层选用相同的材料。
其中，所述第三高度大于所述第二高度，所述第二高度大于所述第一高度。
需要说明的是，本申请中所述高K材料和低K材料并不局限于某一种，可以根据器件的需要进行选择，在此不再一一列举。
至此，完成了本发明实施例的垂直FinFET器件的制备方法的相关步骤的介绍。所述方法还可以包括形成晶体管的步骤以及其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。
为了解决目前工艺中存在的上述问题，本发明提供了一种垂直FinFET器件及其制备方法，所述方法在制备得到柱形鳍片之后在所述鳍片的不同高度上形成环绕所述鳍片的不同介电层，其中所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。由于所述栅极介电层为高K介电层和低K介电层结合形成夹心结构，可以使所述器件在隧道结上具有较大的电场，所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素，在降低器件尺寸的同时进一步提高所述垂直FinFET器件的良率和性能。
实施例三
本发明还提供了一种垂直FinFET器件，所述垂直FinFET器件包括：
半导体衬底；
柱形鳍片，位于所述半导体衬底上；
金属栅极，环绕设置于所述柱形鳍片的侧壁上；
其中，所述金属栅极包括栅极介电层，所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。
其中，所述金属栅极包括栅极介电层，所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。
可选地，所述第一高K介电层和所述第二高K介电层选用相同的材料。由于所述栅极介电层为高K介电层和低K介电层结合形成夹心结构，可以使所述器件在隧道结上具有较大的电场，所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素。
其中，在所述栅极介电层和所述柱形鳍片之间还形成有沟道层。所述沟道层可以选用SiGe。
在所述柱形鳍片上形成所述SiGe的沟道层的沟道耗尽由所述SiGe外延层限定，使得所述垂直FinFET的沟道耗尽更加均一，由原来的超过50％的不均一性下降至2％的不均一性，因此具有显著的改进，提高了所述垂直FinFET器件的良率和性能。
为了解决目前工艺中存在的上述问题，本发明提供了一种垂直FinFET器件，所述垂直FinFET器件中所述鳍片呈柱形结构，并且所述垂直FinFET器件的金属栅极环绕设置于所述柱形鳍片的侧壁上，其中所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。由于所述栅极介电层为高K介电层和低K介电层结合形成夹心结构，可以使所述器件在隧道结上具有较大的电场，所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素，在降低器件尺寸的同时进一步提高所述垂直FinFET器件的良率和性能。
本发明的垂直FinFET器件，由于采用了上述制造方法，因而同样具有上述优点。
实施例四
本发明的另一个实施例提供一种电子装置，其包括垂直FinFET器件，该垂直FinFET器件为前述实施例三中的垂直FinFET器件，或根据实施例一或二所述的垂直FinFET器件的制备方法所制得的垂直FinFET器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述垂直FinFET器件的中间产品，例如：具有该集成电路的手机主板等。
由于包括的垂直FinFET器件件具有更高的性能，该电子装置同样具有上述优点。
其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
其中所述移动电话手机包括前述的垂直FinFET器件，或根据实施例一所述的垂直FinFET器件的制备方法所制得的垂直FinFET器件，所述垂直FinFET器件包括：半导体衬底；柱形鳍片，位于所述半导体衬底上；金属栅极，环绕设置于所述柱形鳍片的侧壁上；其中，所述金属栅极包括栅极介电层，所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。所述垂直FinFET器件中所述鳍片呈柱形结构，并且所述垂直FinFET器件的金属栅极环绕设置于所述柱形鳍片的侧壁上，其中所述栅极介电层设置于所述柱形鳍片的侧壁上，所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。由于所述栅极介电层为高K介电层和低K介电层结合形成夹心结构，可以使所述器件在隧道结上具有较大的电场，所述垂直FinFET器件基于同质结(homojunction)可以避免界面态、掺杂浮动等不利因素，在降低器件尺寸的同时进一步提高所述垂直FinFET器件的良率和性能。
本发明的电子装置，由于采用了上述垂直FinFET器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种垂直FinFET器件，其特征在于，所述垂直FinFET器件包括：
半导体衬底；
柱形鳍片，位于所述半导体衬底上；
金属栅极，环绕设置于目标高度的所述柱形鳍片的侧壁上；
其中，所述金属栅极包括栅极介电层，在所述柱形鳍片的侧壁上所述栅极介电层由下向上依次为第一高K介电层、低K介电层和第二高K介电层。
2.根据权利要求1所述的垂直FinFET器件，其特征在于，在所述栅极介电层和所述柱形鳍片之间还形成有沟道层。
3.根据权利要求2所述的垂直FinFET器件，其特征在于，所述沟道层包括SiGe层。
4.根据前述任一权利要求所述的垂直FinFET器件，其特征在于，所述第一高K介电层和所述第二高K介电层选用相同的材料。
5.一种垂直FinFET器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有柱形鳍片和覆盖所述柱形鳍片底部的第一隔离材料层；
在所述第一隔离材料层上和所述柱形鳍片的第一高度上形成环绕柱形鳍片侧壁的第一高K介电层和第一金属电极；
在所述第一高K介电层和所述第一金属电极的上方至所述柱形鳍片的第二高度上形成环绕所述柱形鳍片侧壁的低K介电层和第二金属电极；
在所述低K介电层和所述第二金属电极的上方至所述柱形鳍片的第三高度上形成环绕所述柱形鳍片侧壁的第二高K介电层和第三金属电极。
6.根据权利要求5所述的方法，其特征在于，在形成所述第一高K介电层和所述第一金属电极之前还进一步包括在所述柱形鳍片的侧壁上形成沟道层的步骤。
7.根据权利要求6所述的方法，其特征在于，所述沟道层包括SiGe层。
8.根据权利要求5至7之一所述的方法，其特征在于，形成所述第一高K介电层的步骤包括：
在所述柱形鳍片的侧壁上和所述第一隔离材料层上形成第一高K介电材料层和第一金属电极材料层；
沉积第二隔离材料层，以覆盖所述第一高K介电材料层和所述第一金属电极材料层；
回蚀刻所述第二隔离材料层、所述第一高K介电材料层和所述第一金属电极材料层至所述第一高度，以露出部分所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述第一高K材料层和所述第一金属电极。
9.根据权利要求8所述的方法，其特征在于，形成所述低K介电层的步骤包括：
在露出的所述柱形鳍片的侧壁上和所述第二隔离材料层沉积低K介电材料层和第二金属电极材料层，以覆盖所述柱形鳍片和所述第二隔离材料层；
回蚀刻所述低K介电材料层和所述第二金属电极材料层，以去除所述第二隔离材料层上方的所述低K介电材料层和所述第二金属电极材料层；
沉积第三隔离材料层，以覆盖所述第二隔离材料层、所述低K介电材料层和所述第二金属电极材料层；
回蚀刻所述第三隔离材料层、所述低K介电材料层和所述第二金属电极材料层至所述第二高度，以露出部分所述柱形鳍片并在所述柱形鳍片的侧壁上形成所述低K介电层和所述第二金属电极。
10.根据权利要求9所述的方法，其特征在于，形成所述第二高K介电层的步骤包括：
在所述第二高度上方露出的所述柱形鳍片的侧壁上和所述第三隔离材料层上沉积第二高K介电材料层和第三金属电极材料层，以覆盖所述柱形鳍片和所述第三隔离材料层；
回蚀刻所述第二高K介电材料层和所述第三金属电极材料层，以去除所述第三隔离材料层上的所述第二高K介电材料层和所述第三金属电极材料层；
沉积第四隔离材料层，以覆盖所述第三隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层；
回蚀刻所述第四隔离材料层、所述第二高K介电材料层和所述第三金属电极材料层至所述第三高度，以在所述柱形鳍片的侧壁上形成所述第二高K材料层和所述第三金属电极。
11.根据权利要求5所述的方法，其特征在于，所述第一高K介电层和所述第二高K介电层选用相同的材料。
12.一种电子装置，其特征在于，所述电子装置包括权利要求1至4之一所述的垂直FinFET器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610807658.2A CN107799593B (zh) | 2016-09-07 | 2016-09-07 | 一种垂直FinFET器件及其制备方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610807658.2A CN107799593B (zh) | 2016-09-07 | 2016-09-07 | 一种垂直FinFET器件及其制备方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107799593A CN107799593A (zh) | 2018-03-13 |
| CN107799593B true CN107799593B (zh) | 2020-06-05 |
Family
ID=61530850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610807658.2A Active CN107799593B (zh) | 2016-09-07 | 2016-09-07 | 一种垂直FinFET器件及其制备方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107799593B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10964603B2 (en) | 2019-04-15 | 2021-03-30 | International Business Machines Corporation | Hybrid gate stack integration for stacked vertical transport field-effect transistors |
| US11810918B2 (en) | 2020-12-07 | 2023-11-07 | International Business Machines Corporation | Stacked vertical transport field-effect transistor logic gate structures with shared epitaxial layers |
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| CN104637819A (zh) * | 2013-11-13 | 2015-05-20 | 格罗方德半导体公司 | 形成FinFET装置上的替代栅极结构及鳍片的方法以及装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7659157B2 (en) * | 2007-09-25 | 2010-02-09 | International Business Machines Corporation | Dual metal gate finFETs with single or dual high-K gate dielectric |
| US20120018813A1 (en) * | 2010-07-22 | 2012-01-26 | International Business Machines Corporation | BARRIER COAT FOR ELIMINATION OF RESIST RESIDUES ON HIGH k/METAL GATE STACKS |
-
2016
- 2016-09-07 CN CN201610807658.2A patent/CN107799593B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN107799593A (zh) | 2018-03-13 |
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