CN105679826A - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件如下。基板包括NMOS区域和PMOS区域。第一沟槽和第二沟槽设置在NMOS区域中。第一缓冲层设置在第一沟槽和第二沟槽中。应力体设置在第一沟槽和第二沟槽中并设置在第一缓冲层上。第一沟道区设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在PMOS区域中。第二缓冲层设置在第三沟槽中。第二沟道区域设置在第三沟槽中，设置在第二缓冲层上，并具有与基板不同的半导体材料。第二栅电极设置在第二沟道区域上。

Description

半导体器件
技术领域
本发明构思涉及具有缓冲层的半导体器件以及形成该半导体器件的方法。
背景技术
随着晶体管在尺寸上按比例缩小，其导通电流会降低。导通电流的降低会导致晶体管的操作速度降低。
发明内容
根据本发明构思的一示例性实施方式，提供一种半导体器件如下。基板包括NMOS区域和PMOS区域。第一沟槽和第二沟槽设置在NMOS区域中。第一缓冲层设置在第一沟槽和第二沟槽中。应力体(stressor)设置在第一沟槽和第二沟槽中并设置在第一缓冲层上。第一沟道区域设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在PMOS区域中。第二缓冲层设置在第三沟槽中。第二沟道区域设置在第三沟槽中，设置在第二缓冲层上，并具有与基板不同的半导体材料。第二栅电极设置在第二沟道区域上。
根据本发明构思的一示例性实施方式，提供一种半导体器件如下。第一沟槽和第二沟槽设置在基板中。沟道区域设置在第一沟槽和第二沟槽之间并在基板中。栅电极设置在沟道区域上。缓冲层设置在第一沟槽和第二沟槽中。应力体设置在第一沟槽和第二沟槽中并设置在缓冲层上。
根据本发明构思的一示例性实施方式，提供一种半导体器件如下。漏极区域和源极区域设置在基板中。沟槽设置在漏极区域和源极区域之间并设置在基板中。缓冲层设置在沟槽中。沟道区域设置在沟槽中，设置在缓冲层上，并具有与漏极区域和源极区域不同的半导体材料。栅电极设置在沟道区域上。
根据本发明构思的一示例性实施方式，提供一种形成半导体器件的方法如下。在基板中形成第一沟槽和第二沟槽。在第一沟槽和第二沟槽中形成第一缓冲层。在第一缓冲层上形成应力体。在基板中且在第一沟槽和第二沟槽之间形成第一沟道区域。在第一沟道区域上形成第一栅电极。在基板中形成第三沟槽。在第三沟槽中形成第二缓冲层。在第二缓冲层上形成第二沟道区域。第二沟道区域包括与基板不同的半导体材料。在第二沟道区域上形成第二栅电极。
根据本发明构思的一示例性实施方式，提供一种半导体器件如下。第一阱和第二阱设置在基板中。第一阱和第二阱通过器件隔离层彼此隔离。第一沟槽和第二沟槽设置在第一阱中。第一沟道区域设置在第一沟槽和第二沟槽之间并设置在基板中。第一栅电极设置在第一沟道区域上。第三沟槽设置在第二阱中。第二沟道区域设置在第三沟槽中。第二沟道区域由与第二阱不同的半导体材料形成。第二栅电极设置在第二沟道区域上。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些和其它的特征将变得更加明显，附图中：
图1至图12是根据本发明构思的示例性实施方式的半导体器件的截面图；
图13至图40是根据本发明构思的示例性实施方式的形成半导体器件的方法的截面图；以及
图41和图42是根据本发明构思的示例性实施方式的电子设备的系统方框图。
虽然一些截面图的对应平面图和/或透视图可以不被示出，但是这里示出的器件结构的截面图为沿着两个不同的方向(如可在平面图中示出的)和/或在三个不同的方向(如可在透视图中示出的)延伸的多个器件结构提供支持。所述两个不同的方向可以是彼此垂直的或可以不是彼此垂直的。所述三个不同的方向可以包括可垂直于所述两个不同的方向的第三方向。所述多个器件结构可以被集成到同一电子器件中。例如，当在截面图中示出器件结构(例如，存储器单元结构或晶体管结构)时，电子器件可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如将由该电子器件的平面图所示出的。所述多个器件结构可以布置成阵列和/或二维图案。
具体实施方式
下面将参照附图详细描述本发明构思的示例性实施方式。然而，本发明构思可以以不同的形式实施并且不应被解释为限于这里阐明的实施方式。在附图中，为了清晰，层和区域的厚度可以被夸大。还将理解，当一元件被称为“在”另一元件或基板“上”时，它可以直接在所述另一元件或基板上，或者也可以存在居间元件。还将理解，当一元件被称为“联接到”或“连接到”另一元件时，它可以直接联接到或连接到所述另一元件，或者也可以存在居间元件。相同的附图标记可以在整个说明书和附图中指代相同的元件。
图1至图12是根据本发明构思的示例性实施方式的半导体器件的截面图。
参照图1，根据本发明构思的示例性实施方式的半导体器件包括形成在包含NMOS区域和PMOS区域的基板21上的P阱23、N阱24、器件隔离层25、第一间隔物37、第一沟槽39T1、第二沟槽39T2、第三沟槽39T3、第一沟道区域27、第一缓冲层46、应力体47、欧姆接触层49、第二缓冲层57、第二沟道区域58、第一栅电介质层62、第一栅电极64、第一栅覆盖图案66、第二间隔物68、漏极区域69D、源极区域69S、第二栅电介质层74、第二栅电极77和第二栅覆盖图案78。第一缓冲层46包括第一下缓冲层43和第一上缓冲层45。第二缓冲层57包括第二下缓冲层54和第二上缓冲层56。
P阱23、第一间隔物37、第一沟槽39T1、第二沟槽39T2、第一沟道区域27、第一缓冲层46、应力体47、欧姆接触层49、第二栅电介质层74、第二栅电极77和第二栅覆盖图案78形成在NMOS区域中。N阱24、第三沟槽39T3、第二缓冲层57、第二沟道区域58、第一栅电介质层62、第一栅电极64、第一栅覆盖图案66、第二间隔物68、漏极区域69D和源极区域69S形成在PMOS区域中。
基板21可以包括Si、Ge、绝缘体上硅(SOI)、蓝宝石、玻璃、AlN、SiC、GaAs、InAs、石墨烯、CNT(碳纳米管)、塑料或其组合。例如，基板21可以是包含P型杂质的单晶硅晶片。第一沟道区域27设置在第一沟槽39T1和第二沟槽39T2之间。第一沟道区域27可以包括包含P型杂质的单晶硅。第一沟槽39T1的下部分和第二沟槽39T2的下部分是V形的。第一沟槽39T1的侧壁和第二沟槽39T2的侧壁是C形的。例如，左侧壁是“<”形的，右侧壁是“>”形的。
应力体47可以在第一沟槽39T1和第二沟槽39T2中形成在第一缓冲层46上。第一缓冲层46围绕应力体47的底部和侧表面。应力体47可以由具有与第一沟道区域27不同的晶格常数的材料形成。应力体47可以包括具有比第一沟道区域27小的晶格常数的材料。例如，应力体47可以包括GaN。应力体47的上端与第一沟道区域27的上端基本上共平面。
第一缓冲层46形成在第一沟槽39T1和第二沟槽39T2中。第一缓冲层46的底部是V形的。第一缓冲层46的侧壁是C形的(例如，“<”形或“>”形)。第一缓冲层46可以包括AlxGa1-xN(0<X≤1)渐变结构，其中Al的含量或掺杂变化使得第一缓冲层46的Al含量可以靠近应力体47或朝向应力体47向上地降低。第一缓冲层46的Al含量或掺杂可以靠近第一沟槽39T1和第二沟槽39T2的底部而增加。
第一下缓冲层43与第一沟槽39T1和第二沟槽39T2的内壁直接接触。第一下缓冲层43还与第一沟道区域27直接接触。第一下缓冲层43的底部是V形的。第一下缓冲层43的侧壁是C形的(例如，“<”形或“>”形)。第一下缓冲层43插设在应力体47和第一沟道区域27之间。第一下缓冲层43与应力体47的侧表面直接接触。例如，第一下缓冲层43可以包括AlN。
第一上缓冲层45在第一沟槽39T1和第二沟槽39T2中形成在第一下缓冲层43上。第一上缓冲层45与应力体47的底部直接接触。第一上缓冲层45可以由AlxGa1-xN(0<X≤1)渐变结构形成。第一上缓冲层45中的Al含量可以靠近应力体47降低。第一上缓冲层45中的Al含量可以靠近第一沟槽39T1和第二沟槽39T2的底部而增加。
例如，第一上缓冲层45可以包括顺序层叠的第一层至第六层。第一上缓冲层45的第一层可以是AlxGa1-xN(0.7≤X<1)层。第一上缓冲层45的第二层可以是AlxGa1-xN(0.5≤X<0.7)层并且形成在第一层上。第一上缓冲层45的第三层可以是AlxGa1-xN(0.3≤X<0.5)层并且形成在第二层上。第一上缓冲层45的第四层可以是AlxGa1-xN(0.1≤X<0.3)层并且形成在第三层上。第一上缓冲层45的第五层可以是AlxGa1-xN(0.05≤x<0.1)层并且形成在第四层上。第一上缓冲层45的第六层可以是AlxGa1-xN(0<x<0.05)层并且形成在第五层上。
欧姆接触层49形成在应力体47上。欧姆接触层49的上端被抬起到比第一沟道区域27的上端高的水平面。欧姆接触层49可以包括InGaN、金属硅化物或其组合。第二栅电介质层74、第二栅电极77和第二栅覆盖图案78形成在第一沟道区域27上。第一间隔物37形成在第二栅电极77的侧表面和第二栅覆盖图案78的侧表面上。应力体47可以用作源极/漏极。
第三沟槽39T3的底部是V形的。第三沟槽39T3的侧壁是C形的(例如，“<”形或“>”形)。第二沟道区域58形成在第三沟槽39T3中的第二缓冲层57上。第二缓冲层57围绕第二沟道区域58的底部和侧表面。第二沟道区域58可以包括与N阱24不同的半导体材料。第二沟道区域58可以包括具有与硅相比更高的空穴迁移率的半导体材料。例如，N阱24可以包括包含N型杂质的单晶硅，第二沟道区域58可以包括包含N型杂质的Ge层。
第二缓冲层57形成在第三沟槽39T3中。第二缓冲层57的底部是V形的。第二缓冲层57的侧壁是C形的(例如，“<”形或“>”形)。第二缓冲层57可以包括SiyGe1-y(0<y≤1)渐变结构。第二缓冲层57中的Ge含量可以变化，使得第二缓冲层57的Ge含量可以靠近第二沟道区域58增加。第二缓冲层57中的Ge含量可以靠近第三沟槽39T3的底部降低。
第二下缓冲层54与第三沟槽39T3的内壁直接接触。第二下缓冲层54与N阱24、漏极区域69D和源极区域69S直接接触。第二下缓冲层54的底部是V形的。第二下缓冲层54的侧表面是C形的(例如，“<”形或“>”形)。第二下缓冲层54插设在第二沟道区域58和漏极区域69D之间、第二沟道区域58和源极区域69S之间、第二沟道区域58和N阱24之间、以及第二上缓冲层56和N阱24之间。第二下缓冲层54与第二沟道区域58的侧表面直接接触。例如，第二下缓冲层54可以包括可外延生长的Si层。
第二上缓冲层56在第三沟槽39T3中形成在第二下缓冲层54上。第二上缓冲层56与第二沟道区域58直接接触。第二上缓冲层56可以包括SiyGe1-y(0<y≤1)渐变结构。第二上缓冲层56中的Ge含量或掺杂可以变化，使得第二上缓冲层56中的Ge含量或掺杂可以靠近第二沟道区域58增加或朝向第二沟道区域58向上地增加。第二上缓冲层56中的Ge含量可以靠近第三沟槽39T3的底部降低或朝向第三沟槽39T3向下地降低。
例如，第二上缓冲层56可以包括顺序层叠的第一层至第六层。第二上缓冲层56的第一层可以是SiyGe1-y((0.7≤y≤1)层。第二上缓冲层56的第二层可以是SiyGe1-y(0.5≤y<0.7)层并且形成在第一层上。第二上缓冲层56的第三层可以是SiyGe1-y(0.3≤y<0.5)层并且形成在第二层上。第二上缓冲层56的第四层可以是SiyGe1-y(0.1≤y<0.3)层并且形成在第三层上。第二上缓冲层56的第五层可以是SiyGe1-y(0.05≤y<0.1)层并且形成在第四层上。第二上缓冲层56的第六层可以是SiyGe1-y(0<y<0.05)层并且形成在第五层上。
第一栅电介质层62、第一栅电极64和第一栅覆盖图案66形成在第二沟道区域58上。第一栅电极64的中心与第二沟道区域58的中心竖直地对准。第二间隔物68形成在第一栅电极64的侧表面和第一栅覆盖图案66的侧表面上。漏极区域69D和源极区域69S邻近于第一栅电极64形成在N阱24中。
根据本发明构思的示例性实施方式，由于应力体47的构造，可以在第一沟道区域27中引起张应力。由应力体47产生的张应力可以提高第一沟道区域27的电子迁移率。第一缓冲层46可以用于防止由于应力体47和P阱23之间的晶格常数差异而产生缺陷。第一缓冲层46可以用于防止在应力体47中产生裂纹。第一沟槽39T1和第二沟槽39T2的V形状可以用于释放应力。由于第二沟道区域58的构造，可以提高空穴迁移率。第二缓冲层57可以用于防止在第二沟道区域58中产生晶体生长缺陷。
参照图2，P阱23、N阱24、器件隔离层25、第一间隔物37、第一沟槽39T1、第二沟槽39T2、第三沟槽39T3、第一沟道区域27、第一缓冲层46、应力体47、欧姆接触层49、第二缓冲层57、第二沟道区域58、第一栅电介质层62、第一栅电极64、第一栅覆盖图案66、第二间隔物68、漏极区域69D、源极区域69S、第二下栅电介质层73、第二上栅电介质层74、第二栅电极77、第二栅覆盖图案78、下绝缘层71、上绝缘层81和接触插塞83形成在包括NMOS区域和PMOS区域的基板21上。第一缓冲层46包括第一下缓冲层43和第一上缓冲层45。第二缓冲层57包括第二下缓冲层54和第二上缓冲层56。第二栅电极77包括下栅电极75和上栅电极76。第二栅电极77可以被称为置换栅电极。
参照图3，P阱23、器件隔离层25、第一间隔物37、第一沟槽39T1、第二沟槽39T2、第一沟道区域27、第一缓冲层46、应力体47、欧姆接触层49、第二下栅电介质层73、第二上栅电介质层74、第二栅电极77、第二栅覆盖图案78、下绝缘层71、上绝缘层81和接触插塞83形成在包括NMOS区域的基板21上。第一缓冲层46包括第一下缓冲层43和第一上缓冲层45。第二栅电极77包括下栅电极75和上栅电极76。应力体47的上端和第一沟道区域27的上端基本上共平面。应力体47和第一上缓冲层45之间的界面由水平面形成。
图4的半导体器件基本上类似于图3的半导体器件，除了图4的半导体器件包括应力体47和第一上缓冲层45之间的V形界面之外。
图5的半导体器件基本上类似于图3的半导体器件，除了图5的半导体器件包括应力体47和第一上缓冲层45之间的U形界面之外。本发明构思不限于此。例如，应力体47和第一上缓冲层45之间的界面可以具有凹入的形状或凸起的形状。
图6的半导体器件基本上类似于图4的半导体器件，除了图6的应力体47的上端被抬起到比第一沟道区域27的上端高的水平面之外。
图7的半导体器件基本上类似于图4的半导体器件，除了图7的应力体47的上端形成在比第一沟道区域27的上端低的水平面处之外。
参照图8，N阱24、器件隔离层25、第三沟槽39T3、第二缓冲层57、第二沟道区域58、第一栅电介质层62、第一栅电极64、第一栅覆盖图案66、第二间隔物68、漏极区域69D、源极区域69S、下绝缘层71、上绝缘层81和接触插塞83形成在包括PMOS区域的基板21上。第二缓冲层57包括第二下缓冲层54和第二上缓冲层56。第二沟道区域58的上端与漏极区域69D的上端和源极区域69S的上端基本上共平面。
图9的半导体器件基本上类似于图8的半导体器件，除了图9的第二沟道区域58和第二上缓冲层56之间的界面是V形的之外。
图10的半导体器件基本上类似于图8的半导体器件，除了图10的第二沟道区域58和第二上缓冲层56之间的界面是U形的之外。本发明构思不限于此。例如，第二沟道区域58和第二上缓冲层56之间的界面可以具有凹入的形状或凸起的形状。
图11的半导体器件基本上类似于图9的半导体器件，除了图11的第二沟道区域58的上端被抬起到比漏极区域69D的上端和源极区域69S的上端高的水平面之外。
图12的半导体器件基本上类似于图9的半导体器件，除了第二沟道区域58的上端形成在比漏极区域69D的上端和源极区域69S的上端低的水平面处之外。
图13至图16是根据本发明构思的示例性实施方式的形成半导体器件的方法的截面图。
参照图13，P阱23、N阱24和器件隔离层25形成在包括NMOS区域和PMOS区域的基板21上。在一些示例性实施方式中，可以省略P阱23。
参照图14，形成多个沟槽39T1、39T2和39T3。该多个沟槽39T1、39T2和39T3包括第一沟槽39T1、第二沟槽39T2和第三沟槽39T3。第一沟槽39T1和第二沟槽39T2形成在P阱23中。第一沟道区域27设置在第一沟槽39T1和第二沟槽39T2之间。第三沟槽39T3形成在N阱24中。
参照图15，第一下缓冲层43形成在第一沟槽39T1和第二沟槽39T2中。第一上缓冲层45形成在第一下缓冲层43上。第一下缓冲层43和第一上缓冲层45构成第一缓冲层46。应力体47形成在第一缓冲层46上。欧姆接触层49形成在应力体47上。
参照图16，第二下缓冲层54形成在第三沟槽39T3中。第二上缓冲层56形成在第二下缓冲层54上。第二下缓冲层54和第二上缓冲层56构成第二缓冲层57。第二沟道区域58形成在第二缓冲层57上。
返回参照图1，第二栅电介质层74、第二栅电极77和第二栅覆盖图案78形成在图16的第一沟道区域27上。第一间隔物37形成在第二栅电极77的侧表面和第二栅覆盖图案78的侧表面上。
第一栅电介质层62、第一栅电极64和第一栅覆盖图案66形成在图16的第二沟道区域58上。第一栅电极64的中心与第二沟道区域58的中心竖直地对准。第二间隔物68形成在第一栅电极64的侧表面和第一栅覆盖图案66的侧表面上。漏极区域69D和源极区域69S邻近于第一栅电极64形成在N阱24中。
图17至图40是用于示出根据本发明构思的示例性实施方式的形成半导体器件的方法的截面图。
参照图17，P阱23、N阱24和器件隔离层25形成在包括NMOS区域和PMOS区域的基板21上。
基板21可以是包含P型杂质的单晶硅晶片。P阱23可以包括包含P型杂质的单晶硅。N阱24可以包括包含N型杂质的单晶硅。器件隔离层25可以利用浅沟槽隔离(STI)方法形成。器件隔离层25可以包括绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物或其组合。在另一些示例性实施方式中，可以省略P阱23。
参照图18，垫(pad)层31、第一掩模图案33、第二掩模图案35和第一间隔物37形成在基板21上。
垫层31可以包括绝缘材料诸如硅氧化物。第一掩模图案33可以包括具有相对于基板21的蚀刻选择性的材料。第二掩模图案35形成在第一掩模图案33上。第二掩模图案35可以包括具有相对于第一掩模图案33和基板21的蚀刻选择性的材料。例如，第一掩模图案33可以包括多晶硅，第二掩模图案35可以包括硅氮化物。形成第一掩模图案33和第二掩模图案35的工艺可以包括薄膜形成工艺和图案化工艺。第一间隔物37可以覆盖第一掩模图案33的侧表面和第二掩模图案35的侧表面。形成第一间隔物37的工艺可以包括薄膜形成工艺和各向异性蚀刻工艺。第一间隔物37可以包括硅氮化物、硅氧化物、硅氮氧化物或其组合。例如，第一间隔物37可以包括硅氮化物。
参照图19，通过使用第一掩模图案33、第二掩模图案35和第一间隔物37作为蚀刻掩模部分地去除P阱23和N阱24，形成多个沟槽39T1、39T2和39T3。所述多个沟槽39T1、39T2和39T3包括第一沟槽39T1、第二沟槽39T2和第三沟槽39T3。第一沟槽39T1和第二沟槽39T2形成在P阱23中。第一沟道区域27设置在第一沟槽39T1和第二沟槽39T2之间。第三沟槽39T3形成在N阱24中。
形成所述多个沟槽39T1、39T2和39T3的工艺可以包括各向异性蚀刻工艺、各向同性蚀刻工艺、定向蚀刻工艺或其组合。所述多个沟槽39T1、39T2和39T3的下部分是V形的。所述多个沟槽39T1、39T2和39T3的侧壁是C形的(例如，“<”形或“>”形)。第一沟道区域27形成在P阱23中。第一沟道区域27可以包括包含P型杂质的单晶硅。所述多个沟槽39T1、39T2和39T3的底部形成在比器件隔离层25的下端高的水平面处。
在另一些示例性实施方式中，所述多个沟槽39T1、39T2和39T3的每个可以是U形的。
参照图20，形成覆盖PMOS区域且暴露NMOS区域的第三掩模图案42。第一下缓冲层43形成在第一沟槽39T1和第二沟槽39T2中。
第一下缓冲层43形成在第一沟槽39T1的内壁和第二沟槽39T2的内壁上。第一下缓冲层43可以包括晶体生长材料。第一下缓冲层43可以包括与第一沟道区域27不同的材料。例如，第一下缓冲层43可以包括AlN。
参照图21，第一上缓冲层45在第一沟槽39T1和第二沟槽39T2中形成在第一下缓冲层43上。第一下缓冲层43和第一上缓冲层45构成第一缓冲层46。
第一上缓冲层45可以包括晶体生长材料。第一上缓冲层45可以选择性地形成在第一下缓冲层43上。第一上缓冲层45可以包括与第一沟道区域27不同的材料。第一上缓冲层45可以包括AlxGa1-xN(0<X≤1)渐变结构。第一上缓冲层45中的Al含量可以靠近第一沟槽39T1和第二沟槽39T2的底部而增加。第一上缓冲层45的上表面可以是平坦的。
例如，第一上缓冲层45可以包括顺序层叠的第一层至第六层。第一上缓冲层45的第一层可以是AlxGa1-xN(0.7≤x≤1)层。第一上缓冲层45的第二层可以是AlxGa1-xN(0.5≤X<0.7)层并且形成在第一层上。第一上缓冲层45的第三层可以是AlxGa1-xN(0.3≤X<0.5)层并且形成在第二层上。第一上缓冲层45的第四层可以是AlxGa1-xN(0.1≤X<0.3)层并且形成在第三层上。第一上缓冲层45的第五层可以是AlxGa1-xN(0.05≤x<0.1)层并且形成在第四层上。第一上缓冲层45的第六层可以是AlxGa1-xN(0<x<0.05)层并且形成在第五层上。
参照图22，示出第一上缓冲层45的可选结构。在图22中，第一上缓冲层45的上表面是V形的。工艺条件可以被控制为使得第一上缓冲层45的上表面是V形的。
参照图23，示出第一上缓冲层45的可选结构。在图23中，第一上缓冲层45的上表面是U形的。工艺条件可以被控制为使得第一上缓冲层45的上表面是U形的。本发明构思不限于此，第一上缓冲层45的上表面可以具有凹入的形状或凸起的形状。
参照图24，应力体47可以在图21的第一沟槽39T1和第二沟槽39T2中形成在第一缓冲层46上。本发明构思不限于此，应力体47可以形成在图22至图23的第一缓冲层46上。
应力体47可以包括晶体生长材料。应力体47可以包括与第一沟道区域27不同的晶格常数的材料。应力体47可以包括具有比第一沟道区域27小的晶格常数的材料。例如，应力体47可以包括GaN。应力体47完全填充第一沟槽39T1和第二沟槽39T2。应力体47的上端与第一沟道区域27的上端基本上共平面。
可选地，图25的应力体形成为使得应力体47完全填充第一沟槽39T1并且应力体47的上端被抬起到比第一沟道区域27的上端高的水平面。
可选地，图26的应力体形成为使得应力体47的上端低于第一沟道区域27的上端。
参照图27，欧姆接触层49形成在图24的应力体47上。本发明构思不限于此，欧姆接触层49可以形成在图25和图26的应力体47上。欧姆接触层49的上端高于第一沟道区域27的上端。欧姆接触层49可以包括InGaN、金属硅化物、Si或其组合。欧姆接触层49与第一间隔物37的侧表面接触。
参照图28，去除第三掩模图案42，并形成覆盖NMOS区域且暴露PMOS区域的第四掩模图案51。第二下缓冲层54形成在第三沟槽39T3中。
第二下缓冲层54沿着第三沟槽39T3的内壁形成。第二下缓冲层54可以包括晶体生长材料。第二下缓冲层54可以包括与N阱24相同的材料。例如，第二下缓冲层54可以包括晶体生长的Si层。第二下缓冲层54的底部是V形的。第二下缓冲层54的侧表面是C形的(例如，“<”形或“>”形)。
参照图29，第二上缓冲层56在第三沟槽39T3中形成在第二下缓冲层54上。第二下缓冲层54和第二上缓冲层56构成第二缓冲层57。
第二上缓冲层56可以包括晶体生长材料。第二上缓冲层56可以选择性地形成在第二下缓冲层54上。第二上缓冲层56可以包括与N阱24不同的材料。第二上缓冲层56可以包括SiyGe1-y(0<y≤1)渐变结构。第二上缓冲层56中的Ge含量可以靠近第三沟槽39T3的底部降低。
例如，第二上缓冲层56可以包括顺序层叠的第一层至第六层。第二上缓冲层56的第一层可以是SiyGe1-y(0.7≤y<1)层。第二上缓冲层56的第二层可以是SiyGe1-y(0.5≤y<0.7)层并且形成在第一层上。第二上缓冲层56的第三层可以是SiyGe1-y(0.3≤y<0.5)层并且形成在第二层上。第二上缓冲层56的第四层可以是SiyGe1-y(0.1≤y<0.3)层并且形成在第三层上。第二上缓冲层56的第五层可以是SiyGe1-y(0.05≤y<0.1)层并且形成在第四层上。第二上缓冲层56的第六层可以是SiyGe1-y(0<y<0.05)层并且形成在第五层上。
可选地，图30的第二上缓冲层56的形成可以被控制为使得第二上缓冲层56的上表面可以是V形的。
可选地，图31的第二上缓冲层56的形成可以被控制为使得第二上缓冲层56的上表面是U形的。本发明构思不限于此，第二上缓冲层56的上表面可以具有凹入的形状或凸起的形状。
参照图32，第二沟道区域58在图29的第三沟槽39T3中形成在第二缓冲层57上。第二沟道区域58可以包括与N阱24不同的半导体材料。第二沟道区域58可以包括晶体生长材料。第二沟道区域58可以包括具有与硅相比更高的空穴迁移率的材料。例如，第二沟道区域58可以包括包含N型杂质的Ge层。第二沟道区域58可以完全填充第三沟槽39T3。第二沟道区域58的上端与N阱24的上端共平面。
可选地，图33的第二沟道区域58形成为使得第二沟道区域58的上端被抬起到比N阱24的上端高的水平面。
可选地，图34的第二沟道区域58形成为使得第二沟道区域58的上端低于N阱24的上端。
参照图35，设置在图32的PMOS区域上的垫层31、第一掩模图案33、第二掩模图案35和第一间隔物37被去除。N阱24和第二沟道区域58被暴露。
参照图36，第一栅电介质层62、第一栅电极64、第一栅覆盖图案66和第二间隔物68形成在第二沟道区域58上。漏极区域69D和源极区域69S形成在N阱24中。
第一栅电介质层62可以包括硅氮化物、硅氧化物、硅氮氧化物、高k电介质或其组合。第一栅电极64可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。第一栅覆盖图案66可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。第二间隔物68可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。漏极区域69D和源极区域69S可以通过将P型杂质注入到N阱24中而形成。
参照图37，去除第四掩模图案51，并形成覆盖基板21的下绝缘层71。下绝缘层71可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。
参照图38，下绝缘层71被平坦化以暴露第一掩模图案33。第二掩模图案35被去除。
参照图39，第一掩模图案33和垫层31被去除以形成栅极沟槽72T。第一沟道区域27通过栅极沟槽72T暴露。
参照图40，第二下栅电介质层73、第二上栅电介质层74、第二栅电极77和第二栅覆盖图案78形成在栅极沟槽72T中。第二栅电极77包括下栅电极75和上栅电极76。
第二下栅电介质层73可以包括硅氧化物。第二下栅电介质层73可以被称为界面氧化物或化学氧化物。第二下栅电介质层73可以通过H2O2和Si的化学反应而形成。第二下栅电介质层73可以形成在第一沟道区域27上。第二下栅电介质层73与第一沟道区域27接触。第二上栅电介质层74围绕第二栅电极77的侧表面和底部。第二上栅电介质层74插置在第二下栅电介质层73和第二栅电极77之间。第二上栅电介质层74可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质或其组合。
下栅电极75围绕上栅电极76的侧表面和底部。下栅电极75可以包括导电层以调整功函数。上栅电极76可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。第二栅电极77可以被称为置换栅电极。第二栅覆盖图案78可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，第二栅覆盖图案78可以包括硅氮化物。
返回参照图2，上绝缘层81形成在图40的下绝缘层71上。形成穿过上绝缘层81和下绝缘层71的接触插塞83。上绝缘层81可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。接触插塞83可以包括金属层、金属氮化物层、金属氧化物层、金属硅化物层、多晶硅层或其组合。
图41和图42是根据本发明构思的示例性实施方式的电子系统的系统方框图。
参照图41，根据示例性实施方式的半导体器件可以应用于电子系统2100。电子系统2100包括主体2110、微处理器2120、电力单元2130、功能单元2140和显示器控制器2150。主体2110可以是由印刷电路板(PCB)形成的主板。微处理器2120、电力单元2130、功能单元2140和显示器控制器2150可以安装在主体2110上。显示器2160可以设置在主体2110内部或外部。例如，显示器2160设置在主体2110的表面上并显示由显示器控制器2150处理的图像。
电力单元2130可以从外部电池等接收恒定电压，将该电压划分成所需要电压的不同电平，并将那些电压供应到微处理器2120、功能单元2140和显示器控制器2150等。微处理器2120可以从电力单元2130接收电压以控制功能单元2140和显示器2160。功能单元2140可以执行电子系统2100的各种功能。例如，当电子系统2100是智能手机时，功能单元2140可以具有通过拨号或与外部装置2170通信而执行移动电话的功能诸如输出图像到显示器2160或输出声音到扬声器的数个部件。当安装了照相机时，功能单元2140可以用作照相机图像处理器。
如果电子系统2100连接到存储卡等以增大其容量，则功能单元2140可以用作存储卡控制器。功能单元2140可以通过有线或无线通信单元2180而与外部装置2170交换信号。此外，当电子系统2100需要通用串行总线(USB)等从而扩展功能性时，功能单元2140可以用作接口控制器。此外，功能单元2140可以包括大容量存储装置。
根据示例性实施方式的半导体器件可以应用于功能单元2140或微处理器2120。例如，微处理器2120可以包括图1至图40的第一缓冲层46和第二缓冲层57。
参照图42，电子系统2400可以包括根据本发明构思的示例性实施方式的半导体器件。电子系统2400可以被包括在移动装置或计算机中。例如，电子系统2400包括存储器系统2412、微处理器2414、随机存取存储器(RAM)2416、总线2420和用户接口2418。微处理器2414、存储器系统2412和用户接口2418可以经由总线2420彼此连接。用户接口2418可以用于输入数据到电子系统2400或从电子系统2400输出数据。微处理器2414可以编程并控制电子系统2400。RAM2416可以用作微处理器2414的运行存储器。微处理器2414、RAM2416和/或其它部件可以被组装在单个封装中。存储器系统2412可以存储用于操作微处理器2414的代码、由微处理器2414处理的数据、或者外部输入数据。存储器系统2412可以包括控制器和存储器件。
根据本发明构思的示例性实施方式的半导体器件可以应用于微处理器2414、RAM2416和存储器系统2412。
根据本发明构思的示例性实施方式，应力体可以形成在NMOS区域中的第一缓冲层上。应力体可以施加张应力到第一沟道区域，从而可以提高电子迁移率。第一缓冲层可以用于防止在应力体中产生裂纹。第二沟道区域可以形成在PMOS区域中的第二缓冲层上。第二沟道区域可以受到压应力，从而可以提高空穴迁移率。第二缓冲层可以用于防止在第二沟道区域中产生晶体生长缺陷。根据示例性实施方式，半导体器件可以由于电子和/或空穴载流子的增大的迁移率而快速操作。
尽管已经参照本发明的示例性实施方式示出并描述了本发明，但是对于本领域的普通技术人员将是显然的，可以其中进行形式和细节上的各种改变而没有脱离本发明的精神和范围，本发明的范围由权利要求书所限定。例如，本发明构思可以扩展地应用到finFET(场效应晶体管)、纳米线晶体管或三维晶体管。

Claims (25)

1.一种半导体器件件，包括：
基板，包括NMOS区域和PMOS区域；
第一沟槽和第二沟槽，设置在所述NMOS区域中；
第一缓冲层，设置在所述第一沟槽和所述第二沟槽中；
应力体，设置在所述第一沟槽和所述第二沟槽中并设置在所述第一缓冲层上；
第一沟道区域，设置在所述第一沟槽和所述第二沟槽之间并设置在所述基板中；
第一栅电极，设置在所述第一沟道区域上；
第三沟槽，设置在所述PMOS区域中；
第二缓冲层，设置在所述第三沟槽中；
第二沟道区域，设置在所述第三沟槽中，设置在所述第二缓冲层上，并具有与所述基板不同的半导体材料；以及
第二栅电极，设置在所述第二沟道区域上。
2.根据权利要求1所述的半导体器件，其中所述应力体包括具有比所述第一沟道区域小的晶格常数的材料。
3.根据权利要求2所述的半导体器件，其中所述第一沟道区域包括Si并且所述应力体包括GaN。
4.根据权利要求2所述的半导体器件，其中所述第一缓冲层包括AlxGa1-xN(0<x≤1)渐变结构，其中Al含量朝向所述应力体向上地减少。
5.根据权利要求4所述的半导体器件，其中所述第一缓冲层包括：
第一下缓冲层；和
第一上缓冲层，设置在所述第一下缓冲层上，
其中所述第一下缓冲层包括AlN。
6.根据权利要求5所述的半导体器件，其中所述应力体和所述第一上缓冲层之间的界面是水平的、凹入的或凸起的。
7.根据权利要求1所述的半导体器件，其中所述应力体的上表面高于或低于所述第一沟道区域的上表面，或者与所述第一沟道区域的上表面共平面。
8.根据权利要求1所述的半导体器件，还包括设置在所述应力体上的欧姆接触层。
9.根据权利要求8所述的半导体器件，其中所述欧姆接触层包括InGaN或金属硅化物。
10.根据权利要求1所述的半导体器件，其中所述第一沟槽、所述第二沟槽和所述第三沟槽的下部分是V形的。
11.根据权利要求1所述的半导体器件，其中所述第一沟槽、所述第二沟槽和所述第三沟槽的侧壁是C形的。
12.根据权利要求1所述的半导体器件，其中所述基板包括Si并且所述第二沟道区域包括Ge。
13.根据权利要求1所述的半导体器件，其中所述第二缓冲层包括SiyGe1-y(0<y≤1)渐变结构，其中Ge含量朝向所述第二沟道区域向上地增加。
14.根据权利要求13所述的半导体器件，其中所述第二缓冲层包括：
第二下缓冲层；和
第二上缓冲层，设置在所述第二下缓冲层上，
其中所述第二下缓冲层包括外延Si层并且所述第二下缓冲层插置在所述第二上缓冲层与所述第三沟槽的侧壁之间。
15.根据权利要求14所述的半导体器件，其中所述第二沟道区域和所述第二上缓冲层之间的界面是水平的、凹入的或凸起的。
16.一种半导体器件，包括：
第一沟槽和第二沟槽，设置在基板中；
沟道区域，设置在所述第一沟槽和所述第二沟槽之间并在所述基板中；
栅电极，设置在所述沟道区域上；
缓冲层，设置在所述第一沟槽和所述第二沟槽中；以及
应力体，设置在所述第一沟槽和所述第二沟槽中并设置在所述缓冲层上。
17.根据权利要求16所述的半导体器件，其中所述应力体包括具有比所述沟道区域小的晶格常数的材料。
18.根据权利要求16所述的半导体器件，其中所述缓冲层包括与所述沟道区域和所述应力体不同的元素，并且
所述缓冲层的所述不同的元素的含量靠近所述应力体减小。
19.根据权利要求18所述的半导体器件，其中所述不同的元素包括铝(Al)。
20.一种半导体器件，包括：
漏极区域和源极区域，设置在基板中；
沟槽，设置在所述漏极区域和所述源极区域之间并设置在所述基板中；
缓冲层，设置在所述沟槽中；
沟道区域，设置在所述沟槽中，设置在所述缓冲层上，并具有与所述漏极区域和所述源极区域不同的半导体材料；以及
栅电极，设置在所述沟道区域上。
21.根据权利要求20所述的半导体器件，其中所述漏极区域和所述源极区域包括Si层，并且所述沟道区域包括Ge。
22.根据权利要求20所述的半导体器件，其中所述缓冲层包括SiyGe1-y(0<y≤1)渐变结构，其中Ge含量朝向所述第二沟道区域向上地增加。
23.一种半导体器件，包括：
第一阱和第二阱，设置在基板中，其中所述第一阱和所述第二阱通过器件隔离层彼此隔离；
第一沟槽和第二沟槽，设置在所述第一阱中；
第一沟道区域，设置在所述第一沟槽和所述第二沟槽之间并设置在所述基板中；
第一栅电极，设置在所述第一沟道区域上；
第三沟槽，设置在所述第二阱中；
第二沟道区域，设置在所述第三沟槽中，其中所述第二沟道区域由与所述第二阱不同的半导体材料形成；以及
第二栅电极，设置在所述第二沟道区域上。
24.根据权利要求23所述的半导体器件，其中所述第一阱用P型杂质掺杂，所述第二阱用N型杂质掺杂。
25.根据权利要求23所述的半导体器件，还包括：
第一缓冲层，设置在所述第一沟槽和所述第二沟槽中；
应力体，设置在所述第一沟槽和所述第二沟槽中并设置在所述第一缓冲层上；以及
第二缓冲层，设置在所述第三沟槽中并在所述第二沟道区域下面，
其中所述第一缓冲层包括AlxGa1-xN(0<X≤1)，并且所述第一缓冲层的Al含量朝向所述应力体向上地减小，并且
其中所述第二缓冲层包括SiyGe1-y(0<y≤1)，并且所述第二缓冲层的Ge含量朝向所述第二沟道区域向上地增加。
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