JPH11111729A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH11111729A JPH11111729A JP26521197A JP26521197A JPH11111729A JP H11111729 A JPH11111729 A JP H11111729A JP 26521197 A JP26521197 A JP 26521197A JP 26521197 A JP26521197 A JP 26521197A JP H11111729 A JPH11111729 A JP H11111729A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- buffer layer
- silicon substrate
- groove
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 化合物半導体膜中のミスフィット転位の増加
すると共に、デバイス内の段差が大きくなるという問題
があった。 【解決手段】 シリコン基板１の一主面上にＶ溝Ｇを設
けて、このＶ溝Ｇ内から前記シリコン基板１の一主面上
にかけてバッファ層２を設け、このＶ溝Ｇ内の前記バッ
ファ層２上に能動層３とゲート電極５を設け、この能動
層３上の前記ゲート電極５両側にコンタクト層４を設
け、このコンタクト層４上から前記シリコン基板１の一
主面上にかけてソース・ドレイン電極６を設けた。
すると共に、デバイス内の段差が大きくなるという問題
があった。 【解決手段】 シリコン基板１の一主面上にＶ溝Ｇを設
けて、このＶ溝Ｇ内から前記シリコン基板１の一主面上
にかけてバッファ層２を設け、このＶ溝Ｇ内の前記バッ
ファ層２上に能動層３とゲート電極５を設け、この能動
層３上の前記ゲート電極５両側にコンタクト層４を設
け、このコンタクト層４上から前記シリコン基板１の一
主面上にかけてソース・ドレイン電極６を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、特にマイクロ波帯やミリ波帯で使用される電
界効果トランジスタに関する。
タに関し、特にマイクロ波帯やミリ波帯で使用される電
界効果トランジスタに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】近年
急激に普及が進む移動体通信や実用化が間近いミリ波応
用のキーデバイスとしてＧａＡｓＦＥＴ(Field Effect
Transistor）など化合物半導体素子の応用分野が急速に
拡大している。
急激に普及が進む移動体通信や実用化が間近いミリ波応
用のキーデバイスとしてＧａＡｓＦＥＴ(Field Effect
Transistor）など化合物半導体素子の応用分野が急速に
拡大している。
【０００３】現在、８００ＭＨｚ〜１．９ＧＨｚ帯の移
動帯通信携帯端末には、Ｓｉバイポーラトランジスタが
多く用いられている。Ｓｉバイポーラトランジスタは、
低コストに加え、この周波数帯で充分な雑音性能、低位
相雑音性能をもち、アナログ回路の集積化が最も容易で
ある。しかしながら、Ｓｉバイポーラトランジスタは、
ひずみ特性で原理的にＦＥＴデバイスに劣る欠点をも
ち、その約０．７Ｖある接合のビルトインポテンシャル
のため低電圧化の障害となっている。一方、ＧａＡｓＦ
ＥＴはその高利得超低雑音特性、低ひずみ性能また高ド
レイン効率を有するため、低雑音アンプ、ミクサ、パワ
ーアンプとして用いられており、それぞれのデバイスは
その特徴を生かした使い分けが行われている。
動帯通信携帯端末には、Ｓｉバイポーラトランジスタが
多く用いられている。Ｓｉバイポーラトランジスタは、
低コストに加え、この周波数帯で充分な雑音性能、低位
相雑音性能をもち、アナログ回路の集積化が最も容易で
ある。しかしながら、Ｓｉバイポーラトランジスタは、
ひずみ特性で原理的にＦＥＴデバイスに劣る欠点をも
ち、その約０．７Ｖある接合のビルトインポテンシャル
のため低電圧化の障害となっている。一方、ＧａＡｓＦ
ＥＴはその高利得超低雑音特性、低ひずみ性能また高ド
レイン効率を有するため、低雑音アンプ、ミクサ、パワ
ーアンプとして用いられており、それぞれのデバイスは
その特徴を生かした使い分けが行われている。
【０００４】また、高集積化の手段として、Ｓｉおよび
ＧａＡｓデバイスを１パッケージ化したマルチチップモ
ジュール、またＳｉ基板上にＧａＡｓ系結晶を成長さ
せ、それぞれのデバイスを取り込むことで１チップ化し
ようとする試みも行われている。
ＧａＡｓデバイスを１パッケージ化したマルチチップモ
ジュール、またＳｉ基板上にＧａＡｓ系結晶を成長さ
せ、それぞれのデバイスを取り込むことで１チップ化し
ようとする試みも行われている。
【０００５】Ｓｉ基板上にＧａＡｓ系結晶を成長させた
従来の電界効果トランジスタを図３に示す。図３におい
て、１１はシリコン基板、１２はバッファ層、１３は能
動層、１４はコンタクト層、１５はゲート電極、１６は
ソース・ドレイン電極である。バッファ層１２、能動層
１３、コンタクト層１４は、それぞれガリウム砒素、ア
ルミニウムガリウム砒素、インジウム燐などの化合物半
導体層などから成る。
従来の電界効果トランジスタを図３に示す。図３におい
て、１１はシリコン基板、１２はバッファ層、１３は能
動層、１４はコンタクト層、１５はゲート電極、１６は
ソース・ドレイン電極である。バッファ層１２、能動層
１３、コンタクト層１４は、それぞれガリウム砒素、ア
ルミニウムガリウム砒素、インジウム燐などの化合物半
導体層などから成る。
【０００６】このバッファ層１２、能動層１３、コンタ
クト層１４は、隣接する素子同志をそれぞれ分離するた
めに、突出して島状に形成されている。この島状部の略
中央で能動層１３が一部露出するようにコンタクト層１
４が除去され、この能動層１３上にゲート電極１５が形
成されている。また、コンタクト層１４上から島状部の
側壁部にかけてソース・ドレイン電極１６が形成されて
いる。なお、図３中、１７は保護膜である。上記バッフ
ァ層１２、能動層１３、コンタクト層１４は、それぞれ
ＭＯＣＶＤ法、ＶＰＥ法、ＭＢＥ法などによって連続し
て積層して形成され、例えば燐酸系のエッチング液を用
いて島状に形成される。
クト層１４は、隣接する素子同志をそれぞれ分離するた
めに、突出して島状に形成されている。この島状部の略
中央で能動層１３が一部露出するようにコンタクト層１
４が除去され、この能動層１３上にゲート電極１５が形
成されている。また、コンタクト層１４上から島状部の
側壁部にかけてソース・ドレイン電極１６が形成されて
いる。なお、図３中、１７は保護膜である。上記バッフ
ァ層１２、能動層１３、コンタクト層１４は、それぞれ
ＭＯＣＶＤ法、ＶＰＥ法、ＭＢＥ法などによって連続し
て積層して形成され、例えば燐酸系のエッチング液を用
いて島状に形成される。
【０００７】ところが、この従来の電界効果トランジス
タでは、バッファ層１２を設けているものの、シリコン
から成る基板１１とガリウム砒素などから能動層１３と
の格子定数の相違に基づくミスフィット転位が避けられ
ず、ＦＥＴを形成した場合に電子や正孔がこの転位にト
ラップされて特性低下の大きな要因になるという問題が
あった。
タでは、バッファ層１２を設けているものの、シリコン
から成る基板１１とガリウム砒素などから能動層１３と
の格子定数の相違に基づくミスフィット転位が避けられ
ず、ＦＥＴを形成した場合に電子や正孔がこの転位にト
ラップされて特性低下の大きな要因になるという問題が
あった。
【０００８】また、Ｓｉ基板１１上にＧａＡｓ層をエピ
タキシャル成長させるときに、基板１１が高温になり、
基板１１からＳｉ原子がオートドーピングされることか
ら、高抵抗のバッファ層を得るためには、Ｓｉ原子がオ
ートドーピングされる以上の膜厚にしなければならない
こと、及びバッファ層１２上に形成される各素子を電気
的に分離するために、バッファ層１２は通常数μｍ程度
に厚く形成されるため、島状に形成するためのメサエッ
チングを１μｍ程度に深くしなければならず、デバイス
の段差が大きくなって、断線などの不良を生じ易くなる
という問題があった。
タキシャル成長させるときに、基板１１が高温になり、
基板１１からＳｉ原子がオートドーピングされることか
ら、高抵抗のバッファ層を得るためには、Ｓｉ原子がオ
ートドーピングされる以上の膜厚にしなければならない
こと、及びバッファ層１２上に形成される各素子を電気
的に分離するために、バッファ層１２は通常数μｍ程度
に厚く形成されるため、島状に形成するためのメサエッ
チングを１μｍ程度に深くしなければならず、デバイス
の段差が大きくなって、断線などの不良を生じ易くなる
という問題があった。
【０００９】さらに、特開平４−３４９２０号公報で
は、エピタキシャル成長層のミスフィット転位の転位密
度を低減させるために、シリコン基板１１の一主面側に
Ｕ溝を形成して、このＵ溝内にガリウム砒素などをエピ
タキシャル成長させることが記載されているが、ＭＥＳ
ＦＥＴ（Metal Semiconductor Field Effect Transist
o）を形成する場合、コンタクト層はシリコン基板１１
から分離された位置に形成される必要があり、結局シリ
コン基板１１上にバッファ層を形成しなければならず、
平坦なＭＥＳＦＥＴは形成できないという問題があっ
た。
は、エピタキシャル成長層のミスフィット転位の転位密
度を低減させるために、シリコン基板１１の一主面側に
Ｕ溝を形成して、このＵ溝内にガリウム砒素などをエピ
タキシャル成長させることが記載されているが、ＭＥＳ
ＦＥＴ（Metal Semiconductor Field Effect Transist
o）を形成する場合、コンタクト層はシリコン基板１１
から分離された位置に形成される必要があり、結局シリ
コン基板１１上にバッファ層を形成しなければならず、
平坦なＭＥＳＦＥＴは形成できないという問題があっ
た。
【００１０】本発明は、このような従来装置の問題点に
鑑みてなされたものであり、化合物半導体膜中のミスフ
ィット転位の増加とデバイス内の段差が大きくなること
を解消した電界効果トランジスタを提供することを目的
とする。
鑑みてなされたものであり、化合物半導体膜中のミスフ
ィット転位の増加とデバイス内の段差が大きくなること
を解消した電界効果トランジスタを提供することを目的
とする。
【００１１】
【問題点を解決するための手段】上記目的を達成するた
めに、本発明に係る電界効果トランジスタでは、シリコ
ン基板の一主面上にＶ溝を設けて、このＶ溝内から前記
シリコン基板の一主面上にかけてバッファ層を設け、こ
のＶ溝内の前記バッファ層上に能動層とゲート電極を設
け、この能動層上の前記ゲート電極両側にコンタクト層
を設け、このコンタクト層上から前記シリコン基板の一
主面上にかけてソース・ドレイン電極を設けた。
めに、本発明に係る電界効果トランジスタでは、シリコ
ン基板の一主面上にＶ溝を設けて、このＶ溝内から前記
シリコン基板の一主面上にかけてバッファ層を設け、こ
のＶ溝内の前記バッファ層上に能動層とゲート電極を設
け、この能動層上の前記ゲート電極両側にコンタクト層
を設け、このコンタクト層上から前記シリコン基板の一
主面上にかけてソース・ドレイン電極を設けた。
【００１２】
【発明の実施の形態】以下、本発明を添付図面に基づき
詳細に説明する。図１は、本発明に係る電界効果トラン
ジスタの一実施形態を示す断面図であり、１はシリコン
基板、２はバッファ層、３は能動層、４はコンタクト
層、５はゲート電極、６はソース・ドレイン電極であ
る。
詳細に説明する。図１は、本発明に係る電界効果トラン
ジスタの一実施形態を示す断面図であり、１はシリコン
基板、２はバッファ層、３は能動層、４はコンタクト
層、５はゲート電極、６はソース・ドレイン電極であ
る。
【００１３】シリコン基板１は、比抵抗が１×１０2 〜
１０4 Ω・ｃｍ程度の高抵抗基板が用いられる。このシ
リコン基板1 の一主面側には、溝Ｇが設けられている。
この溝Ｇの寸法は、ＦＥＴのパターンによって決定され
る。すなわち、Ｖ溝Ｇの開口幅Ｗは、ソース・ドレイン
間距離をＷSD、メサエッチによるバッファ層２の厚みを
ＷB として、Ｗ＞ＷSD＋２ＷB （＋５μｍ程度）となる
ように設定される。
１０4 Ω・ｃｍ程度の高抵抗基板が用いられる。このシ
リコン基板1 の一主面側には、溝Ｇが設けられている。
この溝Ｇの寸法は、ＦＥＴのパターンによって決定され
る。すなわち、Ｖ溝Ｇの開口幅Ｗは、ソース・ドレイン
間距離をＷSD、メサエッチによるバッファ層２の厚みを
ＷB として、Ｗ＞ＷSD＋２ＷB （＋５μｍ程度）となる
ように設定される。
【００１４】この溝Ｇ内からシリコン基板１の一主面上
にかけてバッファ層２が形成されている。このバッファ
層２は、ガリウム砒素、アルミニウムガリウム砒素、ガ
リウム燐などから成り、４μｍ程度の厚みに形成され
る。
にかけてバッファ層２が形成されている。このバッファ
層２は、ガリウム砒素、アルミニウムガリウム砒素、ガ
リウム燐などから成り、４μｍ程度の厚みに形成され
る。
【００１５】このバッファ層２は、シリコン基板１と、
このシリコン基板１上に形成される半導体層との格子定
数の相違に基づくミスフィット転位を防止するために設
ける。また、本発明では、Ｖ溝上にエピタキシャル成長
させるため、成長表面が中央部でぶつかり合うことによ
り、転位が合体して消滅して減少することから、従来構
造に比べて転位を低減できる。
このシリコン基板１上に形成される半導体層との格子定
数の相違に基づくミスフィット転位を防止するために設
ける。また、本発明では、Ｖ溝上にエピタキシャル成長
させるため、成長表面が中央部でぶつかり合うことによ
り、転位が合体して消滅して減少することから、従来構
造に比べて転位を低減できる。
【００１６】溝Ｇ内のバッファ層２上には、能動層３が
断面Ｖ字状に形成されている。この能動層３もガリウム
砒素、アルミニウムガリウム砒素、ガリウム燐などから
成り、０．２μｍ程度の厚みに形成され、シリコンなど
のドナーを１×１０17ａｔｏｍｓ・ｃｍ-3程度含有す
る。
断面Ｖ字状に形成されている。この能動層３もガリウム
砒素、アルミニウムガリウム砒素、ガリウム燐などから
成り、０．２μｍ程度の厚みに形成され、シリコンなど
のドナーを１×１０17ａｔｏｍｓ・ｃｍ-3程度含有す
る。
【００１７】この能動層３の略中央部には、ゲート電極
５が設けられている。このゲート電極５は、アルミニウ
ム（Ａｌ）やタングステンシリサイド（ＷＳｉ）などで
形成される。ゲート電極５は、能動層３上に形成される
が、能動層３の表面が湾曲しているため、チャネル部は
それにそって形成され、パターン上のゲート長に対し
て、実際のゲート長は１．２〜１．７倍になる。
５が設けられている。このゲート電極５は、アルミニウ
ム（Ａｌ）やタングステンシリサイド（ＷＳｉ）などで
形成される。ゲート電極５は、能動層３上に形成される
が、能動層３の表面が湾曲しているため、チャネル部は
それにそって形成され、パターン上のゲート長に対し
て、実際のゲート長は１．２〜１．７倍になる。
【００１８】Ｖ溝Ｇ内のゲート電極５の両側には、コン
タクト層４が形成されている。このコンタクト層４は、
ガリウム砒素、アルミニウムガリウム砒素、ガリウム燐
などから成り、０．２μｍ程度の厚みに形成される。こ
のコンタクト層４はシリコンなどのドナーを１×１０18
〜１０19ａｔｏｍｓ・ｃｍ-3程度含有する。
タクト層４が形成されている。このコンタクト層４は、
ガリウム砒素、アルミニウムガリウム砒素、ガリウム燐
などから成り、０．２μｍ程度の厚みに形成される。こ
のコンタクト層４はシリコンなどのドナーを１×１０18
〜１０19ａｔｏｍｓ・ｃｍ-3程度含有する。
【００１９】このコンタクト層４の上端部は、能動層３
の上端部とバッファ層２の上面と同一面となるように形
成されている。
の上端部とバッファ層２の上面と同一面となるように形
成されている。
【００２０】このコンタクト層４には、その上端部分で
ソース・ドレイン電極６が接続される。このソース・ド
レイン電極６は、例えば金ゲルマニウム・ニッケル（Ａ
ｕＧｅ／Ｎｉ）などを蒸着して合金化することにより形
成される。
ソース・ドレイン電極６が接続される。このソース・ド
レイン電極６は、例えば金ゲルマニウム・ニッケル（Ａ
ｕＧｅ／Ｎｉ）などを蒸着して合金化することにより形
成される。
【００２１】この場合、コンタクト層４の上端部は、能
動層３の上端部やバッファ層２の上面部分と同一面にな
るように形成されていることから、デバイスの段差が小
さく、またゲート電極５が表面より下に形成されるた
め、平坦化の点で有利である。
動層３の上端部やバッファ層２の上面部分と同一面にな
るように形成されていることから、デバイスの段差が小
さく、またゲート電極５が表面より下に形成されるた
め、平坦化の点で有利である。
【００２２】次に、本発明に係る電界効果トランジスタ
の製造方法を図２に基づいて説明する。
の製造方法を図２に基づいて説明する。
【００２３】同図（ａ）のシリコン基板１表面に、Ｓｉ
Ｏ2 、ＳｉＮ等から成るフォトマスクをスパッタリング
法やＣＶＤ法で３００ｎｍ程度成膜して、フォトリソグ
ラフィーによってパターニングを行ったのち、ＫＯＨ等
の異方性エッチャントでマスク７の開口部のシリコン基
板１をエッチングしてＶ溝Ｇを形成する。
Ｏ2 、ＳｉＮ等から成るフォトマスクをスパッタリング
法やＣＶＤ法で３００ｎｍ程度成膜して、フォトリソグ
ラフィーによってパターニングを行ったのち、ＫＯＨ等
の異方性エッチャントでマスク７の開口部のシリコン基
板１をエッチングしてＶ溝Ｇを形成する。
【００２４】次に、同図（ｂ）に示すように、エッチン
グマスク７を除去し、シリコン基板１上の全面にＭＯＣ
ＶＤ法、ＶＰＥ法、ＭＢＥ法等によってガリウム砒素、
アルミニウムガリウム砒素、インジウム燐等の化合物半
導体膜をヘテロエピタキシャル成長させる。例えばＭＥ
ＳＦＥＴでは、バッファ層２となる高抵抗層、能動層
３、コンタクト層４となる低抵抗層の順に成長させる。
この成長工程は同一の装置によって連続して行う。
グマスク７を除去し、シリコン基板１上の全面にＭＯＣ
ＶＤ法、ＶＰＥ法、ＭＢＥ法等によってガリウム砒素、
アルミニウムガリウム砒素、インジウム燐等の化合物半
導体膜をヘテロエピタキシャル成長させる。例えばＭＥ
ＳＦＥＴでは、バッファ層２となる高抵抗層、能動層
３、コンタクト層４となる低抵抗層の順に成長させる。
この成長工程は同一の装置によって連続して行う。
【００２５】次に、同図（ｃ）に示すように、素子間の
メサ分離を行う。まず、メサ分離パターンのフォトリソ
を行うが、レジスト膜８の端部をテーパー状に加工す
る。これをマスク８としてコンタクト層４、能動層３、
及びバッファ層２の中ほどまでをドライエッチングで除
去して、素子間を電気的に分離する。
メサ分離を行う。まず、メサ分離パターンのフォトリソ
を行うが、レジスト膜８の端部をテーパー状に加工す
る。これをマスク８としてコンタクト層４、能動層３、
及びバッファ層２の中ほどまでをドライエッチングで除
去して、素子間を電気的に分離する。
【００２６】次に、同図（ｄ）に示すように、全面にＳ
ｉＯ2 から成る絶縁膜９をスパッタリング法やＣＶＤ法
などで１００〜５００ｎｍ程度成膜する。
ｉＯ2 から成る絶縁膜９をスパッタリング法やＣＶＤ法
などで１００〜５００ｎｍ程度成膜する。
【００２７】次に、同図（ｅ）に示すように、ゲートパ
ターン用マスク（不図示）をフォトレジストによって形
成する。これを用いて絶縁膜９、コンタクト層４、及び
能動層３までの一部を連続してエッチングする。エッチ
ング液はＢＨＦなどのウエットエッチングが望ましい。
ターン用マスク（不図示）をフォトレジストによって形
成する。これを用いて絶縁膜９、コンタクト層４、及び
能動層３までの一部を連続してエッチングする。エッチ
ング液はＢＨＦなどのウエットエッチングが望ましい。
【００２８】次に、同図（ｆ）に示すように、レジスト
パターンを残したままゲート電極となる金属膜５を蒸着
によって成膜して、アセトンなどでレジスト膜を除去す
ることによってリフトオフを行う。ＳｉＯ2 などの絶縁
膜はエッチングの際に、サイドエッチングが生じるた
め、１〜２μｍオーバーエッチングさせることによっ
て、リフトオフの際に、バリなどが生じることを防止す
る。。金属膜５はＴｉ等のバリアメタルとＡｌ等の低抵
抗金属の積層構造とし、膜厚は１００〜５００ｎｍとす
る。
パターンを残したままゲート電極となる金属膜５を蒸着
によって成膜して、アセトンなどでレジスト膜を除去す
ることによってリフトオフを行う。ＳｉＯ2 などの絶縁
膜はエッチングの際に、サイドエッチングが生じるた
め、１〜２μｍオーバーエッチングさせることによっ
て、リフトオフの際に、バリなどが生じることを防止す
る。。金属膜５はＴｉ等のバリアメタルとＡｌ等の低抵
抗金属の積層構造とし、膜厚は１００〜５００ｎｍとす
る。
【００２９】次に、同図（ｇ）に示すように、ソース・
ドレイン電極を形成するためのパターン用マスク１０を
フォトレジストによって形成する。これによって絶縁膜
９を除去した後、ソース・ドレインとなる金属６（図１
参照）を蒸着等により成膜してリフトオフする。この金
属はＡｕ／ＡｕＧｅ等の積層膜である。
ドレイン電極を形成するためのパターン用マスク１０を
フォトレジストによって形成する。これによって絶縁膜
９を除去した後、ソース・ドレインとなる金属６（図１
参照）を蒸着等により成膜してリフトオフする。この金
属はＡｕ／ＡｕＧｅ等の積層膜である。
【００３０】最後に、図１に示すように、熱処理によっ
てソース・ドレイン電極６をコンタクト層４とオーミッ
クコンタクトとなるようにする。熱処理は例えば４５０
℃で８分程度行う。
てソース・ドレイン電極６をコンタクト層４とオーミッ
クコンタクトとなるようにする。熱処理は例えば４５０
℃で８分程度行う。
【００３１】
【発明の効果】以上のように、本発明に係る電界効果ト
ランジスタでは、シリコン基板の一主面側にＶ溝を設け
て、このＶ溝内から前記一主面上にかけてバッファ層を
設け、このＶ溝内の前記バッファ層上に能動層とゲート
電極を設け、この能動層上の前記ゲート電極両側にコン
タクト層を設け、このコンタクト層上から前記シリコン
基板の一面上にかけてソース・ドレイン電極を設けたこ
とから、シリコン基板のＶ溝上にデバイスを形成するた
め、メサエッチングの段差を解消でき、厚いバッファ層
を成長しても表面を平坦化できる。これによって、ソー
スドレイン配線のメサの段差による断線などの影響を防
止できる。また、エピタキシャル成長による応力をＶ溝
部で緩和でき、電界効果トランジスタの性能向上を図る
ことができる。
ランジスタでは、シリコン基板の一主面側にＶ溝を設け
て、このＶ溝内から前記一主面上にかけてバッファ層を
設け、このＶ溝内の前記バッファ層上に能動層とゲート
電極を設け、この能動層上の前記ゲート電極両側にコン
タクト層を設け、このコンタクト層上から前記シリコン
基板の一面上にかけてソース・ドレイン電極を設けたこ
とから、シリコン基板のＶ溝上にデバイスを形成するた
め、メサエッチングの段差を解消でき、厚いバッファ層
を成長しても表面を平坦化できる。これによって、ソー
スドレイン配線のメサの段差による断線などの影響を防
止できる。また、エピタキシャル成長による応力をＶ溝
部で緩和でき、電界効果トランジスタの性能向上を図る
ことができる。
【図１】本発明に係る電界効果トランジスタの一実施形
態を示す断面図である。
態を示す断面図である。
【図２】本発明に係る電界効果トランジスタの製造方法
を示す工程図である。
を示す工程図である。
【図３】従来の電界効果トランジスタを示す断面図であ
る。
る。
１‥‥‥基板、２‥‥‥バッファ層、３‥‥‥能動層、
４‥‥‥コンタクト層、５‥‥‥ゲート電極、６‥‥‥
ソース・ドレイン電極
４‥‥‥コンタクト層、５‥‥‥ゲート電極、６‥‥‥
ソース・ドレイン電極
Claims (1)
- 【請求項１】 シリコン基板の一主面上にＶ溝を設け
て、このＶ溝内から前記シリコン基板の一主面上にかけ
てバッファ層を設け、このＶ溝内の前記バッファ層上に
能動層とゲート電極を設け、この能動層上の前記ゲート
電極両側にコンタクト層を設け、このコンタクト層上か
ら前記シリコン基板の一主面上にかけてソース・ドレイ
ン電極を設けてなる電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26521197A JP3393797B2 (ja) | 1997-09-30 | 1997-09-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26521197A JP3393797B2 (ja) | 1997-09-30 | 1997-09-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111729A true JPH11111729A (ja) | 1999-04-23 |
| JP3393797B2 JP3393797B2 (ja) | 2003-04-07 |
Family
ID=17414079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP26521197A Expired - Fee Related JP3393797B2 (ja) | 1997-09-30 | 1997-09-30 | 電界効果トランジスタ |
Country Status (1)
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| JP (1) | JP3393797B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105679826A (zh) * | 2014-12-04 | 2016-06-15 | 三星电子株式会社 | 半导体器件 |
-
1997
- 1997-09-30 JP JP26521197A patent/JP3393797B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105679826A (zh) * | 2014-12-04 | 2016-06-15 | 三星电子株式会社 | 半导体器件 |
| CN105679826B (zh) * | 2014-12-04 | 2020-07-21 | 三星电子株式会社 | 半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3393797B2 (ja) | 2003-04-07 |
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