DE112011106052B4 - Integration von dielektrischen Multigate-Transistoren in einen Tri-Gate-Prozess (FINFET) - Google Patents

Integration von dielektrischen Multigate-Transistoren in einen Tri-Gate-Prozess (FINFET) Download PDF

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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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    • H01L29/51—Insulating materials associated therewith
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Abstract

Bauelement, umfassend,ein Substrat (110, 410, 610) mit mehreren Halbleiterfinnen (112, 212, 412, 512, 612); einen ersten Transistor (101, 201, 301, 401, 501, 601) mit einer ersten Gate-Struktur (111A), die sich um eine oder mehrere der Halbleiterfinnen wickelt, wobei die erste Gate-Struktur (111A) eine erste dielektrische Gate-Struktur umfasst, die in Kontakt mit den ein oder mehreren Halbleiterfinnen ist und eine erste Gateelektrodenstruktur (115), die eine erste Metallschicht (131, 231, 331, 431, 531, 631) aufweist, die in Kontakt mit der ersten dielektrischen Gate-Struktur ist, wobei die erste dielektrische Gate-Struktur eine High-k Dielektrikum-Schicht (121, 221, 321, 421, 521, 621) aufweist; undeinen zweiter Transistor (102, 202, 302, 402, 502, 306) mit einer zweiten Gate-Struktur (111B), die sich um eine oder mehrere der Halbleiterfinnen wickelt, wobei die zweite Gatestruktur eine zweite dielektrische Gate-Struktur in Kontakt mit den ein oder mehreren Halbleiterfinnen und eine zweite Gateelektroden-Struktur (115) mit einer zweiten Metallschicht aufweist, wobei die zweite Metallschicht in direktem Kontakt mit der zweiten dielektrischen Gate-Struktur ist, und wobei die zweite dielektrische Gate-Struktur die High-k Dielektrikum-Schicht direkt auf einer Siliziumdioxidschicht (125, 225, 325, 425, 525) aufweist, wobei die Siliziumdioxidschicht direkt auf den ein oder mehreren Halbleiterfinnen ist, wobei die zweite dielektrische Gate-Struktur in der Dicke verschieden von der ersten dielektrischen Gate-Struktur ist, wobei die High-k Dielektrikum-Schicht konform in Gate-Struktur-Öffnungen des ersten und zweiten Transistors gebildet ist,wobei der erste Transistor ein Transistor ist, der für einen Hochleistungskern geeignet ist, und der zweite Transistor ein Transistor ist, der für einen HochspannungsEingangs/Ausgangs-Schaltkreis geeignet ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich hauptsächlich auf die Herstellung von Halbleiterbauelementen, Logik-Halbleiterbauelementen, und Transistoren. Insbesondere beziehen sich Ausführungsformen der vorliegenden Erfindung auf Prozesse zur Herstellung von multiplen, auf Fin-Technologie basierenden Bauelementen mit unterschiedlichen Gate-Strukturen auf dem gleichen Chip.
  • HINTERGRUND
  • Der Wunsch nach immer kleineren integrierten Schaltungen (IC) stellt enorme Anforderungen an die Verfahren und Methoden, die zur Konstruktion der Bauelemente verwendet werden. Komponenten von IC-Chips umfassen logische Festkörperbauelemente (Transistoren), wie zum Beispiel CMOS-Bauelemente (komplementärer Metalloxid-Halbleiter). Die in der letzten Zeit entwickelten, auf Fin-Technologie basierenden Transistoren ermöglichen eine gesteigerte Leistungsfähigkeit bei einer kleineren Grundfläche des Bauelements. Unterschiedliche Transistorenanwendungen verfügen über unterschiedliche Anforderungen an Struktur und Leistung, zum Beispiel logische Operationen bei hoher Geschwindigkeit, geringer Stromverbrauch, Hochspannungseingang /-ausgang (I/O) und extrem hohe Spannung. Neuartige Prozesse müssen in der Lage sein, die Herstellung von mehreren Arten neuer, auf Fin-Technologie basierenden Transistoren auf einem einzelnen Chip zu realisieren.
  • US 2010/0072553 A1 offenbart eine CMOS-FinFET-Halbleitervorrichtung welche eine NMOS-FinFET-Vorrichtung bereitstellt, die eine Druckspannungsmetall-Gate-Schicht über Halbleiterrippen enthält, und eine PMOS-FinFET-Vorrichtung, die eine Zugspannungs-Metall-Gate-Schicht über Halbleiterrippen enthält. Ein Verfahren zum Bilden desselben umfasst ein selektives Glühverfahren, das selektiv einen über der PMOS-Vorrichtung gebildeten Druckmetall-Gate-Film in den Zugspannungs-Metall-Gate-Film umwandelt.
  • DE 10 2008 035 805 A1 offenbart eine Methode zum Vorsehen eines Gatedielektrikummaterials mit größerer Dicke für p-Kanaltransistoren im Vergleich zu n-Kanaltransistoren dabei können Beeinträchtigungsmechanismen, etwa Schwellwerts-stabilität durch negative Vorspannung, Einprägung energiereicher Ladungsträger und dergleichen verringert werden. Auf Grund der erhöhten Zuverlässigkeit der p-Kanaltransistoren wird die Gesamtproduktionsausbeute für eine spezifizierte Qualitätskategorie auf Grund der Möglichkeit erhöht, dass schmälere Toleranzbereiche für das betrachtete Halbleiterbauelement angewendet werden.
  • US 2005/0035345 A1 offenbart eine integrierte Schaltung welches ein Substrat, einen ersten Transistor und einen zweiten Transistor umfasst. Der erste Transistor hat einen ersten dielektrischen Gate-Abschnitt, der zwischen einer ersten Gate-Elektrode und dem Substrat angeordnet ist. Der erste Gate-Dielektrikumsabschnitt umfasst ein erstes dielektrisches Material mit hoher Permittivität und / oder ein zweites dielektrisches Material mit hoher Permittivität. Der erste dielektrische Gate-Abschnitt hat eine erste äquivalente Siliziumoxiddicke. Der zweite Transistor hat einen zweiten dielektrischen Gate-Abschnitt, der zwischen einer zweiten Gate-Elektrode und dem Substrat angeordnet ist. Der zweite dielektrische Gate-Abschnitt umfasst das erste dielektrische Material mit hoher Permittivität und / oder das zweite dielektrische Material mit hoher Permittivität. Der zweite dielektrische Gate-Abschnitt hat eine zweite äquivalente Siliziumoxiddicke. Die zweite äquivalente Siliziumoxiddicke kann sich von der ersten äquivalenten Siliziumoxiddicke unterscheiden.
  • Figurenliste
    • 1A-1D veranschaulichen Ausführungsformen bzw. Beispiele von Dual-Gate-Transistoren, wobei jeder Transistor über eine unterschiedliche Gatestapel-Konfiguration verfügt.
    • 2A-2B veranschaulichen Ausführungsformen von Triple-Gate-Transistoren, wobei jeder Transistor über eine unterschiedliche Gatestapel-Konfiguration verfügt.
    • 3A-3B veranschaulichen Ausführungsformen von Quad-Gate-Transistoren, wobei jeder Transistor über eine unterschiedliche Gatestapel-Konfiguration verfügt.
    • 4A-4I veranschaulichen Verfahren zum Formen einer einzelnen IC mit mehreren Transistoren mit unterschiedlichen Gatestapel-Konfigurationen.
    • 5A-5I veranschaulichen weitere Verfahren zum Formen einer einzelnen IC mit mehreren Transistoren mit unterschiedlichen Gatestapel-Konfigurationen.
    • 6A-6G veranschaulichen weitere Verfahren zum Formen einer einzelnen IC mit mehreren Transistoren mit unterschiedlichen Gatestapel-Konfigurationen.
    • 7A-7E veranschaulichen weitere Verfahren zum Formen einer einzelnen IC mit mehreren Transistoren mit unterschiedlichen Gatestapel-Konfigurationen.
    • 8 stellt ein Computergerät mit einer Ausführungsform der Erfindung dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Eine integrierte Schaltungsstruktur (IC), bestehend aus zwei oder mehr auf Fin-Technologie basierenden Feldeffekttransistoren, mit unterschiedlichen Arten von Gate-Strukturen, und ein Verfahren zum Formen der unterschiedlichen Arten von Transistoren auf einem einzigen Chip werden beschrieben. In anderen Fällen sind allgemein bekannte Halbleiter-Verarbeitungsverfahren und -Ausrüstung nicht speziell im Detail beschrieben worden, um die vorliegende Erfindung nicht unnötigerweise zu verschleiern. Außerdem sind die verschiedenen, in den Figuren dargestellten Ausführungsformen erläuternde Repräsentationen und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Ausführungsformen der vorliegenden Erfindung bieten eine integrierte Schaltung, in der mehrere, auf Fin-Technologie basierende Transistoren untergebracht sind, die über unterschiedliche Arten von Gate-Strukturen verfügen, und Verfahren zur Herstellung dieser unterschiedlichen Arten von Bauelementen auf einer einzelnen Schaltung. Die Bildung von ICs mit mehreren Transistorarten kann zu abweichenden Schaltungsanforderungen führen, wie zum Beispiel, logische Operationen bei hoher Geschwindigkeit, geringer Stromverbrauch, Hochspannungseingang /-ausgang (I/O), und extrem hohe Spannungen, bei denen es sich um wünschenswerte Eigenschaften für Komponenten von integrierten Schaltungen mit Ein-Chip-System (system-on-a-chip, SOC) handelt. Bauelemente mit Ein-Chip-System vereinen eine große Vielzahl von Schaltungsfunktionen, wie Prozessorkerne, analoge Funktionen, und Mischsignalblöcke, auf einem einzelnen IC-Chip. Die Erfindung deckt diesen Bedarf mit einer Anordnung gemäß Anspruch 1. Bestimmte Ausführungsformen der Erfindung bieten ICs mit Transistoren, die über unterschiedliche Arten von Gate-Strukturen verfügen, wobei jede aus einer oder zwei dielektrischen Schichten aus High-K-Material, einer Oxidschicht (SiO2), einer oder zwei Austrittsarbeit-Metallschichten, einem Füllmetall, und Kombinationen daraus besteht. Transistoren mit unterschiedlichen Gate-Strukturen sind in der Lage, Leistungseigenschaften zu bieten, die einen großen Bereich an Betriebsgeschwindigkeiten, Verlusteigenschaften und hohen Spannungstoleranzen abdecken. Verfahren zum Formen von Schaltungen, die aus Transistoren mit unterschiedlichen Gate-Strukturen bestehen, werden ebenfalls offengelegt.
  • 1A-1D veranschaulichen Ausführungsformen und Beispiele von auf Fin-Technologie basierenden Transistoren, die sich in einer integrierten Schaltung befinden. Jede integrierte Schaltung hat mindestens zwei verschiedene Transistorarten, die sich zumindest durch die Dicke unterscheiden. Zudem können sie sich durch die Zusammensetzung des in der Gateelektrode eingesetzten Gate-Dielektrikums und/oder der Zusammensetzung der/s Austrittsarbeit-Metalle(s) unterscheiden. Die Transistoren können über andere Unterscheidungsmerkmale verfügen. Typischerweise verfügt eine integrierte Schaltung mit mehreren unterschiedlichen Transistorarten über eine große Zahl an Beispielen, bei denen jede Art von Transistor in verschiedenen Formaten (z.B. Arrays) angeordnet ist. Aus Gründen der Vereinfachung wird ein Beispiel einer jeden Transistorart in den 1A-1D als isolierter Transistor dargestellt, obwohl die dargestellten Transistoren normalerweise an verschiedenen Stellen und in verschiedenen Anordnungen im IC-Chip zu finden sind, in dem sie sich befinden.
  • 1A veranschaulicht eine dreidimensionale perspektivische Ansicht von zwei Transistoren 101 und 102, die auf dem gleichen IC geformt sind. 1B veranschaulicht eine Ansicht im Querschnitt von den Transistoren 101 und 102, wie in 1A dargestellt, durch die Kanal-Gebiete 116 und Gate-Strukturen 111A und 111B entlang der Linie A-A'. Finnen 112 erstrecken sich vom Halbleitersubstrat 110 und laufen in den Ausführungsformen die gesamte Länge von Substrat 110 entlang. In einer Ausführungsform umfasst jeder Transistor eine oder mehrere Finnen 112, die durch isolierte Gebiete 114 getrennt werden. In einer Ausführungsform umfasst jeder Transistor eine Gate-Struktur 111, die sich um die seitlichen und oberen Flächen eines Teils jeder der Finnen 112 wickelt und dadurch ein Kanal-Gebiet 116 definiert. In einer Ausführungsform umfasst Transistor 101 die Gate-Struktur 111A und Transistor 102 umfasst die Gate-Struktur 101B, wie in 1A dargestellt. Jede Finne 112 hat ein Paar von Source-/Drain-Gebieten 118, die an gegenüberliegenden Seiten des Kanal-Gebiets 116 angeordnet sind, wie in der durch 1A veranschaulichten Ausführungsform dargestellt. Für ein PMOS-Bauelement sind die Source-/Drain-Gebiete p-artig dotiert und das Kanal-Gebiet ist n-artig dotiert. Für ein NMOS-Bauelement sind die Source-/Drain-Gebiete n-artig dotiert und das Kanal-Gebiet ist p-artig dotiert. Die Höhe der Finnen 112 oberhalb der Isolierregionen 114 reicht von 2 bis 10 nm und die Breite der Finnen 112 reicht von 0,5 bis 2 nm.
  • Jede Transistor-Gate-Struktur 111A und 111B umfasst ein Gate-Dielektrikum 113 und eine Gateelektrode 115, wie in 1A dargestellt. Jedes Gate-Dielektrikum 113 umfasst eine oder mehrere dielektrische Schichten, zum Beispiel eine Siliziumdioxidschicht oder eine dielektrische High-K-Schicht. Das Gate-Dielektrikum 113 isoliert das Kanal-Gebiet 116 von der Gateelektrode 115, um den Verlust zu verringern und die Schwellenspannung des Bauelementes festzulegen. Jede Gateelektrode 115 umfasst eine oder mehrere Austrittsarbeit-Metallschichten und kann ebenfalls ein leitendes Füllmetall 140 umfassen. Eine Austrittsarbeit-Metallschicht regelt die Schrankenhöhe zwischen dem dielektrischen Material und dem Füllmetall, minimiert dabei den Widerstand an der Metall-Halbleiter-Schnittstelle und legt die Austrittsarbeit des Bauelements fest. Das Füllmetall überträgt den Großteil der Ladung, die den Transistorstatus steuert und ist normalerweise ein Material mit geringerem Widerstand als das/die Austrittsarbeit-Metall(e).
  • Die in den 1A-D dargestellte integrierte Schaltung verfügt über mindestens zwei unterschiedliche Arten von Transistoren 101 und 102, die durch die Zusammensetzung der in der Transistor-Gate-Struktur aufgebrachten dielektrischen Schichten unterschieden werden. In einer Ausführungsform der Erfindung umfasst die Gate-Struktur von Transistor 101 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 121 und eine Gateelektrode, die beide über eine Austrittsarbeit-Metallschicht 131 und ein Füllmetall 140 verfügen, wie in 1B dargestellt. Die Art der Gate-Struktur in Transistor 101 ermöglicht die Verwendung des Transistors für Hochleistungskerne.
  • In einer Ausführungsform der Erfindung entspricht die dielektrische High-K-Schicht 121 den seitlichen und oberen Flächen der Finnen 112 und Isolierungsregionen 114, die Transistor 101 umfassen. Im Allgemeinen ist eine dielektrische High-K-Schicht ein dielektrisches Material mit einer Dielektrizitätskonstante, die größer ist als die von Siliziumdioxid. Die Dielektrizitätskonstante von Siliziumdioxid ist 3,9. Exemplarische dielektrische High-K-Materialien, die in der dielektrischen High-K-Schicht 121 verwendet werden können, umfassen Hafniumdioxid (HfO2), Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkonoxid (ZrO2), Zirkonsiliziumoxid, Titanoxid (TiO2), Tantaloxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat und andere in der Halbleitertechnik bekannte Materialien. Die Dicke der dielektrischen High-K-Schicht 121 reicht von 1 bis 5 nm. In einer Ausführungsform ist die dielektrische High-K-Schicht 3 nm dick.
  • Austrittsarbeit-Metallschicht 131 entspricht der Oberfläche der dielektrischen High-K-Schicht 121. Beispielhafte Metalle, die in Austrittsarbeit-Metallschicht 131 verwendet werden können, umfassen Titannitrid, Wolframnitrid, Tantalnitrid, Titanaluminium, Wolfram, Silizide und andere in der Halbleitertechnik bekannte Materialien. Die Dicke der Austrittsarbeit-Metallschicht 131 reicht von 1 bis 5 nm. In einer Ausführungsform ist die Austrittsarbeit-Metallschicht 131 3 nm dick.
  • Füllmetall 140 füllt die durch Austrittsarbeit-Metallschicht 131 definierte Gate-Strukturöffnung. Füllmetall 140 kann aus Materialien einschließlich, zum Beispiel, Metall-Gate-Materialien bestehen, wie Hafnium, Zirkonium, Titan, Titannitrid, Tantal, Aluminium und Kombinationen daraus. Weitere Materialien beinhalten Metallcarbide, wie zum Beispiel Titancarbid, Zirkoncarbid, Tantalcarbid, Hafniumcarbid und Aluminiumcarbid. Zusätzliche Materialien, die verwendet werden können, beinhalten Ruthenium, Palladium, Platin, Kobalt, Nickel, und leitende Metalloxide, wie zum Beispiel Rutheniumoxid. Andere Materialien sind möglich.
  • In einer Ausführungsform der Erfindung hat die Gate-Struktur von Transistor 102 ein Gate-Dielektrikum, das sowohl eine Siliziumdioxidschicht 125 als auch eine dielektrische High-K-Schicht 121 umfasst, und eine Gateelektrode, die sowohl eine Austrittsarbeit-Metallschicht 131 und ein Füllmetall 140 umfasst. In einer Ausführungsform wird die Siliziumdioxidschicht 125 aus den Oberflächen der Finnen 112 gewachsen. In einer anderen Ausführungsform wird die Siliziumdioxidschicht 125 konform auf den Finnen 112 und der Isolierungsregion 114 aufgebracht. Die Dicke der Siliziumdioxidschicht 125 kann 0,5 bis 10 nm betragen. In einer Ausführungsform ist die Siliziumdioxidschicht 125 3 nm dick. In einer Ausführungsform bedeckt die dielektrische High-K-Schicht 121 die Siliziumdioxidschicht 125 innerhalb der Gate-Struktur und zusammen bilden die beiden Schichten das Gate-Dielektrikum. In einer Ausführungsform deckt das Austrittsarbeit-Metall 131 die dielektrische High-K-Schicht 121 ab und Füllmetall 140 füllt die von Austrittsarbeit-Metall 131 ausgelegte Öffnung. Im Vergleich zu der Gate-Struktur in Transistor 101 ermöglicht das Hinzufügen der Siliziumdioxidschicht 125 zum Gate-Dielektrikum die Verwendung von Transistor 102 für Hochspannungs-, Eingangs-/Ausgangs- (Input, Output; I/O) Stromkreisanwendungen.
  • Normalerweise sind die Transistorstrukturen 101 und 102 wenigstens teilweise von einem dielektrischen Material 150 umgeben, wie in 1B dargestellt. In einigen Ausführungsformen ist das dielektrische Material 150 ein dielektrisches Zwischenschichtmaterial (interlayer dielectric, ILD), wie zum Beispiel Siliziumdioxid oder Low-K-Materialien. Weitere dielektrische Materialien, die verwendet werden können, beinhalten mit Kohlenstoff dotiertes Oxid (carbon doped oxide, CDO), Siliziumcarbid, organische Polymere, wie zum Beispiel Perfluorocyclobutan oder Polytetrafluorethylen, Fluoro-Silikatglas (FSG) und Organosilikate, wie zum Beispiel Silsesquioxan, Siloxan oder Organosilikatglas.
  • In einer Ausführungsform befinden sich die Abstandshalter 135 an den Seitenwänden von Gate-Struktur 111. Abstandshalter 135 werden an den Seitenwänden von Gate-Struktur 111 neben den Source-/Drain-Gebieten 118 geformt, wie in 1A dargestellt, um die Gate-Struktur 111 vom epitaktischen Material zu trennen, das auf Finnen 112 gewachsen wird, und um auch das Kanal-Gebiet 116 während des starken Dotierens der Source-/Drain-Gebiete zu schützen. Abstandshalter 135 können zusätzlich an den Enden jeder Gate-Struktur 111 geformt werden, wie in 1B dargestellt. Abstandshalter 135 können aus einem geeigneten dielektrischen Material bestehen, wie zum Beispiel, Siliziumnitrid, Siliziumdioxid, Siliziumoxinitrid, oder einem anderen in der Halbleitertechnik bekannten Material.
  • Eine weitere Ausführungsform der Erfindung umfasst außerdem mindestens zwei unterschiedliche Arten von auf Fin-Technologie basierenden Transistoren, 101 und 103, wobei jeder Transistor sich auch durch die Zusammensetzung der in den Gate-Strukturen aufgebrachten dielektrischen Schichten unterscheidet, wie in 1C dargestellt. In einer Ausführungsform der Erfindung umfasst die Gate-Struktur von Transistor 101 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 121 und einer Gateelektrode, die beide über eine Austrittsarbeit-Metallschicht 131 und ein Füllmetall 140 verfügen.
  • Die Gate-Struktur von Transistor 103 umfasst ein Gate-Dielektrikum, das sowohl eine dielektrische High-K-Schicht 122 als auch eine dielektrische High-K-Schicht 121 umfasst, und eine Gateelektrode, die sowohl eine Austrittsarbeit-Metallschicht 131 und ein Füllmetall 140 umfasst. In einer Ausführungsform wird die dielektrische High-K-Schicht 122 auf der Finnenoberfläche geformt. In einer Ausführungsform bedeckt die dielektrische High-K-Schicht 121 die dielektrische High-K-Schicht 122. In einer Ausführungsform bedeckt die Austrittsarbeit-Metallschicht 131 die dielektrische High-K-Schicht 121. In einer Ausführungsform vervollständigt Füllmetall 140 die Gate-Struktur durch Auffüllen der Gate-Struktur-Öffnung, die von der Austrittsarbeit-Metallschicht 131 definiert wird. In einer Ausführungsform hat die dielektrische High-K-Schicht 122 eine andere Zusammensetzung oder Dicke als die dielektrische High-K-Schicht 121. Im Vergleich zu der Gate-Struktur in Transistor 101 verringert das Hinzufügen des dielektrischen High-K-Materials 122 den Gate-Verlust während die Schwellenspannung erhöht wird und ermöglicht die Verwendung von Transistor 103 für Schwachstromkreise oder -anwendungen. Die dielektrische High-K-Schicht 122 kann aus einem der oben angeführten Materialien bestehen, unter Berücksichtigung der dielektrischen High-K-Schicht 121. Die Dicke der dielektrischen High-K-Schicht 122 reicht von 1 bis 5 nm. In einer Ausführungsform ist die dielektrische High-K-Schicht 122 3 nm dick.
  • Eine weiteres Beispiel umfasst mindestens zwei unterschiedliche Arten von auf Fin-Technologie basierenden, Transistoren, 101 und 104, die sich auf einer einzelnen integrierten Schaltung befinden, wie durch 1D veranschaulicht. In einer Ausführungsform der Erfindung werden Transistoren 101 und 104 durch die Zusammensetzung des/der Austrittsarbeit-Metalls/-e, die in jeder Gateelektrode aufgebracht sind, unterschieden. In einer besonderen Ausführungsform umfasst die Gate-Struktur von Transistor 101 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 121 und eine Gateelektrode, die sowohl über eine Austrittsarbeit-Metallschicht 131 als auch ein Füllmetall 140 verfügt.
  • In einer Ausführungsform umfasst die Gate-Struktur in Transistor 104 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 121 und eine Gateelektrode mit einer Austrittsarbeit-Metallschicht 132, einer Austrittsarbeit-Metallschicht 131 und einem Füllmetall 140. In einer Ausführungsform deckt die dielektrische High-K-Schicht 121 die Finnen 112 ab. In einer Ausführungsform bedeckt die Austrittsarbeit-Metallschicht 132 die dielektrische High-K-Schicht 121. In einer Ausführungsform bedeckt die Austrittsarbeit-Metallschicht 131 die Austrittsarbeit-Metallschicht 132. In einer Ausführungsform füllt Füllmetall 140 die durch Austrittsarbeit-Metallschicht 131 definierte Gate-Strukturöffnung. In einer Ausführungsform hat die Austrittsarbeit-Metallschicht 132 in Transistor 104 eine andere Austrittsarbeit als die Austrittsarbeit-Metallschicht 131. Das Hinzufügen von Austrittsarbeit-Metall 132 erhöht im Vergleich zur Gate-Struktur in Transistor 101 die Schwellenspannung für Transistor 104, senkt dabei den Gate-Verlust und ermöglicht die Verwendung von Transistor 104 für Schwachstromkreise oder -anwendungen. Austrittsarbeit-Metallschicht 132 kann aus einem der oben angeführten Materialien bestehen, unter Berücksichtigung von Austrittsarbeit-Metallschicht 131. Die Dicke der Austrittsarbeit-Metallschicht 132 reicht von 1 bis 5 nm. In einer Ausführungsform ist die Austrittsarbeit-Metallschicht 132 3 nm dick.
  • Die durch die 2A-B veranschaulichten Ausführungsformen der Erfindung umfassen drei oder mehrere Arten von auf Fin-Technologie basierenden Transistoren auf einer einzelnen integrierten Schaltung, wobei jede Art von Transistor eine andere Gate-Struktur hat. Typischerweise verfügt eine integrierte Schaltung mit mehreren unterschiedlichen Transistorarten über eine große Zahl an Beispielen, bei denen jede Art von Transistor in verschiedenen Formaten (z.B. Arrays) angeordnet ist. Aus Gründen der Vereinfachung wird ein Beispiel einer jeden Transistorart in den Figuren als isolierter Transistor dargestellt, obwohl die dargestellten Transistoren normalerweise an verschiedenen Stellen und in verschiedenen Anordnungen im IC-Chip, in dem sie sich befinden, zu finden sind.
  • Die in 2A abgebildete integrierte Schaltung hat mindestens drei verschiedene Arten von Transistoren, 201, 202 und 203, die gemäß einer Ausführungsform der Erfindung durch die Dicke oder Zusammensetzung der in der Gate-Struktur aufgebrachten dielektrischen Schichten unterschieden werden. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 201 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 221 und eine Gateelektrode mit sowohl einer Austrittsarbeit-Metallschicht 231, als auch einem Füllmetall 240. Transistor 201 kann für Hochleistungs-Prozessorkerne verwendet werden. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 202 ein Gate-Dielektrikum mit sowohl einer Siliziumdioxidschicht 225 auf der Finnenoberfläche als auch eine dielektrische High-K-Schicht 221 über der Siliziumdioxidschicht 225. In einer Ausführungsform umfasst Transistor 202 weiterhin eine Gateelektrode, die eine Austrittsarbeit-Metallschicht 231 und ein Füllmetall 240 hat. Das Hinzufügen einer Siliziumdioxidschicht 225 verringert Verluste und erhöht im Vergleich zu Transistor 201 die Schwellenspannung und ermöglicht dabei die Verwendung von Transistor 202 für Hochspannungseingangs-/ausgangskreise (I/O) oder -anwendungen. In einer Ausführungsform umfasst die Gate-Struktur von Transistor 203 ein Gate-Dielektrikum mit sowohl einer dielektrischen High-K-Schicht 222 auf den Finnen 212 als auch eine dielektrische High-K-Schicht 221 über der High-K-Schicht 222. In einer Ausführungsform umfasst Transistor 202 weiterhin eine Gateelektrode, die eine Austrittsarbeit-Metallschicht 231 und ein Füllmetall 240 hat. In einer Ausführungsform hat die dielektrische High-K-Schicht 222 eine andere Zusammensetzung als die dielektrische High-K-Schicht 221. In einer weiteren Ausführungsform hat die dielektrische High-K-Schicht 222 eine andere Dicke als die dielektrische High-K-Schicht 221. Das Hinzufügen einer dielektrischen High-K-Schicht 222 zur Gate-Struktur verringert im Vergleich zu Transistor 201 Verluste und ermöglicht die Verwendung von Transistor 203 für Schwachstromkreise.
  • Die in 2B abgebildete integrierte Schaltung hat mindestens drei verschiedene Arten von Transistoren, 201, 202, und 204, die durch die Zusammensetzung oder Dicke der dielektrischen Schichten und/oder die Zusammensetzung der Austrittsarbeit-Metalle, die in der Gate-Struktur des Transistors aufgebracht sind, unterschieden werden. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 201 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 221 und eine Gateelektrode mit sowohl einer Austrittsarbeit-Metallschicht 231, als auch einem Füllmetall 240. Transistor 201 ist für die Verwendung für Hochleistungs-Prozessorkerne ausgelegt. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 202 ein Gate-Dielektrikum mit sowohl einer Siliziumdioxidschicht 225 auf den Finnen 212 als auch eine dielektrische High-K-Schicht 221 auf der Siliziumdioxidschicht 225. In einer Ausführungsform umfasst Transistor 202 weiterhin sowohl eine Gateelektrode, die eine Austrittsarbeit-Metallschicht 231 hat, als auch ein Füllmetall 240. Das Hinzufügen einer Siliziumdioxidschicht 225 verringert Verluste und erhöht die Schwellenspannung, im Vergleich zu Transistor 201, und ermöglicht dabei die Verwendung von Transistor 202 für Hochspannungseingangs-/ausgangskreise (I/O) oder - anwendungen. In einer Ausführungsform umfasst die Gate-Struktur von Transistor 204 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 221 und eine Gateelektrode mit einer Austrittsarbeit-Metallschicht 232, eine Austrittsarbeit-Metallschicht 231 auf Austrittsarbeit-Metallschicht 232 und ein Füllmetall 240. In einer Ausführungsform hat die Austrittsarbeit-Metallschicht 232 eine andere Austrittsarbeit als die Austrittsarbeit-Metallschicht 231. Das Hinzufügen einer Austrittsarbeit-Metallschicht 232 verringert im Vergleich zu Transistor 201 Verluste und ermöglicht die Verwendung von Transistor 204 für Schwachstromkreise oder - anwendungen.
  • Schaltungen, die mindestens vier Arten von auf Fin-Technologie basierenden Transistoren enthalten, wobei jede Art von Transistor eine unterschiedliche Gate-Struktur hat, werden gemäß der Ausführungsformen der Erfindung in den 3A-C veranschaulicht. Die Ausführungsformen, die vier Arten von Transistor-Gate-Strukturen umfassen, wie in den 3A-B veranschaulicht, sind Erweiterungen der Ausführungsformen mit drei Arten von Transistoren, die in den 2A-B veranschaulicht werden, und können ohne zusätzliche Bearbeitungsschritte hergestellt werden.
  • Die in 3A abgebildete integrierte Schaltung hat mindestens vier verschiedene Arten von Transistoren, 301, 302, 303 und 305, die durch die Dicke oder Zusammensetzung der in der Gate-Struktur aufgebrachten dielektrischen Schichten unterschieden werden. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 301 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 321 und eine Gateelektrode mit sowohl einer Austrittsarbeit-Metallschicht 331 als auch einem Füllmetall 340. Transistor 301 ist für die Verwendung für Hochleistungs-Prozessorkerne ausgelegt. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 302 ein Gate-Dielektrikum mit sowohl einer Siliziumdioxidschicht 325, gewachsen auf den Finnen 312, als auch eine dielektrische High-K-Schicht 321 über der Siliziumdioxidschicht 325. In einer Ausführungsform umfasst Transistor 302 weiterhin eine Gateelektrode, die eine Austrittsarbeit-Metallschicht 331 und ein Füllmetall 340 hat. Transistor 302 ist für die Verwendung in Hochspannungseingangs-/ausgangskreisen (I/O) vorgesehen. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 303 ein Gate-Dielektrikum mit sowohl einer dielektrischen High-K-Schicht 322 auf der Finnenoberfläche und eine dielektrische High-K-Schicht 321 über der dielektrischen High-K-Schicht 322, und eine Gateelektrode mit sowohl einer Austrittsarbeit-Metallschicht 331 als auch einem Füllmetall 340. In einer Ausführungsform hat die dielektrische High-K-Schicht 322 eine andere Zusammensetzung als die dielektrische High-K-Schicht 321. In einer anderen Ausführungsform hat die dielektrische High-K-Schicht 322 eine andere Dicke als die dielektrische High-K-Schicht 321. Transistor 303 ist für die Verwendung in Schwachstromkreisen vorgesehen.
  • In einer Ausführungsform umfasst die Gate-Struktur von Transistor 305 ein Gate-Dielektrikum mit einer Siliziumdioxidschicht 325 auf den Finnen, eine dielektrische High-K-Schicht 322 über der Siliziumdioxidschicht 325, und eine dielektrischen High-K-Schicht 321 über der dielektrischen High-K-Schicht 322. In einer Ausführungsform hat die dielektrische High-K-Schicht 322 eine andere Zusammensetzung als die dielektrische High-K-Schicht 321. In einer weiteren Ausführungsform hat die dielektrische High-K-Schicht 322 eine andere Dicke als die dielektrische High-K-Schicht 321. In einer Ausführungsform umfasst Transistor 305 weiterhin eine Gateelektrode, die eine Austrittsarbeit-Metallschicht 331 und ein Füllmetall 340 hat. Im Vergleich zu der Hochleistungs-Gate-Struktur in Transistor 301 erhöht das Hinzufügen einer Siliziumdioxidschicht 325 und einer dielektrischen High-K-Schicht 322 die Schwellenspannung von Transistor 305, so dass Transistor 305 für Schaltungen verwendet werden kann, die extrem hohe Spannungen erfordern.
  • Eine andere Ausführungsform einer Schaltung mit mehreren Arten von Transistoren wird durch 3B veranschaulicht. Die integrierte Schaltung hat mindestens vier Arten von unterschiedlichen Transistoren, 301, 302, 304 und 306, die zumindest durch die Dicke oder Zusammensetzung der dielektrischen Schichten und/oder die Zusammensetzung der in der Gate-Struktur aufgebrachten Austrittsarbeit-Metalle unterschieden werden. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 301 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 321 und eine Gateelektrode mit sowohl einer Austrittsarbeit-Metallschicht 331 als auch einem Füllmetall 340. Transistor 301 ist für die Verwendung für Hochleistungs-Prozessorkerne ausgelegt. In einer Ausführungsform umfasst die Gate-Struktur in Transistor 302 eine Gateelektrode mit sowohl einer Siliziumdioxidschicht 325, gewachsen auf den Finnen 312, als auch eine dielektrische High-K-Schicht 321 über der Siliziumdioxidschicht 325. In einer Ausführungsform umfasst Transistor 302 weiterhin eine Gateelektrode, die eine Austrittsarbeit-Metallschicht 331 und ein Füllmetall 340 hat. Transistor 302 ist für die Verwendung in Hochspannungseingangs-/ausgangskreisen (I/O) vorgesehen. In einer Ausführungsform umfasst die Gate-Struktur von Transistor 304 ein Gate-Dielektrikum mit einer dielektrischen High-K-Schicht 321 und eine Gateelektrode mit einer Austrittsarbeit-Metallschicht 332, einer Austrittsarbeit-Metallschicht 331 über der Austrittsarbeit-Metallschicht 332 und einem Füllmetall 340. In einer Ausführungsform hat die Austrittsarbeit-Metallschicht 332 eine andere Austrittsarbeit als das Austrittsarbeit-Metall 331. Transistor 304 ist für die Verwendung in Schwachstromkreisen vorgesehen.
  • In einer Ausführungsform umfasst die Gate-Struktur in Transistor 306 ein Gate-Dielektrikum mit sowohl einer Siliziumdioxidschicht 325, gewachsen auf den Finnen 312, als auch eine dielektrische High-K-Schicht 321 über der Siliziumdioxidschicht 325. In einer Ausführungsform umfasst Transistor 306 weiterhin eine Gateelektrode, die eine Austrittsarbeit-Metallschicht 332, eine Austrittsarbeit-Metallschicht 331 über der Austrittsarbeit-Metallschicht 332 und ein Füllmetall 340 hat. In einer Ausführungsform hat die Austrittsarbeit-Metallschicht 332 eine andere Austrittsarbeit als die Austrittsarbeit-Metallschicht 331. Im Vergleich zu der Hochleistungs-Gate-Struktur in Transistor 301 erhöht das Hinzufügen einer Siliziumdioxidschicht 325 und einer Austrittsarbeit-Metallschicht 332 die Schwellenspannung von Transistor 306, so dass Transistor 306 für Schaltungen verwendet werden kann, die extrem hohe Spannungen erfordern.
  • Im Hinblick auf die vorher beschriebenen Ausführungsformen ist zu beachten, dass es auch möglich ist, andere Bauelementeigenschaften zu variieren, wie zum Beispiel die Breite des Gates, die Breite des Kanal-Gebietes sowie die Arten von Sources und Drains, die verwendet werden, um bestimmte Transistoreigenschaften zu erreichen, wie von Experten auf dem Gebiet verstanden wird.
  • In gefertigten Bauelementen können die Materialschichten im Erscheinungsbild von den aus Gründen der Klarheit vereinfachten Darstellungen abweichen und können beispielsweise in einigen Bereichen etwas dicker oder dünner sein. Darüber hinaus kann das, was hier als „Schicht“ von Material bezeichnet wird, aus mehreren Schichten des Materials bestehen, die im Wesentlichen als eine Schicht wirken.
  • Die 4A-I veranschaulichen eine Ausführungsform eines Verfahrens zum Formen von mehreren Arten von auf Fin-Technologie basierenden Transistor-Gate-Strukturen. Das Verfahren ist nützlich zum Formen von integrierten Schaltungen, die unterschiedliche Arten von auf Fin-Technologie basierenden Transistoren auf dem gleichen Chip umfassen, wobei die Transistoren mindestens zwei verschiedene Gate-Dielektrikum-Strukturen haben. Ein IC-Chip umfasst für gewöhnlich mehrere Kopien des gleichen Transistors an verschiedenen Stellen auf dem Substrat, aus Gründen der Übersichtlichkeit wird jedoch nur ein Transistor jeder Art in den 4A-I dargestellt.
  • Ein Substrat 410 mit Finnen 412 wird zur Verfügung gestellt. In einer Ausführungsform der Erfindung werden die Finnen 412 zum Großteil aus einem monokristallinen Substrat geformt. Substrate 410 und Finnen 412 können aus jedem bekannten Halbleitermaterial geformt werden, wie zum Beispiel, jedoch nicht darauf beschränkt, Silizium, Germanium, Siliziumgermanium und III-V-Kombinationen, darunter GaAs, InSb, GaP und GaSb. Die unteren Teile der Finnen 412 werden durch die Isolierungsregionen 414 getrennt, um einen Verlust aus den Finnen zu verhindern, wie in 4A dargestellt. In einer Ausführungsform umfassen die Isolierungsregionen 414 ein dielektrisches Material, wie zum Beispiel Siliziumdioxid. In einer weiteren Ausführungsform werden die Finnen 412 aus einem Halbleiter-auf-Isolatorsubstrat (semiconductor-on-insulator, SOI) geformt, das aus einem unteren Bulksubstrat, einer mittleren Isolierschicht und einer oberen monokristallinen Schicht besteht. Finnen 412 werden aus der oberen monokristallinen Schicht geformt und die mittlere Isolierschicht bildet eine Isolierungsregion. Die Höhe der Finnen 412 oberhalb der Isolierregionen 414 reicht von 2 bis 10 nm. Die Breite der Finnen 412 reicht von 0,5 bis 2 nm.
  • Danach wird die Siliziumdioxidschicht 425 auf der Fläche von Finnen 412 geformt, die über die Isolierregionen 414 hinausragt. In einer Ausführungsform bildet die Siliziumdioxidschicht 425 einen Teil des Gate-Dielektrikums für den Transistor, der an Gate-Region 492 geformt wird. In einer Ausführungsform wird die Siliziumdioxidschicht 425 schließlich aus Gate-Region 491 entfernt, bevor weitere Gate-Struktur-Komponenten geformt werden. In einer besonderen Ausführungsform wird die Siliziumdioxidschicht 425 aus den Oberflächen der Finnen 412 gewachsen. In einer anderen besonderen Ausführungsform wird eine Siliziumdioxidschicht 425 ganzflächig durch ein Verfahren aufgebracht, welches ein gleichmäßiges Aufbringen auf den Finnen 412 in den Gate-Regionen ermöglicht, wie zum Beispiel Gasphasenabscheidung (chemical vapor deposition, CVD) oder Atomschichtabscheidung (atomic layer deposition, ALD). Siliziumdioxidschicht 425 kann auf eine einheitliche Dicke gewachsen oder aufgebracht werden. In einer Ausführungsform ist die Siliziumdioxidschicht 425 3 nm dick.
  • Das anschließende Ätzverfahren zur Entfernung der Siliziumdioxidschicht 425 aus der Gate-Region 491 beinhaltet zwei Opferschichten, die Teile der Siliziumdioxidschicht 425 schützen, woraus aktive Komponenten des in Gate-Region 492 geformten Bauelements geformt werden. In einer Ausführungsform der Erfindung wird eine eingebettete Ätzstoppschicht 442 ganzflächig über die Fläche des Substrates aufgebracht und eine Siliziumdioxid-Opferschicht 443 wird konform über der eingebetteten Ätzstoppschicht 442 geformt. In einer Ausführungsform der Erfindung formen die eingebettete Ätzstoppschicht 442 und die Siliziumdioxid-Opferschicht 443 keine aktiven Komponenten der Transistoren. Die eingebettete Ätzstoppschicht 442 und Siliziumdioxidschicht 443 können jeweils mithilfe eines Verfahrens aufgebracht werden, das zum Formen einer konformen Schicht geeignet ist, wie zum Beispiel CVD oder ALD. In einer Ausführungsform ist die eingebettete Ätzstoppschicht 442 ein Material, das im Vergleich zum Siliziumdioxid langsamer geätzt wird, wenn beide mithilfe einer ausgewählten Ätzchemie geätzt werden. In einer Ausführungsform ist die eingebettete Ätzstoppschicht 442 Siliziumnitrid.
  • Sowohl Ätzstoppschicht 442 als auch Siliziumdioxidschicht 443 werden beide auf eine einheitliche Dicke geformt. Die Dicke der eingebetteten Ätzstoppschicht 442 und der Siliziumdioxidschicht 443 wird jeweils so gewählt, dass eine zeitlich festgelegte Ätzung jede Schicht in etwa der gleichen Zeit entfernt. In einer Ausführungsform wird ein HF-Ätzverfahren verwendet. HF ätzt Siliziumdioxid schneller als Siliziumnitrid und deshalb ist in einer Ausführungsform die Siliziumdioxid-Opferschicht 443 dicker als die eingebettete Ätzstoppschicht 442. In einer Ausführungsform hat die Siliziumdioxid-Opferschicht 443 die gleiche Dicke wie die Siliziumdioxidschicht 425. In einer Ausführungsform ist die eingebettete Ätzstoppschicht 442 1 nm dick. In einer Ausführungsform ist die Siliziumdioxidschicht 443 3 nm dick.
  • Als nächstes wird die Siliziumdioxid-Opferschicht 443 von der Oberfläche der Gate-Region 491 mithilfe eines photolithographischen Ätzverfahrens entfernt. In einer Ausführungsform wird ein Photolackmaterial über der Strukturfläche geformt. Der Photolack ist photolithographisch gemustert, so dass Photolack 455 Gate-Region 492 abdeckt, wie in 4C dargestellt, wo schließlich eine aus Siliziumdioxidschicht 425 bestehende Gate-Struktur geformt wird. Der freiliegende Abschnitt der Siliziumdioxidschicht 443 wird dann von Gate-Struktur 491 geätzt. Siliziumdioxidschicht 443 kann durch jedes geeignete Ätzverfahren geätzt werden, wie zum Beispiel Nassätzen. Das Nassätzen umfasst beispielsweise HF. Das HF-Ätzen kann eine Konzentration von 50:1-200:1 haben. In einer Ausführungsform wird Siliziumdioxidschicht 443 vollständig oder nahezu vollständig in 50 Sekunden von der Oberfläche von Gate-Region 491 geätzt.
  • Nach dem Ätzen von Siliziumdioxidschicht 443 wird Photolack 455 von der Strukturoberfläche geätzt, wie in 4D dargestellt. Im Allgemeinen werden Photolacke mithilfe von in der Halbleiterbranche bekannten Verfahren entfernt. Photolacke können zum Beispiel mithilfe von Trockenplasmaverfahren entfernt werden. Der Photolack wird in einem Sauerstoffplasmaverfahren entfernt, häufig als Aschung bezeichnet, das zur Entfernung von organischen Rückständen dient. Das Plasma wird zum Beispiel durch Mikrowellen, RF (radio frequency, Funkfrequenz) oder UV-Ozon-Quellen erzeugt. Andernfalls kann der Photolack mithilfe eines Lösungsmittels oder einem Gemisch aus Lösungsmitteln entfernt werden.
  • Als nächstes wird Gatematerial 454 ganzflächig über die Strukturoberfläche aufgebracht, gemäß der in 4E veranschaulichten Ausführungsform. Opfergatematerial 454 wird auf eine Dicke geformt, die für die Gate-Höhe gewünscht ist. Opfergatematerial 454 wird dann strukturiert und geätzt, um die Opfergatestrukturen 456 über Gate-Regionen 491 und 492 zu bilden, so dass aktive Gatestrukturen anschließend durch ein Gate-Austauschverfahren geformt werden können. Aufbringen, Strukturieren, und Ätzen von Opfergatematerial sind in der Halbleitertechnik bekannt. Die Opfergatestrukturen 456 werden in der gleichen Form und an der gleichen Stelle strukturiert, wo die anschließend geformte Gateelektrode und das Gate-Dielektrikum geformt werden. In einer Ausführungsform der vorliegenden Erfindung wird das Opfer-GateelektrodenMaterial aus einem Material wie Siliziumnitrid oder Polysilizium geformt. Nach der Ausbildung der Opfergatestrukturen 456 können Finnen 412, zum Beispiel, mithilfe von Erweiterungs- (tip implantation) oder Halo-Implantation dotiert werden, wie in der Branche allgemein bekannt.
  • Als nächstes können, wenn gewünscht, dielektrische Seitenwand-Abstandshalter 435 an den Seitenwänden der Opfergatestrukturen 456 geformt werden. Seitenwand-Abstandshalter werden genutzt, um die Gate-Struktur von epitaktischem Halbleitermaterial zu trennen, das auf den Source-/Drain-Gebieten der Finnen gewachsen werden kann, wie in 1A dargestellt. Abstandshaltermaterial kann jedoch zusätzlich an anderen Seitenwänden der Gate-Struktur geformt werden, wie in 4F dargestellt. Seitenwand-Abstandshalter 435 können mithilfe jeder bekannten Methode geformt werden, wie zum Beispiel durch ganzflächiges Aufbringen eines konformen Seitenwand-Abstandshalter-Dielektrikums über dem Substrat und anschließendem anisotropem Ätzen, um das dielektrische Abstandshaltermaterial von den horizontalen Flächen zu entfernen, während das Abstandshaltermaterial auf den vertikalen Flächen verbleibt. Die Abstandshalter 453 können Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, Siliziumcarbid, CDO oder eine Kombination daraus sein. In einer Ausführungsform wird ein Überätzen verwendet, um das Abstandshaltermaterial von den Seitenwänden der Finnen 412 zu entfernen, um ein anschließendes Wachsen einer epitaktischen Schicht auf der Finnenoberfläche, Dotieren des Source-/Drain-Gebietes, und/oder Formen von Source-/Drain-Kontakten zu ermöglichen.
  • Als nächstes wird ein dielektrisches Material 450 ganzflächig auf dem Substrat aufgebracht. Das dielektrische Material wird auf eine Dicke geformt, die ausreichend ist, um das Substrat, einschließlich der Opfergatestruktur 456, vollständig zu bedecken. Das Dielektrikum 450 wird aus einem Material geformt, das selektiv unter Berücksichtigung des Opfergatematerials geätzt werden kann. Das heißt, das Dielektrikum wird aus einem Material geformt, wobei die Opfergatestruktur 456 entfernt werden kann ohne das Dielektrikum 450 wesentlich wegzuätzen. Nach dem ganzflächigen Aufbringen wird das dielektrische Material 450 planarisiert, zum Beispiel durch chemisch-mechanische Planarisierung (CMP), bis die obere Fläche planar mit der Opfergatestruktur 456 ist.
  • Die Opfergatestruktur 456 wird dann weggeätzt, um das Formen der Gate-Strukturen in Gate-Regionen 491 und 492 zu ermöglichen. Opfergatestrukturen 456 können mithilfe eines Nass- oder Trockenätzverfahrens entfernt werden. Das Ätzverfahren legt die darunterliegende eingebettete Fläche der Ätzstoppschicht 442 auf Gate-Region 491 und die darunterliegende Fläche der Opfer-Siliziumdioxidschicht 443 auf Gate-Region 492 frei, wie in 4G dargestellt.
  • In einer Ausführungsform entfernt ein weiteres Ätzverfahren die eingebettete Ätzstoppschicht 442 und die Siliziumdioxidschicht 425 von Gate-Region 491 und ebenfalls die Siliziumdioxidschicht 443 und die eingebettete Ätzstoppschicht 442 von Gate-Region 492. In einer Ausführungsform wird ein selektives Ätzen verwendet. In einer anderen Ausführungsform wird ein zeitlich festgelegtes Nassätzverfahren verwendet. In einer Ausführungsform kann das zeitlich festgelegte Nassätzen HF umfassen. In einer besonderen Ausführungsform ätzt das HF das eingebettete Ätzstoppschichtmaterial 442 schneller als das Opfer-Siliziumdioxidmaterial 443. Das Ätzverfahren hat in einer Ausführungsform eine Selektivität von 3:1. Das HF-Ätzen kann eine Konzentration von 50:1-200:1 haben. Da die Dicke jeder Opferschicht anhand der Rate ausgewählt wurde, bei der HF das Material ätzt, wird sowohl die eingebettete Ätzstoppschicht 442 als auch die Siliziumdioxidschicht 425 auf Gate-Region 491 vollständig oder nahezu vollständig durch HF in der gleichen Zeit geätzt, wie Opfer-Siliziumdioxidschicht 443 und eingebettete Ätzstoppschicht 442 von HF von Gate-Region 492 geätzt werden.
  • In einer Ausführungsform verbleibt Siliziumdioxidschicht 425 auf Gate-Region 492, wo sie Teil des Gate-Dielektrikums bildet. Als diese wurde Siliziumdioxidschicht 425 auf Gate-Region 492 geformt, ohne Photolack ausgesetzt worden zu sein, welcher aktive Bauelementschichten verunreinigen könnte. Diese Formung einer makellosen Siliziumdioxidschicht verbessert die Leistungsfähigkeit und Zuverlässigkeit des Bauelementes gegenüber Bauelementen, bei denen aktive Schichten direkt durch Photolithographieverfahren strukturiert werden.
  • Als nächstes wird eine dielektrische High-K-Schicht 421 konform über der Substratoberfläche aufgebracht, in einer einheitlichen Dicke gemäß einer Ausführungsform der Erfindung. In einer Ausführungsform bedeckt das dielektrische High-K-Material 421 die obere Fläche und Seitenwände der Finnen 412 in Gate-Region 491 und passt sich an die Oberfläche der Siliziumdioxidschicht 425 auf Gate-Region 492 an. In einer Ausführungsform formt die dielektrische High-K-Schicht 421 Teil des Gate-Dielektrikums in den Gate-Strukturen, die in beiden Gate-Regionen 491 und 492 geformt sind. In einer Ausführungsform wird das dielektrische High-K-Material durch ein konformes Verfahren, wie CVD oder ALD, geformt, um den Kontakt mit den Finnenoberflächen in Gate-Region 491 und der darunterliegenden Siliziumdioxidschicht 425 in Gate-Region 492 sicherzustellen. Die dielektrische High-K-Schicht 421 kann jedes geeignete dielektrische High-K-Material sein, wie oben im Hinblick auf die dielektrische High-K-Schicht 121 in 1A beschrieben. Die Dicke der dielektrischen High-K-Schicht 421 kann 1 bis 5 nm betragen. In einer Ausführungsform ist die dielektrische High-K-Schicht 421 3 nm dick.
  • Als nächstes wird eine Gateelektrode in jeder Gate-Region über dem Dielektrikum geformt. Die Gateelektrode kann eine oder mehrere Austrittsarbeit-Metallschichten und ein Füllmetall umfassen. In einer Ausführungsform wird das Austrittsarbeit-Metall 431 konform über dem Substrat bis auf eine einheitliche Dicke aufgebracht. Austrittsarbeit-Metall 431 legt die Austrittsarbeit für das Bauelement fest und minimiert den Widerstand an der Metall-Halbleiter-Schnittstelle zwischen dem Gate-Dielektrikum und der Gateelektrode. Austrittsarbeit-Metall 431 wird durch ein konformes Verfahren geformt, wie zum Beispiel CVD oder ALD, um den Kontakt mit der darunterliegenden dielektrischen High-K-Schicht 421 in beiden Gate-Regionen 491 und 492 sicherzustellen. Austrittsarbeit-Metallschicht 431 kann jedes geeignete Austrittsarbeit-Metall sein, wie oben im Hinblick auf die Austrittsarbeit-Metallschicht 131 in 1A beschrieben. Austrittsarbeit-Metallschicht 431 kann zwischen 1 und 5 nm dick sein. In einer Ausführungsform ist die Austrittsarbeit-Metallschicht 431 3 nm dick.
  • Ein Füllmetall 440 wird dann ganzflächig über dem Austrittsarbeit-Metall 431 in einer Dicke aufgebracht, die ausreichend ist, um die Gate-Struktur-Öffnungen in Gate-Regionen 491 und 492 zu füllen. Metall-Gate 440 kann durch jedes geeignete Verfahren geformt werden, wie zum Beispiel CVD, ALD oder physische Aufdampfung (physical vapor deposition, PVD). Das Metall-Gate-Material kann jedes geeignete Gateelektrodenmaterial sein, wie oben im Hinblick auf 1A beschrieben.
  • Das Metall-Gate 440, Austrittsarbeit-Material 431, und die dielektrische High-K-Schicht 421 werden dann chemisch-mechanisch planarisiert bis die obere Fläche der dielektrischen Schicht 450 freigelegt ist, wie in 4I dargestellt. Sobald das Gateelektrodenmaterial und das Gate-Dielektrikum-Material von der Oberfläche des dielektrischen Materials 450 zurückpoliert oder entfernt sind, wurde eine Gate-Struktur geformt.
  • Somit werden zwei Transistoren 401 und 402 geformt, jeweils mit einer unterschiedlichen Gate-Struktur. In einer Ausführungsform umfasst Transistor 401 ein Gate-Dielektrikum mit einem High-K-Material 421 und einer Gateelektrode mit sowohl einem Austrittsarbeit-Metall 431, als auch einem Füllmetall 440. Transistor 401 kann für Hochleistungs-Prozessorkerne verwendet werden. In einer Ausführungsform umfasst Transistor 402 ein Gate-Dielektrikum, das sowohl eine Siliziumdioxidschicht 425 als auch eine dielektrische High-K-Schicht 421 hat, und eine Gateelektrode mit einer Austrittsarbeit-Metallschicht 431 und einem Füllmetall 440. Das Hinzufügen der Siliziumdioxidschicht 425 zum Gate-Dielektrikum ermöglicht im Vergleich zum Gate-Dielektrikum von Transistor 401 die Verwendung von Transistor 402 für Hochspannungs-, Eingangs-/Ausgangs- (Input, Output; I/O) stromkreise oder -anwendungen.
  • Die 5A-I veranschaulichen ein weiteres Verfahren zum Formen von integrierten Schaltungen, die aus zwei Arten von Transistoren mit unterschiedlichen Gate-Strukturen bestehen. Ein IC-Chip umfasst für gewöhnlich mehrere Kopien des gleichen Transistors an verschiedenen Stellen, aus Gründen der Übersichtlichkeit wird jedoch nur ein Transistor jeder Art in den 5A-I dargestellt.
  • Ein Substrat 510 mit Finnen 512 wird bereitgestellt, wie in 5A dargestellt. In einer Ausführungsform sind Substrat 510 und Finnen 512 monokristallines Silizium. Finnen 512 werden durch Isolierungsregionen 514 getrennt, die ein dielektrisches Material, wie zum Beispiel Siliziumdioxid, umfassen können. Verfahren zum Formen der in 5A dargestellten Struktur sind in der Halbleiterherstellung bekannt.
  • Als nächstes wird Siliziumdioxidschicht 525 auf der Oberfläche der Struktur geformt. In einer Ausführungsform der Erfindung bildet Siliziumdioxidschicht 525 einen Teil der Gate-Struktur, die anschließend in Gate-Region 592 geformt wird. In einer besonderen Ausführungsform wird die Siliziumdioxidschicht 525 aus den Oberflächen der Finnen 512 gewachsen. In einer anderen besonderen Ausführungsform wird Siliziumdioxidschicht 525 durch ein Verfahren aufgebracht, welches das konforme Aufbringen auf den horizontalen und vertikalen Flächen der Gate-Region, wie CVD oder ALD, ermöglicht. In einer Ausführungsform ist die Siliziumdioxidschicht 525 3 nm dick.
  • Opfergatestrukturen werden dann geformt, so dass aktive Gate-Strukturen anschließend gemäß einer Ausführungsform der Erfindung durch ein Gate-Austausch-Verfahren geformt werden können. In einer Ausführungsform wird Opfergatematerial 554 ganzflächig über der Siliziumdioxidschicht 525 aufgebracht, wie in 5B dargestellt. Opfergatematerial 554 wird auf eine Dicke geformt, die für die Gate-Höhe gewünscht ist. Opfergatematerial 554 wird dann strukturiert und geätzt, um Opfergatestrukturen 556 über Gate-Regionen 591 und 592 zu formen. Aufbringen, Strukturieren, und Ätzen von Opfergatematerial sind in der Halbleitertechnik bekannt. Die Opfergatestrukturen 556 werden in der gleichen Form und an der gleichen Stelle strukturiert, wo die anschließend geformte Gateelektrode und das Gate-Dielektrikum geformt werden. In einer Ausführungsform der vorliegenden Erfindung wird die Opfergatestruktur 556 aus einem Material wie Siliziumnitrid oder Polysilizium geformt. Nach der Ausbildung der Opfergatestrukturen 556 können Finnen 512, zum Beispiel mithilfe von Erweiterungs- (tip implantation) oder Halo-Implantation dotiert werden, wie in der Branche allgemein bekannt.
  • Als nächstes können, wenn gewünscht, dielektrische Seitenwand-Abstandshalter 535 an den Seitenwänden der Opfergatestrukturen 556 geformt werden. Seitenwand-Abstandshalter werden genutzt, um die Gate-Struktur von epitaktischem Halbleitermaterial zu trennen, das auf den Source-/Drain-Gebieten der Finnen gewachsen werden kann, wie in 1A dargestellt. Abstandshaltermaterial kann jedoch zusätzlich an anderen Seitenwänden der Gate-Struktur geformt werden, wie in 5C dargestellt. Seitenwand-Abstandshalter 535 können mithilfe jeder bekannten Methode geformt werden, wie zum Beispiel durch ganzflächiges Aufbringen eines konformen Seitenwand-Abstandshalter-Dielektrikums über dem Substrat und anschließendem anisotropem Ätzen, um das dielektrische Abstandshaltermaterial von den horizontalen Flächen zu entfernen, während das Abstandshaltermaterial auf den vertikalen Flächen verbleibt. Die Abstandshalter 553 können Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, Siliziumcarbid, CDO oder eine Kombination daraus sein. In einer Ausführungsform wird ein Überätzen verwendet, um das Abstandshaltermaterial von den Seitenwänden der Finnen 512 zu entfernen, um ein anschließendes Wachsen einer epitaktischen Schicht auf der Finnenoberfläche, Dotieren des Source-/Drain-Gebietes, und/oder Formen von Source-/Drain-Kontakten zu ermöglichen.
  • Als nächstes wird ein dielektrisches Material 550 ganzflächig auf dem Substrat aufgebracht. Die dielektrische Schicht wird auf eine Dicke geformt, die ausreichend ist, um das Substrat, einschließlich der Opfergatestruktur 556, vollständig zu bedecken. Die dielektrische Schicht 550 wird aus einem Material geformt, das selektiv unter Berücksichtigung des Opfergatematerials geätzt werden kann. Das heißt, das dielektrische Material wird aus einem Material geformt, wobei die Opfergatestruktur 556 entfernt werden kann, ohne die dielektrische Schicht 550 wesentlich wegzuätzen. Nach dem ganzflächigen Aufbringen des Dielektrikums wird die dielektrische Schicht planarisiert, beispielsweise durch CMP, bis die obere Fläche des dielektrischen Films planar mit der Opfergatestruktur 556 ist.
  • Als nächstes werden die Opfergatestrukturen 556 weggeätzt, um das Formen der Gate-Strukturen in Gate-Regionen 591 und 592 zu ermöglichen. Opfergatestrukturen 556 können mithilfe eines Nass- oder Trockenätzverfahrens geätzt werden. Das Ätzen der Opfergatestrukturen 556 legt Siliziumdioxidschicht 525 in Gate-Regionen 591 und 592 frei, wie in 5D dargestellt. In einer Ausführungsform umfasst das in Gate-Region 592 geformte Gate-Dielektrikum die Siliziumdioxidschicht 525, aber die in Gate-Region 592 geformte Gate-Struktur umfasst keine Siliziumdioxidschicht 525. Somit wird Siliziumdioxidschicht 525 anschließend strukturiert, um den Teil innerhalb von Gate-Region 591 zu entfernen, während die Teile innerhalb von Gate-Region 592 geschützt werden. In einer anderen besonderen Ausführungsform der Erfindung werden alle freiliegenden Teile der Siliziumdioxidschicht 525 von der Oberfläche geätzt und eine frische Siliziumdioxidschicht wird entweder aus den Finnen gewachsen oder über dem Substrat aufgebracht, um ein makelloses Siliziumdioxid zu haben, mit dem aktive Komponenten einer anschließend geformten Gate-Struktur geformt werden.
  • Eine Hartmaske 534 wird dann ganzflächig über Siliziumdioxidschicht 525 aufgebracht, wie in 5E veranschaulicht. In einer Ausführungsform schützt Hartmaske 534 den Teil der Siliziumdioxidschicht 525 innerhalb Gate-Region 592 vor der Exposition gegenüber Photolack während des Ätzens des Teils der Siliziumdioxidschicht 525 in Gate-Region 591. Hartmaske 534 kann zum Beispiel ein Austrittsarbeit-Metall umfassen, das widerstandsfähig gegen Ätzen durch HF ist, wie zum Beispiel, aber nicht darauf beschränkt, Titannitrid, Wolframnitrid, und Tantalnitrid. In einer Ausführungsform wird Hartmaske 534 durch ALD geformt. Hartmaske 534 wird auf eine einheitliche Dicke, zwischen 1 bis 5 nm, geformt, die ausreichend ist, um die darunterliegenden Materialien während des anschließenden Ätzverfahrens zu schützen. In einer Ausführungsform ist Hartmaske 534 3 nm dick.
  • Als nächstes wird Hartmaske 534 strukturiert, um den Teil zu entfernen, der Siliziumdioxidschicht 525 in Gate-Region 591 bedeckt, wie in 5F dargestellt. In einer Ausführungsform wird Hartmaske 534 durch ein Photolithographieverfahren strukturiert. In einer Ausführungsform wird eine Photolackschicht 555 so aufgebracht und strukturiert, dass Hartmaske 534 auf Gate-Region 592 von Photolack bedeckt ist. In einer Ausführungsform wird Hartmaske 534 dann von den Bereichen geätzt, die nicht von Photolack bedeckt sind, wodurch die darunterliegende Siliziumdioxidschicht 525 auf Gate-Region 591 freigelegt wird. In einer Ausführungsform wird Hartmaske 534 mithilfe eines Nassätzverfahrens geätzt, welches gegenüber dem darunterliegenden Oxids, wie Peroxid und Schwefelsäure, höchst selektiv ist.
  • Als nächstes wird die Photolackschicht 545 entfernt, wodurch Hartmaske 534 auf Gate-Region 592 verbleibt. In einer Ausführungsform wird Siliziumdioxidschicht 525 dann von Gate-Region 591 geätzt. Durch Entfernen der Photolackschicht 545 vor dem Ätzen der Siliziumdioxidschicht 525 wird das Ätzbad, das zum Ätzen der Siliziumdioxidschicht 525 verwendet wird, nicht durch Photolackmaterial verunreinigt. In einer Ausführungsform wird durch das Ätzen von Siliziumdioxidschicht 525 über Gate-Region 591 die Oberfläche der Finnen 512 und Isolierungsregionen 514 in Gate-Region 591 freigelegt. Zum Ätzen von Siliziumdioxidschicht 525 kann jedes Ätzen verwendet werden, das selektiv gegenüber dem Hartmaskenmaterial über Siliziumdioxid ist. In einer Ausführungsform wird die Siliziumdioxidschicht 525 mithilfe von HF geätzt. In einer Ausführungsform wird die Hartmaske 534 dann von Gate-Region 592 entfernt, um Siliziumdioxidschicht 525 freizulegen, wie in 5H dargestellt. In einer Ausführungsform wird Hartmaske 534 durch ein Nassätzverfahren entfernt, wie Peroxid und Schwefelsäure.
  • Die Gate-Struktur wird dann geformt, indem zusätzliche dielektrische Gateschichten und Gateelektrodenmaterialien aufgebracht werden. In einer Ausführungsform wird die dielektrische High-K-Schicht 521 konform über dem Substrat aufgebracht und deckt dabei die obere Fläche und Seitenwände der Finnen in Gate-Region 591 ab und passt sich an die Oberfläche der Siliziumdioxidschicht 525 auf Gate-Region 592 an. Das dielektrische High-K-Material wird durch ein konformes Verfahren wie CVD oder ALD geformt, um den Kontakt mit den Finnen in Gate-Region 591 oder der darunterliegenden ersten Siliziumdioxidschicht 525 in Gate-Region 592 sicherzustellen. Die dielektrische High-K-Schicht 521 kann jedes geeignete dielektrische High-K-Material sein, wie oben im Hinblick auf die dielektrische High-K-Schicht 121 in 1A beschrieben. Die Dicke der dielektrischen High-K-Schicht 521 kann 1 bis 5 nm betragen. In einer Ausführungsform ist die dielektrische High-K-Schicht 521 3 nm dick.
  • Als nächstes werden die Gateelektroden geformt. Jede Gateelektrode kann eine oder mehrere Austrittsarbeit-Metallschichten und ein Füllmetall umfassen. In einer Ausführungsform wird das Austrittsarbeit-Metall 531 konform über dem Substrat aufgebracht. Austrittsarbeit-Metall 531 wird durch ein konformes Verfahren geformt, wie zum Beispiel CVD oder ALD, um den Kontakt mit der darunterliegenden dielektrischen High-K-Schicht 521 sicherzustellen. Austrittsarbeit-Metallschicht 531 kann jedes geeignete Austrittsarbeit-Metall sein, wie oben im Hinblick auf die Austrittsarbeit-Metallschicht 131 in 1A beschrieben. Austrittsarbeit-Metallschicht 531 kann zwischen 1 und 5 nm dick sein. In einer Ausführungsform ist die Austrittsarbeit-Metallschicht 531 3 nm dick.
  • Als nächstes wird das Füllmetall 540 ganzflächig über dem Austrittsarbeit-Metall 531 in einer Dicke aufgebracht, die ausreichend ist, um die Gate-Struktur-Öffnungen in Gate-Regionen 591 und 592 zu füllen. Füllmetall 540 kann durch jedes geeignete Verfahren geformt werden, wie zum Beispiel CVD, ALD oder PVD. Das Füllmetallmaterial kann jedes geeignete Gateelektrodenmaterial sein, wie oben im Hinblick auf Füllmetall 140 in 1A beschrieben.
  • Das Füllmetall 540, Austrittsarbeit-Material 531 und die dielektrische High-K-Schicht 521 werden dann chemisch-mechanisch planarisiert bis die obere Fläche der dielektrischen Schicht 550 freigelegt ist, wie in 5I dargestellt. Sobald das Gateelektrodenmaterial und das Gate-Dielektrikum-Material von der Oberfläche des dielektrischen Materials 550 zurückpoliert oder entfernt sind, wurde eine Gate-Struktur geformt.
  • Somit werden zwei Transistoren 501 und 502 geformt, jeweils mit einer unterschiedlichen Gate-Struktur. In einer Ausführungsform umfasst Transistor 501 ein Gate-Dielektrikum mit dielektrischem High-K-Material 521 und eine Gateelektrode mit sowohl einem Austrittsarbeit-Metall 531 und einem Füllmetall 540. Die Gate-Struktur von Transistor 501 kann für Hochleistungs-Prozessorkerne verwendet werden. In einer Ausführungsform umfasst Transistor 502 ein Gate-Dielektrikum mit einer Siliziumdioxidschicht 525 und einer dielektrischen High-K-Schicht 521 über der Siliziumdioxidschicht 525 und eine Gateelektrode mit sowohl einem Austrittsarbeit-Metall 531 und einem Füllmetall 540. Im Vergleich zu Transistor 501 ermöglicht das zusätzliche Siliziumdioxidmaterial im Gate-Dielektrikum von Transistor 502 die Verwendung für Hochspannungs-, Eingangs-/Ausgangs- (Input, Output; I/O) stromkreise.
  • Die 6A-G bieten eine zusätzliche Variante eines Verfahrens zum Formen von integrierten Schaltungen, die aus zwei Arten von Transistoren bestehen, wobei jede Transistorart eine unterschiedliche dielektrische Gate-Struktur hat. Ein IC-Chip umfasst für gewöhnlich mehrere Kopien des gleichen Transistors an verschiedenen Stellen, aus Gründen der Übersichtlichkeit wird jedoch nur ein Transistor jeder Art in den 6A-G dargestellt.
  • Eine Struktur wird bereitgestellt, die Substrat 610 mit Finnen 612, welche durch Isolierungsregionen 614 getrennt sind, und Gate-Struktur-Öffnungen oberhalb der Finnen umfasst, die durch ein Dielektrikum 650 mit Abstandshaltern 635 definiert werden. Verfahren zum Formen der Struktur sind in der Halbleiterherstellung bekannt. Die Struktur kann zum Beispiel geformt werden, indem zuerst das in den 5A-5D dargestellte und oben beschriebene Verfahren befolgt wird, und danach die Teile der Siliziumdioxidschicht 625 entfernt werden, die Gate-Regionen 691 und 693 bedecken, wie in 6A dargestellt. In einer Ausführungsform wird Siliziumdioxidschicht 625 von Gate-Regionen 691 und 693 durch Nass- oder Trockenätzen entfernt.
  • Als nächstes wird eine dielektrische High-K-Schicht 622 ganzflächig auf dem Substrat aufgebracht. Das dielektrische High-K-Material 622 wird durch ein konformes Verfahren wie CVD oder ALD geformt, um den Kontakt mit den Finnen in jeder Gate-Region sicherzustellen. In einer Ausführungsform formt die dielektrische High-K-Schicht 622 einen Teil des Gate-Dielektrikums für den in Gate-Region 693 geformten Transistor. In einer Ausführungsform wird die dielektrische High-K-Schicht 622 von Gate-Region 691 entfernt. Die dielektrische High-K-Schicht 622 kann jedes geeignete dielektrische High-K-Material sein, wie oben im Hinblick auf die dielektrische High-K-Schicht 122 in 1B beschrieben. Die Dicke der dielektrischen High-K-Schicht 622 kann 1 bis 5 nm betragen. In einer Ausführungsform ist die dielektrische High-K-Schicht 622 3 nm dick.
  • Eine Hartmaske 634 wird dann ganzflächig über der dielektrischen High-K-Schicht 622 aufgebracht, wie in 6B dargestellt. In einer Ausführungsform schützt die Hartmaske 634 den Teil der dielektrischen High-K-Schicht 622 innerhalb Gate-Region 693 vor der Exposition gegenüber Photolack während des anschließenden Ätzens der dielektrischen High-K-Schicht 622 von Gate-Region 691. Hartmaske 634 kann zum Beispiel ein Austrittsarbeit-Metall umfassen, das widerstandsfähig gegen Ätzen durch HF ist, wie zum Beispiel, aber nicht darauf beschränkt, Titannitrid, Wolframnitrid und Tantalnitrid. In einer Ausführungsform wird Hartmaske 634 durch ALD geformt. Hartmaske 634 wird auf eine einheitliche Dicke zwischen 1 bis 5 nm geformt, die ausreichend ist, um die darunterliegenden Materialien während des anschließenden Ätzverfahrens zu schützen. In einer Ausführungsform ist Hartmaske 634 3 nm dick.
  • Als nächstes wird Hartmaske 634 strukturiert, um den Teil zu entfernen, der die dielektrische High-K-Schicht 622 in Gate-Region 691 bedeckt, wie in 6C dargestellt. In einer Ausführungsform wird Hartmaske 634 durch ein Photolithographieverfahren strukturiert. In einer Ausführungsform wird eine Photolackschicht 655 so aufgebracht und strukturiert, dass Hartmaske 634 auf Gate-Region 693 von Photolack bedeckt ist. Hartmaske 634 wird dann geätzt, um die dielektrische High-K-Schicht 622 in Gate-Region 691 freizulegen. In einer Ausführungsform wird Hartmaske 634 mithilfe eines Nassätzverfahrens geätzt, welches gegenüber dem darunterliegenden Oxids, wie Peroxid und Schwefelsäure, höchst selektiv ist.
  • Als nächstes wird die Photolackschicht 655 entfernt, wodurch Hartmaske 634 auf Gate-Region 693 verbleibt. Der freiliegende Teil der dielektrischen High-K-Schicht 622 über Gate-Region 691 wird dann geätzt, um die Oberflächen der Finnen 612 und Isolregionen 614 in Gate-Region 691 freizulegen, wie in 6D dargestellt. Durch Entfernen der Photolackschicht 655 vor dem Ätzen der dielektrischen High-K-Schicht 622 auf Gate-Region 691 wird das Ätzbad, das zum Ätzen der dielektrischen High-K-Schicht 622 verwendet wird, nicht durch Photolackmaterial verunreinigt. Jedes Ätzverfahren, das selektiv gegenüber dem Hartmaskenmaterial über dem dielektrischen High-K-Material ist, kann zum Ätzen der High-K-Schicht 622 verwendet werden. In einer Ausführungsform wird die dielektrische High-K-Schicht 622 mithilfe von HF geätzt. In einer Ausführungsform wird die Hartmaske 634 dann von Gate-Region 693 entfernt, um die Oberfläche der dielektrischen High-K-Schicht 622 freizulegen, wie in 6E dargestellt. In einer Ausführungsform wird Hartmaske 634 durch ein Nassätzverfahren entfernt, wie Peroxid und Schwefelsäure.
  • Als nächstes wird eine dielektrische High-K-Schicht 621 konform auf der Struktur aufgebracht. In einer Ausführungsform formt die dielektrische High-K-Schicht 621 Teil des Gate-Dielektrikums für jeden der in Gate-Regionen 691 und 693 geformten Transistoren. In Gate-Region 691 bedeckt das dielektrische High-K-Material 621 die Finnen 612 und Isolierregionen 614 innerhalb der Gate-Struktur-Öffnung und in Gate-Region 693 passt sich die dielektrische High-K-Schicht 621 an die dielektrische High-K-Schicht 622 an. Das dielektrische High-K-Material 621 wird durch ein konformes Verfahren wie CVD oder ALD geformt, um den Kontakt mit den darunterliegenden Materialien in der Gate-Region sicherzustellen. In einer Ausführungsform hat die dielektrische High-K-Schicht 621 eine andere Zusammensetzung als die dielektrische High-K-Schicht 622. In einer weiteren Ausführungsform hat die dielektrische High-K-Schicht 621 eine andere Dicke als die dielektrische High-K-Schicht 622. Die dielektrische High-K-Schicht 621 umfasst ein dielektrisches High-K-Material, wie oben im Hinblick auf die dielektrische High-K-Schicht 121 in 1A beschrieben. Die Dicke der dielektrischen High-K-Schicht 621 kann 1 bis 5 nm betragen. In einer Ausführungsform ist die dielektrische High-K-Schicht 621 3 nm dick.
  • Als nächstes wird eine Gateelektrode geformt. Die Gateelektrode kann eine oder mehrere Austrittsarbeit-Metallschichten und ein Füllmetall umfassen. In einer Ausführungsform wird die Austrittsarbeit-Metallschicht 631 konform über dem Substrat bis auf eine einheitliche Dicke aufgebracht. Austrittsarbeit-Metall 631 wird durch ein konformes Verfahren wie zum Beispiel CVD oder ALD geformt, um den Kontakt mit der darunterliegenden dielektrischen High-K-Schicht 621 sicherzustellen. Austrittsarbeit-Metallschicht 631 kann jedes geeignete Austrittsarbeit-Metall sein, wie oben im Hinblick auf die Austrittsarbeit-Metallschicht 131 in 1A beschrieben. Austrittsarbeit-Metallschicht 631 kann zwischen 1 und 5 nm dick sein. In einer Ausführungsform ist die Austrittsarbeit-Metallschicht 631 3 nm dick.
  • Als nächstes wird das Füllmetall 640 ganzflächig über dem Austrittsarbeit-Metall 631 in einer Dicke aufgebracht, die ausreichend ist, um die Gate-Struktur-Öffnungen über Gate-Regionen 691 und 693 zu füllen. Füllmetall 640 kann durch jedes geeignete Verfahren geformt werden, wie zum Beispiel CVD, ALD oder PVD. Das Füllmetall kann jedes geeignete Gateelektrodenmaterial sein, wie oben im Hinblick auf Füllmetall 140 in 1A beschrieben.
  • Das Füllmetall 640, Austrittsarbeit-Material 631, die dielektrische High-K-Schicht 621 und dielektrische High-K-Schicht 622 werden dann chemisch-mechanisch planarisiert, bis die obere Fläche der dielektrischen Schicht 650 freigelegt ist, wie in 6G dargestellt. Sobald das Gateelektrodenmaterial und das Gate-Dielektrikum-Material von der Oberfläche des dielektrischen Materials 650 zurückpoliert oder entfernt sind, wurde eine Gate-Struktur geformt.
  • Somit werden zwei unterschiedliche Transistoren 601 und 603 geformt, jeweils mit einer unterschiedlichen Gate-Struktur. In einer Ausführungsform umfasst Transistor 601 ein Gate-Dielektrikum mit dielektrischem High-K-Material 621 und eine Gateelektrode mit einem Austrittsarbeit-Metall 631 und einem Füllmetall 640. Die Gate-Struktur von Transistor 601 ermöglicht die Verwendung für Hochleistungs-Prozessorkerne. In einer Ausführungsform umfasst Transistor 603 ein Gate-Dielektrikum, das eine dielektrische High-K-Schicht 622 und eine dielektrische High-K-Schicht 621 hat sowie eine Gateelektrode mit einer Austrittsarbeit-Metallschicht 631 und einem Füllmetall 640. Die doppelten High-K-Materialien ermöglichen die Verwendung von Transistor 603 für Schwachstromkreise oder -anwendungen.
  • Die 7A-E bieten eine zusätzliche Variante eines Verfahrens zum Formen von integrierten Schaltungen, die aus zwei Arten von Transistoren bestehen, wobei jede Transistorart eine unterschiedliche Gateelektrodenstruktur hat. Ein IC-Chip umfasst für gewöhnlich mehrere Kopien des gleichen Transistors an verschiedenen Stellen, aus Gründen der Übersichtlichkeit wird jedoch nur ein Transistor jeder Art in den 7A-E dargestellt.
  • Eine Struktur wird bereitgestellt, die Substrat 710 mit Finnen 712, welche durch Isolierungsregionen 714 getrennt sind, und Gate-Struktur-Öffnungen oberhalb der Finnen umfasst, die durch ein dielektrisches Material 750 und Abstandshalter 735 definiert werden. Verfahren zum Formen der Struktur sind in der Halbleiterherstellung bekannt. Die Struktur kann zum Beispiel geformt werden, indem zuerst das in den 5A-5D dargestellte und oben beschriebene Verfahren befolgt wird und danach die Teile der Siliziumdioxidschicht 725 entfernt werden, die Gate-Regionen 791 und 794 bedecken, wie in 7A dargestellt.
  • Als nächstes werden Teile der Gate-Strukturen durch Aufbringen einer dielektrischen Gateschicht in Gate-Regionen 791 und 794 geformt. Eine dielektrische High-K-Schicht 721 wird ganzflächig auf der Strukturoberfläche aufgebracht, wie durch 7B veranschaulicht, und deckt dabei Finnen 712 und Isolierungsregionen 714 innerhalb der Gate-Regionen 791 und 794 ab. Das dielektrische High-K-Material 721 wird durch ein konformes Verfahren wie zum Beispiel CVD oder ALD geformt, um eine einheitliche Formung an der Oberfläche der Finnen 712 sicherzustellen. Die dielektrische High-K-Schicht 721 umfasst ein dielektrisches High-K-Material, wie oben im Hinblick auf die dielektrische High-K-Schicht 121 in 1A beschrieben. Die Dicke der dielektrischen High-K-Schicht 721 kann 1 bis 5 nm betragen. In einer Ausführungsform ist die dielektrische High-K-Schicht 721 3 nm dick.
  • Als nächstes wird Austrittsarbeit-Metall 732 ganzflächig über der Struktur aufgebracht, wie in 7B dargestellt. In einer Ausführungsform bildet Austrittsarbeit-Metallschicht 732 einen Teil der Gateelektrode für die Transistor-Gate-Struktur, die in Gate-Region 794 geformt wird. In einer Ausführungsform wird Austrittsarbeit-Metallschicht 732 anschließend von Gate-Region 791 entfernt. In einer Ausführungsform passt sich Austrittsarbeit-Metall 732 an die Oberfläche des dielektrischen High-K-Materials 721 an. Das Austrittsarbeit-Metall kann durch ein konformes Verfahren wie CVD oder ALD aufgebracht werden. Austrittsarbeit-Metallschicht 732 kann jedes geeignete Austrittsarbeit-Metall sein, wie oben im Hinblick auf 1A beschrieben. In einer Ausführungsform wird Austrittsarbeit-Metallschicht 732 nach dem Aufbringen nitriert, um die Austrittsarbeit des Materials zu verändern. Die Dicke der Austrittsarbeit-Metallschicht 732 kann zwischen 1 und 5 nm liegen. In einer Ausführungsform ist die Austrittsarbeit-Metallschicht 732 3 nm dick.
  • Austrittsarbeit-Metallschicht 732 wird dann strukturiert, um den Teil innerhalb Gate-Region 791 zu entfernen. In einer Ausführungsform wird Austrittsarbeit-Schicht 732 mithilfe von Photolithographie strukturiert. In einer Ausführungsform wird eine Photolackschicht 755 so aufgebracht und strukturiert, dass der Teil der Austrittsarbeit-Metallschicht 732 in Gate-Region 794 von Photolack bedeckt ist. In einer Ausführungsform wird die Austrittsarbeit-Metallschicht 732 dann von Gate-Region 791 geätzt, um das darunterliegende dielektrische High-K-Material 721 freizulegen, wie in 7C dargestellt. Austrittsarbeit-Metallschicht 732 kann entweder mittels eines Trockenätz- oder eines Nassätzverfahrens geätzt werden.
  • Als nächstes wird Photolack 755 entfernt und Austrittsarbeit-Metallschicht 731 wird ganzflächig über dem Substrat aufgebracht. Austrittsarbeit-Metallschicht 731 wird durch ein konformes Verfahren wie zum Beispiel CVD oder ALD geformt, um den Kontakt mit der darunterliegenden dielektrischen High-K-Schicht 721 in Gate-Region 791 der Austrittsarbeit-Metallschicht 732 in Gate-Region 794 sicherzustellen. Austrittsarbeit-Metallschicht 731 kann jedes geeignete Austrittsarbeit-Metall sein, wie oben im Hinblick auf 1A beschrieben. In einer Ausführungsform hat das Austrittsarbeit-Metall 731 eine andere Austrittsarbeit als Austrittsarbeit-Metallschicht 732. Die Dicke der Austrittsarbeit-Metallschicht 731 kann zwischen 1 und 5 nm liegen. In einer Ausführungsform ist die Austrittsarbeit-Metallschicht 731 3 nm dick.
  • Als nächstes wird das Füllmetall 740 ganzflächig über dem Austrittsarbeit-Metall 731 in einer Dicke aufgebracht, die ausreichend ist, um die Gate-Struktur-Öffnungen über Gate-Regionen 791 und 794 zu füllen. Füllmetall 740 kann durch jedes geeignete Verfahren geformt werden, wie zum Beispiel CVD, ALD oder PVD. Das Füllmetall kann jedes geeignete Gateelektrodenmaterial sein, wie oben im Hinblick auf 1A beschrieben.
  • Das Füllmetall 740, Austrittsarbeit-Material 731, Austrittsarbeit-Metall 732 und die dielektrische High-K-Schicht 721 werden dann chemisch-mechanisch planarisiert, bis die obere Fläche des Dielektrikums 750 freigelegt ist, wie in 7E dargestellt. Sobald das Gateelektrodenmaterial und das Gate-Dielektrikum-Material von der Oberfläche des dielektrischen Materials 750 zurückpoliert oder entfernt sind, wurde eine Gate-Struktur geformt.
  • Somit werden zwei unterschiedliche Transistoren 701 und 704 geformt, jeweils mit einer unterschiedlichen Gate-Struktur. In einer Ausführungsform umfasst die Gate-Struktur von Transistor 701 ein Gate-Dielektrikum mit High-K-Material 721 und eine Gateelektrode mit sowohl einer Austrittsarbeit-Metallschicht 731 als auch einem Füllmetall 740. Transistor 701 kann für Hochleistungs-Prozessorkerne verwendet werden. In einer Ausführungsform umfasst die Gate-Struktur von Transistor 704 ein Gate-Dielektrikum mit High-K-Material 721 und eine Gateelektrode mit einem Austrittsarbeit-Metall 732, einem Austrittsarbeit-Metall 731 und einem Füllmetall 740. Transistor 704 kann in Schwachstromkreisen oder -anwendungen verwendet werden.
  • Die obigen Verfahren, wie im Hinblick auf die 4A-I, 5A-I, 6A-G und 7A-E beschrieben, können in Kombination angewandt werden, um integrierte Schaltungen mit drei oder mehr Arten von Transistoren zu formen, wobei jeder über eine unterschiedliche Gate-Struktur verfügt.
  • 8 stellt ein Computergerät 800 gemäß einer Implementierung der Erfindung dar. Die Computergerät 800 nimmt eine Hauptplatine 802 auf. Die Hauptplatine 802 kann eine Anzahl von Komponenten, einschließlich - jedoch nicht drauf beschränkt - eines Prozessors 804 und mindestens eines Kommunikationschips 806, aufweisen. Der Prozessor 804 ist physisch und elektrisch mit der Hauptplatine 802 gekoppelt. In einigen Implementierungen ist mindestens einer der Kommunikationschip 806 ebenfalls physisch und elektrisch mit der Hauptplatine 802 gekoppelt. In weiteren Implementierungen stellt der Kommunikationschip 806 einen Teil des Prozessors 804 dar.
  • Abhängig von ihren Anwendungen kann Computergerät 800 andere Komponenten aufweisen, die physisch und elektrisch mit der Hauptplatine 802 gekoppelt oder nicht gekoppelt sein können. Diese anderen Komponenten, schließen ein, sind aber nicht beschränkt auf, flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, Digitalsignal-Prozessor, Geheimprozessor, Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, einen Touchscreen-Controller, eine Batterie, ein Audiocodec, Videocodec, Leistungsverstärker, globales Positionsbestimmungssystem (GPS), einen Kompass, Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (wie ein Festplattenlaufwerk, eine Compact-Disc (CD), Digital Versatile Disk (DVD) usw.).
  • Der Kommunikationschips 806 ermöglicht drahtlose Kommunikation für die Übertragung von Daten an das oder vom Computergerät 800. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren. Der Begriff deutet nicht an, dass die dazugehörigen Bauelemente keine Drähte enthalten, obwohl einige Ausführungsformen keine enthalten. Der Kommunikationschip 806 kann eine beliebige Anzahl von drahtlosen Standards und Protokollen implementieren, einschließlich - jedoch nicht darauf beschränkt - WiFi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, LTE (Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, deren Ableitungen sowie aller anderen drahtlosen Protokolle, die als 3G, 4G, 5G oder höher designiert sind. Das Computergerät 800 kann eine Mehrzahl von Kommunikationschips 806 aufweisen. Zum Beispiel kann ein erster Kommunikationschip 806 für drahtlose Kommunikation kürzerer Reichweite, wie Wi-Fi und Bluetooth, bestimmt sein und ein zweiter Kommunikationschip 806 kann für drahtlose Kommunikation längerer Reichweite, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, bestimmt sein.
  • Der Prozessor 804 des Computergeräts 800 umfasst einen ungehäusten IC-Chip, der im Gehäuse des Prozessors 804 verpackt ist. Bei einigen Implementierungen der Erfindung umfasst die IC-Chiplage des Prozessors zwei oder mehrere auf Fin-Technologie basierende Transistoren, gemäß den Implementierungen der Erfindung. Der Begriff „Prozessor“ kann auf jedes Bauelement oder jedes Teil eines Bauelementes verweisen, das elektronische Daten von Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 806 umfasst außerdem einen ungehäusten IC-Chip, der im Gehäuse des Kommunikationschips 806 verpackt ist. Gemäß einer weiteren Implementierung der Erfindung, umfasst die IC-Chiplage des Kommunikationschips zwei oder mehrere, auf Fin-Technologie basierende, Transistoren, gemäß den Implementierungen der Erfindung.
  • In weiteren Implementierungen kann eine andere innerhalb des Computergeräts 800 untergebrachte Komponente einen ungehäusten IC-Chip aufweisen, der zwei oder mehrere auf Fin-Technologie basierende Transistoren umfasst, gemäß der Implementierungen der Erfindung.
  • In verschiedenen Implementierungen kann das Computergerät 800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra-Mobile PC, ein Mobiltelefon, ein Schreibtischcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann das Computergerät 800 ein beliebiges anderes elektronisches Gerät sein, das Daten verarbeitet.

Claims (11)

  1. Bauelement, umfassend, ein Substrat (110, 410, 610) mit mehreren Halbleiterfinnen (112, 212, 412, 512, 612); einen ersten Transistor (101, 201, 301, 401, 501, 601) mit einer ersten Gate-Struktur (111A), die sich um eine oder mehrere der Halbleiterfinnen wickelt, wobei die erste Gate-Struktur (111A) eine erste dielektrische Gate-Struktur umfasst, die in Kontakt mit den ein oder mehreren Halbleiterfinnen ist und eine erste Gateelektrodenstruktur (115), die eine erste Metallschicht (131, 231, 331, 431, 531, 631) aufweist, die in Kontakt mit der ersten dielektrischen Gate-Struktur ist, wobei die erste dielektrische Gate-Struktur eine High-k Dielektrikum-Schicht (121, 221, 321, 421, 521, 621) aufweist; und einen zweiter Transistor (102, 202, 302, 402, 502, 306) mit einer zweiten Gate-Struktur (111B), die sich um eine oder mehrere der Halbleiterfinnen wickelt, wobei die zweite Gatestruktur eine zweite dielektrische Gate-Struktur in Kontakt mit den ein oder mehreren Halbleiterfinnen und eine zweite Gateelektroden-Struktur (115) mit einer zweiten Metallschicht aufweist, wobei die zweite Metallschicht in direktem Kontakt mit der zweiten dielektrischen Gate-Struktur ist, und wobei die zweite dielektrische Gate-Struktur die High-k Dielektrikum-Schicht direkt auf einer Siliziumdioxidschicht (125, 225, 325, 425, 525) aufweist, wobei die Siliziumdioxidschicht direkt auf den ein oder mehreren Halbleiterfinnen ist, wobei die zweite dielektrische Gate-Struktur in der Dicke verschieden von der ersten dielektrischen Gate-Struktur ist, wobei die High-k Dielektrikum-Schicht konform in Gate-Struktur-Öffnungen des ersten und zweiten Transistors gebildet ist, wobei der erste Transistor ein Transistor ist, der für einen Hochleistungskern geeignet ist, und der zweite Transistor ein Transistor ist, der für einen HochspannungsEingangs/Ausgangs-Schaltkreis geeignet ist.
  2. Das Bauelement aus Anspruch 1, wobei die erste Gateelektroden-Struktur (115) eine erste Zusammensetzung von Austrittsarbeit-Metallen (331) umfasst und die zweite GateStruktur des zweiten Transistors (306) eine zweite Gateelektroden-Struktur umfasst, die eine zweite Zusammensetzung von Austrittsarbeit-Metallen (332, 331) umfasst, die sich von der ersten Zusammensetzung unterscheidet.
  3. Das Bauelement aus einem der vorhergehenden Ansprüche, wobei die erste Gateelektrodenstruktur eine erste Austrittsarbeit-Metallschicht (131, 231, 331, 431, 531, 631) und ein Füllmetall (140) umfasst.
  4. Das Bauelement aus Anspruch 3, wobei der erste Transistor (101, 201, 301, 401, 501, 601) Folgendes umfasst: - eine erste Finne (112, 412, 512, 612), welche eine Halbleiterfinne des Substrats ist, wobei die Finne eine Oberseite, eine erste Seitenwand und eine zweite Seitenwand gegenüber der ersten Seitenwand umfasst, wobei sich die erste Gate-Struktur um die Seitenwände und die Oberseite der ersten Finne wickelt und somit eine erste Kanalregion (116) definiert; und wobei der zweite Transistor (102, 202, 302, 402, 502) Folgendes umfasst: - eine zweite Finne (112, 412, 512, 612), welche eine Halbleiterfinne des Substrats ist, wobei die Finne eine Oberseite, eine erste Seitenwand und eine zweite Seitenwand gegenüber der ersten Seitenwand umfasst, wobei die zweite Gate-Struktur des zweiten Transistors sich um die Seitenwände und die Oberseite der zweiten Finne wickelt und somit eine zweite Kanalregion definiert.
  5. Das Bauelement aus Anspruch 3, wobei die zweite Gateelektrodenstruktur die erste Austrittsarbeit-Metallschicht und eine zweite Austrittsarbeit-Metallschicht umfasst.
  6. Das Bauelement nach einem der vorhergehenden Ansprüche, wobei die High-k dielektrische Schicht Hafniumdioxid und/oder Hafniumsiliziumoxid umfasst.
  7. Das Bauelement aus Anspruch 1, das weiterhin einen dritten (103, 203, 303, 603) Transistor umfasst, wobei der dritte Transistor eine dritte Gate-Struktur hat, welche eine dritte dielektrische Gate-Struktur und die erste Gateelektrodenstruktur umfasst.
  8. Das Bauelement aus Anspruch 1, das weiterhin einen dritten Transistor (304) umfasst, wobei der dritte Transistor eine dritte Gate-Struktur hat, welche die erste dielektrische Gate-Struktur und die zweite Gateelektrodenstruktur umfasst.
  9. Das Bauelement aus Anspruch 7, das weiterhin einen vierten Transistor (305) umfasst, wobei der vierte Transistor eine vierte Gate-Struktur hat, welche eine vierte dielektrische Gate-Struktur und die erste Gateelektrodenstruktur umfasst.
  10. Das Bauelement aus Anspruch 8, das weiterhin einen vierten Transistor (302) umfasst, wobei der vierte Transistor eine vierte Gate-Struktur hat, welche die zweite dielektrische Gate-Struktur und die erste Gateelektrodenstruktur umfasst.
  11. Das Bauelement nach Anspruch 9, wobei sich der erste, zweite, dritte und vierte Transistor in der Dicke oder Zusammensetzung der dielektrischen Schichten unterscheiden, die in der Gate-Struktur verwendet wird.
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