DE112011106131B3 - Integrierte schaltkreisstruktur und verfahren zu ihrerherstellung - Google Patents

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Abstract

Die vorliegende Beschreibung betrifft die Bildung eines dielektrischen Materials einer Zwischenschicht erster Ordnung in einem nichtplanaren Transistor, der durch eine Schleuderbeschichtung, gefolgt von Oxidation und Tempern, gebildet werden kann. Das dielektrische Material einer Zwischenschicht erster Ordnung kann im Wesentlichen hohlraumfrei sein und kann eine Zugspannnung auf die Source/Drainbereiche des nichtplanaren Transistors ausüben.

Description

  • STAND DER TECHNIK
  • Ausführungsformen der vorliegenden Erfindung betreffen im Allgemeinen das Gebiet der Herstellung von mikroelektronischen Vorrichtungen und, spezieller, die Herstellung einer dielektrischen Materialzwischenschicht erster Ordnung in einem nichtplanaren Transistor.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Auf den Gegenstand der vorliegenden Erfindung wird besonders hingewiesen; er wird im abschließenden Teil der Patentschrift eindeutig beansprucht. Die Merkmale der vorliegenden Offenbarung werden vollständiger aus der folgenden Beschreibung und angehängten Ansprüchen ersichtlich, die zusammen mit den begleitenden Zeichnungen verwendet werden. Es versteht sich, dass die begleitenden Zeichnungen nur mehrere Ausführungsformen gemäß der vorliegenden Offenbarung darstellen. Die Offenbarung wird mit weiterer Genauigkeit und Details durch Verwendung der begleitenden Zeichnungen derart beschrieben, dass die Vorteile der vorliegenden Offenbarung leichter nachgeprüft werden können.
  • In der Druckschrift US 2006 / 0 189 058 A1 ist eine Rippe offenbart, die einen Source und einen Drain aufweist. Zwischen dem Source und dem Drain ist ein Transistor-Gate ausgebildet, das eine Gate-Elektrode und ein Gate-Dielektrikum umfasst. Über der Gate-Elektrode ist eine Deckstruktur ausgebildet.
  • In der Druckschrift US 2006 / 0 223 290 A1 ist das Verdichten einer dielektrischen Schicht offenbart.
  • In der Druckschrift US 2011 / 0 147 812 A1 ist ein FinFET-Transistor offenbart, der neben einem Gate und einer Rippe auch Seitenwände und Seitenwandabstandhalter (spacers) offenbart. Das Gate wird unter Anwendung eines Gate-Replacement-Prozesses erstellt.
    • 1 ist eine perspektivische Ansicht eines nichtplanaren Transistors gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 2 illustriert Seitenquerschnittsansichten einer nichtplanaren Transistorrippe, die in oder auf einem mikroelektronischen Substrat gebildet ist.
    • 3 illustriert Seitenquerschnittsansichten eines Opfermaterials, das auf der nichtplanaren Transistorrippe von 2 abgeschieden ist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 illustriert Seitenquerschnittsansichten eines Grabens, der im abgeschiedenen Opfermaterial gebildet ist, um einen Teil der nichtplanaren Transistorrippe von 3 freizulegen, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 5 illustriert Seitenquerschnittsansichten eines Opfer-Gates, das im Graben von 4 gebildet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 6 illustriert eine Seitenquerschnittsansicht des Opfer-Gates nach dem Entfernen des Opfermaterials von 5, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 7 illustriert eine Seitenquerschnittsansicht einer gleichförmigen dielektrischen Schicht, die über dem Opfer-Gate und mikroelektronischen Substrat von 6 abgeschieden ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 8 illustriert eine Seitenquerschnittsansicht von Gate-Spacern, die aus der gleichförmigen dielektrischen Schicht von 7 gebildet sind, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 9 illustriert eine Seitenquerschnittsansicht eines Source-Bereichs und eines Drain-Bereichs, die in der nichtplanaren Transistorrippe auf jeder Seite der Gate-Spacer von 8 gebildet sind, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 10 illustriert eine Seitenquerschnittsansicht einer haftvermittelnden Schicht, die auf der Struktur von 9 gebildet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 11 illustriert eine Seitenquerschnittsansicht einer ersten Zwischenschichtdielektrikum-Materialschicht, die über den Gate-Spacern, dem Opfer-Gate, der nichtplanaren Transistorrippe und dem mikroelektronischen Substrat von 10 abgeschieden ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 12 illustriert eine Seitenquerschnittsansicht der ersten Zwischenschichtdielektrikum-Materialschicht von 11, die oxidiert und getempert ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 13 illustriert eine Seitenquerschnittsansicht der Struktur von 12, wobei ein Teil der ersten Zwischenschichtdielektrikum-Materialschicht durch die Oxidation und das Tempern von 13 verdichtet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 14 illustriert eine Seitenquerschnittsansicht der Struktur von 13 nach Planarisieren der ersten Zwischenschichtdielektrikum-Materialschicht zum Freilegen einer oberen Fläche des Opfer-Gates, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 15 illustriert eine Seitenquerschnittsansicht der Struktur von 14 nach dem Entfernen des Opfer-Gates zum Bilden eines Gate-Grabens, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 16 illustriert eine Seitenquerschnittsansicht der Struktur von 15 nach dem Bilden eines Gate-Dielektrikums neben der nichtplanaren Transistorrippe zwischen den Gate-Spacern, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 17 illustriert eine Seitenquerschnittsansicht eines leitfähigen Gate-Materials, das im Gate-Graben von 16 gebildet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 18 illustriert eine Seitenquerschnittsansicht der Struktur von 17 nach dem Entfernen von überschüssigem leitfähigem Gate-Material, um ein nichtplanares Transistorgate zu bilden, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 19 illustriert eine Seitenquerschnittsansicht der Struktur von 18 nach dem Abätzen eines Teils des nichtplanaren Transistorgates, um ein vertieftes nichtplanares Transistorgate zu bilden, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 20 illustriert eine Seitenquerschnittsansicht der Struktur von 19 nach dem Abscheiden eines überkappenden dielektrischen Materials in der Vertiefung, die aus der Bildung des vertieften nichtplanaren Transistorgates resultiert, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 21 illustriert eine Seitenquerschnittsansicht der Struktur von 20 nach dem Entfernen von überschüssigem überkappendem Material, um eine Überkappungsstruktur auf dem nichtplanaren Transistorgate zu bilden, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 22 illustriert eine Seitenquerschnittsansicht einer zweiten Zwischenschichtdielektrikum-Materialschicht, die über der ersten Zwischenschichtdielektrikum-Materialschicht, den Gate-Spacern und der Oberseite des Opfer-Gates von 21 abgeschieden ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 23 illustriert eine Seitenquerschnittsansicht einer Ätzmaske, die auf dem zweiten dielektrischen Material von 22 strukturiert ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 24 illustriert eine Seitenquerschnittsansicht einer Kontaktöffnung, die durch die erste und zweite dielektrische Materialschicht von 23 gebildet wird, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 25 illustriert eine Seitenquerschnittsansicht der Struktur von 24 nach dem Entfernen der Ätzmaske, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 26 illustriert eine Seitenquerschnittsansicht eines leitfähigen Kontaktmaterials, das in der Kontaktöffnung von 25 gebildet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 27 illustriert eine Seitenquerschnittsansicht der Struktur von 25 nach dem Entfernen von überschüssigem leitfähigem Kontaktmaterial, um einen Source-Drain-Kontakt zu bilden, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 28 illustriert eine Berechnungsvorrichtung, gemäß einer Implementierung der vorliegenden Beschreibung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen verwiesen, die durch Erläuterung spezielle Ausführungsformen zeigen, in denen der beanspruchte Gegenstand ausgeführt werden kann. Diese Ausführungsformen werden in ausreichender Detailliertheit beschrieben, damit Fachleute auf dem Gebiet den erfindungsgemäßen Gegenstand ausführen können. Es versteht sich, dass die verschiedenen Ausführungsformen, obwohl sie unterschiedlich sind, sich nicht notwendigerweise gegenseitig ausschließen. Der Verweis in der ganzen Patentschrift auf „eine Ausführungsform“ bedeutet, dass ein besonderes Merkmal, Struktur oder Kennzeichen, das in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Implementierung der vorliegenden Erfindung enthalten ist. Daher betrifft die Verwendung des Ausdrucks „eine Ausführungsform“ nicht notwendigerweise dieselbe Ausführungsform. Außerdem versteht es sich, dass die Lage oder Anordnung einzelner Elemente innerhalb jeder offenbarten Ausführungsform geändert werden können, ohne vom Geist und dem Geltungsbereich des beanspruchten Gegenstandes abzuweichen. In den Zeichnungen beziehen sich gleiche Zahlwörter auf dieselben oder ähnliche Elemente oder Funktionalität in den mehreren Ansichten, und Elemente, die darin abgebildet sind, sind nicht notwendigerweise maßstabsgerecht zueinander dargestellt, vielmehr können einzelne Elemente vergrößert oder verkleinert sein, um die Elemente im Kontext der vorliegenden Beschreibung leichter verstehen zu können.
  • Bei der Herstellung von nichtplanaren Transistoren, wie zum Beispiel Tri-Gate-Transistoren und FinFETs, können nichtplanare Halbleiterkörper zum Bilden von Transistoren verwendet werden, die eine vollständige Verarmung bei sehr kleinen Gate-Längen (z.B. kleiner als etwa 30 nm) ermöglichen. Diese Halbleiterkörper sind im Allgemeinen rippenförmig und werden daher im Allgemeinen als Transistor-„Rippen“ oder „Finnen“ bezeichnet. Zum Beispiel haben in einem Tri-Gate-Transistor die Transistorrippen eine Oberseite und zwei sich einander gegenüberliegende Seitenwände, die auf einem Bulk-Halbleitersubstrat oder einem Silizium-auf-Isolator-Substrat gebildet sind. Ein Gate-Dielektrikum kann auf der Oberseite und den Seitenwänden des Halbleiterkörpers gebildet werden, und eine Gate-Elektrode kann über dem Gate-Dielektrikum auf der Oberseite des Halbleiterkörpers und, benachbart zum Gate-Dielektrikum, auf den Seitenwänden des Halbleiterkörpers gebildet werden. Da das Gate-Dielektrikum und die Gate-Elektrode zu den drei Flächen des Halbleiterkörpers benachbart sind, werden drei separate Kanäle und Gates gebildet. Wenn drei separate Kanäle gebildet werden, kann der Halbleiterkörper vollständig verarmt werden, wenn der Transistor eingeschaltet wird. Im Hinblick auf FinFET-Transistoren kontaktieren das Gate-Material und die Elektrode die Seitenwände des Halbleiterkörpers derart, dass zwei separate Kanäle gebildet werden (statt drei Tri-Gate-Transistoren).
  • Ausführungsformen der vorliegenden Erfindung betreffen die Bildung einer Zwischenschichtdielektrikum-Materialschicht erster Ordnung in einem nichtplanaren Transistor, der durch ein Schleuderbeschichtungsverfahren, gefolgt von Oxidation und Tempern, gebildet werden kann. Die Zwischenschichtdielektrikum-Materialschicht erster Ordnung kann im Wesentlichen hohlraumfrei sein und kann eine Zugspannung auf die Source-Drain-Bereiche des nichtplanaren Transistors ausüben.
  • 1 ist eine perspektivische Ansicht eines nichtplanaren Transistors 100, der mindestens ein Gate umfasst, das auf mindestens einer Transistorrippe gebildet ist, welche auf einem mikroelektronischen Substrat 102 gebildet ist. In einer Ausführungsform der vorliegenden Offenbarung kann das mikroelektronische Substrat 102 ein monokristallines Siliziumsubstrat sein. Das mikroelektronische Substrat 102 kann auch andere Arten von Substraten umfassen, wie zum Beispiel Silizium-auf-Isolator („SOI“), Germanium, Gallium, Arsenid, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Galliumantimonid und dergleichen, wobei jedes mit Silizium kombiniert werden kann.
  • Der nichtplanare Transistor, der als Tri-Gate-Transistor gezeigt wird, kann mindestens eine nichtplanare Transistorrippe 112 umfassen. Die nichtplanare Transistorrippe 112 kann eine Oberseite 114 und ein Paar von seitlich einander gegenüberliegenden Seitenwänden, Seitenwand 116 bzw. gegenüberliegende Seitenwand 118, haben.
  • Wie ferner in 1 gezeigt, kann mindestens ein nichtplanares Transistorgate 122 über der nichtplanaren Transistorrippe 112 gebildet werden. Das nichtplanare Transistorgate 122 kann durch Bilden einer Gatedielektrikum-Schicht 124 auf der Oberseite der nichtplanaren Transistorrippe 114 oder benachbart zu ihr und auf der Seitenwand 116 der nichtplanaren Transistorrippe oder benachbart zu ihr und auf der gegenüberliegenden Seitenwand 118 der nichtplanaren Transistorrippe oder benachbart zu ihr hergestellt werden. Eine Gate-Elektrode 126 kann auf der Gatedielektrikum-Schicht 124 oder benachbart zu ihr gebildet werden. In einer Ausführungsform der vorliegenden Offenbarung kann die nichtplanare Transistorrippe 112 in einer Richtung verlaufen, die im Wesentlichen senkrecht zum nichtplanaren Transistorgate 122 ist.
  • Die Gatedielektrikum-Schicht 124 kann aus jedem bekannten dielektrischen Gate-Material gebildet werden, einschließlich, ohne darauf beschränkt zu sein, Siliziumdioxid (SiO2), Siliziumoxynitrid (SiOxNy), Siliziumnitrid (Si3N4) und dielektrischen Materialien mit hohem k-Wert, wie zum Beispiel Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkonoxid, Zirkonsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Die Gatedielektrikum-Schicht 124 kann durch bekannte Verfahren gebildet werden, wie zum Beispiel durch gleichförmige Abscheidung eines Gatedielektrikum-Materials und anschließendes Strukturieren des Gatedielektrikum-Materials mit bekannten Fotolithografie- und Ätzverfahren, die den Fachleuten auf diesem Gebiet bekannt sind.
  • Die Gate-Elektrode 126 kann aus jedem geeigneten Gate-Elektrodenmaterial gebildet werden. In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Elektrode 126 aus Materialien gebildet werden, die folgende umfassen, aber nicht darauf beschränkt sind: Polysilizium, Wolfram, Ruthenium, Palladium, Platin, Kobalt, Nickel, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Titancarbid, Zirkoncarbid, Tantalcarbid, Hafniumcarbid, Aluminiumcarbid, andere Metallcarbide, Metallnitride und Metalloxide. Die Gate-Elektrode 126 kann durch bekannte Verfahren gebildet werden, wie zum Beispiel durch gleichförmige umfassende Abscheidung eines Gate-Elektrodenmaterials und anschließendes Strukturieren des Gate-Elektrodenmaterials mit bekannten Fotolithografie- und Ätzverfahren, die den Fachleuten auf diesem Gebiet bekannt sind.
  • Ein Sourcebereich und ein Drainbereich (in 1 nicht dargestellt) können in der nichtplanaren Transistorrippe 112 auf gegenüberliegenden Seiten der Gate-Elektrode 126 ausgebildet sein. In einer Ausführungsform können die Source- und Drain-Bereiche durch Dotieren der nichtplanaren Transistorrippen 112 gebildet werden, wie den Fachleuten auf diesem Gebiet bekannt ist. In einer anderen Ausführungsform können die Source- und Drain-Bereiche durch Entfernen von Teilen der nichtplanaren Transistorrippen 112 und Ersetzen dieser Teile durch geeignetes Material/Materialien gebildet werden, um die Source- und Drain-Bereiche zu bilden, wie den Fachleuten auf diesem Gebiet bekannt ist. In einer anderen Ausführungsform können die Source- und Drain-Bereiche durch epitaktisches Aufwachen von dotierten oder undotierten Belastungsschichten auf den Rippen 112 gebildet werden.
  • Die 2-26 illustrieren Seitenquerschnittsansichten einer Ausführungsform zum Herstellen eines nichtplanaren Transistors, wobei die 2-5 Ansichten entlang der Pfeile A-A und B-B von 1 sind, die 6-15 Ansichten entlang der Pfeile A-A von 1 sind und die 16-26 Ansichten entlang der Pfeile C-C von 1 sind.
  • Wie in 2 gezeigt, kann die nichtplanare Transistorrippe 112 durch Ätzen des mikroelektronischen Substrats 102 oder durch Bilden der nichtplanaren Transistorrippe 112 auf dem mikroelektronischen Substrat 102 durch ein im Fachgebiet bekanntes Verfahren gebildet werden. Wie in 3 illustriert, kann ein Opfermaterial 132 über der nichtplanaren Transistorrippe 112 abgeschieden werden, wie in 3 gezeigt, und ein Graben 134 kann im Opfermaterial 132 gebildet werden, um einen Teil der nichtplanaren Transistorrippe 112 freizulegen, wie in 4 gezeigt. Das Opfermaterial 132 kann jedes geeignete Material sein, das im Fachgebiet bekannt ist. und der Graben 134 kann mit einem beliebigen Verfahren, das im Fachgebiet bekannt ist, gebildet werden, einschließlich, ohne darauf beschränkt zu sein, lithografisches Maskieren und Ätzen.
  • Wie in 5 gezeigt, kann ein Opfer-Gate 136 im Graben 134 gebildet werden (siehe 4). Das Opfer-Gate 136 kann jedes geeignete Material sein, wie zum Beispiel ein Polysiliziummaterial und dergleichen, und kann im Graben 134 (siehe 4) mit jedem Verfahren, das im Fachgebiet bekannt ist, abgeschieden werden, einschließlich, ohne darauf beschränkt zu sein, der chemischen Dampfabscheidung („CVD“) und der physikalischen Dampfabscheidung („PVD“).
  • Wie in 6 gezeigt, kann das Opfermaterial 132 von 5 mit jedem im Fachgebiet bekannten Verfahren zu entfernt werden, um das Opfer-Gate 136 freizulegen, wie zum Beispiel durch selektives Ätzen des Opfermaterials 132. Wie in 7 gezeigt, kann eine gleichförmige dielektrische Schicht 142 über dem Opfer-Gate 136 und dem mikroelektronischen Substrat 102 abgeschieden werden. Die gleichförmige dielektrische Schicht 142 kann jedes geeignete Material sein, einschließlich, ohne darauf beschränkt zu sein, Siliziumnitrid (Si3N4) und Siliziumcarbid (SiC), und kann mit jedem geeigneten Verfahren gebildet werden, einschließlich, ohne darauf beschränkt zu sein, der atomaren Schichtabscheidung („ALD“).
  • Wie in 8 gezeigt, kann die gleichförmige dielektrische Schicht 142 von 7 geätzt werden, wie zum Beispiel durch gerichtetes Ätzen mit einem geeigneten Ätzmittel, um ein Paar von Gate-Spacern 144 auf den Seitenwänden 146 des Opfer-Gates 136 zu bilden, während im Wesentlichen die gleichförmige dielektrische Schicht 142 angrenzend an das mikroelektronische Substrat 102 und eine Oberseite 148 des Opfer-Gates 136 entfernt wird. Es versteht sich, dass Rippenzwischenstücke (nicht dargestellt) gleichzeitig auf den Seitenwänden 116 und 118 (siehe 1) der nichtplanaren Transistorrippe 112 während der Bildung der Gate-Spacer 144 gebildet werden können.
  • Wie in 9 gezeigt, kann ein Source-Bereich 150a und ein Drainbereich 150b auf jeder Seite der Gate-Spacer 144 gebildet werden. In einer Ausführungsform können der Sourcebereich 150a und der Drainbereich 150b in der nichtplanaren Transistorrippe 112 mittels der Implantierung von n-Typ- oder p-Typ-Ionendotierungsmitteln gebildet werden. Wie von Fachleuten auf diesem Gebiet zu verstehen ist, ist die Dotierungsmittelimplantierung ein Prozess zum Einführen von Verunreinigungen in halbleitende Materialien, um ihre Leitfähigkeit und elektronischen Eigenschaften zu ändern. Dies wird im Allgemeinen erreicht durch Ionenimplantierung entweder von p-Typ-Ionen oder n-Typ-Ionen, die kollektiv als „Dotierungsmittel“ bezeichnet werden. In einer anderen Ausführungsform können Teile der nichtplanaren Transistorrippe 112 durch jedes Verfahren entfernt werden, das im Fachgebiet bekannt ist, wie zum Beispiel Ätzen, und der Sourcebereich 150a und der Drainbereich 150b können am Ort der entfernten Teile gebildet werden. In einer anderen Ausführungsform können die Source- und Drainbereiche durch epitaktisches Aufwachen von dotierten oder undotierten Belastungsschichten auf den Rippen 112 gebildet werden. Der Sourcebereich 150a und der Drainbereich werden hierin nachstehend kollektiv als „Source/Drainbereich 150“ bezeichnet. Wie von den Fachleuten auf diesem Gebiet zu verstehen ist, werden Transistoren, die Source und Drains vom p-Typ haben, als „PMOS“ oder „p-Kanal-Metalloxid-Halbleiter“-Transistoren bezeichnet, und Transistoren, die Source und Drains vom n-Typ haben, werden als „NMOS“ oder „p-Kanal-Metalloxid-Halbleiter“-Transistoren bezeichnet.
  • Wie in 10 gezeigt, kann eine Haftbeschichtung 152, wie zum Beispiel Siliziumdioxid, gleichförmig über den Gate-Spacern 144, der Oberseite des Opfer-Gates 148, der nichtplanaren Transistorrippe 112 und dem mikroelektronischen Substrat 102 abgeschieden werden. Die Haftbeschichtung 152 kann für eine ausreichende Haftung zwischen einer anschließend gebildeten Zwischenschichtdielektrikum-Materialschicht und der Struktur von 9, d.h. den Gate-Spacern 144, der Oberseite des Opfer-Gates 148, der nichtplanaren Transistorrippe 112 und dem mikroelektronischen Substrat 102 sorgen.
  • Wie in 11 gezeigt, kann eine erste Zwischenschichtdielektrikum-Materialschicht 154 auf der Haftbeschichtung 152 mit einem Schleuderbeschichtungsverfahren gebildet werden, das zum Auftragen eines im Wesentlichen gleichförmigen Dünnfilms auf ein Substrat verwendet werden kann. In einer Ausführungsform der vorliegenden Beschreibung kann eine überschüssige Menge von Zwischenschichtdielektrikummaterial auf der Haftbeschichtung 152 abgeschieden werden. Das mikroelektronische Substrat 102 kann dann gedreht werden, im Allgemeinen mit hoher Drehzahl, um das Zwischenschichtdielektrikummaterial über das mikroelektronische Substrat 102 durch Fliehkraft zu verteilen, wobei so die erste Zwischenschichtdielektrikum-Materialschicht 154 gebildet wird. Das Schleuderverfahren kann die Fähigkeit besitzen, sich an relativ abgesteckte Größen anzupassen, wobei es aber gleichzeitig eine effektive Spaltfüllung (z.B. geringe oder im Wesentlichen keine Hohlraumbildung) erreicht, selbst bei Strukturen mit hohem Seitenverhältnis.
  • Wie in 12 gezeigt, kann die erste Zwischenschichtdielektrikum-Materialschicht oxidiert werden, gefolgt vom Tempern (die Oxidations- und Temperschritte werden durch Pfeile 156 illustriert). Obwohl die Oxidations- und Temperschritte in einer einzigen Zeichnung mit gemeinsamen Pfeilen 156 illustriert werden, dient dies lediglich der Kompaktheit in den Illustrationen. Es versteht sich, dass die Oxidations- und Temperschritte durch einen oder mehrere Verarbeitungsschritte getrennt werden können.
  • In einer Ausführungsform kann das Oxidieren in einem vertikalen Diffusionsofen bei etwa 410 Grad Celsius in einer Dampfatmosphäre von etwa 93 % über etwa 2 Stunden ausgeführt werden. Die Oxidation kann Lösungsmittel aus der ersten Zwischenschichtdielektrikum-Materialschicht 154 austreiben und kann zu einer Volumenschrumpfung der ersten Zwischenschichtdielektrikum-Materialschicht 154 zwischen etwa 10 % und 12 % führen. Diese Schrumpfung kann eine Zugspannung ausüben, und es ist gezeigt worden, dass sie die Steuerströme von NMOS-Trigate-Transistoren auf Grund der Verstärkung der Kanalmobilität um bis zu 7 % erhöht, wie die Fachleuten auf diesem Gebiet verstehen werden. In einer Ausführungsform kann das Tempern durch einen zweistufigen Temperprozess in einer Kammer mit Plasma hoher Dichte mit einer Heliumgasatmosphäre (oder einer Atmosphäre eines anderen solchen Inertgases) erreicht werden. Der erste Schritt kann die Versorgung von HF-Elektroden innerhalb des Plasmas hoher Dichte, wie zum Beispiel obere und seitliche Elektroden, mit bis zu 16 kW Energie über eine Dauer von etwa sechs (6) Minuten mit Energie umfassen. Der zweite Schritt kann die Versorgung von HF-Elektroden innerhalb des Plasmas hoher Dichte, wie zum Beispiel obere und seitliche Elektroden, mit bis zu 6 kW Energie über eine Dauer von etwa zwei (2) Minuten mit Energie umfassen.
  • Wie in 13 gezeigt, kann ein Teil 158 des ersten Zwischenschichtdielektrikums 154 im Ergebnis des Oxidations- und Temperschritts, der vorher beschrieben wurde, verdichtet werden. Der verdichtete Dielektrikumsteil 158 kann beim Schützen des ersten Zwischenschichtdielektrikums 154 während der nachgeschalteten Verfahrensstufen unterstützen.
  • Wie in 14 gezeigt, kann die erste Zwischenschichtdielektrikum-Schicht 154 planarisiert werden, um die Oberseite des Opfer-Gates 148 freizulegen. Die Planarisierung der ersten dielektrischen Materialschicht 154 kann mit jedem Verfahren erreicht werden, das im Fachgebiet bekannt ist, einschließlich, ohne darauf beschränkt zu sein, durch chemisch-mechanisches Polieren (CMP). Wie in 14 gezeigt, kann ein Teil des verdichteten dielektrischen Teils 158 nach der Planarisierung bleiben.
  • Wie in 15 gezeigt, kann das Opfer-Gate 136 von 14 entfernt werden, um einen Gate-Graben 164 zu bilden. Das Opfer-Gate 136 kann mit jedem Verfahren entfernt, das im Fachgebiet bekannt ist, wie zum Beispiel das selektive Ätzen. Wie in 16 gezeigt, kann die Gatedielektrikum-Schicht 124, wie auch in 1 illustriert, so gebildet werden, dass sie gegen die nichtplanare Transistorrippe 112 stößt, wie vorher diskutiert. Die Materialien und Verfahren zum Bilden des Gate-Dielektrikums 124 sind vorher diskutiert worden.
  • Wie in 17 gezeigt, kann ein leitfähiges Gate-Material 166 im Gate-Graben 164 abgeschieden werden, und überschüssiges leitfähiges Gate-Material 166 (z.B. leitfähiges Gate-Material 166, das sich nicht im Gate-Graben 166 von 16 befindet) kann von der nichtplanaren Transistor-Gate-Elektrode 126 (siehe auch 1) entfernt werden, wie in 18 gezeigt. Die Materialien und Verfahren zum Bilden der Gate-Elektrode 126 sind vorher diskutiert worden. Das Entfernen des überschüssigen leitfähigen Gate-Materials 166 kann mit jedem Verfahren erreicht werden, das im Fachgebiet bekannt ist, einschließlich, ohne darauf beschränkt zu sein, dem chemisch-mechanischen Polieren (CMP), Ätzen und dergleichen.
  • Wie in 19 gezeigt, kann ein Teil der nichtplanaren Transistor-Gate-Elektrode 126 von 18 entfernt werden, um eine Vertiefung 168 und ein vertieftes nichtplanares Transistor-Gate 172 zu bilden. Das Entfernen kann mit jedem bekannten Verfahren ausgeführt werden, einschließlich, ohne darauf beschränkt zu sein, Nass- oder Trockenätzen. In einer Ausführungsform kann die Bildung der Vertiefung aus einer Kombination einer Trockenätzung und einer Nassätzung resultieren.
  • Wie in 20 gezeigt, kann ein überkappendes dielektrisches Material 174 abgeschieden werden, um die Vertiefung 168 von 19 zu füllen. Das überkappende dielektrische Material 174 kann jedes geeigneten Material sein, einschließlich, ohne darauf beschränkt zu sein, Siliziumnitrid (Si3N4) und Siliziumcarbid (SiC), und kann mit jedem geeigneten Abscheidungsverfahren gebildet werden. Das überkappende dielektrische Material 174 kann planarisiert werden, um überschüssiges überkappendes dielektrisches Material 174 zu entfernen (z.B. überkappendes dielektrisches Material 174, das sich nicht innerhalb der Vertiefung von 19 befindet), um eine überkappende dielektrische Struktur 176 auf dem vertieften nichtplanaren Transistor-Gate 172 und zwischen Gate-Spacern 144 zu bilden, wie in 21 gezeigt. Das Entfernen des überschüssigen überkappenden dielektrischen Materials 174 kann mit jedem Verfahren erreicht werden, das im Fachgebiet bekannt ist, einschließlich, ohne darauf beschränkt zu sein, mit dem chemisch-mechanischen Polieren (CMP), Ätzen und dergleichen.
  • Wie in 22 gezeigt, kann eine zweite Zwischenschichtdielektrikum-Schicht 178 über der ersten dielektrischen Materialschicht 154, den Gate-Spacern 144 und der überkappenden dielektrischen Struktur 176 abgeschieden werden. Die zweite Zwischenschichtdielektrikum-Schicht 178 kann aus jedem geeigneten dielektrischen Material, einschließlich, ohne darauf beschränkt zu sein, Siliziumdioxid (SiO2), Siliziumoxynitrid (SiOxNy) und Siliziumnitrid (Si3N4), mit jedem bekannten Abscheidungsverfahren gebildet werden. Wie in 23 gezeigt, kann eine Ätzmaske 182 mit mindestens einer Öffnung 184 auf der zweiten Zwischenschichtdielektrikum-Schicht 178 strukturiert werden, wie zum Beispiel mit bekannten lithografischen Verfahren.
  • Wie in 24 gezeigt, kann eine Kontaktöffnung 192 durch die erste Zwischenschichtdielektrikum-Schicht 154 und die zweite Zwischenschichtdielektrikum-Schicht 178 durch Ätzen durch die Ätzmaskenöffnung 184 von 23 gebildet werden, um einen Teil des Source/Drainbereichs 150 freizulegen. Die Ätzmaske 182 von 24 kann danach entfernt werden, wie in 25 gezeigt. In einer Ausführungsform unterscheiden sich die erste Zwischenschichtdielektrikum-Schicht 154 und die zweite dielektrische Materialschicht 178 vom dielektrischen Material sowohl der Gate-Spacer 144 wie auch der überkappenden dielektrischen Struktur 176 derart, dass das Ätzen der ersten Zwischenschichtdielektrikum-Schicht 154 und der zweiten Zwischenschichtdielektrikum-Schicht 178 selektiv für die Gate-Spacer 144 und die überkappende dielektrische Struktur 176 sein kann (d.h. schneller ätzt). Das ist als Selbstausrichtung bekannt.
  • Wie in 26 gezeigt, kann ein leitfähiges Kontaktmaterial 196 in der Kontaktöffnung 192 von 25 abgeschieden werden. Das leitfähige Kontaktmaterial 196 kann umfassen, ohne darauf beschränkt zu sein: Polysilizium, Wolfram, Ruthenium, Palladium, Platin, Kobalt, Nickel, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Titancarbid, Zirkoncarbid, Tantalcarbid, Hafniumcarbid, Aluminiumcarbid, andere Metallcarbide, Metallnitride und Metalloxide. Es versteht sich, dass verschiedene Haftschichten, Sperrschichten, Silizidschichten und/oder leitfähige Schichten gleichförmig in der Kontaktöffnung 192 von 25 vor der Abscheidung des leitfähigen Kontaktmaterials 196 abgeschieden oder gebildet werden können.
  • Wie in 27 gezeigt, kann überschüssiges leitfähiges Kontaktmaterial 196 von 26 (z.B. leitfähiges Kontaktmaterial 196, das nicht innerhalb der Kontaktöffnung 192 von 24 liegt) entfernt werden, um einen Source/Drainkontakt 198 zu bilden. Das Entfernen des überschüssigen leitfähigen Kontaktmaterials 196 kann mit jedem Verfahren erreicht werden, das im Fachgebiet bekannt ist, einschließlich, ohne darauf beschränkt zu sein, dem chemisch-mechanischen Polieren (CMP), Ätzen und dergleichen.
  • Wie vorher diskutiert, unterscheiden sich in einer Ausführungsform die erste Zwischenschichtdielektrikum-Schicht 154 und die zweite Zwischenschichtdielektrikum-Schicht 178 vom dielektrischen Material sowohl der Gate-Spacer 144 wie auch der dielektrischen Überkappungsstruktur 176, so dass das Ätzen der ersten Zwischenschichtdielektrikum-Schicht 154 und der zweiten Zwischenschichtdielektrikum-Schicht 178 selektiv für die Gate-Spacer 144 und die überkappende dielektrische Struktur 176 sein kann (d.h. schneller ätzt). Daher wird der vertiefte nichtplanare Transistor 172 während der Bildung der Kontaktöffnung 192 geschützt. Dies ermöglicht die Bildung eines relativ großen Source/Drainkontaktes 198, der die Transistor-Ansteuerungsstromleistung erhöhen kann, ohne dass die Gefahr eines Kurzschlusses zwischen dem Source/Drainkontakt 198 und dem vertieften nichtplanaren Transistor-Gate 172 besteht.
  • 28 illustriert eine Berechnungsvorrichtung 1000, gemäß einer Implementierung der vorliegenden Beschreibung. Die Berechnungsvorrichtung 1000 nimmt eine Platine 1002 auf. Die Platine 1002 kann eine Reihe von Komponenten umfassen, einschließlich, ohne darauf beschränkt zu sein, einen Prozessor 1004 und mindestens einen Kommunikationschip 1006. Der Prozessor 1004 ist physisch und elektrisch mit der Platine 1002 verbunden. In einigen Implementierungen ist der mindestens eine Kommunikationschip 1006 ebenfalls physisch und elektrisch mit der Platine 1002 verbunden. In weiteren Implementierungen ist der Kommunikationschip 1006 Teil des Prozessors 1004.
  • Je nach ihren Anwendungen kann die Berechnungsvorrichtung 1000 andere Komponenten umfassen, die mit der Platine 1002 physisch und elektrisch verbunden sein können oder nicht. Diese anderen Komponenten umfassen, ohne darauf beschränkt zu sein, flüchtigen Speicher (z.B. DRAM), nichtflüchtigen Speicher (z.B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, ein Chipset, eine Antenne, ein Display, ein Touchscreendisplay, einen Touchscreencontroller, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung für ein globales Positionierungssystem (GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeicherungsvorrichtung (wie zum Beispiel ein Festplattenlaufwerk, Compact Disk (CD), Digital Versatile Disk (DVD) und so fort).
  • Der Kommunikationschip 1006 ermöglicht drahtlose Kommunikation für die Übertragung von Daten zur und von der Berechnungsvorrichtung 1000. Der Begriff „drahtlos“ und seine Ableitungen können dazu verwendet werden, Schaltungen, Vorrichtungen, Systeme, Verfahren, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung über ein nichtfestes Medium mitzuteilen. Der Begriff impliziert nicht, dass die zugehörigen Vorrichtungen keine Drähte enthalten, obwohl sie es in einigen Ausführungsformen nicht tun. Der Kommunikationschip 1006 kann eine beliebige Zahl von drahtlosen Standards oder Protokollen, einschließlich, ohne darauf beschränkt zu sein, Wi-Fi IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, langzeitliche Entwicklung (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben, sowie andere drahtlose Protokolle, die als 30, 4G, 50 und darüber hinaus bezeichnet werden. Die Berechnungsvorrichtung 1000 kann mehrere Kommunikationschips 1006 umfassen.
  • Zum Beispiel kann ein erster Kommunikationschip 1006 der drahtlosen Nahbereichskommunikation gewidmet sein, wie zum Beispiel Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann für die drahtlose Fernbereichskommunikation bestimmt sein, wie zum Beispiel GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Der Prozessor 1004 der Berechnungsvorrichtung 1000 umfasst einen integrierten Schaltungschip im Gehäuse des Prozessors 1004. In einigen Implementierungen der vorliegenden Beschreibung umfasst der integrierte Schaltungschip des Prozessors eine oder mehrere Vorrichtungen, wie zum Beispiel nichtplanare Transistoren, die gemäß Implementierungen der vorliegenden Beschreibung gebildet sind. Der Begriff „Prozessor“ kann eine beliebige Vorrichtung oder Teil einer Vorrichtung betreffen, die elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 umfasst auch einen integrierten Schaltungschip, der im Kommunikationschip 1006 untergebracht ist. Gemäß einer weiteren Implementierung der vorliegenden Beschreibung umfasst der integrierte Schaltungschip des Kommunikationschips eine oder mehrere Vorrichtungen, wie zum Beispiel nichtplanare Transistoren, die gemäß Implementierungen der vorliegenden Beschreibung gebildet sind.
  • In weiteren Implementierungen kann eine weitere Komponente, die innerhalb der Berechnungsvorrichtung 1000 untergebracht ist, einen integrierten Schaltungschip enthalten, der eine oder mehrere Vorrichtungen umfasst, wie zum Beispiel nichtplanare Transistoren, die gemäß Implementierungen der vorliegenden Beschreibung gebildet sind.
  • In verschiedenen Implementierungen kann die Berechnungsvorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-top-Box, eine Entertainment-Steuerungseinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Berechnungsvorrichtung 1000 jede andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Der Gegenstand der vorliegenden Beschreibung kann auf andere Herstellungsanwendungen von mikroelektronischen Vorrichtungen angewendet werden, wie dies von Fachleuten auf diesem Gebiet verstanden wird.

Claims (11)

  1. Eine integrierte Schaltkreisstruktur, umfassend: eine Rippe (112), die einen Source (150a) und einen Drain (150b) aufweist, wobei die Rippe (112) Silizium umfasst; ein Transistor-Gate, das auf der Rippe (112) zwischen dem Source (150a) und dem Drain (150b) ausgebildet ist, wobei das Transistor-Gate eine Gate-Elektrode (172), ein Gate-Dielektrikum (166) zwischen der Gate-Elektrode (172) und der Rippe (112), und ein Paar von Seitenwänden umfasst, die an einander gegenüberliegenden Seiten der Gate-Elektrode (172) ausgebildet sind; eine Deckstruktur (174) über der Gate-Elektrode (172) und zwischen den Seitenwänden, wobei die Deckstruktur (174) Silizium und Stickstoff umfasst; eine dielektrische Schicht (154) an den Seitenwänden, wobei die dielektrische Schicht (154) Silizium und Sauerstoff umfasst, und wobei ein oberer Teil der dielektrischen Schicht (154) eine höhere Dichte als ein niedrigerer Teil der dielektrischen Schicht aufweist; und ein Kontakt (198), der sich durch die dielektrische Schicht (154) zu dem Source (150a) oder dem Drain (150b) erstreckt.
  2. Integrierte Schaltkreisstruktur nach Anspruch 1, wobei die Deckstruktur (174) Siliziumnitrid umfasst.
  3. Integrierte Schaltkreisstruktur nach Anspruch 1, wobei die dielektrische Schicht (154) Siliziumoxid umfasst.
  4. Integrierte Schaltkreisstruktur nach Anspruch 1, wobei das Transistor-Gate nichtplanar ist.
  5. Integrierte Schaltkreisstruktur nach Anspruch 1, wobei der Source (150a) und der Drain (150b) nichtplanar sind.
  6. Verfahren zum Herstellen einer integrierten Schaltkreisstruktur, umfassend: Ausbilden einer Rippe (112), wobei die Rippe (112) Silizium umfasst; Ausbilden eines Transistor-Opfer-Gates (136) auf der Rippe (112): Abscheiden einer dielektrischen Seitenwandmaterialschicht (142) über dem Transistor-Opfer-Gate (136) und der Rippe (112); Ausbilden von Transistor-Gate-Seitenwänden aus einem Teil der dielektrischen Seitenwandmaterialschicht (142), wobei die Transistor-Gate-Seitenwände auf einander gegenüberliegenden Seiten des Transistor-Opfer-Gates (136) liegen; Ausbilden eines Source (150a) in der Rippe (112) auf einer Seite des Transistor-Opfer-Gates (136); Ausbilden eines Drains (150b) in der Rippe (112) auf einer gegenüberliegenden Seite des Transistor-Opfer-Gates (136); Entfernen des Transistor-Opfer-Gates (136), so dass ein Gate-Graben zwischen dem Transistor und den Transistor-Gate-Seitenwänden ausgebildet wird, wobei ein Teil der Rippen (112) exponiert wird, konformes Abscheiden eines Gate-Dielektrikums (166) an der Rippe innerhalb des Gate-Grabens; Abscheiden von leitfähigem Gate-Material (172) innerhalb des Gate-Grabens; Entfernen eines Teils des leitfähigen Gate-Materials (122), so dass eine Aussparung (168) zwischen den Transistor-Gate-Seitenwänden ausgebildet wird, Ausbilden einer Deckstruktur (174) innerhalb der Aussparung (168), wobei die Deckstruktur (174) Silizium und Stickstoff umfasst; Ausbilden einer dielektrischen Schicht (154) an den Seitenwänden, wobei die dielektrische Schicht (154) Silizium und Sauerstoff umfasst; und Verdichten der dielektrischen Schicht (154), so dass ein oberer Teil der dielektrischen Schicht (154) ausgebildet wird, der eine höhere Dichte aufweist als ein niedrigerer Teil der dielektrischen Schicht (154); Planarisieren der dielektrischen Schicht (154), so dass die Deckstruktur (174) exponiert wird; und Ausbilden eines Kontakts (198), der sich durch die dielektrische Schicht (154) zu dem Source (150a) und/oder dem Drain (150b) erstreckt.
  7. Verfahren nach Anspruch 6, wobei Verdichten der dielektrischen Schicht (154) Oxidieren der dielektrischen Schicht (154) umfasst.
  8. Verfahren nach Anspruch 6, wobei Verdichten der dielektrischen Schicht (154) Glühen der dielektrischen Schicht (154) umfasst.
  9. Verfahren nach Anspruch 6, wobei Verdichten der dielektrischen Schicht (154) Oxidieren und Glühen der dielektrischen Schicht umfasst.
  10. Verfahren nach Anspruch 6, wobei Ausbilden der Deckstruktur (174) Ausbilden einer Siliziumnitrid-Deckstruktur umfasst.
  11. Verfahren nach Anspruch 6, wobei Ausbilden der dielektrischen Schicht (154) Ausbilden einer dielektrischen Siliziumoxidschicht umfasst.
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