DE112011105925B4 - Mikroelektronischer Transistor und Verfahren zum Herstellen desselben - Google Patents

Mikroelektronischer Transistor und Verfahren zum Herstellen desselben Download PDF

Info

Publication number
DE112011105925B4
DE112011105925B4 DE112011105925.6T DE112011105925T DE112011105925B4 DE 112011105925 B4 DE112011105925 B4 DE 112011105925B4 DE 112011105925 T DE112011105925 T DE 112011105925T DE 112011105925 B4 DE112011105925 B4 DE 112011105925B4
Authority
DE
Germany
Prior art keywords
dielectric material
interlayer dielectric
gate
material layer
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112011105925.6T
Other languages
English (en)
Other versions
DE112011105925T5 (de
Inventor
Sameer Pradhan
Jeanne Luce
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tahoe Research Ltd
Original Assignee
Tahoe Research Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tahoe Research Ltd filed Critical Tahoe Research Ltd
Publication of DE112011105925T5 publication Critical patent/DE112011105925T5/de
Application granted granted Critical
Publication of DE112011105925B4 publication Critical patent/DE112011105925B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zum Herstellen eines mikroelektronischen Transistors (100), umfassend:Bilden eines Transistor-Gates (172) einschließlich einer Gate-Elektrode (126) auf einem Substrat (102) und eines Paars von Gate-Spacern (144) auf entgegengesetzten Seiten der Gate-Elektrode (126);Bilden eines Source/Drainbereichs (150);Bilden einer ersten Zwischenschichtdielektrikum-Materialschicht (154) auf dem Source/Drainbereich (150) und neben mindestens einem Gate-Spacer (144);Bilden eines verdichteten Teils (158) der ersten Zwischenschichtdielektrikum-Materialschicht (154), was zu dem verdichteten Teil (158) der ersten Zwischenschichtdielektrikum-Materialschicht (154) und einem unverdichteten Teil der ersten Zwischenschichtdielektrikum-Materialschicht (154) führt, wobei der verdichtete Teil (158) der ersten Zwischenschichtdielektrikum-Materialschicht (154) durch Oxidieren und Tempern eines Teils der ersten Zwischenschichtdielektrikum-Materialschicht (154) gebildet ist.

Description

  • STAND DER TECHNIK
  • US 2006/0 189 058 A1 offenbart ein Verfahren zum Herstellen eines mikroelektronischen Transistors, umfassend Bilden eines Transistor-Gates einschließlich einer Gate-Elektrode auf einem Substrat und eines Paares von Gate-Spacern auf entgegengesetzten Seiten der Gate-Elektrode, Bilden eines Source/Drain-Bereichs, Bilden einer ersten Zwischenschichtdielektrikum-Materialschicht auf dem Source/Drain-Bereich und neben mindestens einem Gate-Spacer.
  • US 2002/0 055 271 A1 offenbart ein Bilden einer ersten Zwischenschichtdielektrikum-Materialschicht, das ein Abscheiden der ersten Zwischenschichtdielektrikum-Materialschicht mit einem Schleuderbeschichtungsverfahren umfasst.
  • Die vorliegende Erfindung liefert ein Verfahren zum Herstellen eines mikroelektronischen Transistors nach Anspruch 1 und einen mikroelektronischen Transistor nach Anspruch 8.
  • Die jeweiligen Unteransprüche betreffen jeweilige besonders vorteilhafte Weiterentwicklungen derselben.
  • Ausführungsformen der vorliegenden Erfindung betreffen im Allgemeinen das Gebiet der Herstellung von mikroelektronischen Vorrichtungen und, spezieller, die Herstellung einer dielektrischen Materialzwischenschicht erster Ordnung in einem nichtplanaren Transistor.
  • Figurenliste
  • Auf den Gegenstand der vorliegenden Erfindung wird besonders hingewiesen; er wird im abschließenden Teil der Patentschrift eindeutig beansprucht. Die vorangehenden und andere Merkmale der vorliegenden Offenbarung werden vollständiger aus der folgenden Beschreibung und angehängten Ansprüchen ersichtlich, die zusammen mit den begleitenden Zeichnungen verwendet werden. Es versteht sich, dass die begleitenden Zeichnungen nur mehrere Ausführungsformen gemäß der vorliegenden Offenbarung darstellen und daher nicht als Einschränkung ihres Umfangs betrachtet werden dürfen. Die Offenbarung wird mit weiterer Genauigkeit und Details durch Verwendung der begleitenden Zeichnungen derart beschrieben, dass die Vorteile der vorliegenden Offenbarung leichter nachgeprüft werden können.
    • 1 ist eine perspektivische Ansicht eines nichtplanaren Transistors gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 2 illustriert Seitenquerschnittsansichten einer nichtplanaren Transistorrippe, die in oder auf einem mikroelektronischen Substrat gebildet ist.
    • 3 illustriert Seitenquerschnittsansichten eines Opfermaterials, das auf der nichtplanaren Transistorrippe von 2 abgeschieden ist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 illustriert Seitenquerschnittsansichten eines Grabens, der im abgeschiedenen Opfermaterial gebildet ist, um einen Teil der nichtplanaren Transistorrippe von 3 freizulegen, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 5 illustriert Seitenquerschnittsansichten eines Opfer-Gates, das im Graben von 4 gebildet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 6 illustriert eine Seitenquerschnittsansicht des Opfer-Gates nach dem Entfernen des Opfermaterials von 5, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 7 illustriert eine Seitenquerschnittsansicht einer gleichförmigen dielektrischen Schicht, die über dem Opfer-Gate und mikroelektronischen Substrat von 6 abgeschieden ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 8 illustriert eine Seitenquerschnittsansicht von Gate-Spacern, die aus der gleichförmigen dielektrischen Schicht von 7 gebildet sind, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 9 illustriert eine Seitenquerschnittsansicht eines Source-Bereichs und eines Drain-Bereichs, die in der nichtplanaren Transistorrippe auf jeder Seite der Gate-Spacer von 8 gebildet sind, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 10 illustriert eine Seitenquerschnittsansicht einer haftvermittelnden Schicht, die auf der Struktur von 9 gebildet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 11 illustriert eine Seitenquerschnittsansicht einer ersten Zwischenschichtdielektrikum-Materialschicht, die über den Gate-Spacern, dem Opfer-Gate, der nichtplanaren Transistorrippe und dem mikroelektronischen Substrat von 10 abgeschieden ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 12 illustriert eine Seitenquerschnittsansicht der ersten Zwischenschichtdielektrikum-Materialschicht von 11, die oxidiert und getempert ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 13 illustriert eine Seitenquerschnittsansicht der Struktur von 12, wobei ein Teil der ersten Zwischenschichtdielektrikum-Materialschicht durch die Oxidation und das Tempern von 13 verdichtet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 14 illustriert eine Seitenquerschnittsansicht der Struktur von 13 nach Planarisieren der ersten Zwischenschichtdielektrikum-Materialschicht zum Freilegen einer oberen Fläche des Opfer-Gates, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 15 illustriert eine Seitenquerschnittsansicht der Struktur von 14 nach dem Entfernen des Opfer-Gates zum Bilden eines Gate-Grabens, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 16 illustriert eine Seitenquerschnittsansicht der Struktur von 15 nach dem Bilden eines Gate-Dielektrikums neben der nichtplanaren Transistorrippe zwischen den Gate-Spacern, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 17 illustriert eine Seitenquerschnittsansicht eines leitfähigen Gate-Materials, das im Gate-Graben von 16 gebildet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 18 illustriert eine Seitenquerschnittsansicht der Struktur von 17 nach dem Entfernen von überschüssigem leitfähigem Gate-Material, um ein nichtplanares Transistorgate zu bilden, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 19 illustriert eine Seitenquerschnittsansicht der Struktur von 18 nach dem Abätzen eines Teils des nichtplanaren Transistorgates, um ein vertieftes nichtplanares Transistorgate zu bilden, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 20 illustriert eine Seitenquerschnittsansicht der Struktur von 19 nach dem Abscheiden eines überkappenden dielektrischen Materials in der Vertiefung, die aus der Bildung des vertieften nichtplanaren Transistorgates resultiert, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 21 illustriert eine Seitenquerschnittsansicht der Struktur von 20 nach dem Entfernen von überschüssigem überkappendem Material, um eine Überkappungsstruktur auf dem nichtplanaren Transistorgate zu bilden, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 22 illustriert eine Seitenquerschnittsansicht einer zweiten Zwischenschichtdielektrikum-Materialschicht, die über der ersten Zwischenschichtdielektrikum-Materialschicht, den Gate-Spacern und der Oberseite des Opfer-Gates von 21 abgeschieden ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 23 illustriert eine Seitenquerschnittsansicht einer Ätzmaske, die auf dem zweiten dielektrischen Material von 22 strukturiert ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 24 illustriert eine Seitenquerschnittsansicht einer Kontaktöffnung, die durch die erste und zweite dielektrische Materialschicht von 23 gebildet wird, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 25 illustriert eine Seitenquerschnittsansicht der Struktur von 24 nach dem Entfernen der Ätzmaske, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 26 illustriert eine Seitenquerschnittsansicht eines leitfähigen Kontaktmaterials, das in der Kontaktöffnung von 25 gebildet ist, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 27 illustriert eine Seitenquerschnittsansicht der Struktur von 25 nach dem Entfernen von überschüssigem leitfähigem Kontaktmaterial, um einen Source-Drain-Kontakt zu bilden, gemäß einer Ausführungsform der vorliegenden Beschreibung.
    • 28 illustriert eine Berechnungsvorrichtung, gemäß einer Implementierung der vorliegenden Beschreibung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen verwiesen, die durch Erläuterung spezielle Ausführungsformen zeigen, in denen der beanspruchte Gegenstand ausgeführt werden kann. Diese Ausführungsformen werden in ausreichender Detailliertheit beschrieben, damit Fachleute auf dem Gebiet den erfindungsgemäßen Gegenstand ausführen können. Es versteht sich, dass die verschiedenen Ausführungsformen, obwohl sie unterschiedlich sind, sich nicht notwendigerweise gegenseitig ausschließen. Zum Beispiel kann ein besonderes Merkmal, eine Struktur oder ein Charakteristikum, das hierin in Verbindung mit einer Ausführungsform beschrieben wird, innerhalb anderer Ausführungsformen implementiert werden, ohne vom Geist und dem Geltungsbereich des beanspruchten Gegenstandes abzuweichen. Der Verweis in der ganzen Patentschrift auf „eine Ausführungsform“ bedeutet, dass ein besonderes Merkmal, Struktur oder Kennzeichen, das in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Implementierung der vorliegenden Erfindung enthalten ist. Daher betrifft die Verwendung des Ausdrucks „eine Ausführungsform“ nicht notwendigerweise dieselbe Ausführungsform. Außerdem versteht es sich, dass die Lage oder Anordnung einzelner Elemente innerhalb jeder offenbarten Ausführungsform geändert werden können, ohne vom Geist und dem Geltungsbereich des beanspruchten Gegenstandes abzuweichen. Die folgende detaillierte Beschreibung darf daher nicht als Beschränkung aufgefasst werden, und der Geltungsbereich des erfindungsgemäßen Gegenstandes wird nur durch die angehängten Ansprüche, die geeignet ausgelegt werden, zusammen mit dem vollen Umfang der Äquivalente, zu dem die Ansprüche berechtigen, bestimmt. In den Zeichnungen beziehen sich gleiche Zahlwörter auf dieselben oder ähnliche Elemente oder Funktionalität in den mehreren Ansichten, und Elemente, die darin abgebildet sind, sind nicht notwendigerweise maßstabsgerecht zueinander dargestellt, vielmehr können einzelne Elemente vergrößert oder verkleinert sein, um die Elemente im Kontext der vorliegenden Beschreibung leichter verstehen zu können.
  • Bei der Herstellung von nichtplanaren Transistoren, wie zum Beispiel Tri-Gate-Transistoren und FinFETs, können nichtplanare Halbleiterkörper zum Bilden von Transistoren verwendet werden, die eine vollständige Verarmung bei sehr kleinen Gate-Längen (z.B. kleiner als etwa 30 nm) ermöglichen. Diese Halbleiterkörper sind im Allgemeinen rippenförmig und werden daher im Allgemeinen als Transistor-„Rippen“ bezeichnet. Zum Beispiel haben in einem Tri-Gate-Transistor die Transistorrippen eine Oberseite und zwei sich einander gegenüberliegende Seitenwände, die auf einem Bulk-Halbleitersubstrat oder einem Silizium-auf-Isolator-Substrat gebildet sind. Ein Gate-Dielektrikum kann auf der Oberseite und den Seitenwänden des Halbleiterkörpers gebildet werden, und eine Gate-Elektrode kann über dem Gate-Dielektrikum auf der Oberseite des Halbleiterkörpers und, benachbart zum Gate-Dielektrikum, auf den Seitenwänden des Halbleiterkörpers gebildet werden. Da das Gate-Dielektrikum und die Gate-Elektrode zu den drei Flächen des Halbleiterkörpers benachbart sind, werden drei separate Kanäle und Gates gebildet. Wenn drei separate Kanäle gebildet werden, kann der Halbleiterkörper vollständig verarmt werden, wenn der Transistor eingeschaltet wird. Im Hinblick auf FinFET-Transistoren kontaktieren das Gate-Material und die Elektrode die Seitenwände des Halbleiterkörpers derart, dass zwei separate Kanäle gebildet werden (statt drei Tri-Gate-Transistoren).
  • Ausführungsformen der vorliegenden Erfindung betreffen die Bildung einer Zwischenschichtdielektrikum-Materialschicht erster Ordnung in einem nichtplanaren Transistor, der durch ein Schleuderbeschichtungsverfahren, gefolgt von Oxidation und Tempern, gebildet werden kann. Die Zwischenschichtdielektrikum-Materialschicht erster Ordnung kann im Wesentlichen hohlraumfrei sein und kann eine Zugspannung auf die Source-Drain-Bereiche des nichtplanaren Transistors ausüben.
  • 1 ist eine perspektivische Ansicht eines nichtplanaren Transistors 100, der mindestens ein Gate umfasst, das auf mindestens einer Transistorrippe gebildet ist, welche auf einem mikroelektronischen Substrat 102 gebildet ist. In einer Ausführungsform der vorliegenden Offenbarung kann das mikroelektronische Substrat 102 ein monokristallines Siliziumsubstrat sein. Das mikroelektronische Substrat 102 kann auch andere Arten von Substraten umfassen, wie zum Beispiel Silizium-auf-Isolator („SOI“), Germanium, Gallium, Arsenid, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Galliumantimonid und dergleichen, wobei jedes mit Silizium kombiniert werden kann.
  • Der nichtplanare Transistor, der als Tri-Gate-Transistor gezeigt wird, kann mindestens eine nichtplanare Transistorrippe 112 umfassen. Die nichtplanare Transistorrippe 112 kann eine Oberseite 114 und ein Paar von seitlich einander gegenüberliegenden Seitenwänden, Seitenwand 116 bzw. gegenüberliegende Seitenwand 118, haben.
  • Wie ferner in 1 gezeigt, kann mindestens ein nichtplanares Transistorgate 122 über der nichtplanaren Transistorrippe 112 gebildet werden. Das nichtplanare Transistorgate 122 kann durch Bilden einer Gatedielektrikum-Schicht 124 auf der Oberseite der nichtplanaren Transistorrippe 114 oder benachbart zu ihr und auf der Seitenwand 116 der nichtplanaren Transistorrippe oder benachbart zu ihr und auf der gegenüberliegenden Seitenwand 118 der nichtplanaren Transistorrippe oder benachbart zu ihr hergestellt werden. Eine Gate-Elektrode 126 kann auf der Gatedielektrikum-Schicht 124 oder benachbart zu ihr gebildet werden. In einer Ausführungsform der vorliegenden Offenbarung kann die nichtplanare Transistorrippe 112 in einer Richtung verlaufen, die im Wesentlichen senkrecht zum nichtplanaren Transistorgate 122 ist.
  • Die Gatedielektrikum-Schicht 124 kann aus jedem bekannten dielektrischen Gate-Material gebildet werden, einschließlich, ohne darauf beschränkt zu sein, Siliziumdioxid (SiOz), Siliziumoxynitrid (SiOxNy), Siliziumnitrid (Si3N4) und dielektrischen Materialien mit hohem k-Wert, wie zum Beispiel Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkonoxid, Zirkonsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Die Gatedielektrikum-Schicht 124 kann durch bekannte Verfahren gebildet werden, wie zum Beispiel durch gleichförmige Abscheidung eines Gatedielektrikum-Materials und anschließendes Strukturieren des Gatedielektrikum-Materials mit bekannten Fotolithografie- und Ätzverfahren, die den Fachleuten auf diesem Gebiet bekannt sind.
  • Die Gate-Elektrode 126 kann aus jedem geeigneten Gate-Elektrodenmaterial gebildet werden. In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Elektrode 126 aus Materialien gebildet werden, die folgende umfassen, aber nicht darauf beschränkt sind: Polysilizium, Wolfram, Ruthenium, Palladium, Platin, Kobalt, Nickel, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Titancarbid, Zirkoncarbid, Tantalcarbid, Hafniumcarbid, Aluminiumcarbid, andere Metallcarbide, Metallnitride und Metalloxide. Die Gate-Elektrode 126 kann durch bekannte Verfahren gebildet werden, wie zum Beispiel durch gleichförmige umfassende Abscheidung eines Gate-Elektrodenmaterials und anschließendes Strukturieren des Gate-Elektrodenmaterials mit bekannten Fotolithografie- und Ätzverfahren, die den Fachleuten auf diesem Gebiet bekannt sind.
  • Ein Sourcebereich und ein Drainbereich (in 1 nicht dargestellt) können in der nichtplanaren Transistorrippe 112 auf gegenüberliegenden Seiten der Gate-Elektrode 126 ausgebildet sein. In einer Ausführungsform können die Source- und Drain-Bereiche durch Dotieren der nichtplanaren Transistorrippen 112 gebildet werden, wie den Fachleuten auf diesem Gebiet bekannt ist. In einer anderen Ausführungsform können die Source- und Drain-Bereiche durch Entfernen von Teilen der nichtplanaren Transistorrippen 112 und Ersetzen dieser Teile durch geeignetes Material/Materialien gebildet werden, um die Source- und Drain-Bereiche zu bilden, wie den Fachleuten auf diesem Gebiet bekannt ist. In einer anderen Ausführungsform können die Source- und Drain-Bereiche durch epitaktisches Aufwachen von dotierten oder undotierten Belastungsschichten auf den Rippen 112 gebildet werden.
  • Die 2-26 illustrieren Seitenquerschnittsansichten einer Ausführungsform zum Herstellen eines nichtplanaren Transistors, wobei die 2-5 Ansichten entlang der Pfeile A-A und B-B von 1 sind, die 6-15 Ansichten entlang der Pfeile A-A von 1 sind und die 16-26 Ansichten entlang der Pfeile C-C von 1 sind.
  • Wie in 2 gezeigt, kann die nichtplanare Transistorrippe 112 durch Ätzen des mikroelektronischen Substrats 102 oder durch Bilden der nichtplanaren Transistorrippe 112 auf dem mikroelektronischen Substrat 102 durch ein im Fachgebiet bekanntes Verfahren gebildet werden. Wie in 3 illustriert, kann ein Opfermaterial 132 über der nichtplanaren Transistorrippe 112 abgeschieden werden, wie in 3 gezeigt, und ein Graben 134 kann im Opfermaterial 132 gebildet werden, um einen Teil der nichtplanaren Transistorrippe 112 freizulegen, wie in 4 gezeigt. Das Opfermaterial 132 kann jedes geeignete Material sein, das im Fachgebiet bekannt ist. und der Graben 134 kann mit einem beliebigen Verfahren, das im Fachgebiet bekannt ist, gebildet werden, einschließlich, ohne darauf beschränkt zu sein, lithografisches Maskieren und Ätzen.
  • Wie in 5 gezeigt, kann ein Opfer-Gate 136 im Graben 134 gebildet werden (siehe 4). Das Opfer-Gate 136 kann jedes geeignete Material sein, wie zum Beispiel ein Polysiliziummaterial und dergleichen, und kann im Graben 134 (siehe 4) mit jedem Verfahren, das im Fachgebiet bekannt ist, abgeschieden werden, einschließlich, ohne darauf beschränkt zu sein, der chemischen Dampfabscheidung („CVD“) und der physikalischen Dampfabscheidung („PVD“).
  • Wie in 6 gezeigt, kann das Opfermaterial 132 von 5 mit jedem im Fachgebiet bekannten Verfahren zu entfernt werden, um das Opfer-Gate 136 freizulegen, wie zum Beispiel durch selektives Ätzen des Opfermaterials 132. Wie in 7 gezeigt, kann eine gleichförmige dielektrische Schicht 142 über dem Opfer-Gate 136 und dem mikroelektronischen Substrat 102 abgeschieden werden. Die gleichförmige dielektrische Schicht 142 kann jedes geeignete Material sein, einschließlich, ohne darauf beschränkt zu sein, Siliziumnitrid (Si3N4) und Siliziumcarbid (SiC), und kann mit jedem geeigneten Verfahren gebildet werden, einschließlich, ohne darauf beschränkt zu sein, der atomaren Schichtabscheidung („ALD“).
  • Wie in 8 gezeigt, kann die gleichförmige dielektrische Schicht 142 von 7 geätzt werden, wie zum Beispiel durch gerichtetes Ätzen mit einem geeigneten Ätzmittel, um ein Paar von Gate-Spacern 144 auf den Seitenwänden 146 des Opfer-Gates 136 zu bilden, während im Wesentlichen die gleichförmige dielektrische Schicht 142 angrenzend an das mikroelektronische Substrat 102 und eine Oberseite 148 des Opfer-Gates 136 entfernt wird. Es versteht sich, dass Rippenzwischenstücke (nicht dargestellt) gleichzeitig auf den Seitenwänden 116 und 118 (siehe 1) der nichtplanaren Transistorrippe 112 während der Bildung der Gate-Spacer 144 gebildet werden können.
  • Wie in 9 gezeigt, kann ein Source-Bereich 150a und ein Drainbereich 150b auf jeder Seite der Gate-Spacer 144 gebildet werden. In einer Ausführungsform können der Sourcebereich 150a und der Drainbereich 150b in der nichtplanaren Transistorrippe 112 mittels der Implantierung von n-Typ- oder p-Typ-Ionendotierungsmitteln gebildet werden. Wie von Fachleuten auf diesem Gebiet zu verstehen ist, ist die Dotierungsmittelimplantierung ein Prozess zum Einführen von Verunreinigungen in halbleitende Materialien, um ihre Leitfähigkeit und elektronischen Eigenschaften zu ändern. Dies wird im Allgemeinen erreicht durch Ionenimplantierung entweder von p-Typ-Ionen oder n-Typ-Ionen, die kollektiv als „Dotierungsmittel“ bezeichnet werden. In einer anderen Ausführungsform können Teile der nichtplanaren Transistorrippe 112 durch jedes Verfahren entfernt werden, das im Fachgebiet bekannt ist, wie zum Beispiel Ätzen, und der Sourcebereich 150a und der Drainbereich 150b können am Ort der entfernten Teile gebildet werden. In einer anderen Ausführungsform können die Source- und Drainbereiche durch epitaktisches Aufwachen von dotierten oder undotierten Belastungsschichten auf den Rippen 112 gebildet werden. Der Sourcebereich 150a und der Drainbereich werden hierin nachstehend kollektiv als „Source/Drainbereich 150“ bezeichnet. Wie von den Fachleuten auf diesem Gebiet zu verstehen ist, werden Transistoren, die Source und Drains vom p-Typ haben, als „PMOS“ oder „p-Kanal-Metalloxid-Halbleiter“-Transistoren bezeichnet, und Transistoren, die Source und Drains vom n-Typ haben, werden als „NMOS“ oder „p-Kanal-Metalloxid-Halbleiter“-Transistoren bezeichnet.
  • Wie in 10 gezeigt, kann eine Haftbeschichtung 152, wie zum Beispiel Siliziumdioxid, gleichförmig über den Gate-Spacern 144, der Oberseite des Opfer-Gates 148, der nichtplanaren Transistorrippe 112 und dem mikroelektronischen Substrat 102 abgeschieden werden. Die Haftbeschichtung 152 kann für eine ausreichende Haftung zwischen einer anschließend gebildeten Zwischenschichtdielektrikum-Materialschicht und der Struktur von 9, d.h. den Gate-Spacern 144, der Oberseite des Opfer-Gates 148, der nichtplanaren Transistorrippe 112 und dem mikroelektronischen Substrat 102 sorgen.
  • Wie in 11 gezeigt, kann eine erste Zwischenschichtdielektrikum-Materialschicht 154 auf der Haftbeschichtung 152 mit einem Schleuderbeschichtungsverfahren gebildet werden, das zum Auftragen eines im Wesentlichen gleichförmigen Dünnfilms auf ein Substrat verwendet werden kann. In einer Ausführungsform der vorliegenden Beschreibung kann eine überschüssige Menge von Zwischenschichtdielektrikummaterial auf der Haftbeschichtung 152 abgeschieden werden. Das mikroelektronische Substrat 102 kann dann gedreht werden, im Allgemeinen mit hoher Drehzahl, um das Zwischenschichtdielektrikummaterial über das mikroelektronische Substrat 102 durch Fliehkraft zu verteilen, wobei so die erste Zwischenschichtdielektrikum-Materialschicht 154 gebildet wird. Das Schleuderverfahren kann die Fähigkeit besitzen, sich an relativ abgesteckte Größen anzupassen, wobei es aber gleichzeitig eine effektive Spaltfüllung (z.B. geringe oder im Wesentlichen keine Hohlraumbildung) erreicht, selbst bei Strukturen mit hohem Seitenverhältnis.
  • Wie in 12 gezeigt, kann die erste Zwischenschichtdielektrikum-Materialschicht oxidiert werden, gefolgt vom Tempern (die Oxidations- und Temperschritte werden durch Pfeile 156 illustriert). Obwohl die Oxidations- und Temperschritte in einer einzigen Zeichnung mit gemeinsamen Pfeilen 156 illustriert werden, dient dies lediglich der Kompaktheit in den Illustrationen. Es versteht sich, dass die Oxidations- und Temperschritte durch einen oder mehrere Verarbeitungsschritte getrennt werden können.
  • In einer Ausführungsform kann das Oxidieren in einem vertikalen Diffusionsofen bei etwa 410 Grad Celsius in einer Dampfatmosphäre von etwa 93 % über etwa 2 Stunden ausgeführt werden. Die Oxidation kann Lösungsmittel aus der ersten Zwischenschichtdielektrikum-Materialschicht 154 austreiben und kann zu einer Volumenschrumpfung der ersten Zwischenschichtdielektrikum-Materialschicht 154 zwischen etwa 10 % und 12 % führen. Diese Schrumpfung kann eine Zugspannung ausüben, und es ist gezeigt worden, dass sie die Steuerströme von NMOS-Trigate-Transistoren auf Grund der Verstärkung der Kanalmobilität um bis zu 7 % erhöht, wie die Fachleuten auf diesem Gebiet verstehen werden. In einer Ausführungsform kann das Tempern durch einen zweistufigen Temperprozess in einer Kammer mit Plasma hoher Dichte mit einer Heliumgasatmosphäre (oder einer Atmosphäre eines anderen solchen Inertgases) erreicht werden. Der erste Schritt kann die Versorgung von HF-Elektroden innerhalb des Plasmas hoher Dichte, wie zum Beispiel obere und seitliche Elektroden, mit bis zu 16 kW Energie über eine Dauer von etwa sechs (6) Minuten mit Energie umfassen. Der zweite Schritt kann die Versorgung von HF-Elektroden innerhalb des Plasmas hoher Dichte, wie zum Beispiel obere und seitliche Elektroden, mit bis zu 6 kW Energie über eine Dauer von etwa zwei (2) Minuten mit Energie umfassen.
  • Wie in 13 gezeigt, kann ein Teil 158 des ersten Zwischenschichtdielektrikums 154 im Ergebnis des Oxidations- und Temperschritts, der vorher beschrieben wurde, verdichtet werden. Der verdichtete Dielektrikumsteil 158 kann beim Schützen des ersten Zwischenschichtdielektrikums 154 während der nachgeschalteten Verfahrensstufen unterstützen.
  • Wie in 14 gezeigt, kann die erste Zwischenschichtdielektrikum-Schicht 154 planarisiert werden, um die Oberseite des Opfer-Gates 148 freizulegen. Die Planarisierung der ersten dielektrischen Materialschicht 154 kann mit jedem Verfahren erreicht werden, das im Fachgebiet bekannt ist, einschließlich, ohne darauf beschränkt zu sein, durch chemisch-mechanisches Polieren (CMP). Wie in 14 gezeigt, kann ein Teil des verdichteten dielektrischen Teils 158 nach der Planarisierung bleiben.
  • Wie in 15 gezeigt, kann das Opfer-Gate 136 von 14 entfernt werden, um einen Gate-Graben 164 zu bilden. Das Opfer-Gate 136 kann mit jedem Verfahren entfernt, das im Fachgebiet bekannt ist, wie zum Beispiel das selektive Ätzen. Wie in 16 gezeigt, kann die Gatedielektrikum-Schicht 124, wie auch in 1 illustriert, so gebildet werden, dass sie gegen die nichtplanare Transistorrippe 112 stößt, wie vorher diskutiert. Die Materialien und Verfahren zum Bilden des Gate-Dielektrikums 124 sind vorher diskutiert worden.
  • Wie in 17 gezeigt, kann ein leitfähiges Gate-Material 166 im Gate-Graben 164 abgeschieden werden, und überschüssiges leitfähiges Gate-Material 166 (z.B. leitfähiges Gate-Material 166, das sich nicht im Gate-Graben 166 von 16 befindet) kann von der nichtplanaren Transistor-Gate-Elektrode 126 (siehe auch 1) entfernt werden, wie in 18 gezeigt. Die Materialien und Verfahren zum Bilden der Gate-Elektrode 126 sind vorher diskutiert worden. Das Entfernen des überschüssigen leitfähigen Gate-Materials 166 kann mit jedem Verfahren erreicht werden, das im Fachgebiet bekannt ist, einschließlich, ohne darauf beschränkt zu sein, dem chemisch-mechanischen Polieren (CMP), Ätzen und dergleichen.
  • Wie in 19 gezeigt, kann ein Teil der nichtplanaren Transistor-Gate-Elektrode 126 von 18 entfernt werden, um eine Vertiefung 168 und ein vertieftes nichtplanares Transistor-Gate 172 zu bilden. Das Entfernen kann mit jedem bekannten Verfahren ausgeführt werden, einschließlich, ohne darauf beschränkt zu sein, Nass- oder Trockenätzen. In einer Ausführungsform kann die Bildung der Vertiefung aus einer Kombination einer Trockenätzung und einer Nassätzung resultieren.
  • Wie in 20 gezeigt, kann ein überkappendes dielektrisches Material 174 abgeschieden werden, um die Vertiefung 168 von 19 zu füllen. Das überkappende dielektrische Material 174 kann jedes geeigneten Material sein, einschließlich, ohne darauf beschränkt zu sein, Siliziumnitrid (Si3N4) und Siliziumcarbid (SiC), und kann mit jedem geeigneten Abscheidungsverfahren gebildet werden. Das überkappende dielektrische Material 174 kann planarisiert werden, um überschüssiges überkappendes dielektrisches Material 174 zu entfernen (z.B. überkappendes dielektrisches Material 174, das sich nicht innerhalb der Vertiefung von 19 befindet), um eine überkappende dielektrische Struktur 176 auf dem vertieften nichtplanaren Transistor-Gate 172 und zwischen Gate-Spacern 144 zu bilden, wie in 21 gezeigt. Das Entfernen des überschüssigen überkappenden dielektrischen Materials 174 kann mit jedem Verfahren erreicht werden, das im Fachgebiet bekannt ist, einschließlich, ohne darauf beschränkt zu sein, mit dem chemisch-mechanischen Polieren (CMP), Ätzen und dergleichen.
  • Wie in 22 gezeigt, kann eine zweite Zwischenschichtdielektrikum-Schicht 178 über der ersten dielektrischen Materialschicht 154, den Gate-Spacern 144 und der überkappenden dielektrischen Struktur 176 abgeschieden werden. Die zweite Zwischenschichtdielektrikum-Schicht 178 kann aus jedem geeigneten dielektrischen Material, einschließlich, ohne darauf beschränkt zu sein, Siliziumdioxid (SiO2), Siliziumoxynitrid (SiOxNy) und Siliziumnitrid (Si3N4), mit jedem bekannten Abscheidungsverfahren gebildet werden. Wie in 23 gezeigt, kann eine Ätzmaske 182 mit mindestens einer Öffnung 184 auf der zweiten Zwischenschichtdielektrikum-Schicht 178 strukturiert werden, wie zum Beispiel mit bekannten lithografischen Verfahren.
  • Wie in 24 gezeigt, kann eine Kontaktöffnung 192 durch die erste Zwischenschichtdielektrikum-Schicht 154 und die zweite Zwischenschichtdielektrikum-Schicht 178 durch Ätzen durch die Ätzmaskenöffnung 184 von 23 gebildet werden, um einen Teil des Source/Drainbereichs 150 freizulegen. Die Ätzmaske 182 von 24 kann danach entfernt werden, wie in 25 gezeigt. In einer Ausführungsform unterscheiden sich die erste Zwischenschichtdielektrikum-Schicht 154 und die zweite dielektrische Materialschicht 178 vom dielektrischen Material sowohl der Gate-Spacer 144 wie auch der überkappenden dielektrischen Struktur 176 derart, dass das Ätzen der ersten Zwischenschichtdielektrikum-Schicht 154 und der zweiten Zwischenschichtdielektrikum-Schicht 178 selektiv für die Gate-Spacer 144 und die überkappende dielektrische Struktur 176 sein kann (d.h. schneller ätzt). Das ist als Selbstausrichtung bekannt.
  • Wie in 26 gezeigt, kann ein leitfähiges Kontaktmaterial 196 in der Kontaktöffnung 192 von 25 abgeschieden werden. Das leitfähige Kontaktmaterial 196 kann umfassen, ohne darauf beschränkt zu sein: Polysilizium, Wolfram, Ruthenium, Palladium, Platin, Kobalt, Nickel, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Titancarbid, Zirkoncarbid, Tantalcarbid, Hafniumcarbid, Aluminiumcarbid, andere Metallcarbide, Metallnitride und Metalloxide. Es versteht sich, dass verschiedene Haftschichten, Sperrschichten, Silizidschichten und/oder leitfähige Schichten gleichförmig in der Kontaktöffnung 192 von 25 vor der Abscheidung des leitfähigen Kontaktmaterials 196 abgeschieden oder gebildet werden können.
  • Wie in 27 gezeigt, kann überschüssiges leitfähiges Kontaktmaterial 196 von 26 (z.B. leitfähiges Kontaktmaterial 196, das nicht innerhalb der Kontaktöffnung 192 von 24 liegt) entfernt werden, um einen Source/Drainkontakt 198 zu bilden. Das Entfernen des überschüssigen leitfähigen Kontaktmaterials 196 kann mit jedem Verfahren erreicht werden, das im Fachgebiet bekannt ist, einschließlich, ohne darauf beschränkt zu sein, dem chemisch-mechanischen Polieren (CMP), Ätzen und dergleichen.
  • Wie vorher diskutiert, unterscheiden sich in einer Ausführungsform die erste Zwischenschichtdielektrikum-Schicht 154 und die zweite Zwischenschichtdielektrikum-Schicht 178 vom dielektrischen Material sowohl der Gate-Spacer 144 wie auch der dielektrischen Überkappungsstruktur 176, so dass das Ätzen der ersten Zwischenschichtdielektrikum-Schicht 154 und der zweiten Zwischenschichtdielektrikum-Schicht 178 selektiv für die Gate-Spacer 144 und die überkappende dielektrische Struktur 176 sein kann (d.h. schneller ätzt). Daher wird der vertiefte nichtplanare Transistor 172 während der Bildung der Kontaktöffnung 192 geschützt. Dies ermöglicht die Bildung eines relativ großen Source/Drainkontaktes 198, der die Transistor-Ansteuerungsstromleistung erhöhen kann, ohne dass die Gefahr eines Kurzschlusses zwischen dem Source/Drainkontakt 198 und dem vertieften nichtplanaren Transistor-Gate 172 besteht.
  • 28 illustriert eine Berechnungsvorrichtung 1000, gemäß einer Implementierung der vorliegenden Beschreibung. Die Berechnungsvorrichtung 1000 nimmt eine Platine 1002 auf. Die Platine 1002 kann eine Reihe von Komponenten umfassen, einschließlich, ohne darauf beschränkt zu sein, einen Prozessor 1004 und mindestens einen Kommunikationschip 1006. Der Prozessor 1004 ist physisch und elektrisch mit der Platine 1002 verbunden. In einigen Implementierungen ist der mindestens eine Kommunikationschip 1006 ebenfalls physisch und elektrisch mit der Platine 1002 verbunden. In weiteren Implementierungen ist der Kommunikationschip 1006 Teil des Prozessors 1004.
  • Je nach ihren Anwendungen kann die Berechnungsvorrichtung 1000 andere Komponenten umfassen, die mit der Platine 1002 physisch und elektrisch verbunden sein können oder nicht. Diese anderen Komponenten umfassen, ohne darauf beschränkt zu sein, flüchtigen Speicher (z.B. DRAM), nichtflüchtigen Speicher (z.B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, ein Chipset, eine Antenne, ein Display, ein Touchscreendisplay, einen Touchscreencontroller, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung für ein globales Positionierungssystem (GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeicherungsvorrichtung (wie zum Beispiel ein Festplattenlaufwerk, Compact Disk (CD), Digital Versatile Disk (DVD) und so fort).
  • Der Kommunikationschip 1006 ermöglicht drahtlose Kommunikation für die Übertragung von Daten zur und von der Berechnungsvorrichtung 1000. Der Begriff „drahtlos“ und seine Ableitungen können dazu verwendet werden, Schaltungen, Vorrichtungen, Systeme, Verfahren, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung über ein nichtfestes Medium mitzuteilen. Der Begriff impliziert nicht, dass die zugehörigen Vorrichtungen keine Drähte enthalten, obwohl sie es in einigen Ausführungsformen nicht tun. Der Kommunikationschip 1006 kann eine beliebige Zahl von drahtlosen Standards oder Protokollen, einschließlich, ohne darauf beschränkt zu sein, Wi-Fi IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, langzeitliche Entwicklung (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben, sowie andere drahtlose Protokolle, die als 30, 4G, 50 und darüber hinaus bezeichnet werden. Die Berechnungsvorrichtung 1000 kann mehrere Kommunikationschips 1006 umfassen.
  • Zum Beispiel kann ein erster Kommunikationschip 1006 der drahtlosen Nahbereichskommunikation gewidmet sein, wie zum Beispiel Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann für die drahtlose Fernbereichskommunikation bestimmt sein, wie zum Beispiel GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Der Prozessor 1004 der Berechnungsvorrichtung 1000 umfasst einen integrierten Schaltungschip im Gehäuse des Prozessors 1004. In einigen Implementierungen der vorliegenden Beschreibung umfasst der integrierte Schaltungschip des Prozessors eine oder mehrere Vorrichtungen, wie zum Beispiel nichtplanare Transistoren, die gemäß Implementierungen der vorliegenden Beschreibung gebildet sind. Der Begriff „Prozessor“ kann eine beliebige Vorrichtung oder Teil einer Vorrichtung betreffen, die elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 umfasst auch einen integrierten Schaltungschip, der im Kommunikationschip 1006 untergebracht ist. Gemäß einer weiteren Implementierung der vorliegenden Beschreibung umfasst der integrierte Schaltungschip des Kommunikationschips eine oder mehrere Vorrichtungen, wie zum Beispiel nichtplanare Transistoren, die gemäß Implementierungen der vorliegenden Beschreibung gebildet sind.
  • In weiteren Implementierungen kann eine weitere Komponente, die innerhalb der Berechnungsvorrichtung 1000 untergebracht ist, einen integrierten Schaltungschip enthalten, der eine oder mehrere Vorrichtungen umfasst, wie zum Beispiel nichtplanare Transistoren, die gemäß Implementierungen der vorliegenden Beschreibung gebildet sind.
  • In verschiedenen Implementierungen kann die Berechnungsvorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-top-Box, eine Entertainment-Steuerungseinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Berechnungsvorrichtung 1000 jede andere elektronische Vorrichtung sein, die Daten verarbeitet.

Claims (11)

  1. Verfahren zum Herstellen eines mikroelektronischen Transistors (100), umfassend: Bilden eines Transistor-Gates (172) einschließlich einer Gate-Elektrode (126) auf einem Substrat (102) und eines Paars von Gate-Spacern (144) auf entgegengesetzten Seiten der Gate-Elektrode (126); Bilden eines Source/Drainbereichs (150); Bilden einer ersten Zwischenschichtdielektrikum-Materialschicht (154) auf dem Source/Drainbereich (150) und neben mindestens einem Gate-Spacer (144); Bilden eines verdichteten Teils (158) der ersten Zwischenschichtdielektrikum-Materialschicht (154), was zu dem verdichteten Teil (158) der ersten Zwischenschichtdielektrikum-Materialschicht (154) und einem unverdichteten Teil der ersten Zwischenschichtdielektrikum-Materialschicht (154) führt, wobei der verdichtete Teil (158) der ersten Zwischenschichtdielektrikum-Materialschicht (154) durch Oxidieren und Tempern eines Teils der ersten Zwischenschichtdielektrikum-Materialschicht (154) gebildet ist.
  2. Verfahren nach Anspruch 1, wobei das Bilden der ersten Zwischenschichtdielektrikum-Materialschicht (154) das Abscheiden der ersten Zwischenschichtdielektrikum-Materialschicht (154) mit einem Schleuderbeschichtungsverfahren umfasst.
  3. Verfahren nach Anspruch 1, das ferner das Bilden einer Haftschicht (152) angrenzend an den Source/Drainbereich (150) und angrenzend an mindestens einen Gate-Spacer (144) vor dem Bilden der ersten Zwischenschichtdielektrikum-Materialschicht (154) umfasst.
  4. Verfahren nach Anspruch 1, wobei das Oxidieren des Teils der ersten Zwischenschichtdielektrikum-Materialschicht (154) das Erwärmen der ersten Zwischenschichtdielektrikum-Materialschicht (154) in einer Dampfatmosphäre umfasst.
  5. Verfahren nach Anspruch 4, wobei das Erwärmen der ersten Zwischenschichtdielektrikum-Materialschicht (154) in einer Dampfatmosphäre das Erwärmen der ersten Zwischenschichtdielektrikum-Materialschicht (154) auf eine Temperatur von etwa 410 Grad Celsius in etwa 93 % Dampfatmosphäre über etwa 2 Stunden umfasst.
  6. Verfahren nach Anspruch 1, wobei das Tempern des Teils der ersten Zwischenschichtdielektrikum-Materialschicht (154) das Tempern der ersten Zwischenschichtdielektrikum-Materialschicht (154) mit Plasma hoher Dichte in einer inerten Atmosphäre umfasst.
  7. Verfahren nach Anspruch 1, wobei das Oxidieren und Tempern des Teils der ersten Zwischenschichtdielektrikum-Materialschicht (154) die erste Zwischenschichtdielektrikum-Materialschicht (154) schrumpfen lässt, um eine Zugspannung auf den Source/Drainbereich (150) auszuüben.
  8. Mikroelektronischer Transistor (100), aufweisend: ein Transistor-Gate (172), aufweisend eine Gate-Elektrode (126), die auf einem Substrat (102) gebildet ist, und ein Paar von Gate-Spacern (144), welche auf entgegengesetzten Seiten der Gate-Elektrode (126) angeordnet sind; einen Source/Drainbereich (150) neben dem Transistor-Gate (172); und eine erste Zwischenschichtdielektrikum-Materialschicht (154) mit einem unverdichteten Teil auf dem Substrat (102), neben dem Source/Drainbereich (150) und neben dem mindestens einen Gate-Spacer (144), und einem verdichteten Teil (158) neben einer ersten Fläche der ersten Zwischenschichtdielektrikum-Materialschicht (154).
  9. Mikroelektronischer Transistor (100) nach Anspruch 8, wobei das Transistor-Gate (172) nichtplanar ist.
  10. Mikroelektronischer Transistor (100) nach Anspruch 8, wobei der Source/Drainbereich (150) nichtplanar ist.
  11. Mikroelektronischer Transistor (100) nach Anspruch 8, der ferner eine dielektrische Überkappungsstruktur (176) aufweist, die neben einer nichtplanaren Gate-Elektrode (126) und zwischen dem Paar von Gate-Spacern (144) angeordnet ist.
DE112011105925.6T 2011-12-06 2011-12-06 Mikroelektronischer Transistor und Verfahren zum Herstellen desselben Active DE112011105925B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/063433 WO2013085490A1 (en) 2011-12-06 2011-12-06 Interlayer dielectric for non-planar transistors

Publications (2)

Publication Number Publication Date
DE112011105925T5 DE112011105925T5 (de) 2014-09-25
DE112011105925B4 true DE112011105925B4 (de) 2023-02-09

Family

ID=48574707

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112011105925.6T Active DE112011105925B4 (de) 2011-12-06 2011-12-06 Mikroelektronischer Transistor und Verfahren zum Herstellen desselben

Country Status (5)

Country Link
US (5) US9087915B2 (de)
CN (1) CN103975424B (de)
DE (1) DE112011105925B4 (de)
TW (1) TWI559442B (de)
WO (1) WO2013085490A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
EP3174106A1 (de) 2011-09-30 2017-05-31 Intel Corporation Wolframgates für nichtplanare transistoren
WO2013048516A1 (en) 2011-09-30 2013-04-04 Intel Corporation Capping dielectric structure for transistor gates
DE112011105702T5 (de) 2011-10-01 2014-07-17 Intel Corporation Source-/Drain-Kontakte für nicht planare Transistoren
DE112011105925B4 (de) 2011-12-06 2023-02-09 Tahoe Research, Ltd. Mikroelektronischer Transistor und Verfahren zum Herstellen desselben
US9034703B2 (en) * 2012-09-13 2015-05-19 International Business Machines Corporation Self aligned contact with improved robustness
US9153668B2 (en) 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET
US9318574B2 (en) 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
KR102426666B1 (ko) * 2015-03-25 2022-07-28 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
FR3088482B1 (fr) * 2018-11-08 2021-05-14 Commissariat Energie Atomique Mise en contrainte d'une structure de canal de transistor a barreaux superposes par le biais d'une mise en contrainte des espaceurs
US11164878B2 (en) 2020-01-30 2021-11-02 International Business Machines Corporation Interconnect and memory structures having reduced topography variation formed in the BEOL
US20230008496A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020055271A1 (en) 2000-10-12 2002-05-09 Jung-Ho Lee Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method
US20060189058A1 (en) 2005-02-24 2006-08-24 Samsung Electronics Co., Ltd. Fin type field effect transistors and methods of manufacturing the same
WO2013048516A1 (en) 2011-09-30 2013-04-04 Intel Corporation Capping dielectric structure for transistor gates

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399415A (en) 1993-02-05 1995-03-21 Cornell Research Foundation, Inc. Isolated tungsten microelectromechanical structures
JP3025478B2 (ja) 1998-07-13 2000-03-27 松下電器産業株式会社 半導体装置およびその製造方法
US6136697A (en) 1998-07-27 2000-10-24 Acer Semiconductor Manufacturing Inc. Void-free and volcano-free tungsten-plug for ULSI interconnection
US6331481B1 (en) 1999-01-04 2001-12-18 International Business Machines Corporation Damascene etchback for low ε dielectric
US6720261B1 (en) 1999-06-02 2004-04-13 Agere Systems Inc. Method and system for eliminating extrusions in semiconductor vias
US6617226B1 (en) 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP3587100B2 (ja) * 1999-09-17 2004-11-10 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
KR20020029531A (ko) 2000-10-13 2002-04-19 박종섭 다마신 금속게이트를 이용한 반도체소자의 제조방법
KR20020056285A (ko) 2000-12-29 2002-07-10 박종섭 반도체 소자의 게이트 제조방법
KR100399357B1 (ko) 2001-03-19 2003-09-26 삼성전자주식회사 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법
JP3654285B2 (ja) 2002-10-04 2005-06-02 セイコーエプソン株式会社 半導体装置の製造方法
KR100567056B1 (ko) 2002-12-10 2006-04-04 주식회사 하이닉스반도체 에스램 소자의 제조방법
US6873057B2 (en) 2003-02-14 2005-03-29 United Microelectrtonics Corp. Damascene interconnect with bi-layer capping film
US7173305B2 (en) 2003-04-08 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact for silicon-on-insulator devices
JP4408653B2 (ja) 2003-05-30 2010-02-03 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7033931B2 (en) 2003-08-01 2006-04-25 Agere Systems Inc. Temperature optimization of a physical vapor deposition process to prevent extrusion into openings
US7030430B2 (en) 2003-08-15 2006-04-18 Intel Corporation Transition metal alloys for use as a gate electrode and devices incorporating these alloys
US6921711B2 (en) 2003-09-09 2005-07-26 International Business Machines Corporation Method for forming metal replacement gate of high performance
US6982196B2 (en) * 2003-11-04 2006-01-03 International Business Machines Corporation Oxidation method for altering a film structure and CMOS transistor structure formed therewith
US7026689B2 (en) 2004-08-27 2006-04-11 Taiwan Semiconductor Manufacturing Company Metal gate structure for MOS devices
US7361958B2 (en) 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
TWI277210B (en) * 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
US7230296B2 (en) 2004-11-08 2007-06-12 International Business Machines Corporation Self-aligned low-k gate cap
US7282766B2 (en) 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
KR100585178B1 (ko) 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
US7224033B2 (en) 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
US7585704B2 (en) * 2005-04-01 2009-09-08 International Business Machines Corporation Method of producing highly strained PECVD silicon nitride thin films at low temperature
JP4804782B2 (ja) * 2005-04-04 2011-11-02 株式会社堀場製作所 窒素酸化物分析計及び窒素酸化物分析計に適用されるパラメータ設定方法
US7585570B2 (en) 2005-04-14 2009-09-08 Sumitomo Chemical Company, Limited Adhesives and optical laminates including the same
US7326617B2 (en) * 2005-08-23 2008-02-05 United Microelectronics Corp. Method of fabricating a three-dimensional multi-gate device
KR100653711B1 (ko) 2005-11-14 2006-12-05 삼성전자주식회사 쇼트키 배리어 핀 펫 소자 및 그 제조방법
US7276417B2 (en) * 2005-12-28 2007-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid STI stressor with selective re-oxidation anneal
KR20070122319A (ko) 2006-06-26 2007-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7517764B2 (en) 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
US7968425B2 (en) * 2006-07-14 2011-06-28 Micron Technology, Inc. Isolation regions
KR100818433B1 (ko) 2006-09-05 2008-04-01 동부일렉트로닉스 주식회사 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및그 제조 방법
US7456471B2 (en) 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8450165B2 (en) 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US20080290380A1 (en) 2007-05-24 2008-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with raised spacers
KR100903383B1 (ko) 2007-07-31 2009-06-23 주식회사 하이닉스반도체 일함수가 조절된 게이트전극을 구비한 트랜지스터 및 그를구비하는 메모리소자
US7902082B2 (en) * 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers
US7598147B2 (en) 2007-09-24 2009-10-06 International Business Machines Corporation Method of forming CMOS with Si:C source/drain by laser melting and recrystallization
US7807586B2 (en) * 2008-03-28 2010-10-05 Tokyo Electron Limited Method of forming a stressed passivation film using a non-ionizing electromagnetic radiation-assisted oxidation process
DE102008030854B4 (de) 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
US7939863B2 (en) 2008-08-07 2011-05-10 Texas Instruments Incorporated Area efficient 3D integration of low noise JFET and MOS in linear bipolar CMOS process
JP2010050215A (ja) 2008-08-20 2010-03-04 Toshiba Corp 半導体装置
US8153526B2 (en) 2008-08-20 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. High planarizing method for use in a gate last process
DE102008059500B4 (de) 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8227867B2 (en) * 2008-12-23 2012-07-24 International Business Machines Corporation Body contacted hybrid surface semiconductor-on-insulator devices
US8202776B2 (en) * 2009-04-22 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation
US8497528B2 (en) * 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
JP5493096B2 (ja) 2009-08-06 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
US8304841B2 (en) 2009-09-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
US8530971B2 (en) 2009-11-12 2013-09-10 International Business Machines Corporation Borderless contacts for semiconductor devices
US20110147851A1 (en) 2009-12-18 2011-06-23 Thomas Christopher D Method For Depositing Gate Metal For CMOS Devices
US8779530B2 (en) 2009-12-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a field effect transistor
US8334184B2 (en) * 2009-12-23 2012-12-18 Intel Corporation Polish to remove topography in sacrificial gate layer prior to gate patterning
US20110147831A1 (en) 2009-12-23 2011-06-23 Steigerwald Joseph M Method for replacement metal gate fill
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
KR101675373B1 (ko) 2010-03-24 2016-11-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8492852B2 (en) 2010-06-02 2013-07-23 International Business Machines Corporation Interface structure for channel mobility improvement in high-k metal gate stack
US8278173B2 (en) 2010-06-30 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
JP5569243B2 (ja) * 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
KR101703096B1 (ko) 2010-09-02 2017-02-07 삼성전자 주식회사 반도체 장치의 제조방법
US8466473B2 (en) 2010-12-06 2013-06-18 International Business Machines Corporation Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
US8637359B2 (en) 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8557666B2 (en) 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
EP3174106A1 (de) 2011-09-30 2017-05-31 Intel Corporation Wolframgates für nichtplanare transistoren
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
DE112011105702T5 (de) 2011-10-01 2014-07-17 Intel Corporation Source-/Drain-Kontakte für nicht planare Transistoren
DE112011105925B4 (de) 2011-12-06 2023-02-09 Tahoe Research, Ltd. Mikroelektronischer Transistor und Verfahren zum Herstellen desselben

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020055271A1 (en) 2000-10-12 2002-05-09 Jung-Ho Lee Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method
US20060189058A1 (en) 2005-02-24 2006-08-24 Samsung Electronics Co., Ltd. Fin type field effect transistors and methods of manufacturing the same
WO2013048516A1 (en) 2011-09-30 2013-04-04 Intel Corporation Capping dielectric structure for transistor gates

Also Published As

Publication number Publication date
US20140117425A1 (en) 2014-05-01
US20190013406A1 (en) 2019-01-10
US20160020304A1 (en) 2016-01-21
US9634124B2 (en) 2017-04-25
DE112011105925T5 (de) 2014-09-25
US10998445B2 (en) 2021-05-04
CN103975424B (zh) 2016-12-07
WO2013085490A1 (en) 2013-06-13
TW201338093A (zh) 2013-09-16
TWI559442B (zh) 2016-11-21
US10693006B2 (en) 2020-06-23
CN103975424A (zh) 2014-08-06
US20170125596A1 (en) 2017-05-04
US10056488B2 (en) 2018-08-21
US9087915B2 (en) 2015-07-21
US20200279950A1 (en) 2020-09-03

Similar Documents

Publication Publication Date Title
DE112011105925B4 (de) Mikroelektronischer Transistor und Verfahren zum Herstellen desselben
DE112011106052B4 (de) Integration von dielektrischen Multigate-Transistoren in einen Tri-Gate-Prozess (FINFET)
DE112011105996B4 (de) Halbleiterbauelement mit einem verengten Halbleiterkörper
DE102017114973B4 (de) Halbleitervorrichtung und Verfahren zum Bilden einer Halbleitervorrichtung
DE102014115586B4 (de) Integrierte Schaltkreisstruktur mit Substratisolation und undotiertem Kanal
US9812524B2 (en) Nanowire transistor devices and forming techniques
DE112011105972B4 (de) III-V Schichten für N-Typ- und P-Typ-MOS-Source/Drain-Kontakte
DE102015106608B4 (de) FinFET-Wärmeschutzverfahren und verwandte Strukturen
DE112013007031B4 (de) Auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen
US20230098459A1 (en) Integrated circuit devices with non-collapsed fins and methods of treating the fins to prevent fin collapse
DE112011106033B4 (de) Halbleiterbauelemente mit einer aktiven Germaniumschicht mit darunterliegender Diffusionssperrschicht
DE112015006966T5 (de) Herstellung von multikanal-nanodrahtvorrichtungen mit selbstausrichtenden internen abstandhaltern und soi finfets unter verwendung einer selektiven siliziumnitridkappe
DE112013005625T5 (de) Umsetzung von dünnen Transistorelementen von Silicium zu Silicium-Germanium
DE112013006525T5 (de) Herstellung eines Nanodrahttransistors Hartmaskenschichten
DE112011105973T5 (de) Halbleitervorrichtung mit metallischen Quellen- und Senkenregionen
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE112011105702T5 (de) Source-/Drain-Kontakte für nicht planare Transistoren
DE112013007051T5 (de) CMOS-kompatible Polyzid-Sicherungsstruktur und Verfahren zum Herstellen selbiger
DE10230696A1 (de) Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors
DE112016007366T5 (de) Halbleitervorrichtung, die finnenendspannungsinduzierende merkmale aufweist
DE112016006696T5 (de) Geometrieabstimmung eines Finnen-basierten Transistors
DE102020105662A1 (de) Gate-stapel für finfet-transistoren
DE112015006960T5 (de) Lang-kanal-mos-transistoren für kriechverlustarme anwendungen auf einem kurz-kanal-cmos-chip
DE112011106131B3 (de) Integrierte schaltkreisstruktur und verfahren zu ihrerherstellung
DE102013223263B4 (de) Nanodraht - Transistorbauteil und Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R130 Divisional application to

Ref document number: 112011106131

Country of ref document: DE

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: TAHOE RESEARCH, LTD., IE

Free format text: FORMER OWNER: INTEL CORPORATION, SANTA CLARA, CALIF., US

R082 Change of representative

Representative=s name: VOSSIUS & PARTNER PATENTANWAELTE RECHTSANWAELT, DE

R018 Grant decision by examination section/examining division
R020 Patent grant now final