DE102020105662A1 - Gate-stapel für finfet-transistoren - Google Patents

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Ashish Penumatcha
Seung Hoon Sung
Scott Clendenning
Uygar Avci
Ian A. Young
Jack T. Kavalieros
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Abstract

Ausführungsformen hierin beschreiben Techniken für eine Halbleitervorrichtung mit einem Substrat und einem FinFET-Transistor auf dem Substrat. Der FinFET-Transistor schließt eine Finnenstruktur mit einem Kanalbereich, einem Source-Bereich und einem Drain-Bereich ein. Der FinFET-Transistor beinhaltet ferner einen Gate-Dielektrikumsbereich zwischen Abstandshaltern oberhalb des Kanalbereichs der Finnenstruktur und unterhalb einer oberen Oberfläche der Abstandshalter; Abstandshalter oberhalb der Finnenstruktur und um den Gate-Dielektrikumsbereich herum; und ein Metall-Gate, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht. Der Gate-Dielektrikumsbereich weist eine gekrümmte Oberfläche auf. Das Metall-Gate steht in direktem Kontakt mit der gekrümmten Oberfläche des Gate-Dielektrikumsbereichs. Weitere Ausführungsformen können beschrieben und/oder beansprucht werden.

Description

  • GEBIET
  • Ausführungsformen der vorliegenden Offenbarung betreffen allgemein das Gebiet der integrierten Schaltungen und insbesondere FinFET-Transistoren.
  • HINTERGRUND
  • Die hierin bereitgestellte Hintergrundbeschreibung dient dem Zwecke der allgemeinen Darstellung des Kontexts der Offenbarung. Sofern hierin nicht anderweitig angegeben, sind die in diesem Abschnitt beschriebenen Materialien kein Stand der Technik für die Ansprüche in dieser Anmeldung und werden nicht aufgrund der Einbeziehung in diesen Abschnitt als Stand der Technik anerkannt.
  • Ein Fin-Feldeffekttransistor (FinFET-Transistor) kann auf einem Substrat mit einem Gate aufgebaut sein, das normalerweise um einen finnenförmigen Kanalbereich zwischen einem Source-Bereich und einem Drain-Bereich gewickelt ist. Die Atomlagenabscheidung (ALD, Atomic Layer Deposition) ist eine Gasphasentechnik, mit der dünne Filme aus einer Vielzahl von Materialien hergestellt werden können. Basierend auf sequenziellen, selbstbegrenzenden Reaktionen kann ALD eine Konformität von hoher Qualität und eine genaue Dickenkontrolle bieten und hat sich als leistungsfähiges Tool für viele Anwendungen herausgestellt. Wenn die Kanallänge von FinFET-Transistoren herunterskaliert wird, wird auch die Dicke eines Gate-Stapels eines FinFET-Transistors, der durch ALD abgeschieden werden kann, kleiner. Ein dünner Gate-Stapel eines FinFET-Transistors kann jedoch Probleme, wie beispielsweise Begrenzungen der Betriebsspannung und Schäden durch Strahlungen, verursachen.
  • Figurenliste
  • Ausführungsformen lassen sich ohne Weiteres anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Um diese Beschreibung zu erleichtern, bezeichnen gleiche Bezugszeichen gleiche strukturelle Elemente. Ausführungsformen sind beispielhaft und nicht einschränkend in den Figuren der beigefügten Zeichnungen veranschaulicht.
    • 1(a)-1(b) veranschaulichen schematisch einen beispielhaften FinFET-Transistor, der einen Gate-Dielektrikumsbereich mit einer gekrümmten Oberfläche zwischen Abstandshaltern einschließt, gemäß verschiedenen Ausführungsformen.
    • 2 veranschaulicht eine Darstellung eines Prozesses zum Ausbilden eines FinFET-Transistors, der einen Gate-Dielektrikumsbereich mit einer gekrümmten Oberfläche zwischen Abstandshaltern einschließt, gemäß verschiedenen Ausführungsformen.
    • 3(a)-3(f) veranschaulichen einen Prozess zum Ausbilden eines FinFET-Transistors, der einen Gate-Dielektrikumsbereich mit einer gekrümmten Oberfläche zwischen Abstandshaltern einschließt, gemäß verschiedenen Ausführungsformen.
    • 4(a)-4(e) veranschaulichen einen Prozess zum Ausbilden eines FinFET-Transistors, der einen Gate-Dielektrikumsbereich mit einer gekrümmten Oberfläche zwischen Abstandshaltern einschließt, gemäß verschiedenen Ausführungsformen.
    • 5 veranschaulicht schematisch einen Interposer, der eine oder mehrere Ausführungsformen der Offenbarung implementiert, gemäß verschiedenen Ausführungsformen.
    • 6 veranschaulicht schematisch eine Rechenvorrichtung, die gemäß einer Ausführungsform der Offenbarung gebaut wurde, gemäß verschiedenen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Ein Fin-Feldeffekttransistor (FinFET-Transistor) kann ein Gate aufweisen, das um einen finnenförmigen Kanalbereich zwischen einem Source-Bereich und einem Drain-Bereich über einem Substrat gewickelt ist. Wenn die Kanallänge auf sub-7 nm herunterskaliert wird, wird die Dicke eines Gate-Stapels eines FinFET-Transistors, der durch Atomlagenabscheidung (ALD, Atomic Layer Deposition) in einem Gate-Last- oder Replacement-Metal-Gate(RMG)-Prozess abgeschieden werden kann, auch reduziert. Manchmal kann ein durch ALD gewachsener Gate-Dielektrikumsbereich den Graben zwischen einer Finnenstruktur und Abstandshaltern um eine Gate-Elektrode herum abklemmen, wodurch der Bereich eines durch ALD ausgebildeten Metall-Gates reduziert wird. Alternative Ansätze können einen subtraktiven Prozess oder einen Gate-First-Prozess einschließen, was die Zuverlässigkeit und Mobilität der Vorrichtungen negativ beeinflussen kann.
  • Ausführungsformen hierin können Techniken präsentieren, um einen Gate-Stapel für einen FinFET-Transistor auszubilden. Der Gate-Stapel schließt einen Gate-Dielektrikumsbereich mit einer gekrümmten Oberfläche, ein Metall-Gate oberhalb des Gate-Dielektrikumsbereichs und eine optionale Oxidschicht zwischen einer Finnenstruktur und dem Gate-Dielektrikumsbereich ein. Der Gate-Dielektrikumsbereich befindet sich zwischen Abstandshaltern oberhalb eines Kanalbereichs einer Finnenstruktur, wodurch ein Gate-Graben von unten nach oben gefüllt wird. Zusätzlich befindet sich der Gate-Dielektrikumsbereich um Seitenwände der Finnenstruktur herum und teilweise um Seitenwände der Abstandshalter herum. Der Gate-Dielektrikumsbereich bedeckt jedoch nicht die Seitenwände der Abstandshalter in der Nähe der oberen Oberfläche der Abstandshalter, so dass das Metall-Gate die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit dem Gate-Dielektrikumsbereich steht. Das so ausgebildete Metall-Gate kann zuverlässiger sein und mit höherer Spannung arbeiten.
  • Ausführungsformen hierin können eine Halbleitervorrichtung mit einem Substrat und einem FinFET-Transistor auf dem Substrat präsentieren. Der FinFET-Transistor schließt eine Finnenstruktur mit einem Kanalbereich, einem Source-Bereich und einem Drain-Bereich ein. Der FinFET-Transistor beinhaltet ferner einen Gate-Dielektrikumsbereich zwischen Abstandshaltern oberhalb des Kanalbereichs der Finnenstruktur und unterhalb einer oberen Oberfläche der Abstandshalter; Abstandshalter oberhalb der Finnenstruktur und um den Gate-Dielektrikumsbereich herum; und ein Metall-Gate, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht. Der Gate-Dielektrikumsbereich weist eine gekrümmte Oberfläche mit einer ersten Höhe, die näher an einem Abstandshalter relativ zu einer oberen Oberfläche der Finnenstruktur liegt, und einer zweiten Höhe, die näher an einer Mitte des Gate-Dielektrikumsbereichs relativ zu einer oberen Oberfläche der Finnenstruktur liegt, auf. Die erste Höhe ist kleiner als die zweite Höhe. Das Metall-Gate steht in direktem Kontakt mit der gekrümmten Oberfläche des Gate-Dielektrikumsbereichs.
  • Ein Verfahren zum Ausbilden einer Halbleitervorrichtung wird in Ausführungsformen präsentiert. Das Verfahren beinhaltet das Ausbilden eines Abstandshalters auf jeder Seite und in Kontakt mit einem Dummy-Gate, wobei sich das Dummy-Gate oberhalb eines Kanalbereichs einer Finnenstruktur auf einem Substrat befindet. Die Finnenstruktur beinhaltet den Kanalbereich, einen Source-Bereich und einen Drain-Bereich, und der Abstandshalter steht in Kontakt mit dem Source-Bereich oder dem Drain-Bereich. Das Verfahren beinhaltet auch das Ausbilden eines Segments einer hydrophoben Schicht entlang einer Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates, wobei die hydrophobe Schicht ausgebildet wird, nachdem das Dummy-Gate entfernt wurde. Eine obere Oberfläche des Segments der hydrophoben Schicht ist mit einer oberen Oberfläche des Abstandshalters koplanar, und das Segment der hydrophoben Schicht bedeckt einen ersten Teil der Seitenwand des Abstandshalters. Das Verfahren beinhaltet ferner das Ausbilden eines Gate-Dielektrikumsbereichs mit einer gekrümmten Oberfläche zwischen Abstandshaltern in einer Kavität, die vom Dummy-Gate eingenommen wird, oberhalb des Kanalbereichs der Finnenstruktur, wobei der Gate-Dielektrikumsbereich einen zweiten Teil der Seitenwand des Abstandshalters bedeckt und in Kontakt mit dem Segment der hydrophoben Schicht steht. Der Gate-Dielektrikumsbereich weist eine zentrale Position auf, die höher als ein Kontaktpunkt zwischen dem Gate-Dielektrikumsbereich und dem Segment der hydrophoben Schicht ist. Darüber hinaus beinhaltet das Verfahren das Entfernen des Segments der hydrophoben Schicht entlang der Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates und das Ausbilden eines Metall-Gates, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und das die gekrümmte Oberfläche des Gate-Dielektrikumsbereichs konform bedeckt und in direktem Kontakt mit dieser steht.
  • Ausführungsformen hierin können eine Rechenvorrichtung repräsentieren, die eine gedruckte Leiterplatte (PCB, Printed Circuit Board); eine Speichervorrichtung oder einen Prozessor, die/der mit der PCB gekoppelt ist, wobei die Speichervorrichtung oder der Prozessor einen FinFET-Transistor einschließt, einschließen kann. Der FinFET-Transistor schließt eine Finnenstruktur mit einem Kanalbereich, einem Source-Bereich und einem Drain-Bereich ein. Der FinFET-Transistor beinhaltet ferner einen Gate-Dielektrikumsbereich zwischen Abstandshaltern oberhalb des Kanalbereichs der Finnenstruktur und unterhalb einer oberen Oberfläche der Abstandshalter; Abstandshalter oberhalb der Finnenstruktur und um den Gate-Dielektrikumsbereich herum; und ein Metall-Gate, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht. Der Gate-Dielektrikumsbereich weist eine gekrümmte Oberfläche mit einer ersten Höhe, die näher an einem Abstandshalter relativ zu einer oberen Oberfläche der Finnenstruktur liegt, und einer zweiten Höhe, die näher an einer Mitte des Gate-Dielektrikumsbereichs relativ zu einer oberen Oberfläche der Finnenstruktur liegt, auf. Die erste Höhe ist kleiner als die zweite Höhe. Das Metall-Gate steht in direktem Kontakt mit der gekrümmten Oberfläche des Gate-Dielektrikumsbereichs.
  • In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die üblicherweise von Fachleuten auf dem Gebiet verwendet werden, um den Inhalt ihrer Arbeit anderen Fachleuten auf dem Gebiet zu vermitteln. Jedoch wird für Fachleute auf dem Gebiet offensichtlich sein, dass die vorliegende Offenbarung nur mit einigen der beschriebenen Aspekte umgesetzt werden kann. Zum Zwecke der Erläuterung werden bestimmte Zahlen, Materialien und Konfigurationen dargelegt, um ein gründliches Verständnis der veranschaulichenden Implementierungen bereitzustellen. Jedoch wird für Fachleute auf dem Gebiet offensichtlich sein, dass die vorliegende Offenbarung ohne die speziellen Details umgesetzt werden kann. In anderen Fällen sind wohlbekannte Merkmale weggelassen oder vereinfacht, um die veranschaulichenden Implementierungen nicht zu verdecken.
  • Verschiedene Operationen werden als mehrere diskrete Operationen der Reihe nach und in einer Weise beschrieben, die für das Verständnis der vorliegenden Offenbarung äußerst hilfreich ist. Die Reihenfolge der Beschreibung darf jedoch nicht so ausgelegt werden, als impliziere sie, dass diese Operationen notwendigerweise von der Reihenfolge abhängig sind. Insbesondere können diese Operationen möglicherweise nicht in der Reihenfolge der Präsentation durchgeführt werden.
  • Für die Zwecke der vorliegenden Offenbarung hat der Ausdruck „A und/oder B“ die Bedeutung (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung hat der Ausdruck „A, B und/oder C“ die Bedeutung (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Begriffe „über“, „unter“, „zwischen“, „oberhalb“ und „auf“, wie sie hierin verwendet werden, können sich auf eine relative Position einer Materialschicht oder - komponente in Bezug auf andere Schichten oder Komponenten beziehen. Beispielsweise kann eine Schicht, die über oder unter einer anderen Schicht angeordnet ist, direkt mit der anderen Schicht in Kontakt stehen oder eine oder mehrere dazwischenliegende Schichten aufweisen. Darüber hinaus kann eine Schicht, die zwischen zwei Schichten angeordnet ist, direkt mit den beiden Schichten in Kontakt stehen oder eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu steht eine erste Schicht „auf“ einer zweiten Schicht in direktem Kontakt mit dieser zweiten Schicht. In ähnlicher Weise kann, sofern nicht ausdrücklich anders angegeben, ein Merkmal, das zwischen zwei Merkmalen angeordnet ist, in direktem Kontakt mit den benachbarten Merkmalen stehen oder ein oder mehrere dazwischenliegende Merkmale aufweisen.
  • In der Beschreibung können die Ausdrücke „in einer Ausführungsform“ oder „in Ausführungsformen“ verwendet werden, die sich jeweils entweder auf eine oder mehrere der gleichen oder verschiedene Ausführungsformen beziehen können. Ferner sind die Begriffe „umfassend“, „einschließlich“, „mit“ und dergleichen, wie in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet, bedeutungsgleich.
  • Hierin wird möglicherweise der Begriff „gekoppelt mit“ zusammen mit seinen Ableitungen verwendet. „Gekoppelt“ kann eines oder mehr von dem Nachfolgendem bedeuten. „Gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem physischen oder elektrischen Kontakt stehen. „Gekoppelt“ kann jedoch auch bedeuten, dass zwei oder mehr Elemente indirekt miteinander in Kontakt stehen, aber trotzdem miteinander zusammenwirken oder interagieren, und es kann bedeuten, dass ein oder mehrere andere Elemente zwischen den Elementen, die als miteinander gekoppelt bezeichnet werden, gekoppelt oder verbunden sind. Der Begriff „direkt gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem Kontakt stehen.
  • In verschiedenen Ausführungsformen kann der Ausdruck „ein erstes Merkmal, das auf einem zweiten Merkmal ausgebildet, abgeschieden oder anderweitig darauf angeordnet ist“ bedeuten, dass das erste Merkmal über dem zweiten Merkmal ausgebildet, abgeschieden oder darüber angeordnet ist und wenigstens ein Teil des ersten Merkmals in direktem Kontakt (z. B. direktem physischem und/oder elektrischem Kontakt) oder indirektem Kontakt (z. B. mit einem oder mehreren anderen Merkmalen zwischen dem ersten Merkmal und dem zweiten Merkmal) mit wenigstens einem Teil des zweiten Merkmals stehen kann.
  • Wenn in der Offenbarung „ein“ oder „ein erstes“ Element oder das Äquivalent davon erwähnt wird, schließt eine derartige Offenbarung ein oder mehrere solcher Elemente ein, die weder zwei noch mehr solcher Elemente erfordern oder ausschließen. Ferner werden ordinale Indikatoren (z. B. erste, zweite oder dritte) für identifizierte Elemente verwendet, um zwischen den Elementen zu unterscheiden, und sie zeigen weder eine erforderliche oder begrenzte Anzahl derartiger Elemente an oder implizieren sie noch zeigen sie eine bestimmte Position oder Reihenfolge derartiger Elemente an, sofern nicht ausdrücklich anders angegeben.
  • Wie hierin verwendet, kann sich der Begriff „Schaltungen“ auf eine anwendungsspezifische integrierte Schaltung (ASIC, Application Specific Integrated Circuit), eine elektronische Schaltung, einen Prozessor (gemeinsam genutzt, dediziert oder Gruppe) und/oder Speicher (gemeinsam genutzt, dediziert oder Gruppe), die bzw. der eines oder mehrere Software- oder Firmwareprogramme ausführt, eine kombinatorische Logikschaltung und/oder andere geeignete Hardwarekomponenten, welche die beschriebene Funktionalität bereitstellen, oder einen Teil davon beziehen oder solche einschließen. Wie hierin verwendet, kann sich „computerimplementiertes Verfahren“ auf ein beliebiges Verfahren beziehen, das von einem oder mehreren Prozessoren, einem Computersystem mit einem oder mehreren Prozessoren, einer mobilen Vorrichtung, wie beispielsweise einem Smartphone (das einen oder mehrere Prozessoren einschließen kann), einem Tablet, einem Laptop-Computer, einer Set-Top-Box, einer Spielekonsole und so weiter, ausgeführt wird.
  • Implementierungen der Offenbarung können auf einem Substrat, wie beispielsweise einem Halbleitersubstrat, ausgebildet oder ausgeführt werden. In einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, das unter Verwendung einer Bulk-Silizium- oder einer Silizium-auf-Isolator-Substruktur ausgebildet ist. In anderen Implementierungen kann das Halbleitersubstrat unter Verwendung von alternativen Materialien ausgebildet sein, die mit Silizium kombiniert sein können oder nicht, die Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid, Zinkoxid oder andere Kombinationen von Materialien der Gruppe III-V, II-VI, Gruppe IV oder halbleitenden Oxiden einschließen, jedoch nicht darauf beschränkt sind. Obwohl hier einige Beispiele von Materialien beschrieben sind, aus denen das Substrat ausgebildet sein kann, fällt jedes Material, das als Grundlage dienen kann, auf der eine Halbleitervorrichtung aufgebaut werden kann, in das Wesen und den Schutzbereich der vorliegenden Offenbarung.
  • Eine Mehrzahl von Transistoren, wie beispielsweise Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET, Metal-Oxide-Semiconductor Field-Effect Transistors, oder einfach MOS-Transistoren) können auf dem Substrat gefertigt werden. In verschiedenen Implementierungen der Offenbarung können die MOS-Transistoren planare Transistoren, nichtplanare Transistoren oder eine Kombination von beiden sein. Nicht-planare Transistoren umfassen FinFET-Transistoren, wie beispielsweise Double-Gate-Transistoren und Tri-Gate-Transistoren, und Wrap-around- oder All-around-Gate-Transistoren, wie beispielsweise Nanoribbon- und Nanodraht-Transistoren. Obwohl die hierin beschriebenen Implementierungen nur planare Transistoren veranschaulichen können, sollte beachtet werden, dass die Offenbarung auch unter Verwendung von nicht-planaren Transistoren ausgeführt werden kann.
  • Jeder MOS-Transistor schließt einen Gate-Stapel ein, der aus wenigstens zwei Schichten besteht, einer Gate-Dielektrikumsschicht und einer Gate-Elektrodenschicht. Die Gate-Dielektrikumsschicht kann eine Schicht oder einen Stapel von Schichten aufweisen. Die eine oder mehreren Schichten können Siliziumoxid, Siliziumdioxid (SiO2) und/oder ein High-k-Dielektrikumsmaterial aufweisen. Das High-k-Dielektrikumsmaterial kann Elemente wie Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niob und Zink aufweisen. Beispiele von High-k-Materialien, die in der Gate-Dielektrikumsschicht verwendet werden können, schließen Hafniumoxid, Hafnium-Siliziumoxid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zink-Niobat ein, sind jedoch nicht darauf beschränkt. In einigen Ausführungsformen kann ein Glühprozess an der Gate-Dielektrikumsschicht ausgeführt werden, um ihre Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gate-Elektrodenschicht ist auf der Gate-Dielektrikumsschicht ausgebildet und kann aus wenigstens einem P-Typ-Austrittsarbeitsmetall oder einem N-Typ-Austrittsarbeitsmetall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. In einigen Implementierungen kann die Gate-Elektrodenschicht aus einem Stapel von zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und wenigstens eine Metallschicht eine Füllmetallschicht ist. Weitere Metallschichten können für andere Zwecke eingeschlossen sein, beispielsweise eine Barriereschicht.
  • Bei einem PMOS-Transistor schließen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid, ein, sind jedoch nicht darauf beschränkt. Eine P-Typ-Metallschicht ermöglicht die Ausbildung einer PMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt. Bei einem NMOS-Transistor schließen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, ein, sind jedoch nicht darauf beschränkt. Eine N-Typ-Metallschicht ermöglicht die Ausbildung einer NMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 3,9 eV und etwa 4,2 eV liegt.
  • In einigen Implementierungen, wenn man sie als Querschnitt des Transistors entlang der Source-Kanal-Drain-Richtung betrachtet, kann die Gate-Elektrode aus einer „U“förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zur Oberfläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zur oberen Oberfläche des Substrats sind, aufweist. In einer anderen Implementierung kann wenigstens eine der Metallschichten, die die Gate-Elektrode ausbilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zur oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte aufweist, die im Wesentlichen senkrecht zur oberen Oberfläche des Substrats sind. In weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Beispielsweise kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten ausgebildet sind.
  • In einigen Implementierungen der Offenbarung kann ein Paar von Seitenwandabstandshaltern auf gegenüberliegenden Seiten des Gate-Stapels ausgebildet sein, die den Gate-Stapel abstützen. Die Seitenwandabstandshalter können aus einem Material wie Siliziumnitrid, Siliziumoxid, Siliziumcarbid, kohlenstoffdotiertes Siliziumnitrid und Siliziumoxinitrid ausgebildet sein. Prozesse zum Ausbilden von Seitenwandabstandshaltern sind in der Technik wohlbekannt und schließen im Allgemeinen Abscheidungs- und Ätzprozessoperationen ein. In einer alternativen Implementierung kann eine Mehrzahl von Abstandshalterpaaren verwendet werden, zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwandabstandshaltern auf gegenüberliegenden Seiten des Gate-Stapels ausgebildet werden.
  • Wie in der Technik wohlbekannt ist, werden Source- und Drain-Bereiche innerhalb des Substrats benachbart zum Gate-Stapel jedes MOS-Transistors ausgebildet. Die Source- und Drain-Bereiche werden im Allgemeinen entweder unter Verwendung eines Implantations-/Diffusionsprozesses oder eines Ätz-/Abscheidungsprozesses ausgebildet. Im ersteren Prozess können Dotierstoffe, wie beispielsweise Bor, Aluminium, Antimon, Phosphor oder Arsen, in das Substrat ionenimplantiert werden, um die Source- und Drain-Bereiche auszubilden. Ein Glühprozess, der die Dotierstoffe aktiviert und bewirkt, dass sie weiter in das Substrat diffundieren, folgt typischerweise dem Ionenimplantationsprozess. Im letzteren Prozess kann das Substrat zuerst geätzt werden, um Aussparungen an den Orten der Source- und Drain-Bereiche auszubilden. Ein epitaktischer Abscheidungsprozess kann dann ausgeführt werden, um die Aussparungen mit Material zu füllen, das zum Fertigen der Source- und Drain-Bereiche verwendet wird. In einigen Implementierungen können die Source- und Drain-Bereiche unter Verwendung einer Siliziumlegierung, wie beispielsweise Silizium-Germanium oder Siliziumcarbid, gefertigt sein. In einigen Implementierungen kann die epitaktisch abgeschiedene Siliziumlegierung in situ mit Dotierstoffen, wie beispielsweise Bor, Arsen oder Phosphor, dotiert sein. In weiteren Ausführungsformen können die Source- und Drain-Bereiche unter Verwendung von einem oder mehreren alternativen Halbleitermaterialien, wie beispielsweise Germanium oder einem Material oder einer Legierung der Gruppe-III-V, ausgebildet sein. Und in weiteren Ausführungsformen können eine oder mehrere Schichten aus Metall und/oder Metalllegierungen verwendet werden, um die Source- und Drain-Bereiche auszubilden.
  • Ein oder mehrere Zwischenschichtdielektrika (ILD, Interlayer Dielectrics) werden über den MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung von Dielektrikumsmaterialien ausgebildet werden, die für ihre Anwendbarkeit in integrierten Schaltungsstrukturen bekannt sind, wie beispielsweise Low-k-Dielektrikumsmaterial. Beispiele für Dielektrikumsmaterialien, die verwendet werden können, schließen Siliziumdioxid (SiO2), kohlenstoffdotiertes Oxid (CDO, Carbon Doped Oxide), Siliziumnitrid, organische Polymere, wie beispielsweise Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG), und Organosilikate, wie beispielsweise Silsesquioxan, Siloxan oder Organosilikatglas, ein, sind jedoch nicht darauf beschränkt. Die ILD-Schichten können Poren oder Luftspalte aufweisen, um ihre Dielektrizitätskonstante weiter zu reduzieren.
  • 1(a)-1(b) veranschaulichen schematisch einen beispielhaften FinFET-Transistor 100, der einen Gate-Dielektrikumsbereich 105 mit einer gekrümmten Oberfläche zwischen den Abstandshaltern 106 einschließt, gemäß verschiedenen Ausführungsformen. 1(a) zeigt den FinFET-Transistor 100 entlang einer Finnenschnittansicht, und 1(b) zeigt den FinFET-Transistor 100 entlang einer Gate-Schnittansicht.
  • In Ausführungsformen befindet sich der FinFET-Transistor 100 oberhalb eines Substrats 102. Das Substrat 102 kann ein Bulk-Substrat, ein Silizium-auf-Isolator(SOI, Siliconon-Insulator)-Substrat oder ein anderes Substrat sein. Der FinFET-Transistor 100 kann ein PMOS-FinFET oder ein NMOS-FinFET sein. Zusätzlich kann der FinFET-Transistor 100 ein FinFET, ein Tri-Gate-FinFET-Transistor, ein Multi-Gate-Feldeffekttransistor (MuGFET) oder ein Gate-all-around-FET sein.
  • In Ausführungsformen schließt der FinFET-Transistor 100 eine Finnenstruktur 101 auf dem Substrat 102 ein. Die Finnenstruktur 101 weist einen Kanalbereich 111, einen Source-Bereich 113 und einen Drain-Bereich 115 auf. Der Kanalbereich 111 kann Si, Ge, GaAs, InP, InAs oder InSb einschließen.
  • In Ausführungsformen schließt der FinFET-Transistor 100 ferner einen Gate-Dielektrikumsbereich 105, eine Oxidschicht 104 zwischen der Finnenstruktur 101 und dem Gate-Dielektrikumsbereich 105, ein Metall-Gate 107, Abstandshalter 106 oberhalb der Finnenstruktur 101 um das Metall-Gate 107 und den Gate-Dielektrikumsbereich 105 herum ein. Die Abstandshalter 106 können SiO2, Siliziumnitrid, Siliziumoxinitrid, Siliziumbornitrid oder Siliziumkohlenstoffnitrid einschließen.
  • In Ausführungsformen weist der Gate-Dielektrikumsbereich 105 eine gekrümmte Oberfläche 118 zwischen den Abstandshaltern 106 oberhalb des Kanalbereichs 111 der Finnenstruktur 101 und unterhalb einer oberen Oberfläche der Abstandshalter 106 auf. Der Gate-Dielektrikumsbereich 105 kann ein HfO2, ZrO2, TiO2, Ta2O5, Nb2O5, ein Seltenerdoxid, MgO, ferroelektrisches Oxid, Bariumtitanat, Perowskit-Ferroelektrika, Bleizirkonat oder PZT einschließen. Wie in 1(b) gezeigt, befindet sich der Gate-Dielektrikumsbereich 105 um Seitenwände des Kanalbereichs 111 herum und damit um Seitenwände der Finnenstruktur 101 herum und teilweise um Seitenwände der Abstandshalter 106 herum, endend an einem Punkt 117 unterhalb der oberen Oberfläche der Abstandshalter 106. Der Gate-Dielektrikumsbereich 105 weist eine gekrümmte Oberfläche 118 mit einer ersten Höhe H1, die näher an den Abstandshaltern 106 relativ zur oberen Oberfläche der Finnenstruktur 10 liegt, und einer zweiten Höhe H2, die näher an einer Mitte des Gate-Dielektrikumsbereichs 105 relativ zu einer oberen Oberfläche der Finnenstruktur 101 liegt, auf. Die erste Höhe H1 ist kleiner als die zweite Höhe H2. Beispielsweise ist die erste Höhe H1 etwa 10 % bis 30 % kleiner als die zweite Höhe H2. In einigen Ausführungsformen kann die erste Höhe H1 in einem Bereich von etwa 0,5 nm bis etwa 3 nm liegen, die zweite Höhe H2 kann in einem Bereich von etwa 1 nm bis etwa 5 nm liegen, und die Abstandshalter 106 können eine Höhe in einem Bereich von etwa 5 nm bis etwa 100 nm oberhalb der Oberfläche des Kanalbereichs 111 aufweisen, abhängig von der Technologie, die zur Fertigung des FinFET-Transistors 100 verwendet wird.
  • In Ausführungsformen bedeckt das Metall-Gate 107 konform die Seitenwände der Abstandshalter 106 und steht in direktem Kontakt mit diesen und steht in direktem Kontakt mit der gekrümmten Oberfläche 118 des Gate-Dielektrikumsbereichs 105. Das Metall-Gate 107 bedeckt die Seitenwände der Abstandshalter 106, beginnend am Punkt 117, an dem der Gate-Dielektrikumsbereich 105 stoppt, und endend an einer Oberfläche, die koplanar mit der oberen Oberfläche der Abstandshalter 106 ist. Das Metall-Gate 107 kann ein Material einschließen, das aus einer Gruppe bestehend aus TiN, ZrN, HfN, HfSiN, TaN, NbN, W, WN, Mo, MoN, Co, Ru, TaSiN ausgewählt ist.
  • In Ausführungsformen schließt der FinFET-Transistor 100 ferner eine Gate-Elektrode 108 in Kontakt mit dem Metall-Gate 107, eine Source-Elektrode 112 in Kontakt mit dem Source-Bereich 113 und eine Drain-Elektrode 114 in Kontakt mit dem Drain-Bereich 115 ein. Die Gate-Elektrode 108, die Source-Elektrode 112 oder die Drain-Elektrode 114 schließt Germanium (Ge), Kobalt (Co), Titan (Ti), Wolfram (W), Molybdän (Mo), Gold (Au), Platin (Pt), Aluminium (Al), Nickel (Ni), Kupfer (Cu), Chrom (Cr), Hafnium (Hf), Indium (In), Ruthenium (Ru), Iridium (Ir), Tantal (Ta) oder eine Legierung aus Ti, W, Mo, Au, Pt, Al, Ni, Cu, Cr, Hf, HfAlN, Iridium-Tantal-Legierung (Ir-Ta), Indium-Zinn-Oxid (ITO), TaN, TiN , TiAlN, TiW oder InAlO ein. Zusätzlich schließt der FinFET-Transistor 100 ferner eine Oxidschicht 109 zwischen der Source-Elektrode 112 und den Abstandshaltern 106 oder eine Oxidschicht 109 zwischen der Drain-Elektrode 114 und den Abstandshaltern 106 ein.
  • 2 veranschaulicht eine Darstellung eines Prozesses 200 zum Ausbilden eines FinFET-Transistors, der einen Gate-Dielektrikumsbereich mit einer gekrümmten Oberfläche zwischen Abstandshaltern einschließt, gemäß einigen Ausführungsformen. In Ausführungsformen kann der Prozess 200 angewendet werden, um den FinFET-Transistor 100 einschließlich des Gate-Dielektrikumsbereichs 105 mit der gekrümmten Oberfläche 118 zwischen den Abstandshaltern 106 auszubilden, wie in den 1(a)-1(b) gezeigt. 3(a)-3(f) und 4(a)-4(e) veranschaulichen den Prozess 200 detaillierter.
  • Beim Block 201 kann der Prozess 200 das Ausbilden eines Abstandshalters auf jeder Seite und in Kontakt mit einem Dummy-Gate einschließen. Das Dummy-Gate befindet sich oberhalb eines Kanalbereichs einer Finnenstruktur auf einem Substrat. Die Finnenstruktur schließt den Kanalbereich, einen Source-Bereich und einen Drain-Bereich ein. Der Abstandshalter steht in Kontakt mit dem Source-Bereich oder dem Drain-Bereich. Beispielsweise kann, wie in 3(a) gezeigt, der Prozess 200 das Ausbilden der Abstandshalter 306 auf jeder Seite und in Kontakt mit einem Dummy-Gate 321 einschließen. Das Dummy-Gate 321 befindet sich oberhalb eines Kanalbereichs 311 einer Finnenstruktur 301 auf einem Substrat 302. Die Finnenstruktur 301 weist den Kanalbereich 311, einen Source-Bereich 313 und einen Drain-Bereich 315 auf. Es kann eine optionale Oxidschicht 304 zwischen der Finnenstruktur 301 und dem Dummy-Gate 321 und eine optionale Oxidschicht 309 neben den Abstandshaltern 306 vorhanden sein. Die Abstandshalter 306, das Dummy-Gate 321, die Oxidschicht 309 und die Oxidschicht 304 können von einer dielektrischen Schicht 322 umgeben sein.
  • Beim Block 203 kann der Prozess 200 das Ausbilden eines Segments einer hydrophoben Schicht entlang einer Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates einschließen. Die hydrophobe Schicht wird ausgebildet, nachdem das Dummy-Gate entfernt wurde. Eine obere Oberfläche des Segments der hydrophoben Schicht ist koplanar mit einer oberen Oberfläche des Abstandshalters. Das Segment der hydrophoben Schicht bedeckt einen ersten Teil der Seitenwand des Abstandshalters. Beispielsweise kann der Prozess 200, wie in den 3(b)-3(c) gezeigt, im Detail das Entfernen des Dummy-Gates 321 zum Ausbilden einer Kavität 325, die zuvor vom Dummy-Gate 321 eingenommen wurde; Ausbilden einer hydrophoben Schicht 323 um die oberen Oberflächen und die Seitenwände der Abstandshalter 306 herum und konformes Abdecken des Bodens der Kavität 325; Entfernen von Teilen der hydrophoben Schicht entlang des Bodens der Kavität 325 und um Seitenwände der Abstandshalter 306 herum in der Nähe des Bodens der Kavität 325 zum Ausbilden eines Segments 324 der hydrophoben Schicht 323 entlang der Seitenwand der Abstandshalter 306 auf jeder Seite der Kavität 325, die zuvor vom Dummy-Gate 321 eingenommen wurde, einschließen. Infolgedessen befindet sich das Segment 324 der hydrophoben Schicht 323 entlang einer Seitenwand der Abstandshalter 306 auf jeder Seite der Kavität 325, die zuvor vom Dummy-Gate 321 eingenommen wurde. Eine obere Oberfläche des Segments 324 der hydrophoben Schicht 323 ist koplanar mit einer oberen Oberfläche der Abstandshalter 306,und das Segment 324 der hydrophoben Schicht 323 bedeckt einen ersten Teil der Seitenwand der Abstandshalter 306.
  • Als ein anderes Beispiel kann der Prozess 200, wie in den 4(a)-4(c) gezeigt, das Entfernen eines Dummy-Gates zum Ausbilden einer Kavität 425, die zuvor vom Dummy-Gate eingenommen wurde; das Ausbilden einer hydrophoben Schicht 423 um die oberen Oberflächen und einen Teil der Seitenwände der Abstandshalter 406 herum einschließen. Die Abstandshalter 406 befinden sich auf jeder Seite und sind in Kontakt mit einem Dummy-Gate, das entfernt wird. Die Kavität 425, die durch Entfernen des Dummy-Gates ausgebildet wird, befindet sich oberhalb eines Kanalbereichs 411 einer Finnenstruktur 401 auf einem Substrat 402. Die Finnenstruktur 401 weist den Kanalbereich 411, einen Source-Bereich 413 und einen Drain-Bereich 415 auf. Die Abstandshalter 406, eine Oxidschicht 409 neben den Abstandshaltern 406 und die Kavität 425 können von einer dielektrischen Schicht 422 umgeben sein. Anders als in den in 3(b) gezeigten Details bedeckt die hydrophobe Schicht 423 nicht den Boden der Kavität 425. Der Prozess 200 kann ferner das Entfernen von Teilen der hydrophoben Schicht 423 oberhalb der Abstandshalter 406 einschließen, um ein Segment 424 entlang der Seitenwand der Abstandshalter 406 auf jeder Seite der Kavität 425 auszubilden, die zuvor vom Dummy-Gate eingenommen wurde. Infolgedessen befindet sich das Segment 424 der hydrophoben Schicht 423 entlang einer Seitenwand der Abstandshalter 406 auf jeder Seite der Kavität 425, die zuvor vom Dummy-Gate eingenommen wurde. Eine obere Oberfläche des Segments 424 ist koplanar mit einer oberen Oberfläche der Abstandshalter 406, und das Segment 424 bedeckt einen ersten Teil der Seitenwände der Abstandshalter 406.
  • Beim Block 205 kann der Prozess 200 das Ausbilden eines Gate-Dielektrikumsbereichs zwischen Abstandshaltern in einer Kavität, die zuvor vom Dummy-Gate eingenommen wurde, oberhalb des Kanalbereichs der Finnenstruktur einschließen. In einigen Ausführungsformen kann der Gate-Dielektrikumsbereich eine gekrümmte Oberfläche zwischen Abstandshaltern in einer Kavität, die zuvor vom Dummy-Gate eingenommen wurde, oberhalb des Kanalbereichs der Finnenstruktur aufweisen. Der Gate-Dielektrikumsbereich bedeckt einen zweiten Teil der Seitenwand des Abstandshalters und steht mit dem Segment der hydrophoben Schicht in Kontakt. Der Gate-Dielektrikumsbereich weist eine zentrale Position auf, die höher als ein Kontaktpunkt zwischen dem Gate-Dielektrikumsbereich und dem Segment der hydrophoben Schicht ist. Beispielsweise kann der Prozess 200, wie in 3(d) gezeigt, das Ausbilden eines Gate-Dielektrikumsbereichs 305 zwischen den Abstandshaltern 306 in einer Kavität, die zuvor vom Dummy-Gate 321 eingenommen wurde, oberhalb des Kanalbereichs 311 der Finnenstruktur 301 einschließen. Der Gate-Dielektrikumsbereich 305 weist eine gekrümmte Oberfläche 328 zwischen den Abstandshaltern 306 in der Kavität auf, die zuvor vom Dummy-Gate 321 eingenommen wurde. Der Gate-Dielektrikumsbereich 305 bedeckt einen zweiten Teil der Seitenwand der Abstandshalter 306 und steht mit dem Segment 324 der hydrophoben Schicht 323 in Kontakt. Das Segment 324 der hydrophoben Schicht 323 begrenzt das Wachstum und den Bereich des Gate-Dielektrikumsbereichs 305, so dass mehr Platz für die Ausbildung eines Metall-Gates reserviert ist. Der Gate-Dielektrikumsbereich 305 weist eine zentrale Position auf, die höher als ein Kontaktpunkt zwischen dem Gate-Dielektrikumsbereich und dem Segment der hydrophoben Schicht ist.
  • Beispielsweise kann der Prozess 200, wie in 4(d) gezeigt, das Ausbilden eines Gate-Dielektrikumsbereichs 405 zwischen den Abstandshaltern 406 in einer Kavität, die zuvor vom Dummy-Gate eingenommen wurde, oberhalb des Kanalbereichs 411 der Finnenstruktur 401 einschließen. Der Gate-Dielektrikumsbereich 405 weist eine gekrümmte Oberfläche 428 zwischen den Abstandshaltern 406 auf. Der Gate-Dielektrikumsbereich 405 bedeckt einen zweiten Teil der Seitenwand der Abstandshalter 406 und steht mit dem Segment 424 der hydrophoben Schicht 423 in Kontakt. Das Segment 424 begrenzt das Wachstum und den Bereich des Gate-Dielektrikumsbereichs 405, so dass mehr Platz für die Ausbildung eines Metall-Gates reserviert ist. Der Gate-Dielektrikumsbereich 405 weist eine zentrale Position auf, die höher als ein Kontaktpunkt zwischen dem Gate-Dielektrikumsbereich und dem Segment der hydrophoben Schicht ist.
  • Beim Block 207 kann der Prozess 200 das Entfernen des Segments der hydrophoben Schicht entlang der Seitenwand des Abstandshalters auf jeder Seite der Kavität, die zuvor vom Dummy-Gate eingenommen wurde, einschließen. Beim Block 209 kann der Prozess 200 das Ausbilden eines Metall-Gates, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und das den Gate-Dielektrikumsbereich konform bedeckt und in direktem Kontakt mit diesem steht, einschließen. Beispielsweise kann der Prozess 200, wie in 3(e) gezeigt, das Entfernen des Segments 324 der hydrophoben Schicht 323 entlang der Seitenwand der Abstandshalter 306 auf jeder Seite der Kavität, die zuvor vom Dummy-Gate 321 eingenommen wurde, und ferner das Ausbilden einer Metall-Gate-Schicht 317, die die Seitenwände der Abstandshalter 306 konform bedeckt und in direktem Kontakt mit diesen steht, die die gekrümmte Oberfläche 328 des Gate-Dielektrikumsbereichs 305 konform bedeckt und in direktem Kontakt mit dieser steht und die ferner die Oberfläche der dielektrischen Schicht 322 konform bedeckt, einschließen. In ähnlicher Weise kann der Prozess 200, wie in 4(e) gezeigt, das Entfernen des Segments 424 entlang der Seitenwand der Abstandshalter 406 auf jeder Seite der Kavität, die zuvor vom Dummy-Gate eingenommen wurde; und das Ausbilden eines Metall-Gates 407, das die Seitenwände der Abstandshalter 406 konform bedeckt und in direktem Kontakt mit diesen steht und das den Gate-Dielektrikumsbereich 405 konform bedeckt und in direktem Kontakt mit diesem steht, einschließen.
  • Zusätzliche Operationen können eingeschlossen sein, um den in 3(f) gezeigten FinFET-Transistor 300 auszubilden. Beispielsweise kann der Prozess 200 das Ausbilden der Oxidschicht 304 zwischen der Finnenstruktur 301 und dem Gate-Dielektrikumsbereich 305, das Ausbilden des Metall-Gates 307 aus der Metall-Gate-Schicht 317, das Ausbilden einer Gate-Elektrode 308 in Kontakt mit dem Metall-Gate 307, einer Source-Elektrode 312 in Kontakt mit dem Source-Bereich 313 und einer Drain-Elektrode 314 in Kontakt mit dem Drain-Bereich 315 einschließen. In ähnlicher Weise können zusätzliche Operationen eingeschlossen sein, um den in 4(e) gezeigten FinFET-Transistor 400 auszubilden. Beispielsweise kann der Prozess 200 das Ausbilden einer Gate-Elektrode 408 in Kontakt mit dem Metall-Gate 407, einer Source-Elektrode 412 in Kontakt mit dem Source-Bereich 413 und einer Drain-Elektrode 414 in Kontakt mit dem Drain-Bereich 415 einschließen.
  • 5 veranschaulicht schematisch einen Interposer 500, der eine oder mehrere Ausführungsformen der Offenbarung implementiert, gemäß einigen Ausführungsformen. Der Interposer 500 ist ein dazwischenliegendes Substrat, das zum Überbrücken eines ersten Substrats 502 zu einem zweiten Substrat 504 verwendet wird. Das erste Substrat 502 kann beispielsweise ein Substratträger für einen FinFET-Transistor sein, z. B. den in den 1(a)-1(b) gezeigten FinFET-Transistor 100, den in 3(f) gezeigten FinFET-Transistor 300 oder einen durch den in 2 gezeigten Prozess 200 ausgebildeten FinFET-Transistor. Das zweite Substrat 504 kann beispielsweise ein Speichermodul, ein Computer-Motherboard oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen ist der Zweck eines Interposers 500, eine Verbindung zu einem breiteren Pitch zu verteilen oder eine Verbindung zu einer anderen Verbindung umzuleiten. Beispielsweise kann ein Interposer 500 einen integrierten Schaltungs-Die mit einer Kugelgitteranordnung (BGA, Ball Grid Array) 506 koppeln, die anschließend mit dem zweiten Substrat 504 gekoppelt werden kann. In einigen Ausführungsformen sind das erste und das zweite Substrat 502/504 an gegenüberliegenden Seiten des Interposers 500 angebracht. In anderen Ausführungsformen sind das erste und das zweite Substrat 502/504 an der gleichen Seite des Interposers 500 angebracht. Und in weiteren Ausführungsformen sind drei oder mehr Substrate über den Interposer 500 miteinander verbunden.
  • Der Interposer 500 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie beispielsweise Polyimid, ausgebildet sein. In weiteren Implementierungen kann der Interposer aus alternativen starren oder flexiblen Materialien ausgebildet sein, die die gleichen oben beschriebenen Materialien zur Verwendung in einem Halbleitersubstrat, wie beispielsweise Silizium, Germanium und andere Materialien der Gruppe III-V und Gruppe IV, einschließen können.
  • Der Interposer 500 kann die Metall-Interconnects 508 und Vias 510 aufweisen, einschließlich Silizium-Durchkontaktierungen (TSVs, Through-Silicon Vias) 512, jedoch nicht darauf beschränkt. Der Interposer 500 kann ferner die eingebetteten Vorrichtungen 514 aufweisen, einschließlich sowohl passiver als auch aktiver Vorrichtungen. Derartige Vorrichtungen schließen Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und Vorrichtungen zur elektrostatischen Entladung (ESD, Electrostatic Discharge) ein, sind jedoch nicht darauf beschränkt. Komplexere Vorrichtungen, wie beispielsweise Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Power-Management-Vorrichtungen, Antennen, Anordnungen, Sensoren und MEMS-Vorrichtungen, können ebenfalls auf dem Interposer 500 ausgebildet werden.
  • Gemäß Ausführungsformen der Offenbarung können hierin offenbarte Vorrichtungen oder Prozesse bei der Fertigung des Interposers 500 verwendet werden.
  • 6 veranschaulicht eine Rechenvorrichtung 600 gemäß einer Ausführungsform der Offenbarung. Die Rechenvorrichtung 600 kann eine Anzahl von Komponenten einschließen. In einer Ausführungsform sind diese Komponenten an einem oder mehreren Motherboards angebracht. In einer alternativen Ausführungsform werden einige oder alle dieser Komponenten auf einem einzelnen System-on-a-Chip(SoC)-Die gefertigt, beispielsweise einem SoC, das für mobile Vorrichtungen verwendet wird. Die Komponenten in der Rechenvorrichtung 600 schließen einen integrierten Schaltungs-Die 602 und wenigstens eine Kommunikationslogikeinheit 608 ein, ohne darauf beschränkt zu sein. In einigen Implementierungen ist die Kommunikationslogikeinheit 608 innerhalb des integrierten Schaltungs-Dies 602 gefertigt, während die Kommunikationslogikeinheit 608 in anderen Implementierungen in einem separaten integrierten Schaltungs-Die gefertigt ist, der mit einem Substrat oder einem Motherboard gebondet sein kann, das mit dem integrierten Schaltungs-Die 602 geteilt oder elektronisch mit diesem gekoppelt ist. Der integrierte Schaltungs-Die 602 kann einen Prozessor 604 sowie einen On-Die-Speicher 606 einschließen, der häufig als Cachespeicher verwendet wird, der durch Technologien wie eingebetteten DRAM (eDRAM) oder SRAM bereitgestellt werden kann. Beispielsweise können der On-Die-Speicher 606, der Prozessor 604 oder der integrierte Schaltungs-Die 602 einen FinFET-Transistor einschließen, z. B. den in den 1(a)-1(b) gezeigten FinFET-Transistor 100, den in 3(f) gezeigten FinFET-Transistor 300 oder einen durch den in 2 gezeigten Prozess 200 ausgebildeten FinFET -Transistor.
  • In Ausführungsformen kann die Rechenvorrichtung 600 eine Anzeige oder eine Berührungsbildschirmanzeige 624 und eine Berührungsbildschirmsteuerung 626 einschließen. Eine Anzeige oder die Berührungsbildschirmanzeige 624 kann ein FPD, eine AMOLED-Anzeige, ein TFT-LCD, eine Mikro-LED (µLED, Micro Light-Emitting Diode)-Anzeige oder andere einschließen.
  • Die Rechenvorrichtung 600 kann andere Komponenten einschließen, die physisch und elektrisch mit dem Motherboard gekoppelt oder innerhalb eines SoC-Dies gefertigt sein können oder nicht. Diese anderen Komponenten schließen flüchtigen Speicher 610 (z. B. dynamischen Direktzugriffsspeicher (DRAM, Dynamic Random Access Memory)), nichtflüchtigen Speicher 612 (z. B. ROM oder Flash-Speicher), eine Grafikverarbeitungseinheit 614 (GPU, Graphics Processing Unit), einen digitalen Signalprozessor (DSP) 616, einen Kryptoprozessor 642 (z. B. einen spezialisierten Prozessor, der kryptografische Algorithmen innerhalb der Hardware ausführt), einen Chipsatz 620, wenigstens eine Antenne 622 (in einigen Implementierungen können zwei oder mehr Antennen verwendet werden), eine Batterie 630 oder eine andere Stromquelle, einen Leistungsverstärker (nicht gezeigt), einen Spannungsregler (nicht gezeigt), eine Vorrichtung für ein globales Positionierungssystem (GPS) 628, einen Kompass, einen Bewegungs-Coprozessor oder Bewegungssensoren 632 (die einen Beschleunigungsmesser, ein Gyroskop und einen Kompass einschließen können), ein Mikrofon (nicht gezeigt), einen Lautsprecher 634, eine Kamera 636, Benutzereingabevorrichtungen 638 (wie beispielsweise eine Tastatur, eine Maus, einen Stift und ein Touchpad), und eine Massenspeicherungsvorrichtung 640 (wie beispielsweise ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) usw.) ein, sind jedoch nicht darauf beschränkt. Die Rechenvorrichtung 600 kann weitere Übertragungs-, Telekommunikations- oder Funkfunktionalität integrieren, die hierin nicht bereits beschrieben ist. In einigen Implementierungen schließt die Rechenvorrichtung 600 ein Funkgerät ein, das verwendet wird, um über eine Entfernung zu kommunizieren, indem elektromagnetische Wellen in der Luft oder im Raum moduliert und ausgestrahlt werden. In weiteren Implementierungen schließt die Rechenvorrichtung 600 einen Sender und einen Empfänger (oder einen Transceiver) ein, der verwendet wird, um über eine Entfernung zu kommunizieren, indem elektromagnetische Wellen in der Luft oder im Raum moduliert und ausgestrahlt werden.
  • Die Kommunikationslogikeinheit 608 ermöglicht eine drahtlose Kommunikation zur Übertragung von Daten zu und von der Rechenvorrichtung 600. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, obwohl sie dies in einigen Ausführungsformen möglicherweise nicht tun. Die Kommunikationslogikeinheit 608 kann eine beliebige Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich, aber nicht darauf beschränkt, Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Infrarot (IR), Nahfeldkommunikation (NFC, Near Field Communication), Bluetooth, Ableitungen davon sowie aller anderen drahtlosen Protokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 600 kann eine Mehrzahl von Kommunikationslogikeinheiten 608 einschließen. Beispielsweise kann eine erste Kommunikationslogikeinheit 608 für drahtlose Kommunikationen mit geringerer Reichweite, wie beispielsweise Wi-Fi, NFC und Bluetooth, dediziert sein, und eine zweite Kommunikationslogikeinheit 608 kann für drahtlose Kommunikationen mit größerer Reichweite, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, dediziert sein.
  • Der Prozessor 604 der Rechenvorrichtung 600 schließt eine oder mehrere Vorrichtungen, wie beispielsweise Transistoren, ein. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen Teil einer Vorrichtung beziehen, die elektronische Daten von Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speichern gespeichert werden können. Die Kommunikationslogikeinheit 608 kann auch eine oder mehrere Vorrichtungen, wie beispielsweise Transistoren, einschließen.
  • In weiteren Ausführungsformen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 600 untergebracht ist, eine oder mehrere Vorrichtungen enthalten, wie beispielsweise DRAM, die gemäß Implementierungen der aktuellen Offenbarung ausgebildet sind, z. B. einen FinFET-Transistor, z. B. den in den 1(a)-1(b) gezeigten FinFET-Transistor 100, den in 3(f) gezeigten FinFET-Transistor 300 oder einen durch den in 2 gezeigten Prozess 200 ausgebildeten FinFET-Transistor. In verschiedenen Ausführungsformen kann die Rechenvorrichtung 600 ein Laptop-Computer, ein Netbook-Computer, ein Notebook-Computer, ein Ultrabook-Computer, ein Smartphone, ein Dumbphone, ein Tablet, ein Tablet/Laptop-Hybrid, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikplayer oder ein digitaler Videorecorder sein. In weiteren Implementierungen kann die Rechenvorrichtung 600 eine beliebige andere Elektronikvorrichtung sein, die Daten verarbeitet.
  • Einige nicht einschränkende Beispiele werden nachstehend bereitgestellt.
  • Beispiel 1 kann eine Halbleitervorrichtung einschließen, umfassend: ein Substrat; einen FinFET-Transistor mit einer Finnenstruktur auf dem Substrat, wobei die Finnenstruktur einen Kanalbereich, einen Source-Bereich und einen Drain-Bereich einschließt und der FinFET-Transistor einschließt: einen Gate-Dielektrikumsbereich zwischen Abstandshaltern oberhalb des Kanalbereichs der Finnenstruktur und unterhalb einer oberen Oberfläche der Abstandshalter, wobei der Gate-Dielektrikumsbereich eine gekrümmte Oberfläche mit einer ersten Höhe, die näher an einem Abstandshalter relativ zu einer oberen Oberfläche der Finnenstruktur liegt, und einer zweiten Höhe, die näher an einer Mitte des Gate-Dielektrikumsbereichs relativ zu einer oberen Oberfläche der Finnenstruktur liegt, aufweist und die erste Höhe kleiner als die zweite Höhe ist; Abstandshalter oberhalb der Finnenstruktur und um den Gate-Dielektrikumsbereich herum; und ein Metall-Gate, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit der gekrümmten Oberfläche des Gate-Dielektrikumsbereichs steht.
  • Beispiel 2 kann die Halbleitervorrichtung von Beispiel 1 einschließen, wobei die erste Höhe etwa 10 % bis 30 % kleiner als die zweite Höhe ist.
  • Beispiel 3 kann die Halbleitervorrichtung der Beispiele 1-2 einschließen, wobei sich der Gate-Dielektrikumsbereich um Seitenwände der Finnenstruktur herum und teilweise um Seitenwände der Abstandshalter herum befindet und das Metall-Gate die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit dem Gate-Dielektrikumsbereich steht.
  • Beispiel 4 kann die Halbleitervorrichtung der Beispiele 1-3 einschließen, wobei die erste Höhe in einem Bereich von etwa 0,5 nm bis etwa 3 nm liegt, die zweite Höhe in einem Bereich von etwa 1 nm bis etwa 5 nm liegt und die Abstandshalter eine Höhe in einem Bereich von etwa 5 nm bis etwa 100 nm relativ zur oberen Oberfläche der Finnenstruktur aufweisen.
  • Beispiel 5 kann die Halbleitervorrichtung der Beispiele 1-4 einschließen, wobei der FinFET-Transistor ferner eine Oxidschicht zwischen der Finnenstruktur und dem Gate-Dielektrikumsbereich einschließt.
  • Beispiel 6 kann die Halbleitervorrichtung der Beispiele 1-5 einschließen, wobei der Kanalbereich Si, Ge, GaAs, InP, InAs oder InSb einschließt.
  • Beispiel 7 kann die Halbleitervorrichtung der Beispiele 1-6 einschließen, wobei der Abstandshalter SiO2, Siliziumnitrid, Siliziumoxinitrid, Siliziumbornitrid oder Siliziumkohlenstoffnitrid einschließt.
  • Beispiel 8 kann die Halbleitervorrichtung der Beispiele 1-7 einschließen, wobei das Metall-Gate ein Material einschließt, das aus einer Gruppe bestehend aus TiN, ZrN, HfN, HfSiN, TaN, NbN, W, WN, Mo, MoN, Co, Ru, TaSiN ausgewählt ist.
  • Beispiel 9 kann die Halbleitervorrichtung der Beispiele 1-8 einschließen, wobei der Gate-Dielektrikumsbereich ein HfO2, ZrO2, TiO2, Ta2O5, Nb2O5, ein Seltenerdoxid, MgO, ferroelektrisches Oxid, Bariumtitanat, Perowskit-Ferroelektrika, Bleizirkonat oder PZT einschließt.
  • Beispiel 10 kann die Halbleitervorrichtung der Beispiele 1-9 einschließen, wobei das Substrat ein Bulk-Substrat oder ein Silizium-auf-Isolator(SOI, Silicon-on-Insulator)-Substrat ist.
  • Beispiel 11 kann die Halbleitervorrichtung der Beispiele 1-10 einschließen, wobei der FinFET-Transistor ein PMOS-FinFET oder ein NMOS-FinFET ist.
  • Beispiel 12 kann die Halbleitervorrichtung der Beispiele 1-11 einschließen, wobei der FinFET-Transistor ein FinFET, ein Tri-Gate-FinFET-Transistor, ein Multi-Gate-Feldeffekttransistor (MuGFET) oder ein Gate-all-around-FET ist.
  • Beispiel 13 kann die Halbleitervorrichtung der Beispiele 1-12 einschließen, wobei der FinFET-Transistor ferner eine Gate-Elektrode in Kontakt mit dem Metall-Gate, eine Source-Elektrode in Kontakt mit dem Source-Bereich und eine Drain-Elektrode in Kontakt mit dem Drain-Bereich einschließt.
  • Beispiel 14 kann die Halbleitervorrichtung der Beispiele 1-13 einschließen, wobei die Gate-Elektrode, die Source-Elektrode oder die Drain-Elektrode Germanium (Ge), Kobalt (Co), Titan (Ti), Wolfram (W), Molybdän (Mo), Gold (Au), Platin (Pt), Aluminium (Al), Nickel (Ni), Kupfer (Cu), Chrom (Cr), Hafnium (Hf), Indium (In), Ruthenium (Ru), Iridium (Ir), Tantal (Ta) oder eine Legierung aus Ti, W, Mo, Au, Pt, Al, Ni, Cu, Cr, Hf, HfAlN, Iridium-Tantal-Legierung (Ir-Ta), Indium-Zinn-Oxid (ITO), TaN, TiN , TiAlN, TiW oder InAlO einschließt.
  • Beispiel 15 kann ein Verfahren zum Ausbilden einer Halbleitervorrichtung einschließen, umfassend: Ausbilden eines Abstandshalters auf jeder Seite und in Kontakt mit einem Dummy-Gate, wobei sich das Dummy-Gate oberhalb eines Kanalbereichs einer Finnenstruktur auf einem Substrat befindet, die Finnenstruktur den Kanalbereich, einen Source-Bereich und einen Drain-Bereich einschließt, der Abstandshalter mit dem Source-Bereich oder dem Drain-Bereich in Kontakt steht; Ausbilden eines Segments einer hydrophoben Schicht entlang einer Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates, wobei die hydrophobe Schicht ausgebildet wird, nachdem das Dummy-Gate entfernt wurde, eine obere Oberfläche des Segments der hydrophoben Schicht koplanar mit einer oberen Oberfläche des Abstandshalters ist und das Segment der hydrophoben Schicht einen ersten Teil der Seitenwand des Abstandshalters bedeckt; Ausbilden eines Gate-Dielektrikumsbereichs mit einer gekrümmten Oberfläche zwischen Abstandshaltern in einer Kavität, die vom Dummy-Gate eingenommen wird, oberhalb des Kanalbereichs der Finnenstruktur, wobei der Gate-Dielektrikumsbereich einen zweiten Teil der Seitenwand des Abstandshalters bedeckt und mit dem Segment der hydrophoben Schicht in Kontakt steht und der Gate-Dielektrikumsbereich eine zentrale Position aufweist, die höher als ein Kontaktpunkt zwischen dem Gate-Dielektrikumsbereich und dem Segment der hydrophoben Schicht ist, Entfernen des Segments der hydrophoben Schicht entlang der Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates; und Ausbilden eines Metall-Gates, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und das die gekrümmte Oberfläche des Gate-Dielektrikumsbereichs konform bedeckt und in direktem Kontakt mit dieser steht.
  • Beispiel 16 kann das Verfahren von Beispiel 15 einschließen, wobei das Ausbilden des Segments der hydrophoben Schicht entlang der Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates einschließt: Entfernen des Dummy-Gates, um die vom Dummy-Gate eingenommene Kavität auszubilden; Ausbilden der hydrophoben Schicht um die oberen Oberflächen und die Seitenwände der Abstandshalter herum und konformes Abdecken des Bodens der Kavität; Entfernen von Teilen der hydrophoben Schicht entlang des Bodens der Kavität und um Seitenwände der Abstandshalter herum in der Nähe des Bodens der Kavität, um das Segment der hydrophoben Schicht entlang der Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates auszubilden.
  • Beispiel 17 kann das Verfahren der Beispiele 15-16 einschließen, ferner umfassend: Ausbilden einer Oxidschicht zwischen der Finnenstruktur und des Gate-Dielektrikumsbereichs.
  • Beispiel 18 kann das Verfahren der Beispiele 15-17 einschließen, wobei sich der Gate-Dielektrikumsbereich um Seitenwände der Finnenstruktur herum und um Seitenwände der Abstandshalter herum befindet und das Metall-Gate die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit dem Gate-Dielektrikumsbereich steht.
  • Beispiel 19 kann das Verfahren der Beispiele 15-18 einschließen, wobei das Ausbilden des Metall-Gates das Ausbilden des Metall-Gates durch Atomlagenabscheidung (ALD, Atomic Layer Deposition) eines Materials einschließt, das aus einer Gruppe bestehend aus TiN, ZrN, HfN, HfSiN, TaN, NbN, W, WN, Mo, MoN, Co, Ru, TaSiN ausgewählt ist.
  • Beispiel 20 kann das Verfahren der Beispiele 15-19 einschließen, wobei der Gate-Dielektrikumsbereich ein HfO2, ZrO2, TiO2, Ta2O5, Nb2O5, ein Seltenerdoxid, MgO, ferroelektrisches Oxid, Bariumtitanat, Perowskit-Ferroelektrika, Bleizirkonat oder PZT einschließt.
  • Beispiel 21 kann das Verfahren der Beispiele 15-20 einschließen, ferner umfassend: Ausbilden einer Gate-Elektrode in Kontakt mit dem Metall-Gate, einer Source-Elektrode in Kontakt mit dem Source-Bereich und einer Drain-Elektrode in Kontakt mit dem Drain-Bereich.
  • Beispiel 22 kann eine Rechenvorrichtung einschließen, umfassend: eine gedruckte Leiterplatte (PCB, Printed Circuit Board); eine Speichervorrichtung oder einen Prozessor, der mit der PCB gekoppelt ist, wobei die Speichervorrichtung oder der Prozessor einen FinFET-Transistor einschließt und der FinFET-Transistor einschließt: eine Finnenstruktur auf einem Substrat, wobei die Finnenstruktur einen Kanalbereich, einen Source-Bereich und einen Drain-Bereich einschließt, einen Gate-Dielektrikumsbereich zwischen Abstandshaltern um Seitenwände der Finnenstruktur herum und oberhalb einer oberen Oberfläche des Kanalbereichs der Finnenstruktur um Seitenwände der Abstandshalter herum und unterhalb einer oberen Oberfläche der Abstandshalter, wobei der Gate-Dielektrikumsbereich eine gekrümmte Oberfläche mit einer ersten Höhe, die näher an einem Abstandshalter relativ zu einer oberen Oberfläche der Finnenstruktur liegt, und einer zweiten Höhe, die näher an einer Mitte des Gate-Dielektrikumsbereichs relativ zu einer oberen Oberfläche der Finnenstruktur liegt, aufweist und die erste Höhe kleiner als die zweite Höhe ist; Abstandshalter oberhalb der Finnenstruktur und um den Gate-Dielektrikumsbereich herum; und ein Metall-Gate, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit der gekrümmten Oberfläche des Gate-Dielektrikumsbereichs steht.
  • Beispiel 23 kann die Rechenvorrichtung von Beispiel 22 einschließen, wobei das Metall-Gate ein Material einschließt, das aus einer Gruppe bestehend aus TiN, ZrN, HfN, HfSiN, TaN, NbN, W, WN, Mo, MoN, Co, Ru, TaSiN ausgewählt ist.
  • Beispiel 24 kann die Rechenvorrichtung der Beispiele 22-23 einschließen, wobei der Gate-Dielektrikumsbereich ein HfO2, ZrO2, TiO2, Ta2O5, Nb2O5, ein Seltenerdoxid, MgO, ferroelektrisches Oxid, Bariumtitanat, Perowskit-Ferroelektrika, Bleizirkonat oder PZT einschließt.
  • Beispiel 25 kann die Rechenvorrichtung der Beispiele 22-24 einschließen, wobei die Rechenvorrichtung eine Vorrichtung einschließt, die aus der Gruppe ausgewählt ist, die aus einer tragbaren Vorrichtung oder einer mobilen Rechenvorrichtung besteht, wobei die tragbare Vorrichtung oder die mobile Rechenvorrichtung eines oder mehrere von einer Antenne, einer Berührungsbildschirmsteuerung, einer Anzeige, einer Batterie, einem Prozessor, einem Audiocodec, einem Videocodec, einem Leistungsverstärker, einer Vorrichtung für ein globales Positionierungssystem (GPS), einem Kompass, einem Geigerzähler, einem Beschleunigungsmesser, einem Gyroskop, einem Lautsprecher und einer Kamera, die mit der Speichervorrichtung gekoppelt sind, einschließt.
  • Verschiedene Ausführungsformen können eine beliebige geeignete Kombination der oben beschriebenen Ausführungsformen einschließen, einschließlich alternativer (oder) Ausführungsformen von Ausführungsformen, die in verbindender Form (und) oben beschrieben sind (z. B. kann das „und“ „und/oder“ sein). Ferner können einige Ausführungsformen einen oder mehrere Herstellungsartikel (z. B. nicht-transitorische computerlesbare Medien) mit darauf gespeicherten Anweisungen einschließen, die bei Ausführung zu Aktionen von beliebigen der oben beschriebenen Ausführungsformen führen. Darüber hinaus können einige Ausführungsformen Vorrichtungen oder Systeme mit beliebigen geeigneten Mitteln zum Ausführen der verschiedenen Operationen der oben beschriebenen Ausführungsformen einschließen.
  • Die oben stehende Beschreibung von veranschaulichten Implementierungen, darunter das, was in der Zusammenfassung beschrieben ist, ist nicht dazu bestimmt, als erschöpfend angesehen zu werden oder die Ausführungsformen der vorliegenden Offenbarung auf die genauen offenbarten Formen zu beschränken. Obgleich spezielle Implementierungen und Beispiele hierin zu veranschaulichenden Zwecken beschrieben sind, sind verschiedene äquivalente Modifikationen innerhalb des Schutzbereichs der vorliegenden Offenbarung möglich, wie Fachleute auf dem betreffenden Gebiet erkennen werden.
  • Diese Modifikationen können an Ausführungsformen der vorliegenden Offenbarung angesichts der oben stehenden detaillierten Beschreibung vorgenommen werden. Die in den nachfolgenden Ansprüchen verwendeten Begriffe sollten nicht als die verschiedenen Ausführungsformen der vorliegenden Offenbarung auf die speziellen Implementierungen, die in der Beschreibung und den Ansprüchen offenbart sind, einschränkend ausgelegt werden. Vielmehr ist der Schutzbereich vollständig durch die folgenden Ansprüche zu bestimmen, die gemäß anerkannten Regelungen der Anspruchsinterpretation auszulegen sind.

Claims (25)

  1. Halbleitervorrichtung, umfassend: ein Substrat; einen FinFET-Transistor mit einer Finnenstruktur auf dem Substrat, wobei die Finnenstruktur einen Kanalbereich, einen Source-Bereich und einen Drain-Bereich einschließt und der FinFET-Transistor einschließt: einen Gate-Dielektrikumsbereich zwischen Abstandshaltern oberhalb des Kanalbereichs der Finnenstruktur und unterhalb einer oberen Oberfläche der Abstandshalter, wobei der Gate-Dielektrikumsbereich eine gekrümmte Oberfläche mit einer ersten Höhe, die näher an einem Abstandshalter relativ zu einer oberen Oberfläche der Finnenstruktur liegt, und einer zweiten Höhe, die näher an einer Mitte des Gate-Dielektrikumsbereichs relativ zu einer oberen Oberfläche der Finnenstruktur liegt, aufweist und die erste Höhe kleiner als die zweite Höhe ist; Abstandshalter oberhalb der Finnenstruktur und um den Gate-Dielektrikumsbereich herum; und ein Metall-Gate, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit der gekrümmten Oberfläche des Gate-Dielektrikumsbereichs steht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Höhe etwa 10 % bis 30 % kleiner als die zweite Höhe ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei sich der Gate-Dielektrikumsbereich um Seitenwände der Finnenstruktur herum und teilweise um Seitenwände der Abstandshalter herum befindet und das Metall-Gate die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit dem Gate-Dielektrikumsbereich steht.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Höhe in einem Bereich von etwa 0,5 nm bis etwa 3 nm liegt, die zweite Höhe in einem Bereich von etwa 1 nm bis etwa 5 nm liegt und die Abstandshalter eine Höhe in einem Bereich von etwa 5 nm bis etwa 100 nm relativ zur oberen Oberfläche der Finnenstruktur aufweisen.
  5. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der FinFET-Transistor ferner eine Oxidschicht zwischen der Finnenstruktur und dem Gate-Dielektrikumsbereich einschließt.
  6. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der Kanalbereich Si, Ge, GaAs, InP, InAs oder InSb einschließt.
  7. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der Abstandshalter SiO2, Siliziumnitrid, Siliziumoxinitrid, Siliziumbornitrid oder Siliziumkohlenstoffnitrid einschließt.
  8. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Metall-Gate ein Material einschließt, das aus einer Gruppe bestehend aus TiN, ZrN, HfN, HfSiN, TaN, NbN, W, WN, Mo, MoN, Co, Ru, TaSiN ausgewählt ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei der Gate-Dielektrikumsbereich ein HfO2, ZrO2, TiO2, Ta2O5, Nb2O5, ein Seltenerdoxid, MgO, ferroelektrisches Oxid, Bariumtitanat, Perowskit-Ferroelektrika, Bleizirkonat oder PZT einschließt.
  10. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Substrat ein Bulk-Substrat oder ein Silizium-auf-Isolator(SOI, Silicon-on-Insulator)-Substrat ist.
  11. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der FinFET-Transistor ein PMOS-FinFET oder ein NMOS-FinFET ist.
  12. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der FinFET-Transistor ein FinFET, ein Tri-Gate-FinFET-Transistor, ein Multi-Gate-Feldeffekttransistor (MuGFET) oder ein Gate-all-around-FET ist.
  13. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der FinFET-Transistor ferner eine Gate-Elektrode in Kontakt mit dem Metall-Gate, eine Source-Elektrode in Kontakt mit dem Source-Bereich und eine Drain-Elektrode in Kontakt mit dem Drain-Bereich einschließt.
  14. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Gate-Elektrode, die Source-Elektrode oder die Drain-Elektrode Germanium (Ge), Kobalt (Co), Titan (Ti), Wolfram (W), Molybdän (Mo), Gold (Au), Platin (Pt), Aluminium (Al), Nickel (Ni), Kupfer (Cu), Chrom (Cr), Hafnium (Hf), Indium (In), Ruthenium (Ru), Iridium (Ir), Tantal (Ta) oder eine Legierung aus Ti, W, Mo, Au, Pt, Al, Ni, Cu, Cr, Hf, HfAlN, Iridium-Tantal-Legierung (Ir-Ta), Indium-Zinn-Oxid (ITO), TaN, TiN, TiAlN, TiW oder InAlO einschließt.
  15. Verfahren zum Ausbilden einer Halbleitervorrichtung, umfassend: Ausbilden eines Abstandshalters auf jeder Seite und in Kontakt mit einem Dummy-Gate, wobei sich das Dummy-Gate oberhalb eines Kanalbereichs einer Finnenstruktur auf einem Substrat befindet, die Finnenstruktur den Kanalbereich, einen Source-Bereich und einen Drain-Bereich einschließt, der Abstandshalter mit dem Source-Bereich oder dem Drain-Bereich in Kontakt steht; Ausbilden eines Segments einer hydrophoben Schicht entlang einer Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates, wobei die hydrophobe Schicht ausgebildet wird, nachdem das Dummy-Gate entfernt wurde, eine obere Oberfläche des Segments der hydrophoben Schicht koplanar mit einer oberen Oberfläche des Abstandshalters ist und das Segment der hydrophoben Schicht einen ersten Teil der Seitenwand des Abstandshalters bedeckt; Ausbilden eines Gate-Dielektrikumsbereichs mit einer gekrümmten Oberfläche zwischen Abstandshaltern in einer Kavität, die vom Dummy-Gate eingenommen wird, oberhalb des Kanalbereichs der Finnenstruktur, wobei der Gate-Dielektrikumsbereich einen zweiten Teil der Seitenwand des Abstandshalters bedeckt und mit dem Segment der hydrophoben Schicht in Kontakt steht und der Gate-Dielektrikumsbereich eine zentrale Position aufweist, die höher als ein Kontaktpunkt zwischen dem Gate-Dielektrikumsbereich und dem Segment der hydrophoben Schicht ist, Entfernen des Segments der hydrophoben Schicht entlang der Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates; und Ausbilden eines Metall-Gates, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und das die gekrümmte Oberfläche des Gate-Dielektrikumsbereichs konform bedeckt und in direktem Kontakt mit dieser steht.
  16. Verfahren nach Anspruch 15, wobei das Ausbilden des Segments der hydrophoben Schicht entlang der Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates einschließt: Entfernen des Dummy-Gates, um die vom Dummy-Gate eingenommene Kavität auszubilden; Ausbilden der hydrophoben Schicht um die oberen Oberflächen und die Seitenwände der Abstandshalter herum und konformes Abdecken des Bodens der Kavität; Entfernen von Teilen der hydrophoben Schicht entlang des Bodens der Kavität und um Seitenwände der Abstandshalter herum in der Nähe des Bodens der Kavität, um das Segment der hydrophoben Schicht entlang der Seitenwand des Abstandshalters auf jeder Seite des Dummy-Gates auszubilden.
  17. Verfahren nach Anspruch 15 oder 16, ferner umfassend: Ausbilden einer Oxidschicht zwischen der Finnenstruktur und des Gate-Dielektrikumsbereichs.
  18. Verfahren nach Anspruch 15 oder 16, wobei sich der Gate-Dielektrikumsbereich um Seitenwände der Finnenstruktur herum und um Seitenwände der Abstandshalter herum befindet und das Metall-Gate die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit dem Gate-Dielektrikumsbereich steht.
  19. Verfahren nach Anspruch 15 oder 16, wobei das Ausbilden des Metall-Gates das Ausbilden des Metall-Gates durch Atomlagenabscheidung (ALD, Atomic Layer Deposition) eines Materials einschließt, das aus einer Gruppe bestehend aus TiN, ZrN, HfN, HfSiN, TaN, NbN, W, WN, Mo, MoN, Co, Ru, TaSiN ausgewählt ist.
  20. Verfahren nach Anspruch 15 oder 16, wobei der Gate-Dielektrikumsbereich ein HfO2, ZrO2, TiO2, Ta2O5, Nb2O5, ein Seltenerdoxid, MgO, ferroelektrisches Oxid, Bariumtitanat, Perowskit-Ferroelektrika, Bleizirkonat oder PZT einschließt.
  21. Verfahren nach Anspruch 15 oder 16, ferner umfassend: Ausbilden einer Gate-Elektrode in Kontakt mit dem Metall-Gate, einer Source-Elektrode in Kontakt mit dem Source-Bereich und einer Drain-Elektrode in Kontakt mit dem Drain-Bereich.
  22. Rechenvorrichtung, umfassend: eine gedruckte Leiterplatte (PCB, Printed Circuit Board); eine Speichervorrichtung oder einen Prozessor, der mit der PCB gekoppelt ist, wobei die Speichervorrichtung oder der Prozessor einen FinFET-Transistor einschließt und der FinFET-Transistor einschließt: eine Finnenstruktur auf einem Substrat, wobei die Finnenstruktur einen Kanalbereich, einen Source-Bereich und einen Drain-Bereich einschließt, einen Gate-Dielektrikumsbereich zwischen Abstandshaltern um Seitenwände der Finnenstruktur herum und oberhalb einer oberen Oberfläche des Kanalbereichs der Finnenstruktur um Seitenwände der Abstandshalter herum und unterhalb einer oberen Oberfläche der Abstandshalter, wobei der Gate-Dielektrikumsbereich eine gekrümmte Oberfläche mit einer ersten Höhe, die näher an einem Abstandshalter relativ zu einer oberen Oberfläche der Finnenstruktur liegt, und einer zweiten Höhe, die näher an einer Mitte des Gate-Dielektrikumsbereichs relativ zu einer oberen Oberfläche der Finnenstruktur liegt, aufweist und die erste Höhe kleiner als die zweite Höhe ist; Abstandshalter oberhalb der Finnenstruktur und um den Gate-Dielektrikumsbereich herum; und ein Metall-Gate, das die Seitenwände der Abstandshalter konform bedeckt und in direktem Kontakt mit diesen steht und in direktem Kontakt mit der gekrümmten Oberfläche des Gate-Dielektrikumsbereichs steht.
  23. Rechenvorrichtung nach Anspruch 22, wobei das Metall-Gate ein Material einschließt, das aus einer Gruppe bestehend aus TiN, ZrN, HfN, HfSiN, TaN, NbN, W, WN, Mo, MoN, Co, Ru, TaSiN ausgewählt ist.
  24. Rechenvorrichtung nach Anspruch 22 oder 23, wobei der Gate-Dielektrikumsbereich ein HfO2, ZrO2, TiO2, Ta2O5, Nb2O5, ein Seltenerdoxid, MgO, ferroelektrisches Oxid, Bariumtitanat, Perowskit-Ferroelektrika, Bleizirkonat oder PZT einschließt.
  25. Rechenvorrichtung nach Anspruch 22 oder 23, wobei die Rechenvorrichtung eine Vorrichtung einschließt, die aus der Gruppe ausgewählt ist, die aus einer tragbaren Vorrichtung oder einer mobilen Rechenvorrichtung besteht, wobei die tragbare Vorrichtung oder die mobile Rechenvorrichtung eines oder mehrere von einer Antenne, einer Berührungsbildschirmsteuerung, einer Anzeige, einer Batterie, einem Prozessor, einem Audiocodec, einem Videocodec, einem Leistungsverstärker, einer Vorrichtung für ein globales Positionierungssystem (GPS), einem Kompass, einem Geigerzähler, einem Beschleunigungsmesser, einem Gyroskop, einem Lautsprecher und einer Kamera, die mit der Speichervorrichtung gekoppelt sind, einschließt.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11777013B2 (en) * 2019-06-28 2023-10-03 Intel Corporation Channel formation for three dimensional transistors
US11855153B2 (en) 2021-03-10 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20230063076A1 (en) * 2021-08-24 2023-03-02 Seoul National University R&Db Foundation Content addressable memory device and operating method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7619276B2 (en) * 2007-07-30 2009-11-17 International Business Machines Corporation FinFET flash memory device with an extended floating back gate
JP5547152B2 (ja) * 2011-09-21 2014-07-09 株式会社東芝 半導体装置
US20130320453A1 (en) * 2012-06-01 2013-12-05 Abhijit Jayant Pethe Area scaling on trigate transistors
TWI642184B (zh) * 2015-05-15 2018-11-21 聯華電子股份有限公司 非平面電晶體與其製作方法
US11476334B2 (en) * 2018-02-08 2022-10-18 Intel Corporation Silicide structure of an integrated transistor device and method of providing same

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