TW202036918A - 用於ｆｉｎｆｅｔ電晶體的閘極堆疊 - Google Patents

用於ｆｉｎｆｅｔ電晶體的閘極堆疊 Download PDF

Info

Publication number
TW202036918A
TW202036918A TW109105662A TW109105662A TW202036918A TW 202036918 A TW202036918 A TW 202036918A TW 109105662 A TW109105662 A TW 109105662A TW 109105662 A TW109105662 A TW 109105662A TW 202036918 A TW202036918 A TW 202036918A
Authority
TW
Taiwan
Prior art keywords
gate
spacer
gate dielectric
region
fin structure
Prior art date
Application number
TW109105662A
Other languages
English (en)
Other versions
TWI836013B (zh
Inventor
艾希許 帕紐曼查
成承訓
史考特 克蘭德寧
尤嘉 艾維可
艾恩 楊
傑克 卡瓦李耶羅
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW202036918A publication Critical patent/TW202036918A/zh
Application granted granted Critical
Publication of TWI836013B publication Critical patent/TWI836013B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本文的實施例描述用於半導體裝置的技術，該半導體裝置包括基板和在基板上的FinFET電晶體。FinFET電晶體包括具有通道區域，源極區域和汲極區域的鰭狀結構。FinFET電晶體進一步包括在鰭狀結構的通道區域上方和間隔物的頂表面下方的間隔物之間的閘極介電區域；鰭狀結構上方和閘極介電區域周圍的間隔物；及金屬閘極，共形地覆蓋並與直接接觸所述間隔物的側壁。閘極介電區域具有彎曲的表面。金屬閘極與閘極介電區域的彎曲表面直接接觸。可以描述及/或主張其他實施例。

Description

用於ＦＩＮＦＥＴ電晶體的閘極堆疊
本揭露的實施例一般關於積體電路領域，且更具體地關於FinFET電晶體。
本文提供的背景描述目的是為大體上呈現本揭露內容。除非本文另外指出，否則本節中描述的材料不是本申請中的申請專利範圍的現有技術，且由於包含在本節中而不能承認是現有技術。
鰭式場效(FinFET)電晶體可以建立在具有通常環繞在源極區域和汲極區域之間的鰭狀通道區域周圍的閘極的基板上。原子層沉積(ALD, atomic layer deposition)是一種氣相技術，能夠生產多種材料的薄膜。基於順序的，自限(self-limiting)反應，ALD可提供高品質的一致性和精確的厚度控制，且已成為許多應用的強大工具。隨著FinFET電晶體的通道長度按比例縮小，可以通過ALD沉積的FinFET電晶體的閘極堆疊的厚度也越來越小。然而，FinFET電晶體的薄閘極堆疊可能會引起問題，例如對工作電壓的限制，輻射造成的損害。
與
鰭式場效電晶體(FinFET)可以具有在基板上方的源極區域和汲極區域之間環繞鰭狀通道區域的閘極。隨著通道長度縮小到7奈米以下，通過後閘極(gate-last )或替代金屬閘極(RMG, replacement metal gate )製程中的原子層沉積(ALD)沉積的FinFET電晶體閘極堆疊厚度也可以減小。有時，由ALD形成的閘極介電區域可能會夾止(pinch off)閘極電極周圍的鰭狀結構與間隔物之間的溝槽，從而減小由ALD形成的金屬閘極的面積。替代方法可包括消去製程(subtractive process)或先閘極製程(gate-first process)，這可能會對裝置的可靠性和行動性產生負面影響。
本文的實施例可以提出形成用於FinFET電晶體的閘極堆疊的技術。閘極堆疊包括具有彎曲表面的閘極介電區域，閘極介電區域上方的金屬閘極，和鰭狀結構和閘極介電區域之間可選的氧化物層。閘極介電區域是在鰭狀結構的通道區域上方的間隔物之間，並自底部向上的方式填充在閘極溝槽中。此外，閘極介電區域是圍繞鰭狀結構的側壁，且部分地圍繞間隔物的側壁。然而，閘極介電區域不覆蓋在間隔物的頂表面附近的間隔物的側壁，從而使金屬閘極共形(conformal)地覆蓋並直接接觸間隔物的側壁，且與閘極介電區域直接接觸。這樣形成的金屬閘極可以更可靠且可以在更高的電壓下運行。
本發明的實施例可以呈現半導體裝置，包括基板和在基板上的FinFET電晶體。FinFET電晶體包括具有通道區域，源極區域和汲極區域的鰭狀結構。FinFET電晶體進一步包括：閘極介電區域，在鰭狀結構的通道區域上方的間隔物之間且在間隔物的頂表面下方；間隔物，在鰭狀結構上方和環繞閘極介電區域；金屬閘極，共形地覆蓋並直接接觸間隔物的側壁。閘極介電區域具有彎曲表面，該彎曲表面具有第一高度，相對於鰭狀結構的頂表面更靠近間隔物，及第二高度，相對於鰭狀結構的頂表面更接近閘極介電區域的中心。第一高度小於第二高度。金屬閘極與閘極介電區域的彎曲表面直接接觸。
在實施例中，呈現一種形成半導體裝置的方法。該方法包括形成在每一側上，並與偽閘極(dummy gate)接觸的間隔物，其中，偽閘極是基板上鰭狀結構的通道區域上方。鰭狀結構包括通道區域，源極區域以及汲極區域，且間隔物與源極區域或汲極區域接觸。該方法亦包括沿著偽閘極的每一側上的間隔物的側壁形成疏水層的區段(segment)，其中在去除偽閘極之後形成疏水(hydrophobic)層。疏水層的區段的頂表面與間隔物的頂表面共面，且疏水層的區段覆蓋間隔物的側壁的第一部分。該方法進一步包括：在鰭狀結構的通道區域上方，在由偽閘極佔據的腔體中的間隔物之間，形成具有彎曲表面的閘極介電區域，其中，閘極介電區域覆蓋間隔物的側壁的第二部分；以及與疏水層的區段接觸。閘極介電區域具有中心位置高於閘極介電區域和疏水層的區段之間的接觸點。此外，該方法包括沿著偽閘極的每一側上的間隔物的側壁去除疏水層的區段，並形成金屬閘極，其共形地覆蓋並直接接觸間隔物的側壁，並共形地覆蓋並直接接觸閘極介電質區域的彎曲表面。
本文的實施例可以提出一種計算裝置，其可以包括印刷電路板(PCB)；記憶體裝置或耦接到PCB的處理器，其中該記憶體裝置或處理器包括FinFET電晶體。FinFET電晶體包括具有通道區域，源極區域和汲極區域的鰭狀結構。FinFET電晶體進一步包括在鰭狀結構的通道區域上方的間隔物之間和間隔物的頂表面下方的閘極介電區域；鰭狀結構上方和環繞閘極介電區域的間隔物；金屬閘極共形覆蓋並直接接觸間隔物的側壁。閘極介電區域具有彎曲表面，該彎曲表面具有相對於鰭狀結構的頂表面更靠近間隔物的第一高度，及相對於鰭狀結構的頂表面更接近閘極介電區域的中心的第二高度。第一高度小於第二高度。金屬閘極與閘極介電區域的彎曲表面直接接觸。
在以下描述中，將使用本領域技術人員通常採用的用語來描述說明性實施方式的各個態樣，以將其工作的實質傳達給本領域其他技術人員。然而，對於本領域技術人員將顯而易見的是，可以僅利用所描述的態樣中的一些來實踐本揭露。為說明的目的，闡述具體的數目，材料和配置以便提供對說明性實施方式的透徹理解。然而，對於本領域的技術人員將顯而易見的是，可以在沒有具體細節的情況下實踐本揭露。在其他情況下，省略或簡化眾所周知的特徵，以避免使說明性實施方式不清楚。
將以對理解本揭露最有幫助的方式將各種操作依次描述為多個離散操作。但是，描述的順序不應解釋為暗示這些操作必須與順序相關。特別是，這些操作可能無法按顯示順序執行。
為本揭露的目的，片語“A及/或B”是指(A)，(B)或(A及B)。為本揭露的目的，片語“A，B及/或C”是指(A)，(B)，(C)，(A及B)，(A及C)，(B及C)，或(A，B及C)。
如本文所使用的，用語“在...上方”，“在...下方”，“在...之間”，“在...之上”和“在...上”可以指一種材料層或組件相對於其他層或組件的相對位置。例如，設置在另一層上方或下方的一層可以與另一層直接接觸，或者可以具有一或多個中間層。而且，設置在兩層之間的一層可以與兩層直接接觸，或者可以具有一或多個中間層。相反，在第二層“上”的第一層與該第二層直接接觸。類似地，除非另有明確說明，否則佈置在兩個特徵之間的一個特徵可以與相鄰特徵直接接觸或可以具有一或多個中間特徵。
該描述可以使用片語“在一實施例中”或“在多個實施例中”，其可以分別指相同或不同實施例中的一或多個。此外，關於本揭露的實施例使用的用語“包括”，“包含”，“具有”等是同義的。
此處可以使用用語“與...耦接”及其衍生。“耦接”可以表示以下中的一或多個。“耦接”可以表示二或多個元件直接實體或電接觸。然而，“耦接”還可以意味著二或更多個元件間接地彼此接觸，但是仍然彼此協作或相互作用，且可以意味著一或更多個其他元件被耦接或連接在被稱為彼此耦接的元件之間。用語“直接耦接”可以表示二或更多個元件直接接觸。
在各種實施例中，片語“在第二特徵上形成，沉積或以其他方式設置的第一特徵”可以表示第一特徵在第二特徵上方形成，沉積或設置，且該第一特徵的至少一部分可以與第二特徵的至少一部分直接接觸(例如，直接的實體及/或電接觸)或間接接觸(例如，在第一特徵和第二特徵之間具有一或多個其他特徵)。
在本揭露內容引用“一個”或“第一”元件或其等同物的情況下，該揭露內容包括一或多個這樣的元件，既不需要也不排除二或更多個這樣的元件。此外，除非另有明確說明，用於標識的元件的順序指示符(例如，第一，第二或第三)用於區分這些元件，且不指示或暗示所需或有限數量的此類元件，也不指示這些元件的特定位置或順序。
如本文中所使用的，用語“電路”可以指特殊應用積體電路(ASIC)，電子電路，處理器(共享的，專用的或群組的)及/或執行一或多個軟體或韌體程式，組合邏輯電路的記憶體(共享的，專用的或群組的)，及/或提供所描述功能的其他合適的硬體組件。如本文所使用的，“電腦實現的方法”可以指由一或多個處理器，具有一或多個處理器的電腦系統，諸如智慧型電話的行動裝置(可以包括一或多個處理器)，平板電腦，筆記型電腦，機上盒，遊戲機等執行的任何方法。
本揭露的實施方式可以在諸如半導體基板的基板上形成或執行。在一個實施方式中，半導體基板可以是使用本體矽(bulk silicon)或絕緣體上之矽(silicon-on-insulator)結構形成的晶體基板。在其他實施方式中，半導體基板可以使用替代材料形成，該替代材料可以與矽結合或可以不與矽結合，包括但不限於鍺，銻化銦，碲化鉛，砷化銦，磷化銦，砷化鎵，砷化銦鎵，銻化鎵，氧化鋅或III-V，II-VI，IV族或半導體氧化物材料的其他組合。儘管這裡描述可以形成基板的材料的一些示例，但是可以用作可以在其上構建半導體裝置的基礎的任何材料都落入本揭露的精神和範圍內。
可以在基板上製造多個電晶體，例如金屬氧化物半導體場效電晶體(MOSFET或簡稱為MOS電晶體)。在本揭露的各種實施方式中，MOS電晶體可以是平面電晶體，非平面電晶體或兩者的組合。非平面電晶體包括諸如雙閘極電晶體和三閘極電晶體之類的FinFET電晶體，以及諸如奈米帶和奈米線電晶體之類的環繞或全環繞閘極電晶體。儘管本文描述的實施方式可以僅示出平面電晶體，但是應當注意，本揭露還可以使用非平面電晶體來執行。
每個MOS電晶體均包括由至少兩層形成的閘極堆疊，即閘極介電層和閘極電極層。閘極介電層可以包括一層或堆疊層。一或多層可以包括氧化矽，二氧化矽(SiO2 )及/或高k介電質材料。高k介電質材料可以包括諸如鉿，矽，氧，鈦，鉭，鑭，鋁，鋯，鋇，鍶，釔，鉛，鈧，鈮和鋅的元件。可以在閘極介電層中使用的高k材料的示例包括但不限於氧化鉿，氧化鉿矽，氧化鑭，氧化鑭鋁，氧化鋯，氧化鋯矽，氧化鉭，氧化鈦，鋇鍶鈦氧化物，鋇鈦氧化物，鍶鈦氧化物，氧化釔，氧化鋁，氧化鉛鈧鉭和鈮酸鋅鉛。在一些實施例中，當使用高k材料時，可以在閘極介電層上執行退火製程以改善其品質。
閘極電極層形成在閘極介電層上，且可以取決於電晶體是PMOS電晶體還是NMOS電晶體，由至少一種P型功函數金屬或N型功函數金屬組成。在一些實施方式中，閘極電極層可以由二或更多個金屬層的堆疊組成，其中一或更多個金屬層是功函數金屬層，且至少一個金屬層是填充金屬層。可以出於其他目的包括其他金屬層，例如阻擋層。
對於PMOS電晶體，可以用於閘極電極的金屬包括但不限於釕，鈀，鉑，鈷，鎳和導電金屬氧化物，例如氧化釕。P型金屬層將使得能夠形成功函數在大約4.9eV至大約5.2eV之間的PMOS閘極電極。對於NMOS電晶體，可以用於閘極電極的金屬包括但不限於鉿，鋯，鈦，鉭，鋁，這些金屬的合金以及這些金屬的碳化物，例如碳化鉿，碳化鋯，碳化鈦，碳化鉭和碳化鋁。N型金屬層將使得能夠形成功函數在大約3.9eV與大約4.2eV之間的NMOS閘極電極。
在一些實施方式中，當作為沿著源極-通道-汲極方向的電晶體的剖面觀察時，閘極電極可以由“U”形結構組成，該“U”形結構包括基本上平行於基板表面的底部和兩個基本垂直於基板的頂表面的側壁部。在另一實施方式中，形成閘極電極的金屬層中的至少一個可以簡單地是基本上平行於基板的頂表面且不包括基本上垂直於基板的頂表面的側壁部的平面層。在本揭露的進一步的實施方式中，閘極電極可以由U形結構和平面的非U形結構的組合所組成。例如，閘極電極可以由形成在一或多個平面的非U形層之上的一或多個U形金屬層組成。
在本揭露的一些實施方式中，一對側壁間隔物可以形成在支撐(bracket)閘極堆疊的閘極堆疊的相對側上。側壁間隔物可以由諸如氮化矽，氧化矽，碳化矽，摻雜碳的氮化矽和氮氧化矽的材料形成。形成側壁間隔物的製程在本領域中是眾所周知的，且通常包括沉積和蝕刻製程操作。在替代實施方式中，可使用多個間隔物對，例如，可在閘極堆疊的相對側上形成兩對，三對或四對側壁間隔物。
如本領域中眾所周知的，在與每個MOS電晶體的閘極堆疊相鄰的基板內形成源極和汲極區域。通常使用佈植/擴散製程或蝕刻/沉積製程來形成源極區域和汲極區域。在前面製程中，可以將諸如硼，鋁，銻，磷或砷的摻雜劑離子佈植到基板中以形成源極區域和汲極區域。通常在離子佈植製程之後進行退火製程，該製程激活摻雜劑並使它們進一步擴散到基板中。在後面製程中，可以首先蝕刻基板以在源極區域和汲極區域的位置處形成凹槽。然後可以執行磊晶沉積(epitaxial deposition)製程以用於製造源極區域和汲極區域的材料填充凹槽。在一些實施方式中，可以使用諸如矽鍺或碳化矽的矽合金來製造源極區域和汲極區域。在一些實現中，該磊晶沉積的矽合金可原位(in situ)摻雜有摻雜劑，如硼，砷，或磷。在進一步的實施例中，可以使用一或多種替代的半導體材料，例如鍺或III-V族材料或合金來形成源極區域和汲極區域。且，在另外的實施例中，可以使用一或多層金屬及/或金屬合金來形成源極區域和汲極區域。
一或多種層間介電質(ILD)沉積在MOS電晶體上方。ILD層可以使用以其在積體電路結構中的適用性而聞名的介電材料形成，例如低k介電材料。可使用的介電材料示例包括但不限於二氧化矽(SiO2 )，碳摻雜氧化物(CDO)，氮化矽，有機聚合物(例如全氟環丁烷，聚四氟乙烯，氟矽酸鹽玻璃(FSG))，和有機矽酸鹽(例如倍半矽氧烷，矽氧烷或有機矽酸鹽玻璃)。ILD層可以包括孔或氣隙以進一步降低其介電常數。
圖1(a)-1(b)示出根據各種實施例，包括在間隔物106之間具有彎曲表面的閘極介電區域105的示例FinFET電晶體100。圖1(a)沿著鰭狀剖視圖示出FinFET電晶體100，且圖1(b)沿著閘極剖視圖示出FinFET電晶體100。
在實施例中，FinFET電晶體100在基板102上方。基板102可以是
Figure 02_image001
主體基板，絕緣體上之矽(SOI, silicon-on-insulator)基板，或一些其它基板。FinFET電晶體100可以是PMOS FinFET或NMOS FinFET。另外，FinFET電晶體100可以是FinFET，三閘極FinFET電晶體，多閘極場效電晶體(MuGFET)或環繞式閘極場效電晶體。
在實施例中，FinFET電晶體100包括基板102上的鰭狀結構101。鰭狀結構101包括通道區域111，源極區域113，和汲極區域115。通道區域111可包括Si，Ge，GaAs，InP，InAs或InSb。
在實施例中，FinFET電晶體100進一步包括閘極介電區域105，鰭狀結構101和閘極介電區域105之間的氧化物層104，金屬閘極107，鰭狀結構101上方環繞金屬閘極107的間隔物106和閘極介電區105。間隔物106可包括SiO2 ，氮化矽，矽氧氮化物(silicon oxynitride)，氮化矽硼，或碳氮化矽。
在實施例中，閘極介電區域105在間隔物106之間，在鰭狀結構101的通道區域111上方，且在間隔物106的頂表面下方具有彎曲表面118。閘極介電區域105可以包括HfO2 ，ZrO2 ，TiO2 ，Ta2 O5 ，Nb2 O5 ，稀土氧化物，MgO，鐵電性氧化物，鈦酸鋇(barium titanate)，鈣鈦礦鐵電體(perovskite ferroelectrics)，鋯鈦酸鉛(lead zirconate)，或PZT。如在圖1(b)中所示，閘極介電區域105是圍繞通道區域111的側壁及因此鰭狀結構101的側壁，且部分地圍繞間隔物106的側壁在間隔物106的頂表面下方的點117結束。閘極介電區域105具有彎曲表面118，該彎曲表面118具有相對於鰭狀結構101的頂表面更靠近間隔物106的第一高度H1和相對於鰭狀結構101的頂表面更靠近閘極介電區域105的中心的第二高度H2。第一高度H1小於第二高度H2。例如，第一高度H1比第二高度H2小大約10%至30%。在一些實施例中，第一高度H1可以在約0.5nm至約3nm的範圍，第二高度H2可以在約1nm至約5nm的範圍內，且取決於用於製造FinFET電晶體100的技術，間隔物106的高度可以在通道區域111的表面上方約5nm至約100nm的範圍內。
在實施例中，金屬閘極107共形地覆蓋並直接接觸間隔物106的側壁，並直接接觸閘極介電區域105的彎曲表面118。金屬閘極107從閘極介電區域105停止的點117開始，並在與間隔物106的頂表面共面的表面處結束，覆蓋間隔物106的側壁。金屬閘極107可以包括從由TiN，ZrN，HfN，HfSiN，TaN，NbN，W，WN，Mo，MoN，Co，Ru，TaSiN組成的群組中選擇的材料。
在實施例中，FinFET電晶體100進一步包括與金屬閘極107接觸的閘極電極108，與源極區域113接觸的源極電極112，和與汲極區域115接觸的汲極電極114。閘極電極108，源極電極112，或汲極電極114包括鍺(Ge)，鈷(Co)，鈦(Ti)，鎢(W)，鉬(Mo)，金(Au)，鉑(Pt)，鋁(Al)，鎳(Ni)，銅(Cu)，鉻(Cr)，鉿(Hf)，銦(In)，釕(Ru)，銥(Ir)，鉭(Ta)或 Ti，W，Mo，Au，Pt，Al，Ni，Cu，Cr，Hf，HfAlN，銥鉭合金(Ir-Ta)，銦錫氧化物(ITO)，TaN，TiN，TiAlN，TiW或InAlO的合金。另外，FinFET電晶體100進一步包括在源極電極112和間隔物106之間的氧化物層109，或在汲極電極114和間隔物106之間的氧化物層109。
圖2示出根據一些實施例，用於形成包括在間隔物之間的彎曲表面的閘極介電區域的FinFET電晶體的製程之圖解。在實施例中，可以應用製程200來形成FinFET電晶體100，該FinFET電晶體100包括具有間隔物106之間的彎曲表面118的閘極介電區域105，如圖1(a)-1(b)所示。圖3(a)-3(f)和圖4(a)-4(e)更詳細地示出製程200。
在方塊201，製程200可以包括在每一側上形成間隔物並與偽閘極接觸。偽閘極是在基板上鰭狀結構的通道區域上方。鰭狀結構包括通道區域，源極區域，以及汲極區域。間隔物是與源極區域或汲極區域接觸。例如，如圖3(a)所示，製程200可以包括在每一側上形成間隔物306且與偽閘極321接觸。偽閘極321在基板302上的鰭狀結構301的通道區域311上方。鰭狀結構301包括通道區域311，源極區域313和汲極區域315。鰭狀結構301和偽閘極321之間可以是可選的氧化物層304，且間隔物306旁邊可以是氧化物層309。間隔物306，偽閘極321，氧化物層309和氧化物層304可以被介電質層322圍繞。
在方塊203，製程200可以包括在偽閘極的每一側上沿著間隔物的側壁形成疏水層的區段(segment)。偽閘極被去除後，形成疏水層。疏水層的區段的頂表面與間隔物的頂表面共面。疏水層的區段覆蓋間隔物的側壁的第一部分。例如，詳細地，如圖3(b)-3(c)所示，製程200可以包括去除偽閘極321以形成先前被偽閘極321佔據的腔體325；且在間隔物306的頂表面和側壁周圍形成疏水層323，並共形地覆蓋腔體325的底部；沿著腔體325的底部並在靠近腔體325的底部的間隔物306的側壁周圍去除疏水層的部分，以在先前被偽閘極321佔據的腔體325的每一側上沿著間隔物306的側壁形成疏水層323的區段324。結果，在疏水層323的區段324是在先前被偽閘極321佔據的腔體325的每一側上沿著間隔物306的側壁。疏水層323的區段324的頂表面與間隔物306的頂表面共面，且疏水層323的區段324覆蓋間隔物306的側壁的第一部分。
作為另一個示例，如圖4(a)-4(c)所示，製程200可以包括去除偽閘極以形成先前被偽閘極佔據的腔體425；在間隔物406的頂表面和一部分側壁周圍形成疏水層423。間隔物406是在每一側上且與被除去的偽閘極接觸。透過在基板402上的鰭狀結構401的通道區域411上方去除偽閘極形成腔體425。鰭狀結構401包括通道區域411，源極區域413，和汲極區域415。間隔物406，間隔物406旁邊的氧化物層409，和腔體425可以被介電質層422包圍。與圖3(b)中所示的細節不同，疏水層423不覆蓋腔體425的底部。製程200可以進一步包括去除間隔物406上方的疏水層423的部分，以在先前被偽閘極佔據的空腔425的每一側上沿著間隔物406的側壁形成區段424。結果，疏水層423的區段424沿著先前由偽閘極佔據的腔體425的每一側上的間隔物406的側壁。區段424的頂表面與間隔物406的頂表面共面，且區段424覆蓋間隔物406的側壁的第一部分。
在方塊205處，製程200可以包括在鰭狀結構的通道區域上方在先前由偽閘極佔據的腔體中的間隔物之間形成閘極介電區域。在一些實施例中，閘極介電區域可以在鰭狀結構的通道區域上方在先前由偽閘極佔據的腔體中的間隔物之間具有彎曲表面。閘極介電區域覆蓋間隔物的側壁的第二部分，且與疏水層的區段接觸。閘極介電區域具有比閘極介電區域和疏水層的區段之間的接觸點高的中心位置。例如，如圖3(d)所示，製程200可以包括在鰭狀結構301的通道區域311上方，在先前由偽閘極321佔據的腔體中的間隔物306之間形成閘極介電區域305。閘極介電區域305在先前由偽閘極321佔據的腔體中的間隔物306之間具有彎曲表面328。閘極介電區域305覆蓋間隔物306的側壁的第二部分，並且與疏水層323的區段324接觸。疏水層323的區段324限制閘極介電區域305的生長和面積，從而為形成金屬閘極保留更多的空間。閘極介電區域305的中心位置高於閘極介電區域和疏水層的區段之間的接觸點。
例如，如圖4(d)所示，製程200可以包括在鰭狀結構401的通道區域411上方，先前由偽閘極佔據的腔體中的間隔物406之間形成閘極介電區域405。閘極介電區域405在間隔物406之間具有彎曲表面428。閘極介電區域405覆蓋間隔物406的側壁的第二部分，且與疏水層423的區段424接觸。區段424限制閘極介電區域405的生長和的面積，使得更多的空間被保留用於將要形成的金屬閘極。閘極介電區域405具有比閘極介電區域和疏水層的區段之間的接觸點高的中心位置。
在方塊207處，製程200可以包括在先前被偽閘極佔據的腔體的每一側上沿著間隔物的側壁去除疏水層的區段。在方塊209處，製程200可以包括形成金屬閘極，該金屬閘極共形地覆蓋且直接接觸間隔物的側壁，且共形地覆蓋並直接接觸閘極介電區域。例如，如圖3(e)所示，製程200可以包括先前由偽閘極321佔據的腔體的每一側上沿著間隔物306的側壁去除疏水層323的區段324，且進一步包括形成共形覆蓋並直接接觸間隔物306的側壁的金屬閘極層317，共形地覆蓋並且直接接觸閘極介電區域305的彎曲表面328，且還共形地覆蓋介電層322的表面。類似地，如圖4(e)所示，製程200可以包括在先前由偽閘極佔據的腔體的每一側上沿著間隔物406的側壁去除區段424；及形成共形地覆蓋並直接接觸所述間隔物406的側壁的金屬閘極407，並共形覆蓋並直接接觸所述閘極介電區域405。
可以包括附加操作以形成圖3(f)所示的FinFET電晶體300。例如，製程200可以包括在鰭狀結構301和閘極介電區域305之間中形成氧化物層304，從金屬閘極層317形成金屬閘極307，形成與金屬閘極307接觸的閘極電極308，與源極區域313接觸的源極電極312，與汲極區域315接觸的汲極電極314。類似地，可以包括附加操作以形成圖4(e)所示的FinFET電晶體400。例如，製程200可以包括形成與金屬閘極407接觸的閘極電極408，與源極區域413接觸的源極電極412和與汲極區域415接觸的汲極電極414。
圖5示出根據各種實施例，實現本揭露的一或多個實施例的中介層500。中介層500是用於將第一基板502橋接到第二基板504的中介基板。第一基板502可以是例如FinFET電晶體的基板支撐，例如，圖1(a)-1(b)所示的FinFET電晶體100，圖3(f)所示的FinFET電晶體300，或通過圖2所示的製程200形成的FinFET電晶體。第二基板504可以例如是記憶體模組，電腦主板或其他積體電路晶粒。通常，中介層500的目的是將連接擴展到更寬的間距，或將連接重新路由到其他連接。例如，中介層500可以耦接積體電路晶粒到隨後可以耦接到第二基板504的球閘極陣列(BGA)506。在一些實施例中，第一和第二基板502/504是附連到中介層500的相對側面。在其它實施例中，第一和第二基板502/504附連到中介層500的相同側。而且，在進一步的實施例中，三或更多個基板通過中介層500的方式互連。
中介層500可以由環氧樹脂，玻璃纖維增強環氧樹脂，陶瓷材料或諸如聚酰亞胺的聚合物材料形成。在進一步的實施方式中，中介層可以由替代的剛性或柔性材料形成，其可以包括上述用於半導體基板的相同材料，例如矽，鍺以及其他III-V族和IV族材料。
中介層500可以包括金屬互連508和通孔510，包括但不限於穿透矽通孔(TSV)512。中介層500還可以包括嵌入式裝置514，包括被動和主動裝置。此類裝置包括但不限於電容器，去耦電容器，電阻器，電感器，保險絲，二極體，變壓器，感測器和靜電放電(ESD)裝置。諸如射頻(RF)裝置，功率放大器，功率管理裝置，天線，陣列，感測器和MEMS裝置之類的更複雜的裝置也可以形成在中介層500上。
根據本揭露的實施例，本文揭露的設備或步驟可用於製造中介層500。
圖6示出根據本揭露實施例的計算裝置600。計算裝置600可以包括多個組件。在一實施例中，這些組件被附接到一或多個母板上。在替代實施例中，將這些組件中的一些或全部製造到單個系統單晶片(SoC)晶粒上，例如用於行動裝置的SoC。在計算裝置600中的組件包括，但不限於，積體電路晶粒602和至少一個通信邏輯單元608。在一些實施方式中，通信邏輯單元608在積體電路晶粒602中製造，而在其它實施方式中，通信邏輯單元608被製造在個別的積體電路晶粒中，該積體電路晶粒可以結合到與積體電路晶粒602共享或電耦接到積體電路晶粒602的基板或母板上。積體電路晶粒602可以包括處理器604以及通常用作快取記憶體的晶粒上(on-die)記憶體606，其可以由諸如嵌入式DRAM(eDRAM)或SRAM之類的技術來提供。例如，晶粒上記憶體606，處理器604或積體電路晶粒602可以包括FinFET電晶體，例如圖1(a)-1(b)所示的FinFET電晶體100，圖3(f)所示的FinFET電晶體300或通過圖2所示的製程200形成的FinFET電晶體。
在實施例中，計算裝置600可以包括顯示器或觸控螢幕顯示器624和觸控螢幕顯示器控制器626。顯示器或觸控螢幕顯示器624可包括FPD，AMOLED顯示器中，TFT LCD，微型發光二極體(µLED)顯示器等。
計算裝置600可以包括其他組件，這些組件可以或可以不實體地和電性地耦接到母板或被製造在SoC晶粒內。這些其他組件包括但不限於揮發性記憶體610(例如，動態隨機存取記憶體(DRAM)，非揮發性記憶體612(例如，ROM或快閃記憶體)，圖形處理單元614(GPU)，數位信號處理器(DSP)616，加密處理器642(例如，在硬體內執行加密演算法的專用處理器)，晶片組620，至少一天線622(在某些實施方式中，可以使用二或更多天線)，電池630或其他電源，功率放大器(未顯示)，電壓調節器(voltage regulator)(未顯示)，全球定位系統(GPS)裝置628，指南針，運動協處理器(motion coprocessor)或感測器632(可能包括加速度計，陀螺儀和指南針)，麥克風(未顯示)，揚聲器634，攝影機636，使用者輸入裝置638(例如鍵盤，滑鼠，手寫筆和觸控板)和大容量儲存裝置640(例如硬碟驅動器，光碟(CD)，數位多功能磁碟(DVD)等)。計算裝置600可以結合本文中未描述的進一步傳輸，電信或無線電功能。在一些實施方式中，計算裝置600包括無線電，該無線電用於在空氣或空間中通過調變和輻射電磁波在遠距離上進行通信。在進一步的實施方式中，計算裝置600包括發射器和接收器(或收發器)，其用於在空氣或空間中通過調變和輻射電磁波在遠距離上進行通信。
通信邏輯單元608使得能夠進行無線通信以用於與計算裝置600之間的資料傳輸。用語“無線”及其衍生可以用於描述電路，裝置，系統，方法，技術，通信頻道等，可以通過非固態媒體通過使用調變電磁輻射來傳遞資料。該用語並不意味著關聯的裝置不包含任何電線，儘管在某些實施例中它們可能沒有。通信邏輯單元608可以實現多種無線標準或協議中的任何一種，包括但不限於Wi-Fi(IEEE802.11系列)，WiMAX(IEEE802.16系列)，IEEE802.20，長期演進(LTE)，Ev-DO，HSPA+，HSDPA+，HSUPA+，EDGE，GSM，GPRS，CDMA，TDMA，DECT，紅外線(IR)，近場通信(NFC)，藍牙，其衍生產品以及指定為3G，4G，5G及更高版本的任何其他無線協議。計算裝置600可以包括多個通信邏輯單元608。例如，第一通信邏輯單元608可以專用於較短距離無線通信，例如無線網路，NFC，和藍牙及第二通信邏輯單元608可以專用於更長距離的無線通信，例如GPS，EDGE，GPRS，CDMA，WiMAX，LTE，Ev-DO等。
計算裝置600的處理器604包括一或多個裝置，例如電晶體。用語“處理器”可以指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可以儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置的一部分。通信邏輯單元608也可以包括一或多個裝置，例如電晶體。
在進一步的實施例中，容納在計算裝置600中的另一組件可以包含一或多個裝置，例如DRAM，其是根據當前揭露的實施方式形成，例如，FinFET電晶體，例如，圖1(a)-1(b)所示的FinFET電晶體100，圖3(f)所示的FinFET電晶體300或圖2所示的製程200形成的FinFET電晶體。在各種實施例中，計算裝置600可以是膝上型電腦，連網小筆電，筆記型電腦，超薄型筆電，智慧型電話，非智慧型手機(dumbphone)，平板電腦，平板電腦/筆記本電腦併合，個人數位助理(PDA)，超行動PC，行動電話，桌上型電腦，伺服器，印表機，掃描器，監視器，機上盒，娛樂控制單元，數位相機，便攜式音樂播放器或數位錄影機。在進一步的實施方式中，計算裝置600可以是處理資料的任何其他電子裝置。
下面提供一些非限制性示例。
示例1可以包括半導體裝置，該半導體裝置包括：基板；FinFET電晶體，其在基板上包括鰭狀結構，其中，鰭狀結構包括通道區域，源極區域和汲極區域，且FinFET電晶體包括：在鰭狀結構的通道區域上方且在間隔物的頂表面下方，間隔物之間的閘極介電區域，其中，閘極介電區域具有彎曲表面，該彎曲表面具有相對於鰭狀結構的頂表面更靠近間隔物的第一高度，且相對於鰭狀結構的頂表面更靠近閘極介電區域的第二高度；且第一高度比第二高度短；在鰭狀結構上方並在閘極介電區域周圍的間隔物；和金屬閘極共形地覆蓋並直接接觸間隔物的側壁，並直接接觸閘極介電區域的彎曲表面。
示例2可以包括示例1的半導體裝置，其中，第一高度為約10%至30%小於第二高度。
示例3可以包括示例1-2的半導體裝置，其中閘極介電區域是圍繞鰭狀結構的側壁，且部分地圍繞間隔物的側壁，且金屬閘極共形地覆蓋並直接接觸間隔物的側壁且與閘極介電區域直接接觸。
示例4可以包括示例1-3的半導體裝置，其中，第一高度範圍在約0.5nm至3nm，第二高度範圍在約1nm至約5nm，且間隔物的高度範圍相對於鰭狀結構的頂表面在約5nm至約100nm。
示例5可包括示例1-4的半導體裝置，其中FinFET電晶體進一步包括在鰭狀結構和閘極介電區域之間的氧化物層。
示例6可以包括示例1-5的半導體裝置，其中，通道區域包括Si，Ge，GaAs，InP，InAs，或InSb。
示例7可以包括示例1-6的半導體裝置，其中，間隔物包括SiO2 ，氮化矽，矽氧氮化物，氮化矽硼，或碳氮化矽。
示例8可以包括示例1-7的半導體裝置，其中金屬閘極包括從由TiN，ZrN，HfN，HfSiN，TaN，NbN，W，WN，Mo，MoN，Co，Ru，TaSiN組成的群組中選擇的材料。
示例9可以包括示例1-8的半導體裝置，其中閘極介電區域包括HfO2 ，ZrO2 ，TiO2 ，Ta2 O5 ，Nb2 O5 ，稀土氧化物，MgO，鐵電氧化物，鈦酸鋇，鈣鈦礦鐵電體，鋯酸鉛或PZT。
示例10可以包括示例1-9的半導體裝置，其中基板是主體基板或絕緣體上之矽(SOI)基板。
示例11可以包括示例1-10的半導體裝置，其中，FinFET電晶體是PMOS FinFET或NMOS FinFET。
示例12可以包括示例1-11的半導體裝置，其中FinFET電晶體是FinFET，三閘極FinFET電晶體，多閘極場效電晶體(MuGFET)或環繞式閘極FET。
示例13可以包括示例1-12的半導體裝置，其中，鰭式場效電晶體進一步包括與金屬閘極接觸的閘極電極，與源極區域接觸的源極電極，以及與汲極區域接觸的汲極電極。
示例14可以包括示例1-13的半導體裝置，其中，閘極電極，源極電極，或汲極電極包括鍺(Ge)，鈷(Co)，鈦(Ti)，鎢(W)，鉬(Mo)，金(Au)，鉑(Pt)，鋁(Al)，鎳(Ni)，銅(Cu)，鉻(Cr)，鉿(Hf)，銦(In)，釕(Ru)，銥(Ir)，鉭(Ta)或Ti，W，Mo，Au，Pt，Al，Ni，Cu，Cr，Hf，HfAlN，銥鉭合金(Ir-Ta)，銦-錫氧化物(ITO)，TaN，TiN，TiAlN，TiW或InAlO的合金。
示例15可以包括用於形成半導體裝置的方法，該方法包括：在每側上形成間隔物且與偽閘極接觸，其中，偽閘極在基板上的鰭狀結構的通道區域上方，鰭狀結構包括通道區域，源極區域和汲極區域，間隔物與源極區域或汲極區域接觸；沿著偽閘極的每一側上的間隔物的側壁形成疏水層的區段，其中，在去除偽閘極之後形成疏水層，疏水層的區段的頂表面與間隔物的頂表面共面，疏水層的區段覆蓋間隔物的側壁的第一部分；在鰭狀結構的通道區域上方，在由偽閘極佔據的腔體中的間隔物之間形成具有彎曲表面的閘極介電區域，其中，閘極介電區域覆蓋間隔物的側壁的第二部分，並與疏水層的區段接觸，且閘極介電區的中心位置高於閘極介電區域與疏水層的區段之間的接觸點；沿著偽閘極的每一側上的間隔物的側壁去除疏水層的區段；形成金屬閘極，金屬閘極共形地覆蓋並直接接觸間隔物的側壁，並共形地覆蓋並直接接觸閘極介電區域的曲面。
示例16可以包括示例15的方法，其中沿著偽閘極的每一側上的間隔物的側壁形成疏水層的區段包括：去除偽閘極以形成由偽閘極佔據的腔體；在間隔物的頂表面和側壁周圍形成疏水層，並共形地覆蓋腔體的底部；沿著腔體的底部以及靠近腔體的底部的間隔物的側壁周圍去除疏水層的部分，以沿著偽閘極的每一側上的間隔物的側壁形成疏水層的區段。
示例17可以包括示例15-16的方法，進一步包括：在鰭狀結構和閘極介電區域之間形成氧化物層。
示例18可以包括示例15-17的方法，其中，閘極介電區域圍繞鰭狀結構的側壁上，且圍繞間隔物的側壁，且金屬閘極共形地覆蓋並直接接觸間隔物的側壁，並與閘極介電區域直接接觸。
示例19可以包括示例15-18的方法，其中形成金屬閘極包括透過從由TiN，ZrN，HfN，HfSiN，TaN，NbN，W，WN，Mo，MoN，Co，Ru，TaSiN組成的群組中選擇的材料的原子層沉積(ALD)形成金屬閘極。
示例20可以包括示例15-19的方法，其中，閘極介電區域包括HfO2 ，ZrO2 ，TiO2 ，Ta2 O5 ，Nb2 O5 ，稀土氧化物，MgO，鐵電氧化物，鈦酸鋇，鈣鈦礦鐵電體，鋯酸鉛或PZT。
示例21可以包括示例15-20的方法，進一步包括：形成與金屬閘極接觸的閘極電極，與源極區域接觸的源極電極，以及與汲極區域接觸的汲極電極。
示例22可以包括計算裝置，該計算裝置包括：印刷電路板(PCB)；記憶體裝置或處理器，其耦接到PCB，其中該記憶體裝置或處理器包括FinFET電晶體，且FinFET電晶體包括：基板上的鰭狀結構，其中鰭狀結構包括通道區域，源極區域和汲極區域，在間隔物之間，鰭狀結構的側壁周圍，鰭狀結構的通道區域的頂表面上方，間隔物的側壁周圍，以及間隔物的頂表面下方的閘極介電區域，其中，閘極介電區域具有彎曲表面，該彎曲表面具有相對於鰭狀結構的頂表面更靠近間隔物的第一高度，相對於鰭狀結構的頂表面更靠近閘極介電區域的中心的第二高度，第一高度小於第二高度；間隔物，在鰭狀結構上方和閘極介電區域周圍；及金屬閘極共形地覆蓋並直接接觸間隔物的側壁，並直接接觸閘極介電區域的彎曲表面。
示例23可以包括示例22的裝置，其中金屬閘極包括從由TiN，ZrN，HfN，HfSiN，TaN，NbN，W，WN，Mo，MoN，Co，Ru，TaSiN組成的群組中選擇的材料。
示例24可以包括示例22-23的裝置，其中，閘極介電區域包括HfO2 ，ZrO2 ，TiO2 ，Ta2 O5 ，Nb2 O5 ，稀土氧化物，MgO，鐵電氧化物，鈦酸鋇，鈣鈦礦鐵電體，鋯酸鉛或PZT。
示例25可以包括示例22-24的裝置，其中，計算裝置包括從由可穿戴裝置或行動計算裝置組成的群組中選擇的裝置，可穿戴裝置或行動計算裝置包括天線，觸控螢幕控制器，顯示器，電池，處理器，音訊編碼解碼器，視訊編解碼器，功率放大器，全球定位系統(GPS)裝置，指南針，蓋格(Geiger)計數器，加速度計，陀螺儀，揚聲器，以及與記憶體裝置耦接的相機中的一或多個。
各種實施例可以包括上述實施例的任何合適的組合，包括以結合形式(和)描述的實施例的替代(或)實施例(例如，“及”可以是“及/或”)。此外，一些實施例可以包括具有儲存在其上的指令的一或多個製品(例如，非暫時性電腦可讀媒體)，指令在被執行時導致任何上述實施例的動作。而且，一些實施例可以包括具有用於執行上述實施例的各種操作的任何適當裝置的設備或系統。
包括摘要中所描述的實施方式的以上描述不旨在是窮舉性的或將本揭露的實施例限制為所揭露的精確形式。儘管本文出於說明性目的描述特定的實現方式和示例，但是如本領域技術人員將認識到的，在本揭露的範圍內可以進行各種等效修改。
可以根據以上詳細描述對本揭露的實施例進行這些修改。在所附申請專利範圍中使用的用語不應被解釋為將本揭露的各種實施例限制為在說明書和申請專利範圍中揭露的特定實現。相反，範圍將完全由所附申請專利範圍確定，所附申請專利範圍將根據申請專利範圍解釋的既定原則來解釋。
100:FinFET電晶體 101:鰭狀結構 102:基板 104:氧化物層 105:閘極介電區域 106:間隔物 107:金屬閘極 108:閘極電極 109:氧化物層 111:通道區域 112:源極電極 113:源極區域 114:汲極電極 115:汲極區域 117:點 118:彎曲表面 200:製程 201:方塊 203:方塊 205:方塊 207:方塊 209:方塊 301:鰭狀結構 304:氧化物層 305:閘極介電區域 306:間隔物 309:氧化物層 311:通道區域 312:源極電極 313:源極區域 314:汲極電極 315:汲極區域 317:金屬閘極層 321:偽閘極 322:介電質層 323:疏水層 324:區段 325:腔體 328:彎曲表面 400:FinFET電晶體 401:鰭狀結構 402:基板 405:閘極介電區域 406:間隔物 407:金屬閘極 408:閘極電極 409:氧化物層 411:通道區域 412:源極電極 413:源極區域 414:汲極電極 415:汲極區域 422:介電質層 423:疏水層 424:區段 425:腔體 428:彎曲表面 500:中介層 502:第一基板 504:第二基板 506:球閘極陣列 508:金屬互連 510:通孔 512:矽通孔 514:嵌入式裝置 600:計算裝置 602:積體電路晶粒 604:處理器 606:晶粒上記憶體 608:通信邏輯單元 610:揮發性記憶體 612:非揮發性記憶體 614:GPU 616:DSP 620:晶片組 622:天線 624:觸控螢幕顯示器 626:觸控螢幕顯示器控制器 628:GPS裝置 630:電池 632:運動感測器 634:揚聲器 636:照相機 638:使用者輸入裝置 640:大容量儲存裝置 642:加密處理器 H1:第一高度 H2:第二高度
實施例透過與附圖結合以下詳細描述將容易理解。為促進該描述，相似的參考標號表示相似的結構元件。在附圖的圖中，通過示例而非限制的方式示出實施例。
[圖1(a)-1(b)]示出根據各種實施例，包括在間隔物之間具有彎曲表面的閘極介電區域的示例FinFET電晶體。
[圖2]示出根據各種實施例，用於形成包括在間隔物之間的彎曲表面的閘極介電區域的FinFET電晶體的製程之圖解。
[圖3(a)-3(f)]示出根據各種實施例，用於形成包括在間隔物之間的彎曲表面的閘極介電區域的FinFET電晶體的製程。
[圖4(a)-4(e)]示出根據各種實施例，用於形成包括在間隔物之間的彎曲表面的閘極介電區域的FinFET電晶體的製程。
[圖5]示出根據各種實施例，實現本揭露的一或多個實施例的中介層。
[圖6]示出根據各種實施例，根據本揭露的實施例建立的計算裝置。
100:FinFET電晶體
101:鰭狀結構
102:基板
104:氧化物層
105:閘極介電區域
106:間隔物
107:金屬閘極
108:閘極電極
109:氧化物層
111:通道區域
112:源極電極
113:源極區域
114:汲極電極
115:汲極區域
118:彎曲表面
H1:第一高度
H2:第二高度

Claims (25)

  1. 一種半導體裝置，包括： 基板； FinFET電晶體，包括在所述基板上的鰭狀結構，其中，所述鰭狀結構包括通道區域，源極區域和汲極區域，且所述FinFET電晶體包括： 閘極介電區域，位於間隔物之間，在所述鰭狀結構的所述通道區域上方及在所述間隔物的頂表面下方，其中，所述閘極介電區域具有彎曲表面，該彎曲表面具有相對於所述鰭狀結構的頂表面更靠近間隔物的第一高度，具有相對於所述鰭狀結構的頂表面更靠近所述閘極介電區域的中心的第二高度，且所述第一高度小於所述第二高度； 間隔物，在所述鰭狀結構上方和所述閘極介電區域周圍；及 金屬閘極，共形地覆蓋並直接接觸所述間隔物的側壁，且直接接觸所述閘極介電區域的所述彎曲表面。
  2. 根據請求項1所述的半導體裝置，其中，所述第一高度比所述第二高度小大約10%至30%。
  3. 根據請求項1所述的半導體裝置，其中，所述閘極介電區域是圍繞所述鰭狀結構的側壁，且部分地圍繞所述間隔物的側壁，且所述金屬閘極共形地覆蓋且直接接觸所述間隔物的側壁，且直接接觸所述閘極介電區域。
  4. 根據請求項1所述的半導體裝置，其中，所述第一高度在大約0.5nm至大約3nm的範圍，所述第二高度在大約1nm至大約5nm的範圍，且所述間隔物的高度相對於所述鰭狀結構的所述頂表面在約5nm至約100nm之間的範圍。
  5. 根據請求項1所述的半導體裝置，其中，所述FinFET電晶體進一步包括在所述鰭狀結構和所述閘極介電區域之間的氧化物層。
  6. 根據請求項1所述的半導體裝置，其中，所述通道區域包括Si，Ge，GaAs，InP，InAs或InSb。
  7. 根據請求項1所述的半導體裝置，其中，所述間隔物包括SiO2 ，氮化矽，氧氮化矽，氮化矽硼或碳氮化矽。
  8. 根據請求項1所述的半導體裝置，其中，所述金屬閘極包括從由TiN，ZrN，HfN，HfSiN，TaN，NbN，W，WN，Mo，MoN，Co，Ru，TaSiN組成的群組選擇的材料。
  9. 根據請求項1所述的半導體裝置，其中，所述閘極介電區域包括HfO2 ，ZrO2 ，TiO2 ，Ta2 O5 ，Nb2 O5 ，稀土氧化物，MgO，鐵電氧化物，鈦酸鋇，鈣鈦礦鐵電體，鋯酸鉛或PZT。
  10. 根據請求項1所述的半導體裝置，其中，所述基板是主體基板或絕緣體上之矽(SOI)基板。
  11. 根據請求項1所述的半導體裝置，其中，所述FinFET電晶體是PMOS FinFET或NMOS FinFET。
  12. 根據請求項1所述的半導體裝置，所述FinFET電晶體是FinFET，三閘極FinFET電晶體，多閘極場效電晶體(MuGFET)或環繞式閘極FET。
  13. 根據請求項1所述的半導體裝置，其中，所述FinFET電晶體進一步包括與所述金屬閘極接觸的閘極電極，與所述源極區域接觸的源極電極以及與所述汲極區域接觸的汲極電極。
  14. 根據請求項1所述的半導體裝置，其中，所述閘極電極，所述源極電極或所述汲極電極包括鍺(Ge)，鈷(Co)，鈦(Ti)，鎢(W)，鉬(Mo)，金(Au)，鉑(Pt)，鋁(Al)，鎳(Ni)，銅(Cu)，鉻(Cr)，鉿(Hf)，銦(In)，釕(Ru)，銥(Ir)，鉭(Ta)或Ti，W，Mo，Au，Pt，Al，Ni，Cu，Cr，Hf，HfAlN，銥鉭合金(Ir-Ta)，銦錫氧化物(ITO)，TaN，TiN，TiAlN，TiW或InAlO的合金。
  15. 一種形成半導體裝置的方法，包括： 在每一側上形成間隔物並與偽閘極接觸，其中所述偽閘極在基板上的鰭狀結構的通道區域上方，所述鰭狀結構包括通道區域，源極區域和汲極區域，所述間隔物與所述源極區域或所述汲極區域接觸； 沿著所述偽閘極的每一側上的所述間隔物的側壁形成疏水層的區段，其中，在去除所述偽閘極之後形成所述疏水層，所述疏水層的所述區段的頂表面與所述間隔物的頂表面共面，所述疏水層的所述區段覆蓋所述間隔物的所述側壁的第一部分； 在所述鰭狀結構的所述通道區域上方，在由所述偽閘極佔據的腔體中的間隔物之間形成具有彎曲表面的閘極介電區域，其中，所述閘極介電區域覆蓋所述間隔物的所述側壁的第二部分，並與所述疏水層的所述區段接觸，且所述閘極介電區域的中心位置高於所述閘極介電區域與所述疏水層的所述區段之間的接觸點； 沿著所述偽閘極的每一側上的所述間隔物的所述側壁去除所述疏水層的所述區段；及 形成金屬閘極，該金屬閘極共形地覆蓋並直接接觸所述間隔物的所述側壁，且共形地覆蓋並直接接觸所述閘極介電區域的所述彎曲表面。
  16. 根據請求項15所述的方法，其中所述沿著所述偽閘極的每一側上的所述間隔物的所述側壁形成所述疏水層的所述區段包括： 去除所述偽閘極以形成透過所述偽閘極佔據的所述腔體； 在所述間隔物的頂表面和所述側壁周圍形成所述疏水層，並共形地覆蓋所述腔體的底部； 沿著所述腔體的所述底部以及靠近所述腔體的所述底部的所述間隔物的所述側壁周圍去除所述疏水層的部分，以沿著所述偽閘極的每一側上的所述間隔物的所述側壁形成所述疏水層的所述區段。
  17. 根據請求項15所述的方法，進一步包括： 在所述鰭狀結構和所述閘極介電區域之間形成氧化層。
  18. 根據請求項15所述的方法，其中，所述閘極介電區域在所述鰭狀結構的側壁周圍以及在所述間隔物的側壁周圍，且所述金屬閘極共形地覆蓋並直接接觸所述間隔物的側壁，且直接接觸所述閘極介電區域。
  19. 根據請求項15所述的方法，其中形成所述金屬閘極包括透過從由TiN，ZrN，HfN，HfSiN，TaN，NbN，W，WN，Mo，MoN，Co，Ru，TaSiN組成的群組中選擇的材料的原子層沉積(ALD)形成所述金屬閘極。
  20. 根據請求項15所述的方法，其中，所述閘極介電區域包括HfO2 ，ZrO2 ，TiO2 ，Ta2 O5 ，Nb2 O5 ，稀土氧化物，MgO，鐵電氧化物，鈦酸鋇，鈣鈦礦鐵電體，鋯酸鉛或PZT。
  21. 根據請求項15所述的方法，進一步包括： 形成與所述金屬閘極接觸的閘極電極，與所述源極區域接觸的源極電極和與所述汲極區域接觸的汲極電極。
  22. 一種計算裝置，包括： 印刷電路板(PCB)； 記憶體裝置或耦接到所述PCB的處理器，其中所述記憶體裝置或所述處理器包括FinFET電晶體，且所述FinFET電晶體包括： 基板上的鰭狀結構，其中，所述鰭狀結構包括通道區域，源極區域和汲極區域， 閘極介電區域，在間隔物之間，所述鰭狀結構的側壁周圍以及所述鰭狀結構的所述通道區域的頂表面上方，所述間隔物的側壁周圍，以及所述間隔物的頂表面下方，其中，所述閘極介電區域具有彎曲表面，所述彎曲表面具有相對於所述鰭狀結構的頂表面更靠近間隔物的第一高度，相對於所述鰭狀結構的頂表面更靠近所述閘極介電區域的中心的第二高度，且所述第一高度小於所述第二高度； 間隔物，在所述鰭狀結構上方和所述閘極介電區域周圍；及 金屬閘極，共形地覆蓋並直接接觸所述間隔物的側壁，且直接接觸所述閘極介電區域的所述彎曲表面。
  23. 根據請求項22所述的計算裝置，其中所述金屬閘極包括從由TiN，ZrN，HfN，HfSiN，TaN，NbN，W，WN，Mo，MoN，Co，Ru，TaSiN組成的群組中選擇的材料。
  24. 根據請求項22所述的計算裝置，其中，所述閘極介電區域包括HfO2 ，ZrO2 ，TiO2 ，Ta2 O5 ，Nb2 O5 ，稀土氧化物，MgO，鐵電氧化物，鈦酸鋇，鈣鈦礦鐵電體，鋯酸鉛或PZT。
  25. 如請求項22所述的計算裝置，其中，所述計算裝置包括從由可穿戴裝置或行動計算裝置組成的群組中選擇的裝置，所述可穿戴裝置或所述行動計算裝置包括天線，觸控螢幕控制器，顯示器，電池，處理器，音訊編碼解碼器，視訊編解碼器，功率放大器，全球定位系統(GPS)裝置，指南針，蓋格計數器，加速度計，陀螺儀，揚聲器，以及與記憶體裝置耦接的相機中的一或多個。
TW109105662A 2019-03-29 2020-02-21 用於ｆｉｎｆｅｔ電晶體的閘極堆疊 TWI836013B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/369,517 US11695051B2 (en) 2019-03-29 2019-03-29 Gate stacks for FinFET transistors
US16/369,517 2019-03-29

Publications (2)

Publication Number Publication Date
TW202036918A true TW202036918A (zh) 2020-10-01
TWI836013B TWI836013B (zh) 2024-03-21

Family

ID=72604861

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109105662A TWI836013B (zh) 2019-03-29 2020-02-21 用於ｆｉｎｆｅｔ電晶體的閘極堆疊

Country Status (4)

Country Link
US (1) US11695051B2 (zh)
CN (1) CN111755516A (zh)
DE (1) DE102020105662A1 (zh)
TW (1) TWI836013B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825439B (zh) * 2021-03-10 2023-12-11 台灣積體電路製造股份有限公司 半導體元件的製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11777013B2 (en) * 2019-06-28 2023-10-03 Intel Corporation Channel formation for three dimensional transistors
US20230063076A1 (en) * 2021-08-24 2023-03-02 Seoul National University R&Db Foundation Content addressable memory device and operating method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7619276B2 (en) * 2007-07-30 2009-11-17 International Business Machines Corporation FinFET flash memory device with an extended floating back gate
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
JP5547152B2 (ja) * 2011-09-21 2014-07-09 株式会社東芝 半導体装置
US8723272B2 (en) * 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US20130320453A1 (en) * 2012-06-01 2013-12-05 Abhijit Jayant Pethe Area scaling on trigate transistors
US9166053B2 (en) * 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
TWI642184B (zh) * 2015-05-15 2018-11-21 聯華電子股份有限公司 非平面電晶體與其製作方法
US11476334B2 (en) * 2018-02-08 2022-10-18 Intel Corporation Silicide structure of an integrated transistor device and method of providing same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825439B (zh) * 2021-03-10 2023-12-11 台灣積體電路製造股份有限公司 半導體元件的製造方法
US11855153B2 (en) 2021-03-10 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
CN111755516A (zh) 2020-10-09
US11695051B2 (en) 2023-07-04
TWI836013B (zh) 2024-03-21
DE102020105662A1 (de) 2020-10-01
US20200312971A1 (en) 2020-10-01

Similar Documents

Publication Publication Date Title
US11664373B2 (en) Isolation walls for vertically stacked transistor structures
US11901400B2 (en) MFM capacitor and process for forming such
CN109729742B (zh) 用于3d堆叠器件的密度改善的倒置阶梯触点
US20220336634A1 (en) Source electrode and drain electrode protection for nanowire transistors
US11777013B2 (en) Channel formation for three dimensional transistors
TWI836013B (zh) 用於ｆｉｎｆｅｔ電晶體的閘極堆疊
CN110660870A (zh) 肖特基二极管结构以及与iii-v晶体管的集成
TWI725126B (zh) 在矽（１１１）上與矽ｐｍｏｓ共整合之氮化鎵ｎｍｏｓ
KR102351550B1 (ko) 측벽 라이너를 갖는 핀 구조를 형성하는 장치 및 방법
TW202101598A (zh) 具有介電隔離的堆疊三閘極電晶體及其形成程序
WO2019066912A1 (en) SELF-ALIGNED CONTACTS FOR THIN FILM TRANSISTORS
US11302808B2 (en) III-V transistors with resistive gate contacts
EP3712937A1 (en) Capacitance reduction for semiconductor devices based on wafer bonding
US11908911B2 (en) Thin film transistors with raised source and drain contacts and process for forming such
TW202115865A (zh) 用於薄膜電晶體之通道的形成
TWI715608B (zh) 透過用於應力增強及接觸的背側露出而能深度取向生長
US20200211911A1 (en) Spacer-patterned inverters based on thin-film transistors
US11574910B2 (en) Device with air-gaps to reduce coupling capacitance and process for forming such
US11107924B2 (en) Systems and methods to reduce FinFET gate capacitance
US11335796B2 (en) Source to channel junction for III-V metal-oxide-semiconductor field effect transistors (MOSFETs)
US20200006523A1 (en) Channel layer for iii-v metal-oxide-semiconductor field effect transistors (mosfets)
US11916118B2 (en) Stacked source-drain-gate connection and process for forming such
WO2019132942A1 (en) Integration of active and passive components with iii-v technology
WO2018125064A1 (en) Deeply scaled metal interconnects with high aspect ratio