TWI725126B - 在矽（１１１）上與矽ｐｍｏｓ共整合之氮化鎵ｎｍｏｓ - Google Patents

在矽（１１１）上與矽ｐｍｏｓ共整合之氮化鎵ｎｍｏｓ Download PDF

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TWI725126B
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山薩塔克 達斯古塔
瓦路里 拉歐
漢威 陳
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Abstract

本揭露涉及包括氮化鎵n型MOS和矽P型MOS的互補金屬氧化物半導體(CMOS)電晶體。電晶體包括矽(111)基板、形成在矽(111)基板中之溝槽中的氮化鎵電晶體，氮化鎵電晶體包括源極電極、閘極電極、和汲極電極；形成在氮化鎵電晶體上的多晶矽層，多晶矽層與矽(111)基板的頂側共面；設置在源極電極上的第一金屬通孔；第二金屬通孔，設置在閘極電極上並藉由多晶矽層與第一金屬通孔隔離；形成在第一金屬通孔上的第一溝槽接點；及形成在第二金屬通孔上的第二溝槽接點；第一溝槽接點由至少一替代金屬閘極(RMG)多晶矽島與第二溝槽接點隔離。

Description

在矽(111)上與矽PMOS共整合之氮化鎵NMOS
本揭露關於組合矽和氮化鎵(GaN)電壓調節器，更具體地說，關於將矽基p型金屬氧化物半導體(PMOS)和GaN基n型金屬氧化物半導體(NMOS))共整合用於電壓調節器和射頻功率放大器。
電壓調節器可將高電壓轉換為較小的電壓用於在電子裝置中使用，例如計算系統中使用的電子裝置。矽(Si)基電壓調節器會在較高的電壓下遭受增加的低效率。
100‧‧‧通訊裝置
101‧‧‧射頻前端
106‧‧‧無線電傳送器
108‧‧‧無線電接收器
110‧‧‧Wifi/藍牙
102‧‧‧開關
104‧‧‧開關
116‧‧‧天線
202‧‧‧矽111晶圓
204‧‧‧切口位置
206‧‧‧切口位置
300‧‧‧氮化鎵電晶體
302‧‧‧矽111基板
330‧‧‧溝槽
332‧‧‧溝槽表面
324‧‧‧側壁
326‧‧‧頂側
322‧‧‧多晶矽
308‧‧‧GaN層
304‧‧‧淺溝槽隔離層
305‧‧‧氧化物島
306‧‧‧溝槽
310‧‧‧偏振層
312‧‧‧導電通道
314‧‧‧閘極
316‧‧‧源極
318‧‧‧汲極
310a‧‧‧偏振層部分
312a‧‧‧導電通道
310b‧‧‧偏振層部分
312b‧‧‧導電通道
320‧‧‧氧化物層
328‧‧‧頂部
400‧‧‧透視圖
402‧‧‧矽111基板
404a‧‧‧STI氧化物島
404b‧‧‧STI氧化物島
406‧‧‧STI溝槽
410‧‧‧矽頂側
412‧‧‧方向
414‧‧‧側壁
5000‧‧‧形成
502‧‧‧矽111基板
506‧‧‧氧化物島
508‧‧‧STI溝槽
504‧‧‧基板溝槽
514‧‧‧結晶方向
510‧‧‧矽110側壁
512‧‧‧頂側
520‧‧‧氮化鎵層
5002‧‧‧形成
522‧‧‧偏振層
5004‧‧‧形成
524‧‧‧導電通道
5006‧‧‧形成
530a‧‧‧溝槽
530b‧‧‧溝槽
522a‧‧‧偏振部分
524‧‧‧偏振層
524a‧‧‧導電通道
5007‧‧‧形成
540‧‧‧閘極電極
542‧‧‧汲極電極
544‧‧‧源極電極
541‧‧‧電介質
5008‧‧‧形成
550‧‧‧氧化物
552‧‧‧矽層
600‧‧‧CMOS
602‧‧‧矽111基板
604‧‧‧GaN電晶體
624‧‧‧多晶矽
626‧‧‧氧化物
618‧‧‧金屬填充物
608‧‧‧源極
620‧‧‧金屬填充物
610‧‧‧閘極
622‧‧‧金屬填充物
612‧‧‧汲極
606‧‧‧GaN層
611‧‧‧高k電介質
630‧‧‧TCN
632‧‧‧多晶矽結構
634‧‧‧間隔物
636‧‧‧間隔
644‧‧‧多晶矽結構
642‧‧‧溝槽接點
640‧‧‧PMOS電晶體
614a‧‧‧偏振層
616a‧‧‧導電通道
614b‧‧‧偏振層
614b‧‧‧導電道道
662‧‧‧P+區域
664‧‧‧P+區域
668‧‧‧閘極電極
650‧‧‧高k電介質
670‧‧‧間隔物
668‧‧‧閘極金屬
648‧‧‧TCN
7001‧‧‧多晶矽
7002‧‧‧鰭片
7004‧‧‧氧化物
7006‧‧‧多晶矽
7008‧‧‧高k電介質
7006‧‧‧多晶矽層
7010‧‧‧多晶矽結構
7016‧‧‧溝槽
7012‧‧‧絕緣間隔物
7014‧‧‧氧化物
7018‧‧‧間隙
7021‧‧‧金屬
7016‧‧‧間隙
7030‧‧‧溝槽接點
8001‧‧‧矽111基板
8002‧‧‧鰭片
8004‧‧‧氧化物
8006‧‧‧多晶矽層
8008‧‧‧高k電介質
8010‧‧‧多晶矽島
8016‧‧‧溝槽
8012‧‧‧絕緣間隔物
8014‧‧‧氧化物
8018‧‧‧間隙
8020‧‧‧P+區域
8022‧‧‧溝槽接點
8054‧‧‧源極
8056‧‧‧汲極
8052‧‧‧閘極金屬
8058‧‧‧非導電間隔物
900‧‧‧中介層
902‧‧‧第一基板
904‧‧‧第二基板
906‧‧‧球柵陣列
908‧‧‧金屬互連
910‧‧‧通孔
912‧‧‧穿透矽通孔
914‧‧‧嵌入式裝置
1000‧‧‧計算裝置
1002‧‧‧積體電路晶粒
1008‧‧‧通訊邏輯單元
1004‧‧‧CPU
1006‧‧‧晶粒上記憶體
1010‧‧‧揮發性記憶體
1012‧‧‧非揮發性記憶體
1014‧‧‧圖形處理單元
1016‧‧‧數位信號處理器
1042‧‧‧密碼處理器
1020‧‧‧晶片組
1022‧‧‧天線
1024‧‧‧觸控螢幕顯示器
1026‧‧‧觸控螢幕控制器
1030‧‧‧電池
1028‧‧‧全球定位系統裝置
1032‧‧‧感測器
1034‧‧‧揚聲器
1036‧‧‧照相機
1038‧‧‧使用者輸入裝置
1040‧‧‧大容量儲存裝置
第1圖係根據本揭露之實施例之包括形成在矽111基板上之氮化鎵電晶體之通訊裝置的示意圖。
第2圖係根據本揭露之實施例之矽111晶圓和切口位置之立體圖示的示意圖。
第3圖係根據本揭露之實施例之形成在矽111 基板上之氮化鎵電晶體的示意圖。
第4圖係根據本揭露之實施例之顯示晶體結構方向之矽111基板之透視圖的示意圖。
第5A-5F圖係根據本揭露之實施例之在矽111基板上形成氮化鎵電晶體的示意圖。
第6A圖係在矽基板上的氮化鎵NMOS電晶體和形成在同一矽基板上的兩個矽PMOS電晶體之橫截面圖的示意圖。
第6B圖係顯示示範特徵尺寸之第6A圖之氮化鎵NMOS電晶體之截面圖的示意圖。
第6C圖係根據本揭露之實施例之與第6A圖之氮化鎵NMOS電晶體相鄰形成的矽電晶體之截面圖的示意圖。
第7A-7C圖係用於形成氮化鎵電晶體之溝槽接點和用於形成溝槽接點以形成矽PMOS電晶體的示意圖。
第8A-8D圖係用於在矽電晶體的矽111上形成溝槽接點之程序流程的示意圖。
第9圖係根據本揭露之實施例之實作本發明之一或多個實施例的中介層。
第10圖係根據本揭露之實施例之根據本發明之實施例構建的計算裝置。
【發明內容及實施方式】
這裡描述了可形成在矽(Si)111基板上的GaN NMOS電晶體(例如，用於電壓調節器或功率放大器)，其可適應形成在同一基板上之Si PMOS電晶體的形成、及其製作的方法。由於Si和GaN之間的結晶對稱不匹配，使用Si 110用於GaN NMOS基板可能會帶來挑戰。矽111基板可用於GaN NMOS而不是Si 110，因為Si 111和GaN是六邊形結構，導致兩個晶體結構之間的對稱性匹配。矽111基板可以是n型矽基板。
本揭露描述識別Si PMOS三閘極取向以獲得與200或300mm Si 111基板上之高效能GaN NMOS裝置的高效能PMOS整合。對於使用GaN電晶體的單晶高壓裝置，使用利用Si CMOS邏輯的控制器和驅動電路。Si 111基板用於GaN外延，因為在所有Si基板中，其提供GaN最低的晶格不匹配，並對於纖鋅礦GaN外延也提供相同的晶體晶格對稱性。在本揭露中描述在Si 111基板中識別用於高效能CMOS的Si PMOS取向並形成GaN NMOS裝置於所述Si 111基板中。
在下面的描述中，將使用本領域之技藝者通常使用的術語來描述說明性實作的各種態樣，以將其工作的實質傳達給本領域之技藝者。然而，對於本領域之技藝者將顯而易見的是，本發明可能僅用一些所述的態樣來實施。為了說明的目的，闡述了具體的數字、材料和配置以提供對說明性實作的透徹理解。然而，對於本領域技術人員顯而易見的是，可能在沒有具體細節的情況下實踐本發 明。在其他情況下，省略或簡化眾所周知的特徵，以免模糊說明性實作。
各種操作將以對於理解本發明最有幫助的方式被描述為多個離散操作，然而，描述的順序不應被解釋為暗示這些操作必然是順序相依。特別地，這些操作不需要按照呈現的順序執行。
如本文所使用之「在…上方」、「在…下方」、「在…之間」、「在…上」或「位在…上」之詞係指一個材料層或元件相對於其他層或元件的相對位置。例如，設置於另一層上方或下方的一個層可能與另一層直接接觸或可能具有一或更多中間層。再者，設置於兩個層之間的一個層可能與兩個層直接接觸或可能具有一或更多中間層。對照之下，在第二層「上」的第一層係與此第二層直接接觸。類似地，除非另有明確說明，否則設置在兩個特徵之間的一個特徵可能與相鄰特徵直接接觸或者可能具有一或多個中間層。
此外，考慮「位在…上」之詞包括例如透過外延生長、化學氣相沉積或其它半導體加工技術形成。「位在…上」之詞可包括電性、實體、或電性和實體連接。此外，「位在…上」之詞可包括兩材料之間的中間層，使得中間層用以促進材料層從另一材料或在另一材料上生長。例如，氮化鎵層可位於矽111基板(例如，n型矽111基板)上。可直接在Si 111基板上或從Si 111基板上的晶種層外延生長氮化鎵層。
可能在基板(如半導體基板)上形成或執行本發明的實作。在一實作中，半導體基板可能是使用塊矽或絕緣體上矽子結構形成的結晶基板。在其他實作中，可能使用替代材料(其可能或可能不與矽結合)，包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或III-V族或IV族材料的其它組合來形成半導體基板。儘管這裡描述從其可能形成基板之材料的一些實例，但可能基於其可能建立半導體裝置的基礎之任何材料落入本發明的精神和範圍內。
可能在基板上製造複數個電晶體，如金屬氧化物半導體場效應電晶體(MOSFET或簡單MOS電晶體)。在本發明之各種實作中，MOS電晶體可能是平面電晶體、非平面電晶體、或兩者的組合。非平面電晶體包括FinFET電晶體，如雙閘電晶體和三閘電晶體，和如奈米帶和奈米線電晶體的迴繞或全繞閘電晶體。雖然本文所描述的實作可能僅繪示平面電晶體，但應注意也可能使用非平面電晶體執行本發明。
每個MOS電晶體包括至少兩層(閘極電介層和閘極電極層)所形成的閘極堆疊。閘極電介層可能包括一層或堆疊層。一或多個層可能包括氧化矽、二氧化矽(SiO2)及/或高k電介材料。高k電介材料可能包括如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、和鋅的元素。可能在閘極電介層中使用的高k材料之實例包括但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭 鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、和鈮酸鉛鋅。在一些實施例中，可能在閘極電介層上進行退火程序以當使用高k材料時提高其品質。
閘極電極層係形成在閘極電介層上，且可能由至少一P型功函數金屬或N型功函數金屬組成，這取決於電晶體是PMOS或NMOS電晶體。在一些實作中，閘極電極層可能由兩個或多個金屬層的堆疊組成，其中一或多個金屬層是功函數金屬層且至少一金屬層是填充金屬層。可能包括其它金屬層用於其它目的，例如阻擋層。
針對PMOS電晶體，可能用於閘極電極的金屬包括但不限於釕、鈀、鉑、鈷、鎳、以及導電金屬氧化物，例如氧化釕。P型金屬層將能夠形成具有在約4.9eV與約5.2eV之間之功函數的PMOS閘極電極。針對NMOS電晶體，可能用於閘極電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、和這些金屬的碳化物，如碳化鉿、碳化鋯、碳化鈦、碳化鉭、和碳化鋁。N型金屬層將能夠形成具有在約3.9eV與約4.2eV之間之功函數的NMOS閘極電極。
在一些實作中，當視為電晶體沿源極-通道-汲極方向的橫截面時，閘極電極可能由「U」形結構組成，其包括大體上平行於基板之表面的底部和大致垂直於基板之上表面的兩個側壁部。在另一實作中，形成閘極電極的至少一金屬層可能簡單地是大致上平行於基板之上表面並 且不包括大致上垂直於基板之上表面之側壁部分的平面層。在本發明的進一步實作中，閘極電極可能由U形結構和平面的非U形結構組成。例如，閘極電極可能由形成於其上的一或多個平面非U形層的一或多個U形金屬層組成。
在本發明之一些實作中，可能在框住閘極堆疊之閘極堆疊的相對側上形成一對側壁間隔物。側壁間隔物可能由例如氮化矽、氧化矽、碳化矽、摻雜碳之氮化矽、和氮氧化矽之材料形成。用於形成側壁間隔物的程序在本領域中是眾所周知的，並且通常包括沉積和蝕刻程序步驟。在替代實作中，可能使用複數個間隔物對，例如，可能在閘極堆疊的相對側上形成兩對、三對、或四對側壁間隔物。
如本領域中熟知，源極和汲極區是在相鄰於每個MOS電晶體之閘極堆疊之基板內形成。通常使用注入/擴散程序或蝕刻/沉積程序來形成源極和汲極區。在前者程序中，如硼、鋁、銻、磷、或砷的摻雜劑可能離子注入至基板中以形成源極和汲極區。啟動摻雜劑並導致它們進一步擴散到基板的退火程序通常在離子注入程序之後。在後者程序中，基板可能首先被蝕刻以形成源極和汲極區之位置的凹部。接著可能執行外延沉積程序以將用以製造源極和汲極區的材料填充凹部。在一些實作中，源極和汲極區可能使用如矽鍺或碳化矽的矽合金製成。在一些實作中，外延沉積矽合金可能原位摻有如硼、砷、或磷的摻雜 劑。在進一步的實施例中，可能使用一或多個替代半導體材料，例如鍺或III-V族材料或合金來形成源極和汲極區。且在其它實施例中，可能使用金屬及/或金屬合金的一或多個層以形成源極和汲極區。
在MOS電晶體上沉積一或多個層間電介質(ILD)。可能使用已知用於積體電路結構中的其應用性之電介材料(如低k電介材料)來形成ILD層。可能使用之電介材料的實例包括但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、氮化矽、如全氟環丁烷或聚四氟乙烯的有機聚合物、氟矽酸鹽玻璃(FSG)、和如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃的有機矽酸酯。ILD層可能包括孔或空氣隙以進一步降低其電介常數。
第1圖係根據本揭露之實施例之包括形成在矽111基板上之氮化鎵電晶體之通訊裝置100的示意圖。通訊裝置100可包括各種計算裝置，諸如處理器和記憶體。如第1圖所示，通訊裝置100包括射頻前端101。射頻(RF)前端可包括無線電傳送器106、無線電接收器108、及/或wifi或藍牙(或其他短範圍無線電)110。在一些實施例中，RF前端101可包括配置以從一或多個天線116傳送和接收為無線格式之無線電信號的蜂巢式收發器。
RF前端101也可包括諸如開關102或開關104的開關。開關102或104可包括一或多個GaN NMOS電晶體以及其它類型的電晶體。GaN NMOS電晶體可容納 比Si基NMOS電晶體更高的電壓。
第2圖係根據本揭露之實施例之矽111晶圓202和切口位置204和206之立體圖示的示意圖。矽111晶圓202可以是300mm晶圓。立體投影顯示矽原子對於投影到二維表面上之不同晶體取向的相對位置。立體投影可用以顯示晶圓上的位置，其中晶圓應該被切口以識別用於半導體處理之晶圓的結晶學平面。投影顯示在中心(圓圈)的111投影和投影和圈起來的等效取向原子。
在第2圖中，在位於-211原子投影的點處，在第一切口位置204處形成第一切口。-211原子投影距離矽111晶圓202之圓周上的01-1和0-11個原子投影點為90度。在一些實施例中，可在切口位置206處形成切口，切口位置與2-1-1原子投影一致。2-1-1原子投影也與矽111晶圓202之圓周上的01-1和0-11原子投影點成90度。
第3圖係根據本揭露之實施例之形成在矽111基板302上之氮化鎵電晶體300的示意圖。矽(Si)111基板302包括蝕刻到基板302中的溝槽330(在第5A圖中更詳細地顯示)。溝槽330可包括溝槽表面332和側壁324。溝槽330具有側壁324，其具有110結晶取向。第3圖顯示「入頁面中」的11-2結晶取向。矽111基板302可包括可被認為是基板頂部的頂側326。如第3圖所示的基板結晶取向和GaN電晶體特徵相對於基板之結晶取向的取向有利於在頂側326和多晶矽322上形成矽PMOS裝置。 矽PMOS裝置和GaN NMOS可一起形成用於RF和PA應用的混合CMOS裝置。
GaN電晶體300包括從溝槽表面332生長的GaN層308。在一些實施例中，淺溝槽隔離(STI)層304。STI層304包括複數個氧化物島305。每個氧化物島305由溝槽306隔開。GaN層308外延地形成在溝槽306中(在一些實施例中，從晶種層以促進外延生長)。
偏振層310可形成在GaN層308上。偏振層310可包括鋁+氮化物合金，例如氮化鋁銦(AlxIn1-xN)或氮化鋁鎵(AlxGa1-xN)。偏振層310的一部分可包括可沉積在GaN層上的氮化鋁(AlN)之中間層，以幫助促進形成其餘的偏振層，並進一步支援所得通道中的移動性。導電通道312形成在偏振層310和GaN層308的介面處。導電通道312可以是在偏振層310和GaN層308之介面處形成的二維電子氣體(2DEG)。
可透過蝕刻穿過偏振層以暴露GaN層308(或中間AlN層)來形成閘極電極314。可在暴露的GaN層308上沉積金屬電極。類似地，金屬源極電極316和金屬汲極電極318可沉積在暴露的GaN層區域中。由於蝕刻偏振材料以暴露下面的GaN層308，源極316和閘極314之間的偏振層部分310a被隔離。所產生的導電通道312a將位於源極316和閘極314之間之GaN層308和偏振層310a的介面處。類似地，由於蝕刻偏振材料以暴露下面的GaN層308，汲極318和閘極314之間的偏振層部分 310b被隔離。所產生的導電通道312b將位於汲極318與閘極314之間之GaN層308和偏振層310b的介面處。藉由蝕刻程序(用以形成閘極、源極、和汲極)來分段偏振層310的程度，本揭露將每個段作為偏振層。
氧化物層320形成在偏振層310和源極316、閘極314、和汲極318上。多晶矽層322形成在氧化物320上。多晶矽322的頂部328與矽111基板302的頂部326共面。
第4圖係根據本揭露之實施例之顯示結晶取向方向之矽111基板402之透視圖400的示意圖。透視圖400顯示矽111基板的結晶取向以及STI氧化物島404a和404b的相對取向。STI氧化物島404a由具有在[11-2]方向上之長軸的矽111基板形成。STI溝槽406分隔每個STI氧化物島。如第3圖和第5A-5C圖所示，GaN NMOS電晶體可在STI溝槽406中生長。
矽111島將具有(110)側壁414並可形成在[11-2]方向412上。矽頂側410將反射111基板取向。
第5A-5F圖係根據本揭露之實施例之在矽111基板502上形成氮化鎵電晶體的示意圖。第5A圖顯示淺溝槽隔離(STI)氧化物島506的形成5000。可蝕刻矽111基板502以形成基板溝槽504。可圖案化和沉積STI氧化物島以形成在(11-2)結晶方向514上具有長軸的島。每個氧化物島506被STI溝槽508與其最近的相鄰分離。氧化物島506和STI溝槽508可被稱為STI層。
溝槽504的側壁是矽110側壁510。頂側512是(111)方向。
第5B圖顯示氮化鎵層520的形成5002。GaN層520可形成在基板溝槽中，更具體地，從STI氧化物島之間的STI溝槽形成。
第5C圖顯示偏振層522的形成5004。偏振層522的形成可包括作為晶種層之氮化鋁的初始沉積。可將一層氮化鋁銦(AlxIn1-xN)或氮化鋁鎵(AlxGa1-xN)沉積到晶種層上以形成偏振層522的其餘部分。若使用AlN的晶種層，還可以促進形成在偏振層522和GaN層520之間之介面處的導電通道524中之導電元件的移動性。
第5D-5E圖顯示閘極、源極、和汲極的形成5006。在第5D圖中，蝕刻偏振層以露出GaN層520。例如，GaN層可暴露作為溝槽530a和530b。溝槽530a-b將偏振部分522a與偏振層的其它部分分開。如下所述，源極/汲極可分別形成在溝槽530a/530b中。移除偏振層524的部分導致隔離的導電通道524a。
第5E圖顯示閘極、源極、和汲極電極的形成5007。可使用圖案化沉積來沉積閘極電極540。類似地，可使用圖案化沉積來沉積汲極電極542和源極電極544。電極金屬可包括鈦、鎢或其它金屬。電極的長軸在平行於Si 11-2方向514的方向上。
在一些實施例中，首先沉積源極和汲極材料。然後，可沉積鈍化層以保護源極和汲極材料，並促進 用於閘極電極之偏振層的圖案化蝕刻。閘極電介質(例如，高k電介質)541沉積到閘極溝槽中。閘極電極540可沉積在高k電介質541上。
第5F圖顯示在電極540、542、和544上、及在偏振層上之氧化物層550的形成5008。可使用用於形成氧化物層的已知技術來沉積氧化物。可在氧化物550上形成矽層552。矽層552可能由結晶矽、多晶矽、或使用已知技術形成之結晶和多晶矽的組合形成。矽552可進行平坦化處理以將矽平坦化，以與矽111基板502的頂側512共面。為了討論的目的，矽層552在本文中將被稱為多晶矽層552，但是應當理解在替代實施例中，矽層552可能是結晶矽層或包括結晶和多晶矽的層。
第6A圖係包括矽p型MOS(PMOS)電晶體和氮化鎵n型MOS(NMOS)電晶體之互補金屬氧化物半導體(CMOS)電晶體的示意圖。CMOS 600包括矽111基板602，其被顯示具有到頁面中的11-2取向和110側壁。GaN電晶體604類似於第3圖所示的GaN電晶體，包括多晶矽624和氧化物626。GaN電晶體604包括形成在形成於多晶矽624中之間隙中的金屬填充物618和氧化物626。金屬填充物618在源極608上，金屬填充物620形成在閘極610上，且金屬填充物622形成在汲極612上。閘極610可形成在GaN層606上的高k電介質611上。
金屬填充物可促進源極、閘極和汲極從基板602的頂部通過一或多個溝槽接點(TC)的接觸。對於GaN NMOS 604，TC用於接觸GaN NMOS，並可稱為TCN。示範TCN在第6A圖中顯示為TCN 630。TCN 630可包括鈦或鎢。與每個溝槽接點630相鄰的是多晶矽結構632。多晶矽結構632在多晶矽結構632的任一側上包括間隔物634，以隔離每個溝槽接點。另外，一或多個溝槽接點可以是間隔636。在一些實施例中，多晶矽結構632可包括替代金屬閘極(RMG)多晶矽。
也可在矽111頂側形成溝槽接點。多晶矽結構644可形成在兩個溝槽接點642之間。在一些實施例中，多晶矽結構644可以是RMG多晶矽。形成在矽111上的溝槽接點(TCP)642和多晶矽644可形成PMOS電晶體640。多晶矽644可用作用於PMOS 640之閘極的暫時佔位器。
PMOS 640可藉由形成源極/汲極和閘極電極而與GaN NMOS相鄰形成。源極和汲極可形成在基板602中。例如，可選擇性地摻雜基板602。在一些實施例中，基板602可通過源極/汲極材料(例如矽鍺)的外延沉積來蝕刻和填充。溝槽接點640可將形成在基板602中的源極/汲極連接到金屬化層。
多晶矽可在替代金屬閘極(RMG)流程期間被移除，並用新的高k閘極電介質和金屬閘極電極替代，其可具有多層，例如功函數層和填充層。
GaN NMOS 600還包括GaN層606上的偏振層614a。GaN層上的偏振層614a在源極電極608和閘極 電極610之間形成導電通道(例如，2DEG)616a。GaN層606上的偏振層614b在汲極電極612和閘極電極610之間形成導電道道614b。
第6B圖係顯示特徵尺寸之GaN NMOS的示意圖。第6B圖所示之CMOS的特徵可符合某些特徵尺寸。例如，用於源極和汲極的金屬通孔可以在140nm左右(例如，在130至150nm的範圍內)。用於閘極的金屬通孔可以在70nm左右(例如，在60至80nm的範圍內)。NMOS電晶體間距可以在420nm左右(例如，在400至440nm的範圍內)。閘極可以在80nm左右(例如，在70至90nm的範圍內)。汲極和閘極之間的通道長度可以在80nm左右(例如，在70至90nm的範圍內)；源極和閘極之間的通道長度可以在40nm左右(例如，在30至50nm的範圍內)。氧化物厚度可以在100nm左右(例如，在85至115nm的範圍內)。多晶矽可以在200nm左右(例如，在180至220nm的範圍內)。諸如多晶矽結構632或644的多晶矽結構可具有28nm左右的寬度(例如，在20至40nm的範圍內)。更一般地，可將各種結構尺寸形成為彼此的倍數，使得能夠在整個晶圓上保持間距長度、特徵深度等。
第6C圖係根據本揭露之實施例之與第6A圖之氮化鎵NMOS電晶體相鄰形成的矽電晶體之截面圖的示意圖。矽電晶體640包括可分別用作源極和汲極的P+區域662和P+區域664。可透過注入和退火處理或透過蝕刻 和外延沉積或透過其它已知技術形成P+區域。矽電晶體640還包括閘極電極668。閘極電極668位於高k電介質650上。間隔物670可形成在閘極金屬668的側壁上，以將閘極金屬668與源極/汲極TCN 648隔離。
第7A-7C圖係用於在用於氮化鎵電晶體之多晶矽上形成溝槽接點之程序流程的示意圖。同時在矽上形成溝槽接點，其形成矽PMOS電晶體。第7A-7C圖顯示形成程序的並排視圖。右側的視圖顯示左側視圖的側視圖，如虛線箭頭所示。第7A圖是用於形成多晶矽鰭片並在多晶矽鰭片上形成替代金屬閘極層的程序流程圖。多晶矽7001被蝕刻以形成鰭片7002(702)。可藉由半導體處理技術來蝕刻多晶矽。鰭片7002可形成為約200nm的高度。鰭片之間的間隙可用氧化物7004(704)填充。氧化物可形成為預定高度並被向下蝕刻，使得一定量的多晶矽鰭片暴露在氧化物7004上方。例如，氧化物7004可被蝕刻到大約150nm的高度(例如，在從125至175nm之範圍內)，使得多晶矽鰭片7002的一部分(例如，在35至65nm的範圍內)從氧化物7004暴露。
在鰭片7002及暴露的氧化物7004(706)上形成多晶矽層7006。在一些實施例中，多晶矽結構可以是替代金屬閘極多晶矽。在一些實施例中，高k電介質7008沉積在暴露的多晶矽鰭片7002和氧化物7004上，且多晶矽7006形成在高k電介質7008上。
第7B圖是用於在氮化鎵電晶體的多晶矽上形 成溝槽接點之程序流程的示意圖。多晶矽層7006可被圖案化以形成多晶矽結構7010並產生暴露下面多晶矽7002(708)的溝槽7016。多晶矽7006的圖案化還形成可用作矽PMOS之閘極電極的結構。在多晶矽島7006之間的暴露溝槽中形成絕緣間隔物7012，例如基於氧化物的間隔物。間隔物形成在溝槽7016中，並被蝕刻，使得多晶矽層7002被暴露，但是多晶矽島7010與溝槽7016隔離。溝槽7016和島7010被氧化物7014覆蓋。
可選擇性地蝕刻氧化物7014和下面的多晶矽7002和任何下面的氧化物以形成用於GaN電晶體源極、汲極和閘極電極7020(710)的間隙7018。
第7C圖是用於在氮化鎵電晶體的多晶矽上形成溝槽接點之程序流程的示意圖。金屬7021沉積在間隙7018(來自第7B圖)中以產生金屬通孔以接觸源極、汲極或閘極電極(712)。溝槽接點金屬沉積到間隙7016中以形成溝槽接點7030(714)。在一些實施例中，藉由在GaN電晶體的源極、汲極和閘極位置上選擇性地蝕刻氧化物，但在一些區域上留下氧化物來產生間隔。
第8A-8D圖係用於在矽電晶體的矽111上形成溝槽接點之程序流程的示意圖。與GaN電晶體上的多晶矽島同時在矽上形成溝槽接點。第8A-8C圖顯示形成程序的並排視圖。第8A圖是顯示在第3圖之GaN電晶體上之多晶矽島的處理和矽111基板8001的處理以形成PMOS裝置的示意性程序流程圖。頁面之右側的視圖顯示 頁面之左側圖像的側視圖，如虛線箭頭所示。可蝕刻多晶矽以形成鰭片7002。同樣地，可蝕刻矽111基板8001以形成鰭片8002(802)。在一些實施例中，可在矽111鰭片8002和多晶矽鰭片7002之間沉積氧化物8004(例如二氧化矽)作為鈍化層(804)。氧化物8004也可沉積在矽111鰭片之間。多晶矽層8006可沉積在鰭片8002和氧化物8004(806)上。在一些實施例中，在沉積多晶矽層8006之前，高k電介質8008可沉積在鰭片8002上。
轉到第8B圖，第8B圖是用於在用於形成PMOS裝置之源極及/或汲極區的矽111中形成多晶矽島和蝕刻間隔的示意性程序流程圖。多晶矽8006可被圖案化以形成多晶矽島8010並產生暴露下面多晶矽8002(808)的溝槽8016。在多晶矽島8006之間的暴露溝槽中形成絕緣間隔物8012，例如基於氧化物的間隔物。間隔物形成在溝槽8016中，並被蝕刻，使得多晶矽層8002被暴露且多晶矽島8010與溝槽8016電性隔離。溝槽8016和島8010被氧化物8014(808)覆蓋。
可選擇性地蝕刻氧化物8014和下面的多晶矽8002和任何下面的氧化物以形成間隙8018(810)。
第8C圖是用於形成PMOS源極/汲極區並形成溝槽接點的示意性程序流程圖。在移除聚合物和氧化物(810中的8018)之後，PMOS的源極/汲極可藉由用於Si源極/汲極(812)的注入和退火形成P+區域8020來形成。溝槽接點8022可形成在矽P+區域(814)上。PMOS的源極 /汲極形成在高k電介質8008上之多晶矽島的任一側上。
第8D圖是用於形成用於PMOS電晶體之閘極電極的示意性程序圖。在源極8054和汲極8056之間，閘極金屬8052沉積在暴露的電介質材料8008(816)上。閘極金屬8052可包括側壁。非導電間隔物8058可形成在閘極金屬8052的側壁上。
第9圖繪示包括本發明之一或多個實施例之中介層900。中介層900是用以將第一基板902橋接到第二基板904的中間基板。第一基板902可能是例如積體電路晶粒。第二基板904可能是例如記憶體模組、電腦主機板、或另一積體電路晶粒。一般來說，中介層900的目的是要擴展連接至更寬的間距或重新路由連接到不同的連接。例如，中介層900可能耦接積體電路晶粒至球柵陣列(BGA)906，其之後會耦接到第二基板904。在一些實施例中，第一和第二基板902/904附接到中介層900的相對側。在其他實施例中，第一和第二基板902/904附接到中介層900的同一側。而在進一步的實施例中，藉由中介層900相互連接三個或更多基板。
中介層900可能由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或如聚醯亞胺的聚合物材料形成。在進一步的實作中，中介層可能由交替剛性或柔性的材料形成，其可能包括上述用在半導體基板中的相同材料，如矽、鍺、及其它III-V和IV族材料。
中介層可能包括金屬互連908和通孔910，包 括但不限於穿透矽通孔(TSV)912。中介層900可能更包括嵌入式裝置914，包括被動和主動裝置兩者。這樣的裝置包括但不限於電容器、去耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器、和靜電放電(ESD)裝置。也可能在中介層900上形成更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、和MEMS裝置。
依照本發明之實施例，可能在中介層900之製造中使用本文所述之裝置或程序。
第10圖繪示依照本發明之一實施例的計算裝置1000。計算裝置1000可能包括一些元件。在一實施例中，這些元件附接至一或多個主機板。在替代實施例中，這些元件之一些或所有者被製作在單一系統晶片(SoC)晶粒上。在計算裝置1000中的元件包括但不限於積體電路晶粒1002和至少一通訊邏輯單元1008。在一些實作中，通訊邏輯單元1008被製造在積體電路晶粒1002內，而在其它實作中，通訊邏輯單元1008被製造在單獨的積體電路晶片中，其可能結合到與積體電路晶粒1002共享或電性耦接至積體電路晶粒1002的基板或主機板。積體電路晶粒1002可能包括CPU 1004以及晶粒上記憶體1006，經常被用作快取記憶體，其可由如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-MRAM)之技術提供。
計算裝置1000可能包括可能或可能不是實體 且電性耦接至主機板或在SoC晶粒內製造的其他元件。這些其他元件包括但不限於揮發性記憶體1010(例如，DRAM)、非揮發性記憶體1012(例如，ROM或快閃記憶體)、圖形處理單元1014(GPU)、數位信號處理器1016、密碼處理器1042(在硬體內執行密碼學演算法的專用處理器)、晶片組1020、天線1022、顯示器或觸控螢幕顯示器1024、觸控螢幕控制器1026、電池1030或其他電力來源、功率放大器(未顯示)、電壓調節器(未顯示)、全球定位系統(GPS)裝置1028、運動協處理器或感測器1032(其可能包括加速計、陀螺儀、和羅盤)、揚聲器1034、照相機1036、使用者輸入裝置1038(如鍵盤、滑鼠、手寫筆、和觸控板)、及大容量儲存裝置1040(如硬碟機、光碟(CD)、數位化多功能光碟(DVD)、等等)。
通訊邏輯單元1008啟動無線通訊來傳輸資料至計算裝置1000且從計算裝置1000傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒體之調變的電磁輻射來通訊資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能不包含任何線路。通訊邏輯單元1008可能實作一些無線標準或協定之任一者，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生 物、以及指定為3G、4G、5G以上的任何其他無線協定。計算裝置1000可能包括複數個通訊邏輯單元1008。例如，第一通訊邏輯單元1008可能專用於如Wi-Fi和藍芽之較短範圍的無線通訊，且第二通訊邏輯單元1008可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
計算裝置1000的處理器1004包括根據本發明之實施例形成的一或多個裝置，例如電晶體或金屬互連。「處理器」之詞可能係指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料以將此電子資料轉換成可能儲存在暫存器及/或記憶體中的其他電子資料。
通訊邏輯單元1008可能也包括根據本揭露之實施例形成的一或多個裝置，例如電晶體或金屬互連。通訊邏輯單元1008可包括通訊前端。
在各種實施例中，計算裝置1000可能是膝上型電腦、小筆電、筆記型電腦、纖薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、纖薄型行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位攝影機。在其他實作中，計算裝置1000可能是任何其他處理資料的電子裝置。
實例1是一種裝置，包含：矽111基板；氮化鎵電晶體，形成在矽111基板中之溝槽中，氮化鎵電晶 體包含源極電極、閘極電極、和汲極電極；多晶矽層，形成在氮化鎵電晶體上，多晶矽層與矽111基板的頂側共面；第一金屬通孔，設置在源極電極上；第二金屬通孔，設置在閘極電極上並藉由多晶矽層與第一金屬通孔隔離；第一溝槽接點，形成在第一金屬通孔上；及第二溝槽接點，形成在第二金屬通孔上；第一溝槽接點由至少一多晶矽島與第二溝槽接點隔離。
實例2可能包括實例1的主題，更包含矽電晶體，形成在靠近氮化鎵電晶體的矽111基板上。
實例3可能包括實例2的主題，其中矽電晶體包含p型金屬氧化物半導體(PMOS)電晶體。
實例4可能包括實例2或3的主題，其中矽電晶體可能也包括閘極電極，可能包括在矽基板上的電介質材料、在電介質材料上的閘極金屬、及閘極金屬之每個側壁上的電介質間隔物；及矽電晶體可能也包括在閘極電極之第一側上的源極電極；及與源極電極相對之在閘極電極之第二側上的汲極電極。
實例5可能包括實例4的主題，其中RMG多晶矽閘極可能也包括氧化物間隔物以將多晶矽與源極溝槽接點和汲極溝槽接點隔離。
實例6可能包括實例1的主題，其中氮化鎵電晶體可能也包括n型金屬氧化物半導體(NMOS)電晶體。
實例7可能包括實例1的主題，其中至少一 (RMG)多晶矽島可能也包括氧化物間隔物以將至少一RMG多晶矽島與第一溝槽接點隔離。
實例8可能包括實例1的主題，更包含一或多個氧化物島結構，位在第一金屬通孔與第二金屬通孔之間的多晶矽層上。
實例9是一種用於在矽111基板上形成互補金屬氧化物半導體(CMOS)裝置的方法，方法包括在矽111基板中形成基板溝槽；在基板溝槽中形成氮化鎵電晶體；在氮化鎵電晶體上形成第一氧化物層；在第一氧化物層上形成多晶矽層；及平坦化多晶矽層以與矽111基板共面；蝕刻多晶矽以形成多晶矽鰭片；在多晶矽鰭片上沉積高k電介質；在高k電介質上沉積多晶矽；選擇性地蝕刻多晶矽和高k電介質以形成多晶矽島並暴露多晶矽層；在多晶矽島的側壁上形成絕緣空間；在暴露的多晶矽上和多晶矽島上形成第二氧化物層；選擇性地蝕刻第二氧化物層和多晶矽層以暴露氮化鎵電晶體的源極電極或汲極電極或閘極電極；在暴露的源極電極或汲極電極或閘極電極上沉積金屬通孔；及在金屬通孔上形成溝槽接點。
實例10可能包括實例9的主題，其中形成氮化鎵電晶體可能也包括在基板溝槽中形成淺溝槽隔離氧化物，淺溝槽隔離氧化物包含各被隔離溝槽隔開的複數個氧化物島，每個氧化物島在平行於[11-2]方向的方向上包含長軸；在隔離溝槽中和氧化物島上形成氮化鎵層；在氮化鎵層上形成偏振層；在第一位置蝕刻偏振層以暴露氮化鎵 的第一部分；在氮化鎵的第一部分中形成源極電極；在第二位置蝕刻偏振層以暴露氮化鎵的第二部分；在氮化鎵的第二部分中形成汲極電極；在第三位置蝕刻偏振層以暴露氮化鎵的第三部分；及在氮化鎵的第三部分中形成閘極電極，閘極電極位於源極電極與汲極電極之間。
實例11可能包括實例的主題，且也包括蝕刻矽111基板以形成與多晶矽鰭片基本上共線的矽111鰭片。
實例12可能包括實例11的主題，且也包括在矽111鰭片上沉積高k電介質；在高k電介質上沉積多晶矽；選擇性地蝕刻多晶矽和高k電介質以形成多晶矽島並暴露矽111鰭片；在多晶矽島的側壁上形成絕緣空間；及在RMG多晶矽島之間形成溝槽接點。
實例13是一種計算裝置，其包括安裝在基板上的處理器；在處理器內的通訊邏輯單元；在處理器內的記憶體；在計算裝置內的圖形處理單元；在計算裝置內的天線；在計算裝置上的顯示器；在計算裝置內的電池；在處理器內的功率放大器；及在處理器內的電壓調節器。計算裝置可能包括CMOS電晶體，其包括矽111基板；氮化鎵電晶體，形成在矽111基板中之溝槽中，氮化鎵電晶體包含源極電極、閘極電極、和汲極電極；多晶矽層，形成在氮化鎵電晶體上，多晶矽層與矽111基板的頂側共面；第一金屬通孔，設置在源極電極上；第二金屬通孔，設置在閘極電極上並藉由多晶矽層與第一金屬通孔隔離；第一 溝槽接點，形成在第一金屬通孔上；及第二溝槽接點，形成在第二金屬通孔上；第一溝槽接點由至少一多晶矽島與第二溝槽接點隔離。
實例14可能包括實例13的主題，且可能也包括矽電晶體，形成在靠近氮化鎵電晶體的矽111基板上。
實例15可能包括實例14的主題，其中矽電晶體包含p型金屬氧化物半導體(PMOS)電晶體。
實例16可能包括實例14的主題，其中矽電晶體可能也包括源極溝槽接點，位於矽111基板上；多晶矽閘極，與矽111基板上的溝槽接點相鄰；及汲極溝槽接點，位於矽基板上，RMG多晶矽閘極位在源極溝槽接點與汲極溝槽接點之間。
實例17可能包括實例16的主題，其中RMG多晶矽閘極包含氧化物間隔物以將多晶矽與源極溝槽接點和汲極溝槽接點隔離。
實例18可能包括實例13的主題，其中氮化鎵電晶體包含n型金屬氧化物半導體(NMOS)電晶體。
實例19可能包括實例13的主題，其中至少一多晶矽島包含氧化物間隔物以將至少一多晶矽島與第一溝槽接點隔離。
實例20可能包括實例13的主題，且可能也包括一或多個氧化物島結構，位在第一金屬通孔與第二金屬通孔之間的多晶矽層上。
包括在摘要中所描述之本發明之實施例之示範實作的上述說明並不旨在窮舉或將本發明限制為所揭露的精確形式。儘管為了說明的目的而在本文說明用於本發明的具體實作或實例，但在本發明的範圍內之各種等同修改是可能的，如那些相關領域之技術人員將認知。
可能按照以上詳細說明對本發明進行這些修改。在下面的申請專利範圍中使用的術語不應被解釋為限制本發明為在說明書和申請專利範圍中所揭露的具體實作。相反，本發明的範圍完全是由下面的申請專利範圍確定，這是根據申請專利範圍解釋的既定原則來解釋。
300‧‧‧氮化鎵電晶體
302‧‧‧矽111基板
330‧‧‧溝槽
324‧‧‧側壁
326‧‧‧頂側
322‧‧‧多晶矽
332‧‧‧溝槽表面
304‧‧‧淺溝槽隔離層
305‧‧‧氧化物島
306‧‧‧溝槽
310‧‧‧偏振層
312‧‧‧導電通道
316‧‧‧源極
318‧‧‧汲極
310a‧‧‧偏振層部分
312a‧‧‧導電通道
310b‧‧‧偏振層部分
312b‧‧‧導電通道
320‧‧‧氧化物層
328‧‧‧頂部

Claims (20)

  1. 一種包括氮化鎵電晶體之裝置，包含：矽111基板；氮化鎵電晶體，形成在該矽111基板中之溝槽中，該氮化鎵電晶體包含源極電極、閘極電極、和汲極電極；多晶矽層，形成在該氮化鎵電晶體上，該多晶矽層與該矽111基板的頂側共面；第一金屬通孔，設置在該源極電極上；第二金屬通孔，設置在該閘極電極上並藉由該多晶矽層與該第一金屬通孔隔離；第一溝槽接點，形成在該第一金屬通孔上；及第二溝槽接點，形成在該第二金屬通孔上；該第一溝槽接點由至少一替代金屬閘極(RMG)多晶矽島與該第二溝槽接點隔離。
  2. 如申請專利範圍第1項所述之裝置，更包含一矽電晶體，形成在靠近該氮化鎵電晶體的該矽111基板上。
  3. 如申請專利範圍第2項所述之裝置，其中該矽電晶體包含一p型金屬氧化物半導體(PMOS)電晶體。
  4. 如申請專利範圍第2項所述之裝置，其中該矽電晶體包含：源極溝槽接點，位於該矽111基板上；替代金屬閘極(RMG)多晶矽閘極，與該矽111基板上的該源極溝槽接點相鄰；及汲極溝槽接點，位於該矽基板上，該替代金屬閘極 (RMG)多晶矽閘極位在該源極溝槽接點與該汲極溝槽接點之間。
  5. 如申請專利範圍第4項所述之裝置，其中該替代金屬閘極(RMG)多晶矽閘極包含一氧化物間隔物以將該替代金屬閘極(RMG)多晶矽與該源極溝槽接點和該汲極溝槽接點隔離。
  6. 如申請專利範圍第1項所述之裝置，其中該氮化鎵電晶體包含一n型金屬氧化物半導體(NMOS)電晶體。
  7. 如申請專利範圍第1項所述之裝置，其中該至少一替代金屬閘極(RMG)多晶矽島包含一氧化物間隔物以將該至少一替代金屬閘極(RMG)多晶矽島與該第一溝槽接點隔離。
  8. 如申請專利範圍第1項所述之裝置，更包含一或多個氧化物島結構，位在該第一金屬通孔與該第二金屬通孔之間的該多晶矽層上。
  9. 一種用於在矽111基板上形成互補金屬氧化物半導體(CMOS)裝置的方法，該方法包含：在該矽111基板中形成一基板溝槽；在該基板溝槽中形成一氮化鎵電晶體；在該氮化鎵電晶體上形成一第一氧化物層；在該第一氧化物層上形成一多晶矽層；及平坦化該多晶矽層以與該矽111基板共面；蝕刻該多晶矽以形成一多晶矽鰭片；在該多晶矽鰭片上沉積一高k電介質； 在該高k電介質上沉積一替代金屬閘極(RMG)多晶矽；選擇性地蝕刻該替代金屬閘極(RMG)多晶矽和該高k電介質以形成RMG多晶矽島並暴露該多晶矽層；在該些RMG多晶矽島的側壁上形成一絕緣空間；在暴露的該多晶矽上和該些RMG多晶矽島上形成一第二氧化物層；選擇性地蝕刻該第二氧化物層和該多晶矽層以暴露該氮化鎵電晶體的一源極電極或汲極電極或閘極電極；在暴露的該源極電極或汲極電極或閘極電極上沉積一金屬通孔；及在該金屬通孔上形成一溝槽接點。
  10. 如申請專利範圍第9項所述之方法，其中形成該氮化鎵電晶體包含：在該基板溝槽中形成一淺溝槽隔離氧化物，該淺溝槽隔離氧化物包含各被一隔離溝槽隔開的複數個氧化物島，每個氧化物島在平行於[11-2]方向的方向上包含一長軸；在該些隔離溝槽中和該些氧化物島上形成一氮化鎵層；在該氮化鎵層上形成一偏振層；在一第一位置蝕刻該偏振層以暴露該氮化鎵層的一第一部分；在該氮化鎵層的該第一部分中形成一源極電極；在一第二位置蝕刻該偏振層以暴露該氮化鎵層的一第 二部分；在該氮化鎵層的該第二部分中形成一汲極電極；在一第三位置蝕刻該偏振層以暴露該氮化鎵層的一第三部分；及在該氮化鎵層的該第三部分中形成一閘極電極，該閘極電極位於該源極電極與該汲極電極之間。
  11. 如申請專利範圍第9項所述之方法，更包含蝕刻該矽111基板以形成與該多晶矽鰭片基本上共線的矽111鰭片。
  12. 如申請專利範圍第11項所述之方法，更包含：在該矽111鰭片上沉積一高k電介質；在該高k電介質上沉積一替代金屬閘極(RMG)多晶矽；選擇性地蝕刻該替代金屬閘極(RMG)多晶矽和該高k電介質以形成RMG多晶矽島並暴露該矽111鰭片；在該些RMG多晶矽島的側壁上形成一絕緣空間；及在該些RMG多晶矽島之間形成一溝槽接點。
  13. 一種計算裝置，包含：處理器，安裝在基板上；通訊邏輯單元，在該處理器內；記憶體，在該處理器內；圖形處理單元，在該計算裝置內；天線，在該計算裝置內；顯示器，在該計算裝置上； 電池，在該計算裝置內；功率放大器，在該處理器內；及電壓調節器，在該處理器內；其中該計算裝置包含一電晶體，包含：矽111基板；氮化鎵電晶體，形成在該矽111基板中之一溝槽中，該氮化鎵電晶體包含源極電極、閘極電極、和汲極電極；多晶矽層，形成在該氮化鎵電晶體上，該多晶矽層與該矽111基板的頂側共面；第一金屬通孔，設置在該源極電極上；第二金屬通孔，設置在該閘極電極上並藉由該多晶矽層與該第一金屬通孔隔離；第一溝槽接點，形成在該第一金屬通孔上；及第二溝槽接點，形成在該第二金屬通孔上；該第一溝槽接點由至少一替代金屬閘極(RMG)多晶矽島與該第二溝槽接點隔離。
  14. 如申請專利範圍第13項所述之計算裝置，更包含一矽電晶體，形成在靠近該氮化鎵電晶體的該矽111基板上。
  15. 如申請專利範圍第14項所述之計算裝置，其中該矽電晶體包含一p型金屬氧化物半導體(PMOS)電晶體。
  16. 如申請專利範圍第14項所述之計算裝置，其中該矽電晶體包含：源極溝槽接點，位於該矽111基板上； 替代金屬閘極(RMG)多晶矽閘極，與該矽111基板上的該溝槽接點相鄰；及汲極溝槽接點，位於該矽基板上，該替代金屬閘極(RMG)多晶矽閘極位在該源極溝槽接點與該汲極溝槽接點之間。
  17. 如申請專利範圍第16項所述之計算裝置，其中該替代金屬閘極(RMG)多晶矽閘極包含一氧化物間隔物以將該替代金屬閘極(RMG)多晶矽與該源極溝槽接點和該汲極溝槽接點隔離。
  18. 如申請專利範圍第13項所述之計算裝置，其中該氮化鎵電晶體包含一n型金屬氧化物半導體(NMOS)電晶體。
  19. 如申請專利範圍第13項所述之計算裝置，其中該至少一(RMG)多晶矽島包含一氧化物間隔物以將該至少一RMG多晶矽島與該第一溝槽接點隔離。
  20. 如申請專利範圍第13項所述之計算裝置，更包含一或多個氧化物島結構，位在該第一金屬通孔與該第二金屬通孔之間的該多晶矽層上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707136B2 (en) 2016-04-01 2020-07-07 Intel Corporation Gallium nitride NMOS on Si (111) co-integrated with a silicon PMOS
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EP3624179A1 (en) * 2018-09-13 2020-03-18 IMEC vzw Integration of a iii-v device on a si substrate
EP3809457A1 (en) 2019-10-16 2021-04-21 IMEC vzw Co-integration of iii-v devices with group iv devices
TWI783338B (zh) * 2020-12-30 2022-11-11 淡江大學 互補金氧半微機電感測器晶片的製造方法及其裝置
US20230062922A1 (en) * 2021-08-26 2023-03-02 Intel Corporation Gallium nitride (gan) selective epitaxial windows for integrated circuit technology
US12107119B2 (en) 2021-09-20 2024-10-01 International Business Machines Corporation Semiconductor structure with different crystalline orientations
CN114499422A (zh) * 2022-01-17 2022-05-13 天津大学 一种基于柔性衬底的两级低噪声放大器及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120305992A1 (en) * 2011-06-06 2012-12-06 Fabio Alessio Marino Hybrid monolithic integration
US20140367695A1 (en) * 2013-06-18 2014-12-18 Stephen P. Barlow Trench high electron mobility transistor device
TW201513303A (zh) * 2013-06-10 2015-04-01 Raytheon Co 具有ｉｉｉ－ｖ族隔離區域的半導體結構
TW201535516A (zh) * 2014-01-23 2015-09-16 Intel Corp 在矽溝槽中的三族氮化物裝置
TW201539072A (zh) * 2014-01-14 2015-10-16 Massachusetts Inst Technology 用於形成積體電路之方法及相關積體電路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235567B1 (en) * 1999-08-31 2001-05-22 International Business Machines Corporation Silicon-germanium bicmos on soi
WO2008036256A1 (en) * 2006-09-18 2008-03-27 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
US8110874B2 (en) 2008-03-15 2012-02-07 Kabushiki Kaisha Toshiba Hybrid substrates and method of manufacture
KR20130054010A (ko) 2011-11-16 2013-05-24 삼성전자주식회사 Ｉｉｉ-ｖ족 물질을 이용한 반도체 소자 및 그 제조방법
WO2016085890A1 (en) * 2014-11-24 2016-06-02 Innosys, Inc. Gallium nitride growth on silicon
CN107924938B (zh) * 2015-06-16 2019-08-09 泰戈尔技术股份有限公司 高性能射频开关
US10600787B2 (en) 2016-03-28 2020-03-24 Intel Corporation Silicon PMOS with gallium nitride NMOS for voltage regulation
WO2017171700A1 (en) * 2016-03-28 2017-10-05 Intel Corporation Gallium nitride voltage regulator
US10707136B2 (en) 2016-04-01 2020-07-07 Intel Corporation Gallium nitride NMOS on Si (111) co-integrated with a silicon PMOS

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120305992A1 (en) * 2011-06-06 2012-12-06 Fabio Alessio Marino Hybrid monolithic integration
TW201513303A (zh) * 2013-06-10 2015-04-01 Raytheon Co 具有ｉｉｉ－ｖ族隔離區域的半導體結構
US20140367695A1 (en) * 2013-06-18 2014-12-18 Stephen P. Barlow Trench high electron mobility transistor device
TW201539072A (zh) * 2014-01-14 2015-10-16 Massachusetts Inst Technology 用於形成積體電路之方法及相關積體電路
TW201535516A (zh) * 2014-01-23 2015-09-16 Intel Corp 在矽溝槽中的三族氮化物裝置

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