DE112011105979T5 - Halbleiterbauelement mit isolierten Gehäuseteilen - Google Patents

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Abstract

Halbleiterbauelement mit isolierten Gehäuseteilen werden beschrieben. Zum Beispiel umfasst bei einer Ausführungsform eine Halbleiterstruktur ein Halbleitergehäuse, das über einem Halbleitersubstrat angeordnet ist. Das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Ein Isolierständer ist zwischen dem Halbleitergehäuse und dem Halbleitersubtrat angeordnet. Ein Gateelektrodenstapel umschließt zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses.

Description

  • TECHNISCHES GEBIET
  • Die Ausführungsformen der Erfindung liegen im Bereich der Halbleiterbauelemente und insbesondere der Halbleiterbauelemente mit isolierten Gehäuseteilen
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter einer stetig wachsenden Halbleiterindustrie.
  • Das Skalieren auf immer kleinere Merkmale ermöglicht eine erhöhte Dichte von funktionalen Einheiten auf der begrenzten Fläche von Halbleiterchips.
  • Beispielsweise ermöglicht das Verringern der Transistorgröße die Einbindung einer erhöhten Anzahl von Speichergeräten auf einem Chip, was zur Fertigung von Produkten mit erhöhter Kapazität führt. Das Streben nach immer mehr Kapazität wirft jedoch Probleme auf. Die Notwendigkeit, die Leistung jedes Bauelementes zu optimieren, wird in zunehmendem Maße signifikant.
  • Bei der Herstellung von integrierten Schaltungen sind immer mehr Mehrgate-Transistoren wie Tri-Gate-Transistoren vorzufinden, während die Bauelementeabmessungen immer kleiner werden. Bei konventionellen Verfahren werden Tri-Gate-Transistoren generell entweder auf Bulk-Siliziumsubstraten oder auf Silizium-auf-Isolator-Substraten gefertigt. In einigen Fällen werden Bulk-Siliziumsubstrate aufgrund ihrer geringeren Kosten bevorzugt und weil sie einen weniger komplexen Tri-Gate-Fertigungsprozess ermöglichen. In anderen Fällen werden Silizium-auf-Isolator-Substrate aufgrund der verbesserten Kurzkanal-Verhalten der Tri-Gate-Transistoren bevorzugt.
  • Bei Bulk-Siliziumsubstraten stößt der Fertigungsprozess für Tri-Gate-Transistoren häufig auf Probleme bei der Ausrichtung der Unterseite der Metall-Gate-Elektrode mit den Source- und Drain-Erweiterungsendstücken an der Unterseite des Transistorkörpers (d. h., der „Finne”). Wenn der Tri-Gate-Transistor auf einem Bulk-Substrat gebildet wird, ist eine korrekte Ausrichtung für die optimale Gate-Steuerung und um Kurzkanaleffekte zu reduzieren erforderlich. Wenn die Source- und Drain-Erweiterungsendstücke beispielsweise tiefer sind als die Metall-Gate-Elektrode, kann ein Durchgriff auftreten. Wenn die Metall-Gate-Elektrode tiefer ist als die Source- und Drain-Erweiterungsendstücke, kann das Resultat eine ungewünschte Gate-Streukapazität sein. Dementsprechend gibt es einen Bedarf für die Herstellungsverfahren von Tri-Gate-Transistoren, die die durch die Bulk-Substrate gelieferte Leichtigkeit der Herstellung mit den durch Silizium-auf-Isolatoren-Substraten verbesserten Kurzkanaleffekten verbinden.
  • ZUSAMMENFASSUNG
  • Die Ausführungsformen der vorliegenden Erfindung umfassen Halbleiterbauelemente mit isolierten Gehäuseteilen.
  • Bei einer Ausführungsform umfasst eine Halbleiterstruktur ein Halbleitergehäuse, das über einem Halbleitersubstrat angeordnet ist. Das Halbleitergehäuse verfügt über eine erste Breite und umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Ein Isolierständer ist zwischen dem Halbleitergehäuse und dem Halbleitersubtrat angeordnet. Der Isolierständer verfügt über eine zweite Breite, die parallel mit der ersten Breite verläuft und geringer als diese ist. Ein Gateelektrodenstapel umschließt zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses.
  • Bei einer anderen Ausführungsform umfasst eine Halbleiterstruktur ein Halbleitergehäuse, das über einem Halbleitersubstrat angeordnet ist. Das Halbleitergehäuse besteht aus einem ersten Halbleitermaterial und umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Ein Isolierständer ist zwischen dem Halbleitergehäuse und dem Halbleitersubtrat angeordnet. Der Isolierständer besteht aus einem Oxid eines zweiten Halbleitermaterials, das vom ersten Halbleitermaterial verschieden ist. Ein Gateelektrodenstapel umschließt zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses.
  • Bei einer anderen Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleiterelements das Formen eines Halbleitergehäuses über einem Halbleitersubstrat. Das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Ein Isolierständer wird zwischen dem Halbleitergehäuse und dem Halbleitersubtrat geformt. Entweder verfügt das Halbleitergehäuse über eine erste Breite und der Isolierständer wird aus einer zweiten Breite geformt, die parallel zur ersten Breite verläuft und geringer als diese ist, oder das Halbleitergehäuse besteht aus einem ersten Halbleitermaterial und der Isolierständer aus einem Oxid eines zweiten Halbleitermaterials, das vom ersten Halbleitermaterial verschieden ist, oder beides trifft zu. Ein Gateelektrodenstapel wird geformt und umschließt zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses.
  • Bei einer anderen Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleiterelements das Formen eines Halbleitergehäuses auf einem Halbleitersubstrat. Das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Das Verfahren umfasst außerdem das Implantieren von Sauerstoffatomen in das Halbleitersubstrat auf beiden Seiten von zumindest einem Teil des Halbleitergehäuses. Das Halbleitersubstrat wird dann gehärtet, um durch Oxidierung des implantierten Sauerstoffatoms einen Isolierständer zwischen dem Teil des Halbleitergehäuses und dem Halbleitersubstrat zu formen. Ein Gateelektrodenstapel wird geformt, um zumindest einen Teil des Kanal-Gebiets des Halbleitergehäuses teilweise zu umschließen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A zeigt eine Draufsicht der Halbleiterbauelemente 100, 200 oder 300 gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 1B zeigt einen Querschnitt der Kanal-Ansicht des Halbleiterelements 100 von 1A entlang der Achse a-a' gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 1C zeigt einen Querschnitt der Source/Drain-Ansicht des Halbleiterbauelements 100 von 1A entlang der Achse b-b' gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 2A zeigt einen Querschnitt der Kanal-Ansicht des Halbleiterelements 200 von 1A entlang der Achse a-a' gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 2B zeigt einen Querschnitt der Source/Drain-Ansicht des Halbleiterbauelements 200 von 1A entlang der Achse b-b' gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3A zeigt einen Querschnitt der Kanal-Ansicht des Halbleiterelements 300 von 1A entlang der Achse a-a' gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3B zeigt einen Querschnitt der Source/Drain-Ansicht des Halbleiterbauelements 300 von 1A entlang der Achse b-b' gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die 4A–4D und 4D' zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem ersten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 5A–5D zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem zweiten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 6A–6D zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem dritten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 7A–7C zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem vierten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 8A–8C zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem fünften Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 9A–9D zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem sechsten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 10A–10D zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem siebten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 11A–11C zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem achten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 12A–12D zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem neunten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 13A–13E zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem zehnten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 14A–14H zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem elften Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Die 15A–15D zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem zwölften Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • 16 zeigt ein Computergerät gemäß einer Implementierung der Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Halbleiterbauelemente mit isolierten Gehäuseteilen werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details, wie spezifische Integration und Materialsysteme dargelegt, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Erfindung bereitzustellen. Für einen Fachmann ist es offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details ausgeübt werden können. In anderen Fällen werden wohlbekannte Merkmale, wie Layouts des integrierten Schaltungsdesigns nicht im Detail beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötigerweise zu verkomplizieren. Des Weiteren ist es selbstverständlich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Repräsentationen und nicht zwangsläufig maßstäblich gezeichnet sind.
  • Verfahren zum Isolieren der Kanal- oder Source- und Drain-Gebiete oder beidem eines Halbleiterbauelements von einem tiefer liegendem Halbleitersubstrats werden zusammen mit den daraus resultierenden Strukturen beschrieben. Bei einer Ausführungsform werden ein oder mehrere Isolierständer zwischen einem Halbleitergehäuse und einem Halbleitersubstrat geformt. Der Isolierständer kann von anderen angrenzenden Isoliermaterialien unterschieden werden, auch wenn er aus demselben Material besteht. Die in diesem Dokument beschriebenen Ansätze können als Unter-Finne-Oxidation(UFO)-Verfahren bezeichnet werden. Diese Verfahren können verwendet werden, um Verluste in einem resultierenden Halbleiterbauelement zu unterdrücken oder vollständig zu blockieren.
  • Bei einer Ausführungsform umfasst das Herstellungsverfahren des Transistors das Formen einer Oxidschicht, die das Subfin-Gebiet von FIN oder Draht, wie bspw. Nanodraht, elektrisch isoliert. Ein oder mehrere Ausführungsformen der vorliegenden Erfindung ermöglichen die Implementierung von Silizium-auf-Isolator(SOI)-artigen Finnen oder Bändern, die bei den Bulk-Substraten wie Bulk-Siliziumsubstrat beginnen. Bei einer dieser Ausführungsform wird dies durch die Bildung einer Oxidschicht unter dem SubFIN-Kanal erreicht. Ein oder mehrere Ausführungsformen der vorliegenden Erfindung ermöglichen die unabhängige Herstellung von Kanal-Dopierung aus Substrat-Dopierung, da die ursprüngliche Herstellung von einem Bulk-Substrat erfolgte. Bei einer anderen Ausführungsform erfolgt die Herstellung eventuell nur für die Bulk-Sperrschichtverlustunterdrückung, wenn die Oxidisolierung (UFO) auch oder nur unter den Source- und Drain-Gebieten durchgeführt wurde.
  • Bei der konventionellen Herstellung der Trigate- oder FIN-FET-Transistoren aus Bulk-Siliziumsubstraten kann ein Sub-Fin-Verlust des resultierenden Bauelements auftreten. Dieser Verlust kann Schwierigkeiten beim Ausrichten und Steuern von Ioff (Aus-Zustand von Source- und Drain-Verlust) verursachen. Der Verlust kann durch die Einführung einer Isolierschicht an der Unterseite von FIN in einem Bereich mit schlechter oder keiner Gate-Steuerung effektiv unterdrückt werden. Bei einer Ausführungsform kann die Einführung eines Isoliermaterials ebenfalls eine einfache Ausrichtung einer Reduzierung der Kanal-Dopierung ermöglicht werden, um ein leicht dopiertes oder vollständig undopiertes Kanal-Bauelement zu erzielen.
  • Verborgenes Oxid im Sub-Fin-Gebiet kann außerdem die im Widerspruch stehenden Einschränkungen entspannen und gleichzeitig eine leicht dopierte Finne mit hoher Mobilität, hervorragender Elektrostatik des Bauelements und Beseitigung des Sperrschichtverlusts ermöglichen. Des Weiteren kann das Vorhandensein von einem Oxid unter den Source- und Drain-Gebieten einen Sperrschichtverlust deutlich reduzieren.
  • Ein oder mehrere Ausführungsformen der vorliegenden Erfindung bieten eine „kostengünstige” Lösung zur Verbesserung der Transistorleistung und Reduzierung des Stromverbrauchs im Standby, z. B. für System-on-Chip(SOC)-Bauelemente mit geringem Stromverbrauch, die durch Sperrschichtverlust im Standby eingeschränkt sind. Auch wenn diese Vorteile durch ein sehr starkes Dopieren des Sub-FIN-Gebiets erreicht werden können, so ist diese Dopierung ohne eine Beeinträchtigung auf die Kanal-Dopierung und somit eine Auswirkung auf die Mobilität schwer durchzuführen. Alternativ kann ein vorgefertigtes SOI-Substrat verwendet werden, aber dies erfordert höhere Herstellungskosten. Dementsprechend umfasst eine oder mehrere Ausführungsformen die Herstellung von bspw. Fin-FETS oder Trigate-Bauelementen, die auf FINS mit einer verborgenen Oxidschicht basieren. Bei einer solchen Ausführungsform isoliert die verborgene Oxidschicht den aktiven Fin-Kanal vom Trägermaterial. Diese Ansätze können kostengünstige Lösungen sein, da sie beim Bulk-Substrat beginnen und die Isolierung der aktiven Finne vom Substrat kann durch die Verwendung einer örtlichen Oxidation im Sub-Fin-Gebiet durchgeführt werden.
  • Bei einem Aspekt wird ein Isolierständer zwischen dem Halbleitergehäuse und dem Halbleitersubtrat geformt. 1A zeigt eine Draufsicht eines Halbleiterbauelements 100 gemäß einer Ausführungsform der vorliegenden Erfindung. 1B zeigt einen Querschnitt der Kanalansicht des Halbleiterbauelements 100 von 1A entlang der Achse a-a'. 1C zeigt einen Querschnitt der Source/Drain-Ansicht des Halbleiterbauelements 100 von 1A entlang der Achse b-b'.
  • In Bezug auf die 1A umfasst ein Halbleiterbauelement 100 ein über einem Halbleitersubstrat angeordnetes Halbleitergehäuse (in den 1B und 1C als 110 dargestellt). Das Halbleitergehäuse 102 umfasst ein Kanal-Gebiet 104 und ein Paar aus Source- und Drain-Gebieten 106 auf beiden Seiten des Kanal-Gebiets 104.
  • Das Halbleiterbauelement 100 umfasst außerdem einen Gateelektrodenstapel 108, der zumindest teilweise einen Teil des Kanal-Gebiets 104 des Halbleitergehäuses 102 umschließt.
  • Das Halbleiterbauelement 100 (und jedes andere in diesem Dokument beschriebene Bauelement) kann ein Transistor oder ähnliches Bauelement sein. Zum Beispiel ist in einer Ausführungsform das Halbleiterbauelement ein Metalloxidhalbleiter(MOS)-Transistor für Logik oder Speicher, oder ein Bipolartransistor. Außerdem weist in einer Ausführungsform das Halbleiterbauelement 100 eine dreidimensionale Architektur auf, wie z. B. ein Tri-Gate-Gerät, ein Gerät mit zwei unabhängig ansteuerbaren Gates oder ein FinFET.
  • Das Halbleitergehäuse 102 kann aus einem Material bestehen, das geeignet ist, einen Stromfluss während des Betriebs eines Halbleiterbauelements daraus zu ermöglichen. Bei einer Ausführungsform besteht der Halbleiterkörper 102 aus einem einziges Kristall bestehendem Material, das unter anderen Silizium, Germanium, Silizium-Germanium oder ein III-V-Verbindungshalbleitermaterial umfassen kann. Das Kanal-Gebiet 104 ist in einer Ausführungsform ein nicht dopierter oder leicht dopierter Bereich des Halbleitergehäuses 102. Die Source- und Drain-Gebiete 106 sind in einer Ausführungsform stark dopierte Bereiche des Halbleitergehäuses 102.
  • Bei einer Ausführungsform besteht das Halbleitergehäuse aus einem Material der Gruppe IV und ein oder mehrere Abschnitte sind mit Bor, Arsen, Phosphor, Indium oder einer Kombination davon dopiert. Bei einer anderen Ausführungsform besteht das Halbleitergehäuse aus einem Material der Gruppe III-V und ein oder mehrere Abschnitte sind mit Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur dopiert. Bei einer Ausführungsform ist mindestens ein Teil des Halbleitermaterials 102 beansprucht. Bei einer Ausführungsform wird der Kontakt zu den Source- und Drain-Gebieten 106 mit einer Metall-Spezie hergestellt. Die Metall-Spezien können reine Metalle, wie Nickel oder Kobalt, oder Legierungen, wie eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z. B. Silizid-Material), sein.
  • Bei einer Ausführungsform besteht die Gateelektrode des Gateelektrodenstapels 108 aus einem Metall-Gate und die dielektrische Gate-Schicht besteht aus einem High-K-Material. Beispielsweise besteht bei einer Ausführungsform die dielektrische Gate-Schicht aus einem Material wie z. B., aber nicht beschränkt auf, Hafniumoxid, Hafnium-Oxynitrid, Hafnium-Silikat, Lanthanoxid, Zirkonoxid, Zirkoniumsilicat, Tantaloxid, Barium-Strontium-Titanat, Bariumtitanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat oder einer Kombination davon. Des Weiteren kann ein Teil der dielektrischen Gate-Schicht eine Schicht aus natürlichem Oxid einschließen, die aus den oberen Schichten des Halbleiterkörpers 104 gebildet ist. Bei einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen High-k-Teil und einem aus einem Oxid eines Halbleitermaterials bestehenden unteren Teil. Bei einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen Teil aus Hafniumoxid und einem unteren Teil aus Siliziumdioxid oder Siliziumoxynitrid. Bei einer Ausführungsform besteht die Gateelektrode aus einer Metallschicht wie z. B., aber nicht beschränkt auf, metallischen Nitriden, Metallcarbiden, metallischen Siliziden, metallischen Aluminiden, Hafnium, Zirconium, Titan, Tantal, Aluminium, Ruthenium, Palladion, Platin, Kobalt, Nickel oder leitenden Metalloxiden. Bei einer speziellen Ausführungsform besteht die Gate-Elektrode aus einem Non-Workfunction-Setting-Verfüllmaterial, das über einer Metall-Workfunction-Setting-Schicht gebildet ist. Bei einer Ausführungsform umfasst der Gateelektrodenstapel 108 außerdem Seitenwand-Spacer, die aus einem isolierenden dielektrischen Material bestehen können.
  • In Bezug auf 1B und 1C umfasst das Halbleiterbauelement 100 außerdem einen Isolierständer (z. B. der Isolierständer 112 in 1B oder der Isolierständer 114 in 1C), der zwischen dem Halbleitergehäuse 102 (z. B. das Kanal-Gebiet 104 in 1B oder das Source/Drain-Gebiet 106 in 1C) und dem Halbleitersubstrat 110 angeordnet ist. Bei einer Ausführungsform verfügt das Halbleitergehäuse 102 (als 104 oder 106) über eine erste Breite (W1). Der Isolierständer 112 oder 114 verfügt über eine zweite Breite (W2), die parallel zu W1 verläuft. Bei einer Ausführungsform beträgt W2 weniger als W1, wie in den 1B und 1C dargestellt. Bei einer Ausführungsform (nicht dargestellt) verfügt der Isolierständer 112 oder 114 im Wesentlichen über vertikale Seitenwände, wobei W2 weniger als W1 beträgt. Bei einer anderen Ausführungsform ist der Isolierständer 112 oder 114 jedoch mit gerundeten Kanten unter dem Halbleitergehäuse 102 geschnitten, wie in den 1B und 1C dargestellt.
  • Bei einer Ausführungsform umfasst das Halbleiterbauelement 100 nur einen Isolierständer 112, der unter dem Kanal-Gebiet 104 laut 1B angeordnet ist. In einer derartigen Ausführungsform ist das Paar aus Source- und Drain-Gebieten vom Halbleitersubstrat 110 nicht elektrisch isoliert. Bei einer Ausführungsform umfasst das Halbleiterbauelement 100 nur einen Isolierständer 114, der unter dem Paar aus Source- und Drain-Gebieten 106 laut 1C angeordnet ist. In einer derartigen Ausführungsform ist das Kanal-Gebiet 104 vom Halbleitersubstrat 110 nicht elektrisch isoliert. Bei einer weiteren Ausführungsform ist der Isolierständer (z. B. als Kombination aus 112 und 114 laut den 1B und 1C) unter dem Paar aus Source- und Drain-Gebieten 106 und unter dem Kanal-Gebiet 104 des Halbleitergehäuses 102 angeordnet. Daher können das Paar aus Source- und Drain-Gebieten 106 und das Kanal-Gebiet 104 vom Halbleitersubstrat 110 elektrisch isoliert sein.
  • Bei einer Ausführungsform wird der Begriff „Isolierständer” verwendet, um eine zu einem festgelegten Zeitpunkt geformte diskrete Isolierstruktur zu vermitteln, d. h. eine diskrete Struktur wird nur unter einem Kanal-Gebiet geformt, oder ein Paar aus diskreten Strukturen wird nur unter einem Paar aus Source- und Drain-Gebieten geformt, oder eine diskrete Struktur wird unter einem Kanal-Gebiet sowie unter einem Paar aus Source- und Drain-Gebieten geformt. Bei einer anderen Ausführungsform wird der Begriff „Isolierständer” verwendet, um eine Kombination von zu unterschiedlichen Zeitpunkten geformten Isolierstrukturen zu vermitteln, d. h. eine diskrete Struktur wird unter einem Kanal-Gebiet in Kombination mit einem Paar aus diskreten Strukturen geformt und zu einem anderen Zeitpunkt unter einem Paar aus Source- und Drain-Gebieten.
  • Der Isolierständer 112 oder 114 kann aus einem Material bestehen, das zum elektrischen Isolieren von mindestens einem Teil des Halbleitergehäuses 102 vom Halbleitersubstrat 110 geeignet ist. Zum Beispiel bestehen bei einer Ausführungsform die Isolierständer 112 oder 114 aus einem dielektrischen Material wie unter anderem auf Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid. Bei einer Ausführungsform besteht der Isolierständer 112 oder 114 aus einem Oxid des Halbleitermaterials des Halbleitergehäuses 102. Bei einer anderen Ausführungsform besteht der Isolierständer 112 oder 114 aus einem Oxid eines Halbleitermaterials, das vom Halbleitermaterial des Halbleitergehäuses 102 verschieden ist.
  • Das Halbleiter-Substrat 110 kann aus einem zur Herstellung von Halbleiterbauelementen geeigneten Material bestehen. Bei einer Ausführungsform ist das Halbleitersubstrat 110 ein Bulk-Substrat. Zum Beispiel ist bei einer Ausführungsform das Halbleiter-Substrat 110 ein Bulk-Substrat, das aus einem einziges Kristall bestehendem Material besteht, das unter anderen Silizium, Germanium, Silizium-Germanium oder ein III-V-Verbindungshalbleitermaterial umfassen kann. Alternativ kann das Halbleitersubstrat 110 eine obere epitaktische Schicht und einen unteren Bulk-Bereich umfassen, die aus einem einzelkristallinem Material bestehen können, das unter anderem Silizium, Germanium, Silizium-Germanium oder ein III-V-Verbindungshalbleitermaterial umfassen kann. Eine dazwischenliegende Isolierschicht besteht aus einem Material, das unter anderem aus Siliziumdioxid, Siliziumnitrat oder Siliziumoxynitrid umfasst und zwischen der oberen epitaktischen Schicht und dem unteren Bulk-Abschnitt angeordnet ist.
  • Bei einem erneuten Bezug auf die 1B und 1C umfasst das Halbleiterbauelement 100 in einer Ausführungsform weiterhin eine erste dielektrische Schicht 116, die an den Isolierständer 112 oder 114 angrenzend und über dem Halbleitersubstrat 110 angeordnet ist. Die erste dielektrische Schicht 116 ist vom Isolierständer 112 oder 114 getrennt. Zum Beispiel ist die erste dielektrische Schicht 116, auch wenn sie aus dem gleichen Material wie der Isolierständer 112 oder 114 besteht, angrenzend an aber nicht durchgängig zum Isolierständer 112 oder 114. Bei einer Ausführungsform besteht die erste dielektrische Schicht 116 aus einem Material, das geeignet ist, einen Teil des Gateelektrodenstapels 108 vom Halbleitersubstrat 110 elektrisch zu isolieren. Zum Beispiel besteht bei einer Ausführungsform die erste dielektrische Schicht 116 aus einem dielektrischen Material wie unter anderem auf Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid.
  • Bei einem erneuten Bezug auf die 1B und 1C umfasst das Halbleiterbauelement 100 in einer Ausführungsform weiterhin eine zweite dielektrische Schicht 118, die unter der ersten dielektrischen Schicht 116 und auf dem Halbleitersubstrat 110 angeordnet ist. Die zweite dielektrische Schicht 118 ist mit gepunkteten Linien dargestellt, da sie ein Artefakt eines gewählten Verfahrens zur Herstellung des Halbleiterbauelements 100 sein kann (siehe z. B. die 5A–5D, um eine Ausführungsform darzustellen, bei der der Bereich der flachen Grabenisolierung zur Herstellung des Isolierständers vertieft ist. In einem solchen Fall besteht die zweite dielektrische Schicht 118 aus dem verbliebenen Material der flachen Grabenisolierung. Bei einer Ausführungsform besteht die zweite dielektrische Schicht 118 aus einem dielektrischen Material wie unter anderem auf Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid.
  • Bei einer Ausführungsform umfasst das Halbleiterbauelement 100 weiterhin einen oder mehrere Nanodrähte, die vertikal über dem Halbleitergehäuse 102 angeordnet sind. Bei einer derartigen Ausführungsform umschließt der Gateelektrodenstapel 108 zumindest teilweise einen Teil eines jeden oder mehrerer Nanodrähte.
  • Ausführungsformen hierin richten sich sowohl an Bauelemente mit einzelnen Kanälen als auch an Bauelemente mit mehreren Kanälen. Bei einer Ausführungsform umfasst jeder zusätzliche Nanodraht ein über dem Nanodraht angeordnetes Kanal-Gebiet. Bei einer Ausführungsform ist das Kanal-Gebiet eines jeden Nanodrahts diskret, da es vollständig durch den Gateelektrodenstapel 108 umgeben ist, ohne jedes Zwischenmaterial wie darunterliegendes Trägermaterial oder darüber liegende Kanalfertigungsmaterialien. Dementsprechend sind in den Ausführungsformen mit einer Vielzahl von über dem Halbleiterkörper 102 angeordneten Nanodrähten die Kanal-Gebiete der Nanodrähte und des Halbleiterkörpers relativ zu einander gesehen ebenfalls diskret.
  • Bei einer Ausführungsform können das Halbleitergehäuse 102 und jeder zusätzliche Nanodraht als Drähte oder Bänder eingestellt werden, abhängig von Verhältnis Breite zu Höhe, und über quadratische oder rundere Ecken verfügen. Bei einer Ausführung liegen die Abmessungen des Halbleiterkörpers 102 und alle zusätzlichen Nanodrähte bei einer Querschnittsbetrachtung im Nanobereich. Zum Beispiel liegt bei einer bestimmten Ausführungsform die kleinste Abmessung des Halbleiterkörpers 102 und alle zusätzlichen Nanodrähte bei weniger als etwa 20 Nanometer.
  • Bei einem anderen Aspekt kann das Profil eines Isolierständers über facettenartige Einkerbungen statt vertikale Seitenwände oder aus runderen Kanten geformte Einkerbungen verfügen. Zum Beispiel zeigt 1A eine Draufsicht eines Halbleiterbauelements 200 gemäß einer anderen Ausführungsform der vorliegenden Erfindung. 2A zeigt einen Querschnitt der Kanalansicht des Halbleiterbauelements 200 von 1A entlang der Achse a-a'. 2B zeigt einen Querschnitt der Source/Drain-Ansicht des Halbleiterbauelements 200 von 1A entlang der Achse b-b'.
  • In Bezug auf die 1A umfasst ein Halbleiterbauelement 200 ein über einem Halbleitersubstrat angeordnetes Halbleitergehäuse 102 (in den 2A und 2B als 110 dargestellt). Das Halbleitergehäuse 102 umfasst ein Kanal-Gebiet 104 und ein Paar aus Source- und Drain-Gebieten 106 auf beiden Seiten des Kanal-Gebiets 104. Das Halbleiterbauelement 200 umfasst außerdem einen Gateelektrodenstapel 108, der zumindest teilweise einen Teil des Kanal-Gebiets 104 des Halbleitergehäuses 102 umschließt.
  • In Bezug auf 2A und 2B umfasst das Halbleiterbauelement 200 außerdem einen Isolierständer (z. B. der Isolierständer 212 in 2A oder der Isolierständer 214 in 2B), der zwischen dem Halbleitergehäuse 102 (z. B. das Kanal-Gebiet 104 in 2A oder das Source/Drain-Gebiet 106 in 2B) und dem Halbleitersubstrat 110 angeordnet ist. Bei einer Ausführungsform verfügt das Halbleitergehäuse 102 (als 104 oder 106) über eine erste Breite (W1). Der Isolierständer 212 oder 214 verfügt über eine zweite Breite (W2), die parallel zu W1 verläuft. Bei einer Ausführungsform ist der Isolierständer 212 oder 214 mit facettenartigen Kanten unter dem Halbleitergehäuse 102 geschnitten. Das heißt, W2 liegt unter W1, wie in den 2A und 2B dargestellt.
  • In einer Ausführungsform kann der Isolierständer 212 oder 214 unter dem Halbleitergehäuse 102 positioniert sein, kann aus einem Material bestehen und kann über eine Definition entsprechend der Position, Zusammensetzung und Definitionsmöglichkeiten für Isolierständer 112 und 114 verfingen, wie im Zusammenhang mit dem Halbleiterbauelement 100 und den 1B und 1C beschrieben. Bei einer Ausführungsform umfasst das Halbleiterbauelement 200 weiterhin eine oder beide der ersten dielektrischen Schicht 116 und eine zweite dielektrische Schicht 118, wie in den und dargestellt und im Zusammenhang mit dem Halbleiterbauelement 100 und den 1B und 1C vorangegangen beschrieben. Bei einer Ausführungsform umfasst das Halbleiterbauelement 200 weiterhin einen oder mehrere Nanodrähte, die vertikal über dem Halbleitergehäuse 102 angeordnet sind, wie bereits im Zusammenhang mit dem Halbleiterbauelement 100 beschrieben.
  • Bei einem anderen Aspekt wird der Ständer aus einem Oxid des Halbleitermaterials geformt, das vom Halbleitermaterial des darüber liegenden Halbleitergehäuses verschieden ist. Zum Beispiel zeigt 1A eine Draufsicht eines Halbleiterbauelements 300 gemäß einer anderen Ausführungsform der vorliegenden Erfindung. 3A zeigt einen Querschnitt der Kanalansicht des Halbleiterbauelements 300 von 1A entlang der Achse a-a'. 3B zeigt einen Querschnitt der Source/Drain-Ansicht des Halbleiterbauelements 300 von 1A entlang der Achse b-b'.
  • In Bezug auf die 1A umfasst ein Halbleiterbauelement 300 ein über einem Halbleitersubstrat angeordnetes Halbleitergehäuse 102 (in den 3A und 3B als 110 dargestellt). Das Halbleitergehäuse 102 umfasst ein Kanal-Gebiet 104 und ein Paar aus Source- und Drain-Gebieten 106 auf beiden Seiten des Kanal-Gebiets 104. Das Halbleiterbauelement 300 umfasst außerdem einen Gateelektrodenstapel 108, der zumindest teilweise einen Teil des Kanal-Gebiets 104 des Halbleitergehäuses 102 umschließt.
  • In Bezug auf 3A und 3B umfasst das Halbleiterbauelement 300 außerdem einen Isolierständer (z. B. der Isolierständer 312 in 3A oder der Isolierständer 314 in 3B), der zwischen dem Halbleitergehäuse 102 (z. B. das Kanal-Gebiet 104 in 3A oder das Source/Drain-Gebiet 106 in 3B) und dem Halbleitersubstrat 110 angeordnet ist. Bei einer Ausführungsform besteht das Halbleitergehäuse 102 aus einem ersten Halbleitermaterial. Der Isolierständer 312 oder 314 besteht aus einem Oxid eines zweiten Halbleitermaterials, das vom ersten Halbleitermaterial verschieden ist. Zum Beispiel besteht das Halbleitergehäuse 102 in einer derartigen Ausführungsform aus Silizium, und das zweite Halbleitermaterial ist Silizium-Germanium. Alternativ besteht das Halbleitergehäuse 102 in einer anderen derartigen Ausführungsform aus Silizium-Germanium, und das zweite Halbleitermaterial ist Silizium.
  • In einer Ausführungsform kann der Isolierständer 312 oder 314 unter dem Halbleitergehäuse 102 positioniert sein und kann über eine Definition entsprechend der Position und Definitionsmöglichkeiten für Isolierständer 112 und 114 verfügen, wie im Zusammenhang mit dem Halbleiterbauelement 100 und den 1B und 1C beschrieben. Bei einer Ausführungsform umfasst das Halbleiterbauelement 300 weiterhin eine oder beide der ersten dielektrischen Schicht 116 und eine zweite dielektrische Schicht 118, wie in den und dargestellt und im Zusammenhang mit dem Halbleiterbauelement 100 und den 1B und 1C vorangegangen beschrieben. Bei einer Ausführungsform umfasst das Halbleiterbauelement 300 weiterhin einen oder mehrere Nanodrähte, die vertikal über dem Halbleitergehäuse 102 angeordnet sind, wie bereits im Zusammenhang mit dem Halbleiterbauelement 100 beschrieben.
  • Auch wenn es so beschrieben ist, muss die Breite des Isolierständers 312 oder 314 nicht gleich der Breite des Halbleitergehäuses 102 sein. Zum Beispiel verfügt einer Ausführungsform das Halbleitergehäuse 102 (als 104 oder 106) über eine erste Breite (W1). Der Isolierständer 312 oder 314 verfügt über eine zweite Breite, die parallel mit der ersten Breite verläuft und geringer als diese ist. Bei einer Ausführungsform ist der Isolierständer 312 oder 314 mit facettenartigen Kanten unter dem Halbleitergehäuse 102 geschnitten. Bei einer anderen derartigen Ausführungsform ist der Isolierständer 312 oder 314 mit facettenartigen Kanten unter dem Halbleitergehäuse 102 geschnitten.
  • Bei einem weiteren Aspekt werden Verfahren zur Fertigung verschiedener Halbleiterbauelemente bereitgestellt. Erwägungen für die verschiedenen Methoden kann den Bedarf zur Herstellung einer „Öffnung für den Zugang” umfassen, um ein Gebiet für die Oxidation unter einer Finne freizulegen. Dies kann als „Unter-Finne-Oxidation” (UFO) bezeichnet werden. Bei einer Ausführungsform kann die Verwendung von Spacern erforderlich sein, wenn das gleiche oder ein ähnliches Material oxidiert wird, und kann sogar inbegriffen sein, wenn ungleiche Materialien verwendet werden. Bei einer Ausführungsform wird der Zugang zu einem Gebiet unter einer Finne durch das Ersetzen des Gate-Verfahrens oder eines Grabenkontaktverfahrens oder beidem bereitgestellt. Ausführungsformen können erfordern, dass ein Teil der Finne ortsfest durch eine darüber liegende Struktur vor dem UFO-Verfahren „festgeschnallt” wird. Bei einer Ausführungsform kann eine oxidierente Atmosphäre oder ein angrenzendes oxidierendes Material für UFO verwendet werden. Bei einer anderen in den 15A–15D dargestellten Ausführungsform wird jedoch ein Sauerstoffimplantat verwendet. Bei einigen Ausführungsformen wird ein Teil eines Materials vor UFO vertieft, was den Umfang des sogenannten Vogelschnabel-Formens während der Oxidation verringern kann. Bei einigen Ausführungsformen wird ein anpassbares Oxid zum Füllen der Bereiche verwendet, die während des Formens einer Öffnung für den Zugang Bereiche geöffnet wurden. Die genannten und andere Erwägungen können in den nachfolgend aufgeführten verschiedenen Verfahren angesprochen werden.
  • Im Allgemeinen umfasst ein Verfahren zur Herstellung eines Halbleiterbauelements in Bezug auf die nachfolgenden Figurensätze 4–14 und in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung das Formen eines Halbleitergehäuses über einem Halbleitersubstrat. Das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Ein Isolierständer wird zwischen dem Halbleitergehäuse und dem Halbleitersubtrat geformt. Entweder verfügt das Halbleitergehäuse über eine erste Breite und der Isolierständer verfügt über eine zweite Breite, die parallel zur ersten Breite verläuft und geringer als diese ist, oder das Halbleitergehäuse besteht aus einem ersten Halbleitermaterial und der Isolierständer aus einem Oxid eines zweiten Halbleitermaterials, das vom ersten Halbleitermaterial verschieden ist, oder beides trifft zu. Ein Gateelektrodenstapel wird geformt und umschließt zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses.
  • Bei einer Ausführungsform wird der Isolierständer unter dem Kanal-Gebiet aber nicht unter dem Paar aus Source- und Drain-Gebieten des Halbleitergehäuses geformt. Bei einer anderen Ausführungsform wird der Isolierständer unter dem Paar aus Source- und Drain-Gebieten aber nicht unter dem Kanal-Gebiet des Halbleitergehäuses geformt. Bei einer weiteren Ausführungsform wird der Isolierständer unter dem Paar aus Source- und Drain-Gebieten und unter dem Kanal-Gebiet des Halbleitergehäuses geformt. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Formen einer ersten dielektrischen Schicht, die an den Isolierständer grenzt und über dem Halbleitersubstrat liegt. Bei einer derartigen Ausführungsform umfasst das Verfahren weiterhin das Formen einer zweiten dielektrischen Schicht unter der ersten dielektrischen Schicht und auf dem Halbleitersubtrat, d. h. vor dem Formen der „ersten” dielektrischen Schicht.
  • Konkrete Beispiele der verschiedenen Strategien zur Durchführung von UFO-Formungen der Isolierständer folgen. In einem ersten Beispiel zeigen die 4A–4D und 4D' Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • In Bezug auf 4A wird die Strukturierungsschicht 402 über einem Hartmaskenstapel 404 geformt, der wiederum über einem Halbleitersubstrat 406 geformt wird. Bei einer konkreten Ausführungsform ist die Strukturierungsschicht 402 eine Spacer-Maske aus Siliziumnitrid, der Hartmaskenstapel 404 umfasst etwa 50 Nanometer aus Siliziumnitrid, das auf einer dünnen Siliziumdioxid-Schicht angeordnet ist, und das Halbleitersubstrat ist ein Bulk-Halbleitersubstrat aus einkristalligem Silizium. In Bezug auf 4B werden Finnen in das Halbleitersubstrat 406 geätzt, um Kanal-Gebiete zur liefern. Bei einer Ausführungsform wird die Höhe der geätzten Finnen ausgerichtet, um einen HSi-Wert eines nachfolgend daraus geformten Bauelements anzugleichen. Das heißt, ein Bulk-Siliziumsubstrat wird unter Verwendung einer Spacer-Mustertechnik auf die für die Sub-Fin-Isolierung notwendige Tiefe zu Finnen gemustert. In Bezug auf 4C wird ein Spacer-Linermaterial abgelagert und zum Liefern der Spacer 408 geätzt. Das heißt, ein Nitrid-Spacer-Liner wird nach einer teilweisen Finnenmusterung geformt. Die Nitrid-Spacer zusammen mit den Finnen-Seitenwänden und der Finnen-Nitridmaske blockieren die anschließende Oxidation des aktiven Finnen-Kanal-Gebiets. In Bezug auf die 4D und 4D' wird das Ätzen des Halbleitersubstrats 406 zusammen mit der Unterschnitt-Gestaltung unterhalb des Spacers 408 fortgesetzt. In Bezug auf 4D wird in einer konkreten Ausführungsform ein isotopisches Ätzen wie isotopischen Trockenätzen verwendet und der Unterschnittbereich 410 verfügt über gerundete Kanten. In Bezug auf 4D' wird in einer anderen konkreten Ausführungsform ein anisotopisches Ätzen wie anisotopischen Nassätzen verwendet und der Unterschnittbereich 410' verfügt über facettenartige Kanten. Die Gebiete 410 und 410' können dann oxidiert sein, um Isolierständer mit den in Verbindung zu den 1B, 1C, 2A und 2B beschriebenen Geometrien zur Verfügung zu stellen. Das heißt, die freiliegenden Silizium-Seitenwände werden dann oxidiert, um ein aktives Finnen-Gebiet vom Trägermaterial zu isolieren.
  • Die 5A–5D zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem zweiten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 5A werden die Finnen 502 aus einem Bulk-Substrat durch Vertiefen einer dielektrischen Schicht 504 wie eine Oxidschicht mit flacher Grabenisolierung geformt. Ein Gate-Platzhalter 506 wie ein Nitrid-Ständer wird geformt, um ein Kanal-Gebiet einer Finne abzudecken (Hinweis: In 5A ragen die Finnen über die Seite weg von der Abdeckung durch den Gate-Platzhalter 506 hinaus). In Bezug auf 5B werden die Spacer 508 entlang der Seitenwände der freiliegenden Bereiche der Finnen 502 geformt. In Bezug auf 5C wird die dielektrische Schicht 504 weiter vertieft, um die Teile 510 der Finnen 502 freizulegen. Hinweis: Da die Teile der Finnen 502 unterhalb des Gate-Platzhalters 508 geschützt sind, kann dieses Verfahren verwendet werden, um eine Isolierung in den Source- und Drain-Gebieten der Finnen 502 zu bieten. Zum Beispiel werden die freiliegenden Teile 510 in 5D oxidiert, um Isolierständer 512 bereitzustellen.
  • Nach der Oxidation kann ein Reflow-Oxid geformt werden, um die verbleibenden Hohlräume unter den Spacern 508 zu füllen, oder die Spacer 508 können entfernt werden. Bei einer weiteren Ausführungsform kann das in Verbindung mit den 5A–5D beschriebene Verfahren nach einem Unterschnitt-Ätzen von Source und Drain durchgeführt werden, und ein Isolierständer kann anschließend unter dem Kanal-Gebiet hergestellt werden. Daher können die Isolierständer nur unter den Source- und Drain-Gebieten, nur unter dem Kanal-Gebiet oder unter allen Gebieten gleichzeitig bereitgestellt werden.
  • Die 6A–6D zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem dritten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 6A wird eine Finne 602 mit einer Hartmaske 604 aus einem Bulk-Substrat 606 geformt. Eine dielektrische Schicht 608 wie eine Oxidschicht mit flacher Grabenisolierung wird dann an die Finne 602 angrenzend geformt, siehe 6B. In Bezug auf 6C wird die dielektrische Schicht 608 vertieft, um einen Teil 610 der Finne 602 freizulegen. In Bezug auf 6D wird die Hartmaske 604 entfernt und eine Verschlussschicht 612 wie eine Verschlussschicht aus Siliziumnitrid geformt, um den freigelegten Teil 610 der Finne 602 zu umschließen. Ein Glühen kann dann durchgeführt werden, bei dem die dielektrische Schicht 608 als Quelle für den Sauerstoff zum Oxidieren der Finne 602 mit Ausnahme des Teils 610 verwendet wird, wobei der Teil 610 als isoliertes aktives Gebiet verbleibt. Die Verschlussschicht 612 kann später entfernt und eine Gateelektrode zusammen mit anderen Bauelementefunktionen geformt werden.
  • Die 7A–7C zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem vierten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 7A kann die dielektrische Schicht 608 unter Verwendung der in 6D bereitgestellten Struktur weiter vertieft werden, um einen Teil 702 der Finne 602 freizulegen. Der freigelegte Teil 702 kann dann oxidiert werden, d. h. in einer oxidierenden Atmosphäre, um einen Isolierständer 704 laut 7B bereitzustellen. In Bezug auf 7C kann die Verschlussschicht 612 später entfernt werden, um ein aktives Gebiet 610 über dem Isolierständer 704 zu belassen. Eine Gateelektrode kann dann zusammen mit anderen Bauelementefunktionen geformt werden. Daher wird in der in den 7A–7C dargestellten Ausführungsform im Gegensatz zu den 6A–6D zur besseren Steuerung eine zusätzliche Vertiefung des Bereichs der flachen Grabenisolierung vor der thermischen Oxidation durchgeführt. Das Verfahren kann nach dem Ätzen der Spacer wiederholt werden, um ein Oxid nur unter den Source und Drains zu erstellen. Oder als Alternative kann das Verfahren nach dem Ätzen eines Unterschnitts durchgeführt werden, um ein Oxid nur unter dem Kanal-Gebiet oder gleichzeitig unter dem Kanal- und unter den Source- und Drain-Gebieten zu formen.
  • Bei einem anderen Aspekt kann die verborgene Oxidschicht durch eine schnellere Reoxidation einer in einer Finne eingeschlossenen Silizium-Germanium-Schicht geformt werden. Zum Beispiel zeigen die 8A–8C Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem fünften Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 8A ist ein Silizium-Germanium-Gebiet 802 in einer Silizium-Finne 804 eingeschlossen, die aus einem Bulk-Siliziumsubstrat 806 geformt ist, bspw. durch Musterung eines geschichteten Substrats. Ein flaches Grabenisolierungsoxid 808 wird dann geformt und vertieft, um ein an das Silizium-Germanium-Gebiet 802 angrenzendes oxidierten Material entsprechend 8B bereitzustellen. In Bezug auf 8C erfolgt die Oxidation des Silizium-Germanium-Gebiets 802 durch das angrenzende flache Grabenisolierungsoxid 808 zum Formen eines Isolierständers 810 im Vergleich zur Oxidation der Siliziumteile der Finne 804 schnell.
  • Oder als alternative Methode zu den 8A–8C, wenn keine Kanaloxidierung gewünscht wird, zeigen die 9A–9D Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem sechsten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 9A ist ein Silizium-Germanium-Gebiet 902 in einer Silizium-Finne 904 mit einer Hartmaske 905 (z. B. eine Siliziumnitrid-Hartmaske) eingeschlossen, die aus einem Bulk-Siliziumsubstrat 906 geformt ist, bspw. durch Musterung eines geschichteten Substrats. Ein flaches Grabenisolierungsoxid 908 wird dann geformt und vertieft, um ein an das Silizium-Germanium-Gebiet 902 angrenzendes oxidierten Material entsprechend 9B bereitzustellen. In Bezug auf 9C wird eine Verschlussschicht 912 wie eine Verschlussschicht aus Siliziumnitrid geformt, um den freigelegten Teil des oberen Silizium-Gebiets der Finne 904 abzudecken. In Bezug auf 9D erfolgt die Oxidation des Silizium-Germanium-Gebiets 902 durch das angrenzende flache Grabenisolierungsoxid 908 zum Formen eines Isolierständers 910 im Vergleich zur Oxidation der Siliziumteile der Finne 904 schnell. Die Verschlussschicht 912 schützt das obere Silizium-Gebiet der Finne 904 zum großen Teil, wenn nicht sogar gesamt, vor der Oxidation. Das Verfahren kann nach dem Ätzen der Spacer wiederholt werden, um ein Oxid nur unter den Source und Drains zu erstellen. Oder als Alternative kann das Verfahren nach dem Ätzen eines Unterschnitts durchgeführt werden, um ein Oxid nur unter dem Kanal-Gebiet oder gleichzeitig unter dem Kanal- und unter den Source- und Drain-Gebieten zu formen.
  • Bei einem anderen Aspekt kann der Isolierständer während eines Austausch-Gate- oder Gate-Last-Verfahren geformt werden. Zum Beispiel zeigen die 10A–10D Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem siebten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 10A wird die Strukturierungsschicht 1002 über einem Hartmaskenstapel 1004 geformt, der wiederum über einem Halbleitersubstrat 1006 geformt wird und eine andere Halbleiterschicht 1007 umfasst. Bei einer konkreten Ausführungsform ist die Strukturierungsschicht 1002 eine Spacer-Maske aus Siliziumnitrid, der Hartmaskenstapel 1004 umfasst etwa 50 Nanometer aus Siliziumnitrid, das auf einer dünnen Siliziumdioxid-Schicht angeordnet ist, und das Halbleitersubstrat 1006 ist ein Bulk-Halbleitersubstrat aus einkristalligem Silizium. Die Schicht 1007 kann eine Silizium-Germanium-Schicht sein. In Bezug auf 10B werden die Finnen in das Halbleitersubstrat 1006 sowie in die Schicht 1007 geätzt, um Kanal-Gebiete zur liefern. In Bezug auf 10C wird beim Austausch-Gate-Betrieb die Schicht 1007 freigelegt und selektiv geätzt, um Hohlräume 1020 zu hinterlassen. Es wird davon ausgegangen, dass die Finnen in dieser Phase durch epitaktische Source- und Drain-Gebiete verankert sind. Daher wird in Bezug auf 10D ein Reflow-Oxid 1022 in den Hohlräumen 1020 geformt, um Isolierständer für die oberen Teile 1022 der Finnen bereitzustellen. Das Verfahren kann wie dargestellt durch Austausch-Gate- oder Dummy-Gate-Ätzen oder durch Unterschnitt-Ätzen zum Freilegen des Kanal-Gebiets durchgeführt werden.
  • Bei einem anderen Aspekt kann der Isolierständer während eines Spacer-Verfahren geformt werden. Die 11A–11C zeigen Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem achten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 11A werden die Finnen 1102 von einem Bulk-Substrat 1104 (z. B. Silizium) geformt und umfassen eine andere Materialschicht 1106 (z. B. Silizium-Germanium). Ein Gate-Platzhalter 1108 wie ein Nitrid-Ständer oder eine Polysilizium-Schicht wird geformt, um ein Kanal-Gebiet einer Finne abzudecken (Hinweis: In 11A ragen die Finnen über die Seite weg von der Abdeckung durch den Gate-Platzhalter 1108 hinaus). Spacer 1110 werden entlang der freigelegten Seitenwände der Finnen 1102 und über dem flachen Grabenisolierbereich 1112 geformt. In Bezug auf 11B wird der flache Grabenisolierbereich 1112 am Spacer-Ätzbereich vertieft und die sich unterscheidende Materialschicht 1106 wird entfernt, d. h. durch selektives Nassätzen einer Silizium-Germanium-Schicht von einer Silizium-Finne. Hinweis: Der flache Grabenisolierbereich 1112 wird anisotropisch so vertieft, dass das Platzhalter-Gate 1108 als eine Verankerung verwendet werden kann. In Bezug auf 11C wird das dielektrische Material 1114 wie das Reflow-Oxid dort geformt, wo sich die Schicht 1106 befand, und vertieft, um die oberen Teile der Finnen 1102 erneut freizulegen. Es wird davon ausgegangen, dass dieser Ansatz eine Isoliersäule nur unter den Source- und Drain-Gebieten und nicht unter dem Kanal bereitstellt.
  • Dementsprechend kann eine Sperrschichtverlustunterdrückung von Source und Drain erreicht werden.
  • Bei einem erneuten Bezug auf die 11A–11C kann ein anderen Ansatz die Oxidierung von SiGe (oder einfach nur die Si-Finnen) an der Vertiefung der flachen Grabenisolierbereiche sein. Das heißt, die Isolierung kann am Source- und Drain-Unterschnitt durchgeführt werden. Zum Beispiel zeigen die 12A–12D Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem neunten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 12A können die Gate-Strukturen 1202 als auf einer Finne 1204 vor dem Unterschnitt-Ätzen geformt dargestellt werden. Die Finne kann einen oberen Siliziumteil 1210, eine Silizium-Germanium-Schicht 1212 und einen Bulk-Siliziumteil 1214 umfassen. In Bezug auf 12B wird ein Teil der Finne 1204, einschließlich Schicht 1212, für das etwaige Formen der epitaktischen Source- und Drain-Schicht unterschnitten.
  • Das Unterschnitt-Verfahren hinterlässt Unterschnitt-Teile 1220, einschließlich der verbleibenden Teile der Schicht 1212. In Bezug auf 12C wird die Schicht 1212 vollständig entfernt, wobei Teile von Gate 1202 in das und aus dem Blatt als Verankerungen dienen. In Bezug auf 12D wird ein dielektrisches Material 1230 wie bspw. ein Reflow-Oxid abgelagert und vertieft. Zu Erwägungen hinsichtlich der epitaktischen Ablagerung, d. h. für das epitaktische Bilden von Source und Drain, kann das dielektrische Material 1230 nur unter dem Kanal-Gebiet verbleiben.
  • Bei einem anderen Aspekt kann eine Finnen-Version einer Schwinggabel hergestellt werden, um Isolierständer bereitzustellen. Zum Beispiel zeigen die 13A–13E Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem zehnten Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 13A kann ein Siliziumsubstrat 1302 auf einer Siliziumdioxidschicht 1304 und einer Siliziumnitridschicht 1306 abgelagert werden. In Bezug auf 13B werden die Siliziumdioxidschicht 1304 und die Siliziumnitridschicht 1306 geätzt, um das Siliziumsubstrat 1302 freizulegen. In Bezug auf 13C wird ein epitaktisches Silizium-Gebiet 1308 selektiv auf dem freigelegten Siliziumsubstrat 1302 angewachsen. In Bezug auf 13D kann eine Hartmaske geformt werden und Teile der verbleibenden Siliziumdioxidschicht 1304 und Siliziumnitridschicht 1306 können gemustert werden, um die Teile der aus der epitaktischen Schicht 1308 geformten Seiten der Finnen freizulegen. In Bezug auf 13E wird durch thermisches Glühen und Oxidieren der angrenzenden Oxidschicht 1304 ein Isolierständer 1310 in den Teilen der Finne 1308 geformt, wo eine Schnittstelle zwischen der Siliziumdioxidschicht 1304 und der Finne 1308 verbleibt und aktive Teile 1312 zurücklässt.
  • Bei einem anderen Aspekt kann eine Unter-Finne-Oxidation unter Verwendung einer Backbone(BB)-Unterstützung durchgeführt werden. Zum Beispiel zeigen die 14A–14H Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem elften Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 14A wird eine epitaktische Siliziumschicht 1402 über einer epitaktischen Silizium-Germanium-Schicht 1404 geformt, die über einem Bulk-Siliziumsubstrat 1406 geformt wird. Ein BB 1408 wird mit Spacern 1410 entlang der Seitenwände davon geformt. In Bezug auf 14B wird ein erster Grabenätzbereich zur Musterbildung der Schichten 1402 und 1404 geformt. In Bezug auf 14C wird der verbleibende Teil der epitaktischen Silizium-Germanium-Schicht 1404 unter der epitaktischen Silizium-Schicht 1402 vertieft. In Bezug auf 14D werden die Spacer 1410 entfernt und BB 1408 verbleibt. In Bezug auf 14E wird ein dielektrisches Material 1412 wie bspw. eine Reflow-Oxidschicht abgelagert und mit einem Muster versehen. In Bezug auf 14F wird der BB 1408 entfernt. In Bezug auf 14G wird ein zweites Grabenätzen durchgeführt, um die Teile der epitaktischen Siliziumschicht 1402 zu entfernen, die bislang durch den BB 1408 geschützt wurde, sowie die verbliebenen Teile der epitaktischen Silizium-Germanium-Schicht 1404 zu entfernen. In Bezug auf 14G werden die Gräben mit einem dielektrischen Material 1414 gefüllt, um die von der epitaktischen Siliziumschicht 1402 verbliebenen aktiven Gebiete 1416 vom Substrat 1406 zu isolieren.
  • Bei einem anderen Aspekt wird ein Sauerstoffimplantat verwendet, um ein Halbleitergehäuse von einem darunter liegendem Halbleitersubstrat zu isolieren.
  • Zum Beispiel umfasst bei einer Ausführungsform ein Verfahren zur Herstellung eines Halbleiterelements das Formen eines Halbleitergehäuses auf einem Halbleitersubstrat. Das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Das Verfahren umfasst außerdem das Implantieren von Sauerstoffatomen in das Halbleitersubstrat auf beiden Seiten von zumindest einem Teil des Halbleitergehäuses. Das Halbleitersubstrat wird dann gehärtet, um durch Oxidierung des implantierten Sauerstoffatoms einen Isolierständer zwischen dem Teil des Halbleitergehäuses und dem Halbleitersubstrat zu formen. Ein Gateelektrodenstapel wird geformt, um zumindest einen Teil des Kanal-Gebiets des Halbleitergehäuses teilweise zu umschließen.
  • Bei einer derartigen Ausführungsform umfasst das Formen des Halbleitergehäuses das Formen einer Hartmaske des Halbleitergehäuses. Das Verfahren umfasst weiterhin das Formen einer Liner-Schicht, die das Halbleitergehäuse und die Hartmaske abdeckt. Das Implantieren wird durch die Liner-Schicht durchgeführt.
  • Das Verfahren umfasst weiterhin das Entfernen von Liner-Schicht und Hartmaske nach der Implantierung.
  • Insbesondere zeigen die 15A–15D Ansichten im Querschnitt, die verschiedene Arbeitsvorgänge in einem zwölften Verfahren der Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. In Bezug auf 15A wird die Strukturierungsschicht 1502 über einem Hartmaskenstapel 1504 geformt, der wiederum über einem Halbleitersubstrat 1506 geformt wird. Bei einer konkreten Ausführungsform ist die Strukturierungsschicht 1502 eine Spacer-Maske aus Siliziumnitrid, der Hartmaskenstapel 1504 umfasst etwa 50 Nanometer aus Siliziumnitrid, das auf einer dünnen Siliziumdioxid-Schicht angeordnet ist, und das Halbleitersubstrat ist ein Bulk-Halbleitersubstrat aus einkristalligem Silizium. In Bezug auf 15B werden Finnen in das Halbleitersubstrat 1506 geätzt, um Kanal-Gebiete zur liefern. Bei einer Ausführungsform wird die Höhe der geätzten Finnen ausgerichtet, um einen HSi-Wert eines nachfolgend daraus geformten Bauelements anzugleichen. Das heißt, ein Bulk-Siliziumsubstrat wird unter Verwendung einer Spacer-Mustertechnik auf die für die Sub-Fin-Isolierung notwendige Tiefe zu Finnen gemustert. In Bezug auf 15C wird ein Liner-Material 1508 (wie bspw. eine Siliziumnitridschicht) gleichmäßig mit der darunter liegenden Struktur abgelagert. In Bezug auf 15D wird ein Sauerstoff-Implantat verwendet, um die Gebiete 1510 des Substrats 1506 mit darin eingeschlossenen Sauerstoffatomen zu versorgen. Die Gebiete 1510 können verwendet werden, um die isolierenden Oxid-Gebiete nach einem Glühverfahren zu formen. Das Verfahren kann nach dem Ätzen der Spacer wiederholt werden, um ein Oxid nur unter den Source und Drains zu erstellen. Oder als Alternative kann das Verfahren nach dem Ätzen eines Unterschnitts durchgeführt werden, um ein Oxid nur unter dem Kanal-Gebiet oder gleichzeitig unter dem Kanal- und unter den Source- und Drain-Gebieten zu formen.
  • Insgesamt umfassen die Ausführungsformen der vorliegenden Erfindung die Verwendung von kristallinen Bulk-Substraten wie Siliziumsubstrate, auch wenn die vorherigen Ansätze die Verwendung von anfänglichen Silizium-auf-Isolator(SOI)-Substraten zur Herstellung isolierte Finnen umfassten. Finnenartige Halbleitergehäusestrukturen können dann isolierte Finnen aus den darunter liegenden Halbleitersubstratmaterials durch die Verwendung eines oder mehrerer in diesem Dokument beschriebenen lokalisierten Oxidationsverfahren sein. Bei einer Ausführungsform sind diese Ansätze mit den auf dem Bulk-Silizium ausgeführten Trigate/FinFET-Verfahren kompatibel, und es kann davon auszugehen, dass diese „kostengünstiger” im Vergleich zum SOI-Ansatz sind. Bei einer konkreten Ausführungsform verfügen die nach einem oder mehreren in diesem Dokument beschriebenen Verfahren hergestellten Halbleiterbauelemente eine verbesserte Leistung auf bspw. Knotenprodukten mit 14 Nanometer-Technologie. Zum Beispiel kann der Standby-Verlust durch Hinzufügen eines Isolierständers reduziert werden.
  • 16 zeigt ein Computergerät 1600 gemäß einer Implementierung der Erfindung. Das Computergerät 1600 beinhaltet eine Platine 1602. Die Platine 1602 kann eine Anzahl von Komponenten umfassen, unter anderem einen Prozessors 1604 und mindestens einen Kommunikationschips 1606. Der Prozessor 1604 ist physikalisch und elektrisch mit der Platine 1602 gekoppelt. Bei einigen Implementierungen ist mindestens einer der Kommunikationschip 1606 ebenfalls physisch und elektrisch mit der Platine 1602 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 1606 Teil des Prozessors 1604.
  • Abhängig von seinen Anwendungen kann das Computergerät 1600 andere Komponenten einschließen, die physikalisch und elektrisch mit der Platine 1602 gekoppelt sein können oder nicht. Diese anderen Komponenten, schließen ein, sind aber nicht beschränkt auf, flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, Digitalsignal-Prozessor, Geheimprozessor, Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audiocodec, Videocodec, Leistungsverstärker, globales Positionsbestimmungssystem (GPS), einen Kompass, Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (wie ein Festplattenlaufwerk, eine Compact-Disc (CD), Digital Versatile Disk (DVD) usw.).
  • Der Kommunikationschip 1606 ermöglicht drahtlose Kommunikationen für die Datenübertragung von und zu, Computergerät 1600. Der Begriff „drahtlos” und seine Ableitungen kann verwendet sein, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff deutet nicht an, dass die verbundenen Geräte nicht irgendwelche Drähte enthalten, obwohl sie in einigen Ausführungsformen keine enthalten könnten. Der Kommunikationschip 1606 kann jegliche von einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich, aber nicht beschränkt auf, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie irgendwelche anderen drahtlosen Protokolle, die als 3G, 4G, 5G bezeichnet werden, und darüber hinaus.
  • Das Computergerät 1600 kann eine Vielzahl von Kommunikationschips 1606 einschließen. Zum Beispiel kann ein erster Kommunikationschip 1606 für drahtlose Kommunikationen mit kürzerer Reichweite wie WiFi und Bluetooth zugeordnet sein, und ein zweiter Kommunikationschip 1606 kann zu drahtlosen Kommunikationen mit größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere zugeordnet sein.
  • Der Prozessor 1604 des Computergeräts 1600 umfasst eine IC-Chiplage, die innerhalb des Prozessors 1604 gepackt ist. Bei einigen Implementierungen der Erfindung umfasst die IC-Chiplage des Prozessors ein oder mehrere Bauelemente, wie Halbleiter-Transistoren, die gemäß den Implementierungen der Erfindung eingebaut sind. Der Begriff „Prozessor” kann auf jedes Bauelement oder jeden Teil eines Bauelementes verweisen, der elektronische Daten von Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1606 umfasst außerdem eine IC-Chiplage, die im innerhalb des Kommunikationschips 1606 gepackt ist. Gemäß einer weiteren Implementierung der Erfindung umfasst die IC-Chiplage des Kommunikationschips ein oder mehrere Bauelemente wie Halbleiter-Transistoren, die gemäß den Implementierungen der Erfindung eingebaut sind.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb des Computergeräts 1600 untergebracht ist, eine IC-Chiplage enthalten, die ein oder mehrere Bauelemente wie Halbleiter-Transistoren umfassen, die gemäß den Implementierungen der Erfindung eingebaut sind.
  • Bei verschiedenen Implementierungen kann das Computergerät 1600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultra-mobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikwiedergabegerät oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann das Computergerät 1600 ein beliebiges anderes elektronisches Gerät sein, das Daten verarbeitet.
  • Daher wurden Halbleiterbauelemente mit isolierten Gehäuseteilen offengelegt. Bei einer Ausführungsform umfasst eine Halbleiterstruktur ein Halbleitergehäuse, das über einem Halbleitersubstrat angeordnet ist. Das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Ein Isolierständer ist zwischen dem Halbleitergehäuse und dem Halbleitersubtrat angeordnet. Ein Gateelektrodenstapel umschließt zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses. Bei einer Ausführungsform verfügt das Halbleitergehäuse über eine erste Breite und der Isolierständer über eine zweite Breite, die parallel zur ersten Breite liegt und geringer als diese ist. Bei einer anderen Ausführungsform besteht das Halbleitergehäuse aus einem ersten Halbleitermaterial und der Isolierständer besteht aus einem zweiten Halbleitermaterial, das vom ersten Halbleitermaterial verschieden ist.

Claims (30)

  1. Halbleiterbauelement umfassend: ein Halbleitergehäuse, das über einem Halbleitersubstrat angeordnet ist, das Halbleitergehäuse hat eine erste Breite und besteht aus einem Kanal-Gebiet und einem Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets; einen Isolierständer, der zwischen dem Halbleitergehäuse und dem Halbleitersubstrat angeordnet ist, der Isolierständer hat eine zweite Breite, die parallel zur ersten Breite liegt und geringer als diese ist; und einen Gateelektrodenstapel, der zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses umschließt.
  2. Das Halbleiterbauelement nach Anspruch 1, bei dem der Isolierständer unter dem Kanal-Gebiet aber nicht unter dem Paar aus Source- und Drain-Gebieten des Halbleitergehäuses angeordnet ist.
  3. Das Halbleiterbauelement nach Anspruch 1, bei dem der Isolierständer unter dem Paar aus Source- und Drain-Gebieten aber nicht unter dem Kanal-Gebiet des Halbleitergehäuses angeordnet ist.
  4. Das Halbleiterbauelement nach Anspruch 1, bei dem der Isolierständer unter dem Paar aus Source- und Drain-Gebieten und unter dem Kanal-Gebiet des Halbleitergehäuses angeordnet ist.
  5. Das Halbleiterbauelement nach Anspruch 1, bei dem der Isolierständer mit runden Kanten unter dem Halbleitergehäuse geschnitten ist.
  6. Das Halbleiterbauelement nach Anspruch 1, bei dem der Isolierständer mit facettenartigen Kanten unter dem Halbleitergehäuse geschnitten ist.
  7. Das Halbleiterbauelement nach Anspruch 1, das weiter umfasst: eine erste dielektrische Schicht, die an den Isolierständer grenzt und über dem Halbleitersubstrat liegt.
  8. Das Halbleiterbauelement nach Anspruch 7, das weiter umfasst: eine zweite dielektrische Schicht, die unter der ersten dielektrischen Schicht und auf dem Halbleitersubstrat angeordnet ist.
  9. Das Halbleiterbauelement nach Anspruch 1, bei dem der Gateelektrodenstapel aus einem Metall-Gate und einem dielektrischen High-K-Gate besteht.
  10. Das Halbleiterbauelement nach Anspruch 1, das weiter umfasst: ein oder mehrere Nanodrähte, die vertikal über dem Halbleitergehäuse angeordnet sind, wobei der Gateelektrodenstapel zumindest teilweise einen Teil eines jeden oder mehrere Nanodrähte umschließt.
  11. Halbleiterbauelement umfassend: ein Halbleitergehäuse, das über einem Halbleitersubstrat angeordnet ist, das Halbleitergehäuse besteht aus einem ersten Halbleitermaterial und besteht aus einem Kanal-Gebiet und einem Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets; einen Isolierständer, der zwischen dem Halbleitergehäuse und dem Halbleitersubstrat angeordnet ist, der Isolierständer besteht aus einem Oxid des zweiten Halbleitermaterials, das vom ersten Halbleitermaterial verschieden ist; und einen Gateelektrodenstapel, der zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses umschließt.
  12. Das Halbleiterbauelement nach Anspruch 11, bei dem der Isolierständer unter dem Kanal-Gebiet aber nicht unter dem Paar aus Source- und Drain-Gebieten des Halbleitergehäuses angeordnet ist.
  13. Das Halbleiterbauelement nach Anspruch 11, bei dem der Isolierständer unter dem Paar aus Source- und Drain-Gebieten aber nicht unter dem Kanal-Gebiet des Halbleitergehäuses angeordnet ist.
  14. Das Halbleiterbauelement nach Anspruch 11, bei dem der Isolierständer unter dem Paar aus Source- und Drain-Gebieten und unter dem Kanal-Gebiet des Halbleitergehäuses angeordnet ist.
  15. Das Halbleiterbauelement nach Anspruch 11, bei dem das Halbleitergehäuse hauptsächlich aus Silizium besteht und das zweite Halbleitermaterial Silizium-Geranium ist.
  16. Das Halbleiterbauelement nach Anspruch 11, das weiter umfasst: eine dielektrische Schicht, die angrenzend am Isolierständer und über dem Halbleitersubstrat angeordnet ist.
  17. Das Halbleiterbauelement nach Anspruch 16, das weiter umfasst: eine zweite dielektrische Schicht, die unter der ersten dielektrischen Schicht und auf dem Halbleitersubstrat angeordnet ist.
  18. Das Halbleiterbauelement nach Anspruch 11, bei dem der Gateelektrodenstapel aus einem Metall-Gate und einem dielektrischen High-K-Gate besteht.
  19. Das Halbleiterbauelement nach Anspruch 11, das weiter umfasst: ein oder mehrere Nanodrähte, die vertikal über dem Halbleitergehäuse angeordnet sind, wobei der Gateelektrodenstapel zumindest teilweise einen Teil eines jeden oder mehrere Nanodrähte umschließt.
  20. Das Halbleiterbauelement nach Anspruch 11, bei dem das Halbleitergehäuse über eine erste Breite und der Isolierständer über eine zweite Breite verfügt, die parallel zur ersten Breite liegt und geringer als diese ist.
  21. Das Halbleiterbauelement nach Anspruch 20, bei dem der Isolierständer mit runden Kanten unter dem Halbleitergehäuse geschnitten ist.
  22. Das Halbleiterbauelement nach Anspruch 20, bei dem der Isolierständer mit facettenartigen Kanten unter dem Halbleitergehäuse geschnitten ist.
  23. Ein Verfahren der Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Formen eines Halbleitergehäuses über einem Halbleitersubstrat, das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets; Formen eines Isolierständers zwischen dem Halbleitergehäuse und dem Halbleitersubtrat, wobei das Halbleitergehäuse über eine erste Breite verfügt und der Isolierständer aus einer zweiten Breite geformt wird, die parallel zur ersten Breite verläuft und geringer als diese ist, oder wobei das Halbleitergehäuse aus einem ersten Halbleitermaterial und der Isolierständer aus einem Oxid eines zweiten Halbleitermaterials besteht, das vom ersten Halbleitermaterial verschieden ist, oder beides zutrifft; und Formen einer Gateelektrodenstapel, der zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses umschließt.
  24. Das Verfahren nach Anspruch 23, bei der der Isolierständer unter dem Kanal-Gebiet aber nicht unter dem Paar aus Source- und Drain-Gebieten des Halbleitergehäuses geformt wird.
  25. Das Verfahren nach Anspruch 23, bei der der Isolierständer unter dem Paar aus Source- und Drain-Gebieten aber nicht unter dem Kanal-Gebiet des Halbleitergehäuses geformt wird.
  26. Das Verfahren nach Anspruch 23, bei der der Isolierständer unter dem Paar aus Source- und Drain-Gebieten und unter dem Kanal-Gebiet des Halbleitergehäuses geformt wird.
  27. Das Verfahren nach Anspruch 23, das weiter umfasst: Formen einer ersten dielektrischen Schicht, die an den Isolierständer grenzt und über dem Halbleitersubstrat liegt.
  28. Das Verfahren nach Anspruch 27, das weiter umfasst: Formen einer zweiten dielektrischen Schicht unter der ersten dielektrischen Schicht und auf dem Halbleitersubstrat.
  29. Ein Verfahren der Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Formen eines Halbleitergehäuses auf einem Halbleitersubstrat, das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets; Implantieren von Sauerstoffatomen in das Halbleitersubstrat auf beiden Seiten von zumindest einem Teil des Halbleitergehäuses; Härten des Halbleitersubstrats zum Formen eines Isolierständers durch Oxidierung des implantierten Sauerstoffatoms zwischen dem Teil des Halbleitergehäuses und dem Halbleitersubstrat; und Formen einer Gateelektrodenstapel, der zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses umschließt.
  30. Das Verfahren nach Anspruch 29, bei dem das Formen des Halbleitergehäuses aus dem Formen einer Hartmaske auf dem Halbleitergehäuse besteht, das Verfahren umfasst weiterhin: Formen einer Liner-Schicht, die das Halbleitergehäuse und die Hartmaske abdeckt, wobei die Implantierung durch die Liner-Schicht durchgeführt wird; und Entfernen von Liner-Schicht und Hartmaske nach der Implantierung.
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